JPH0581850A - メモリｉｃ及びメモリ装置 - Google Patents
メモリｉｃ及びメモリ装置Info
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- JPH0581850A JPH0581850A JP3283191A JP28319191A JPH0581850A JP H0581850 A JPH0581850 A JP H0581850A JP 3283191 A JP3283191 A JP 3283191A JP 28319191 A JP28319191 A JP 28319191A JP H0581850 A JPH0581850 A JP H0581850A
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
(57)【要約】
【目的】 この発明は、複数個使用してメモリ容量を拡
張する場合に簡単な配線により回路を構成することがで
きるメモリＩＣを提供することを目的とする。 【構成】 デコーダ３７がアドレス入力信号の一部をデ
コードし、その結果に基づいて複数の出力端子Ｔ１〜Ｔ
４のうちの特定の出力端子Ｔ２からスタティックＲＡＭ
３１のチップセレクト信号入力端子Ｓにチップセレクト
信号を出力する。
張する場合に簡単な配線により回路を構成することがで
きるメモリＩＣを提供することを目的とする。 【構成】 デコーダ３７がアドレス入力信号の一部をデ
コードし、その結果に基づいて複数の出力端子Ｔ１〜Ｔ
４のうちの特定の出力端子Ｔ２からスタティックＲＡＭ
３１のチップセレクト信号入力端子Ｓにチップセレクト
信号を出力する。
Description
【０００１】
【産業上の利用分野】この発明は、メモリＩＣ及びメモ
リ装置に係り、特にメモリ容量を容易に拡大し得るメモ
リＩＣ及びこのようなメモリＩＣを複数個接続すること
によりメモリ容量を拡大したメモリ装置に関する。
リ装置に係り、特にメモリ容量を容易に拡大し得るメモ
リＩＣ及びこのようなメモリＩＣを複数個接続すること
によりメモリ容量を拡大したメモリ装置に関する。
【０００２】
【従来の技術】図６に従来のメモリＩＣを示す。スタテ
ィックＲＡＭ１に、番地を指定するためのアドレス入力
線Ａ１〜Ａｎからなるアドレスバス２と、データ入出力
線Ｄ１〜Ｄｍからなるデータバス６とが接続されてい
る。また、スタティックＲＡＭ１の書き込み制御入力端
子ＷＥに書き込み制御線３が、読み出し制御入力端子Ｏ
Ｅに読み出し制御線４が、チップセレクト入力端子Ｓに
チップセレクト入力線５がそれぞれ接続されている。チ
ップセレクト入力線５を介してＬレベルのチップセレク
ト信号が入力されると、書き込み制御線３からのＬレベ
ルの書き込み制御信号あるいは読み出し制御線４からの
Ｌレベルの読み出し制御信号に基づいてデータバス６上
のデータがアドレスバス２により指定された番地に書き
込まれる、あるいはアドレスバス２により指定された番
地の格納データがデータバス６上に読み出される。
ィックＲＡＭ１に、番地を指定するためのアドレス入力
線Ａ１〜Ａｎからなるアドレスバス２と、データ入出力
線Ｄ１〜Ｄｍからなるデータバス６とが接続されてい
る。また、スタティックＲＡＭ１の書き込み制御入力端
子ＷＥに書き込み制御線３が、読み出し制御入力端子Ｏ
Ｅに読み出し制御線４が、チップセレクト入力端子Ｓに
チップセレクト入力線５がそれぞれ接続されている。チ
ップセレクト入力線５を介してＬレベルのチップセレク
ト信号が入力されると、書き込み制御線３からのＬレベ
ルの書き込み制御信号あるいは読み出し制御線４からの
Ｌレベルの読み出し制御信号に基づいてデータバス６上
のデータがアドレスバス２により指定された番地に書き
込まれる、あるいはアドレスバス２により指定された番
地の格納データがデータバス６上に読み出される。
【０００３】このような従来のメモリＩＣを複数個使用
してメモリ容量を拡張したメモリ装置の構成を図７に示
す。図６のスタティックＲＡＭ１と同様のスタティック
ＲＡＭ１１〜１４のそれぞれにアドレスバス２０のアド
レス入力線Ａ１〜Ａｎ、書き込み制御線３、読み出し制
御線４及びデータバス６が接続されている。また、各ス
タティックＲＡＭ１１〜１４のチップセレクト入力端子
Ｓにはデコーダ２１が接続されている。デコーダ２１の
入力端子Ｐ１及びＰ２にはそれぞれアドレスバス２０の
うちのアドレス入力線Ａn+1 及びＡn+2 が接続され、チ
ップイネーブル入力端子ＣＥにはチップイネーブル信号
線２２が接続されている。このデコーダ２１の出力端子
Ｔ１〜Ｔ４がそれぞれスタティックＲＡＭ１１〜１４の
チップセレクト入力端子Ｓに接続されている。デコーダ
２１の機能表を以下の表１に示す。なお、表１におい
て、×はＨレベル及びＬレベルのいずれでもよいことを
示している。
してメモリ容量を拡張したメモリ装置の構成を図７に示
す。図６のスタティックＲＡＭ１と同様のスタティック
ＲＡＭ１１〜１４のそれぞれにアドレスバス２０のアド
レス入力線Ａ１〜Ａｎ、書き込み制御線３、読み出し制
御線４及びデータバス６が接続されている。また、各ス
タティックＲＡＭ１１〜１４のチップセレクト入力端子
Ｓにはデコーダ２１が接続されている。デコーダ２１の
入力端子Ｐ１及びＰ２にはそれぞれアドレスバス２０の
うちのアドレス入力線Ａn+1 及びＡn+2 が接続され、チ
ップイネーブル入力端子ＣＥにはチップイネーブル信号
線２２が接続されている。このデコーダ２１の出力端子
Ｔ１〜Ｔ４がそれぞれスタティックＲＡＭ１１〜１４の
チップセレクト入力端子Ｓに接続されている。デコーダ
２１の機能表を以下の表１に示す。なお、表１におい
て、×はＨレベル及びＬレベルのいずれでもよいことを
示している。
【０００４】
【表１】
【０００５】各スタティックＲＡＭ１１〜１４の動作モ
ードとしては、書き込み、読み出し、スタンドバイ等の
各種のモードがあるが、ここでは書き込みモードを例に
とって図７のメモリ装置の動作を説明する。まず、第１
のスタティックＲＡＭ１１にデータを書き込む場合に
は、アドレスバス２０のアドレス入力線Ａ１〜Ａｎでス
タティックＲＡＭ１１の番地を指定する一方、アドレス
入力線Ａn+1 及びＡn+2 をそれぞれＬレベルにすると共
にチップイネーブル信号線２２を介してＬレベルのチッ
プイネーブル信号を入力させる。これにより、表１に示
されるように、デコーダ２１の出力端子Ｔ１からＬレベ
ルの信号がスタティックＲＡＭ１１のチップセレクト入
力端子Ｓに出力され、第１のスタティックＲＡＭ１１が
選択される。この状態で、書き込み制御線３を介してＬ
レベルの書き込み制御信号をスタティックＲＡＭ１１の
書き込み制御入力端子ＷＥに入力させると、データバス
６上のデータがアドレス入力線Ａ１〜Ａｎで指定された
スタティックＲＡＭ１１の番地に書き込まれる。
ードとしては、書き込み、読み出し、スタンドバイ等の
各種のモードがあるが、ここでは書き込みモードを例に
とって図７のメモリ装置の動作を説明する。まず、第１
のスタティックＲＡＭ１１にデータを書き込む場合に
は、アドレスバス２０のアドレス入力線Ａ１〜Ａｎでス
タティックＲＡＭ１１の番地を指定する一方、アドレス
入力線Ａn+1 及びＡn+2 をそれぞれＬレベルにすると共
にチップイネーブル信号線２２を介してＬレベルのチッ
プイネーブル信号を入力させる。これにより、表１に示
されるように、デコーダ２１の出力端子Ｔ１からＬレベ
ルの信号がスタティックＲＡＭ１１のチップセレクト入
力端子Ｓに出力され、第１のスタティックＲＡＭ１１が
選択される。この状態で、書き込み制御線３を介してＬ
レベルの書き込み制御信号をスタティックＲＡＭ１１の
書き込み制御入力端子ＷＥに入力させると、データバス
６上のデータがアドレス入力線Ａ１〜Ａｎで指定された
スタティックＲＡＭ１１の番地に書き込まれる。
【０００６】アドレス入力線Ａn+1 及びＡn+2 のレベル
を変えることにより、同様にして、第２〜第４のスタテ
ィックＲＡＭ１２〜１４にデータを書き込むことができ
る。すなわち、表１からわかるように、第２のスタティ
ックＲＡＭ１２にデータを書き込む場合にはアドレス入
力線Ａn+1 及びＡn+2 をそれぞれＨレベル及びＬレベル
に、第３のスタティックＲＡＭ１３にデータを書き込む
場合にはアドレス入力線Ａn+1 及びＡn+2 をそれぞれＬ
レベル及びＨレベルに、第４のスタティックＲＡＭ１４
にデータを書き込む場合にはアドレス入力線Ａn+1及び
Ａn+2 をそれぞれＨレベルにすればよい。
を変えることにより、同様にして、第２〜第４のスタテ
ィックＲＡＭ１２〜１４にデータを書き込むことができ
る。すなわち、表１からわかるように、第２のスタティ
ックＲＡＭ１２にデータを書き込む場合にはアドレス入
力線Ａn+1 及びＡn+2 をそれぞれＨレベル及びＬレベル
に、第３のスタティックＲＡＭ１３にデータを書き込む
場合にはアドレス入力線Ａn+1 及びＡn+2 をそれぞれＬ
レベル及びＨレベルに、第４のスタティックＲＡＭ１４
にデータを書き込む場合にはアドレス入力線Ａn+1及び
Ａn+2 をそれぞれＨレベルにすればよい。
【０００７】
【発明が解決しようとする課題】しかしながら、図７に
示されるメモリ装置のように従来のメモリＩＣを複数個
組み合わせてメモリ容量を拡張する場合、メモリＩＣ以
外にデコーダを設けて、デコーダと各メモリＩＣとを接
続しなければならず、回路配線が複雑になるという問題
点があった。特に、例えば１６個あるいは３２個等、多
数のメモリＩＣを組み合わせる場合には回路配線が極め
て複雑になってしまう。
示されるメモリ装置のように従来のメモリＩＣを複数個
組み合わせてメモリ容量を拡張する場合、メモリＩＣ以
外にデコーダを設けて、デコーダと各メモリＩＣとを接
続しなければならず、回路配線が複雑になるという問題
点があった。特に、例えば１６個あるいは３２個等、多
数のメモリＩＣを組み合わせる場合には回路配線が極め
て複雑になってしまう。
【０００８】また、従来のメモリＩＣの外観を図８に示
す。図６に示したようなスタティックＲＡＭの回路が形
成された半導体チップが樹脂パッケージ本体７内に封止
されており、この半導体チップの複数の電極にそれぞれ
接続されたリード８が樹脂パッケージ本体７から外部に
導出されている。このようなメモリＩＣを実装基板上に
複数個搭載してメモリ装置を構築する場合には、メモリ
ＩＣの実装面積を節約するために、例えば図９に示され
るように実装基板９上にメモリＩＣ１０ａ及び１０ｂを
二段重ね、あるいは三段以上の多段重ねに搭載すること
が望まれている。このとき、例えばアドレス入力信号の
ように双方のメモリＩＣ１０ａ及び１０ｂに共通の信号
を取り扱うリード同士は互いに接触して電気的に接続さ
れる。しかしながら、図９からわかるように、双方のメ
モリＩＣ１０ａ及び１０ｂの対応するリードを実装基板
９上で互いに接触させるためには、第２段目のメモリＩ
Ｃ１０ｂのリード形状を第１段目のメモリＩＣ１０ａの
リード形状から大きく変える必要がある。すなわち、メ
モリＩＣを多段搭載しようとすると、リード形状の異な
る複数種のメモリＩＣを製造しなければならず、生産性
が劣化するという問題点を生じていた。
す。図６に示したようなスタティックＲＡＭの回路が形
成された半導体チップが樹脂パッケージ本体７内に封止
されており、この半導体チップの複数の電極にそれぞれ
接続されたリード８が樹脂パッケージ本体７から外部に
導出されている。このようなメモリＩＣを実装基板上に
複数個搭載してメモリ装置を構築する場合には、メモリ
ＩＣの実装面積を節約するために、例えば図９に示され
るように実装基板９上にメモリＩＣ１０ａ及び１０ｂを
二段重ね、あるいは三段以上の多段重ねに搭載すること
が望まれている。このとき、例えばアドレス入力信号の
ように双方のメモリＩＣ１０ａ及び１０ｂに共通の信号
を取り扱うリード同士は互いに接触して電気的に接続さ
れる。しかしながら、図９からわかるように、双方のメ
モリＩＣ１０ａ及び１０ｂの対応するリードを実装基板
９上で互いに接触させるためには、第２段目のメモリＩ
Ｃ１０ｂのリード形状を第１段目のメモリＩＣ１０ａの
リード形状から大きく変える必要がある。すなわち、メ
モリＩＣを多段搭載しようとすると、リード形状の異な
る複数種のメモリＩＣを製造しなければならず、生産性
が劣化するという問題点を生じていた。
【０００９】この発明はこのような問題点を解消するた
めになされたもので、複数個使用してメモリ容量を拡張
する場合に簡単な配線により回路を構成することができ
るメモリＩＣを提供することを目的とする。また、この
発明は、このようなメモリＩＣを複数個接続することに
より得られるメモリ装置を提供することも目的としてい
る。
めになされたもので、複数個使用してメモリ容量を拡張
する場合に簡単な配線により回路を構成することができ
るメモリＩＣを提供することを目的とする。また、この
発明は、このようなメモリＩＣを複数個接続することに
より得られるメモリ装置を提供することも目的としてい
る。
【００１０】
【課題を解決するための手段】請求項１に記載のメモリ
ＩＣは、チップセレクト信号入力端子を備えたメモリ素
子と、アドレス入力信号の一部をデコードしてその結果
に基づいて複数の出力端子のうちの一つからチップセレ
クト信号を出力すると共に複数の出力端子のうちの特定
の出力端子が前記メモリ素子のチップセレクト信号入力
端子に接続されたデコーダとを備えたものである。
ＩＣは、チップセレクト信号入力端子を備えたメモリ素
子と、アドレス入力信号の一部をデコードしてその結果
に基づいて複数の出力端子のうちの一つからチップセレ
クト信号を出力すると共に複数の出力端子のうちの特定
の出力端子が前記メモリ素子のチップセレクト信号入力
端子に接続されたデコーダとを備えたものである。
【００１１】また、請求項２に記載のメモリＩＣは、チ
ップセレクト信号入力端子を備えたメモリ素子と、アド
レス入力信号の一部をデコードしてその結果に基づいて
複数の出力端子のうちの一つからチップセレクト信号を
出力するデコーダと、前記デコーダの複数の出力端子に
接続されると共に外部からの信号に基づいて前記デコー
ダの複数の出力端子の中から一つの出力端子を選択し且
つ選択された出力端子を前記メモリ素子のチップセレク
ト信号入力端子に接続させる選択手段とを備えたもので
ある。
ップセレクト信号入力端子を備えたメモリ素子と、アド
レス入力信号の一部をデコードしてその結果に基づいて
複数の出力端子のうちの一つからチップセレクト信号を
出力するデコーダと、前記デコーダの複数の出力端子に
接続されると共に外部からの信号に基づいて前記デコー
ダの複数の出力端子の中から一つの出力端子を選択し且
つ選択された出力端子を前記メモリ素子のチップセレク
ト信号入力端子に接続させる選択手段とを備えたもので
ある。
【００１２】請求項３に記載のメモリＩＣは、チップセ
レクト信号入力端子を備えたメモリ素子と、アドレス入
力信号の一部をデコードしてその結果に基づいて複数の
出力端子のうちの一つからチップセレクト信号を出力す
ると共に複数の出力端子のうちの特定の出力端子が前記
メモリ素子のチップセレクト信号入力端子に接続された
デコーダと、前記メモリ素子及びデコーダに接続される
と共に複数のメモリＩＣを多段に搭載するときにそれぞ
れ直下のメモリＩＣの対応するリードに接触するような
曲げ形状を有する複数のリードとを備えたものである。
レクト信号入力端子を備えたメモリ素子と、アドレス入
力信号の一部をデコードしてその結果に基づいて複数の
出力端子のうちの一つからチップセレクト信号を出力す
ると共に複数の出力端子のうちの特定の出力端子が前記
メモリ素子のチップセレクト信号入力端子に接続された
デコーダと、前記メモリ素子及びデコーダに接続される
と共に複数のメモリＩＣを多段に搭載するときにそれぞ
れ直下のメモリＩＣの対応するリードに接触するような
曲げ形状を有する複数のリードとを備えたものである。
【００１３】請求項４に記載のメモリ装置は、それぞれ
メモリ素子と、アドレス入力信号の一部をデコードして
その結果に基づいて複数の出力端子のうちの一つからチ
ップセレクト信号を出力すると共に複数の出力端子のう
ちの特定の出力端子がメモリ素子のチップセレクト信号
入力端子に接続されたデコーダと、メモリ素子及びデコ
ーダに接続された複数のリードとを有する複数のメモリ
ＩＣを備え、各メモリＩＣのデコーダの特定の出力端子
が互いに異なると共に各メモリＩＣの対応するリードが
互いに接続されたものである。
メモリ素子と、アドレス入力信号の一部をデコードして
その結果に基づいて複数の出力端子のうちの一つからチ
ップセレクト信号を出力すると共に複数の出力端子のう
ちの特定の出力端子がメモリ素子のチップセレクト信号
入力端子に接続されたデコーダと、メモリ素子及びデコ
ーダに接続された複数のリードとを有する複数のメモリ
ＩＣを備え、各メモリＩＣのデコーダの特定の出力端子
が互いに異なると共に各メモリＩＣの対応するリードが
互いに接続されたものである。
【００１４】
【作用】請求項１のメモリＩＣにおいては、アドレス入
力信号の一部をデコードするデコーダがメモリ素子のチ
ップセレクト信号入力端子に接続されているため、新た
に別個の回路としてデコーダを設けることなく、このメ
モリＩＣを複数個組み合わせるだけでメモリ容量の拡張
を図ることができる。また、請求項２のメモリＩＣにお
いては、選択手段が外部からの信号に基づいてデコーダ
の複数の出力端子の中から一つの出力端子を選択し、こ
れをメモリ素子のチップセレクト信号入力端子に接続さ
せる。請求項３のメモリＩＣを多段に搭載するときに
は、各メモリＩＣのリードがそれぞれ直下のメモリＩＣ
の対応するリードに接触する。請求項４のメモリ装置に
おいては、対応するリードが互いに接続された複数のメ
モリＩＣのそれぞれにデコーダが設けられており、アド
レス入力信号に基づいて複数のメモリＩＣのうちの一つ
のＩＣのメモリ素子が選択される。
力信号の一部をデコードするデコーダがメモリ素子のチ
ップセレクト信号入力端子に接続されているため、新た
に別個の回路としてデコーダを設けることなく、このメ
モリＩＣを複数個組み合わせるだけでメモリ容量の拡張
を図ることができる。また、請求項２のメモリＩＣにお
いては、選択手段が外部からの信号に基づいてデコーダ
の複数の出力端子の中から一つの出力端子を選択し、こ
れをメモリ素子のチップセレクト信号入力端子に接続さ
せる。請求項３のメモリＩＣを多段に搭載するときに
は、各メモリＩＣのリードがそれぞれ直下のメモリＩＣ
の対応するリードに接触する。請求項４のメモリ装置に
おいては、対応するリードが互いに接続された複数のメ
モリＩＣのそれぞれにデコーダが設けられており、アド
レス入力信号に基づいて複数のメモリＩＣのうちの一つ
のＩＣのメモリ素子が選択される。
【００１５】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例に係るメモリＩ
Ｃの構成を示すブロック図である。このメモリＩＣ３０
はメモリ素子となるスタティックＲＡＭ３１を有してお
り、スタティックＲＡＭ３１にアドレス入力線Ａ１〜Ａ
ｎからなるアドレスバス３２とデータ入出力線Ｄ１〜Ｄ
ｍからなるデータバス３６とが接続されている。また、
スタティックＲＡＭ３１の書き込み制御入力端子ＷＥに
書き込み制御線３３が、読み出し制御入力端子ＯＥに読
み出し制御線３４がそれぞれ接続されている。スタティ
ックＲＡＭ３１のチップセレクト入力端子Ｓにはデコー
ダ３７が接続されている。デコーダ３７の入力端子Ｐ１
及びＰ２にはそれぞれアドレス入力線Ａn+1 及びＡn+2
が接続され、チップイネーブル入力端子ＣＥにはチップ
イネーブル信号線３５が接続されている。このデコーダ
３７の出力端子Ｔ１〜Ｔ４のうちの一つＴ２がスタティ
ックＲＡＭ３１のチップセレクト入力端子Ｓに接続され
ている。デコーダ３７は、表１に示した図７におけるデ
コーダ２１と同様の入出力特性を有している。すなわ
ち、チップイネーブル信号線３５がＬレベルで且つアド
レス入力線Ａn+1 及びＡn+2 がそれぞれＨレベル及びＬ
レベルのときにデコーダ３７の出力端子Ｔ２からチップ
セレクト信号がスタティックＲＡＭ３１のチップセレク
ト入力端子Ｓに出力される。
て説明する。図１はこの発明の一実施例に係るメモリＩ
Ｃの構成を示すブロック図である。このメモリＩＣ３０
はメモリ素子となるスタティックＲＡＭ３１を有してお
り、スタティックＲＡＭ３１にアドレス入力線Ａ１〜Ａ
ｎからなるアドレスバス３２とデータ入出力線Ｄ１〜Ｄ
ｍからなるデータバス３６とが接続されている。また、
スタティックＲＡＭ３１の書き込み制御入力端子ＷＥに
書き込み制御線３３が、読み出し制御入力端子ＯＥに読
み出し制御線３４がそれぞれ接続されている。スタティ
ックＲＡＭ３１のチップセレクト入力端子Ｓにはデコー
ダ３７が接続されている。デコーダ３７の入力端子Ｐ１
及びＰ２にはそれぞれアドレス入力線Ａn+1 及びＡn+2
が接続され、チップイネーブル入力端子ＣＥにはチップ
イネーブル信号線３５が接続されている。このデコーダ
３７の出力端子Ｔ１〜Ｔ４のうちの一つＴ２がスタティ
ックＲＡＭ３１のチップセレクト入力端子Ｓに接続され
ている。デコーダ３７は、表１に示した図７におけるデ
コーダ２１と同様の入出力特性を有している。すなわ
ち、チップイネーブル信号線３５がＬレベルで且つアド
レス入力線Ａn+1 及びＡn+2 がそれぞれＨレベル及びＬ
レベルのときにデコーダ３７の出力端子Ｔ２からチップ
セレクト信号がスタティックＲＡＭ３１のチップセレク
ト入力端子Ｓに出力される。
【００１６】次に、このメモリＩＣ３０の動作について
説明する。まず、アドレス入力線Ａn+1 及びＡn+2 をそ
れぞれＨレベル及びＬレベルにすると共にチップイネー
ブル信号線３５をＬレベルとすると、デコーダ３７の出
力端子Ｔ２からチップセレクト信号がスタティックＲＡ
Ｍ３１のチップセレクト入力端子Ｓに出力され、スタテ
ィックＲＡＭ３１はイネーブル状態となる。この状態
で、アドレスバス３２により番地を指定すると共に書き
込み制御線３３を介してＬレベルの書き込み制御信号を
スタティックＲＡＭ３１の書き込み制御入力端子ＷＥに
入力させると、データバス３６上のデータがアドレスバ
ス３２により指定された番地に書き込まれる。一方、ア
ドレスバス３２により番地を指定すると共に読み出し制
御線３４を介してＬレベルの読み出し制御信号をスタテ
ィックＲＡＭ３１の読み出し制御入力端子ＯＥに入力さ
せると、アドレスバス３２により指定された番地の格納
データがデータバス３６上に読み出される。
説明する。まず、アドレス入力線Ａn+1 及びＡn+2 をそ
れぞれＨレベル及びＬレベルにすると共にチップイネー
ブル信号線３５をＬレベルとすると、デコーダ３７の出
力端子Ｔ２からチップセレクト信号がスタティックＲＡ
Ｍ３１のチップセレクト入力端子Ｓに出力され、スタテ
ィックＲＡＭ３１はイネーブル状態となる。この状態
で、アドレスバス３２により番地を指定すると共に書き
込み制御線３３を介してＬレベルの書き込み制御信号を
スタティックＲＡＭ３１の書き込み制御入力端子ＷＥに
入力させると、データバス３６上のデータがアドレスバ
ス３２により指定された番地に書き込まれる。一方、ア
ドレスバス３２により番地を指定すると共に読み出し制
御線３４を介してＬレベルの読み出し制御信号をスタテ
ィックＲＡＭ３１の読み出し制御入力端子ＯＥに入力さ
せると、アドレスバス３２により指定された番地の格納
データがデータバス３６上に読み出される。
【００１７】また、チップイネーブル信号線３５をＨレ
ベルにしたとき、あるいはアドレス入力線Ａn+1 及びＡ
n+2 のレベルをＨ及びＬ以外の組み合わせ、すなわちＬ
及びＬ、Ｌ及びＨ、Ｈ及びＨとしたときには、スタティ
ックＲＡＭ３１はスタンドバイ・モードとなり、データ
バス３６は高インピーダンスとなる。ここで、メモリＩ
Ｃ３０の機能表を以下の表２に示す。なお、表２におい
て、×はＨレベル及びＬレベルのいずれでもよいことを
示している。
ベルにしたとき、あるいはアドレス入力線Ａn+1 及びＡ
n+2 のレベルをＨ及びＬ以外の組み合わせ、すなわちＬ
及びＬ、Ｌ及びＨ、Ｈ及びＨとしたときには、スタティ
ックＲＡＭ３１はスタンドバイ・モードとなり、データ
バス３６は高インピーダンスとなる。ここで、メモリＩ
Ｃ３０の機能表を以下の表２に示す。なお、表２におい
て、×はＨレベル及びＬレベルのいずれでもよいことを
示している。
【００１８】
【表２】
【００１９】このようなメモリＩＣを複数個使用してメ
モリ容量を拡張したメモリ装置の構成を図２に示す。図
１に示したメモリＩＣ３０と同様のメモリＩＣ４０、５
０、６０及び７０が互いに組み合わされている。これら
のメモリＩＣ４０、５０、６０及び７０はそれぞれスタ
ティックＲＡＭ４１、５１、６１及び７１とデコーダ４
７、５７、６７及び７７とを有しており、メモリＩＣ４
０ではデコーダ４７の出力端子Ｔ１がスタティックＲＡ
Ｍ４１のチップセレクト入力端子Ｓに接続され、メモリ
ＩＣ５０ではデコーダ５７の出力端子Ｔ２がスタティッ
クＲＡＭ５１のチップセレクト入力端子Ｓに接続され、
メモリＩＣ６０ではデコーダ６７の出力端子Ｔ３がスタ
ティックＲＡＭ６１のチップセレクト入力端子Ｓに接続
され、メモリＩＣ７０ではデコーダ７７の出力端子Ｔ４
がスタティックＲＡＭ７１のチップセレクト入力端子Ｓ
に接続されている。各メモリＩＣ４０、５０、６０及び
７０のスタティックＲＡＭ４１、５１、６１及び７１に
は共通のアドレスバス４２、書き込み制御線４３、読み
出し制御線４４及びデータバス６が接続されている。ま
た、各デコーダ４７、５７、６７及び７７の入力端子Ｐ
１及びＰ２にはそれぞれ共通のアドレス入力線Ａn+1 及
びＡn+2 が接続され、チップイネーブル入力端子ＣＥに
はそれぞれ共通のチップイネーブル信号線４５が接続さ
れている。
モリ容量を拡張したメモリ装置の構成を図２に示す。図
１に示したメモリＩＣ３０と同様のメモリＩＣ４０、５
０、６０及び７０が互いに組み合わされている。これら
のメモリＩＣ４０、５０、６０及び７０はそれぞれスタ
ティックＲＡＭ４１、５１、６１及び７１とデコーダ４
７、５７、６７及び７７とを有しており、メモリＩＣ４
０ではデコーダ４７の出力端子Ｔ１がスタティックＲＡ
Ｍ４１のチップセレクト入力端子Ｓに接続され、メモリ
ＩＣ５０ではデコーダ５７の出力端子Ｔ２がスタティッ
クＲＡＭ５１のチップセレクト入力端子Ｓに接続され、
メモリＩＣ６０ではデコーダ６７の出力端子Ｔ３がスタ
ティックＲＡＭ６１のチップセレクト入力端子Ｓに接続
され、メモリＩＣ７０ではデコーダ７７の出力端子Ｔ４
がスタティックＲＡＭ７１のチップセレクト入力端子Ｓ
に接続されている。各メモリＩＣ４０、５０、６０及び
７０のスタティックＲＡＭ４１、５１、６１及び７１に
は共通のアドレスバス４２、書き込み制御線４３、読み
出し制御線４４及びデータバス６が接続されている。ま
た、各デコーダ４７、５７、６７及び７７の入力端子Ｐ
１及びＰ２にはそれぞれ共通のアドレス入力線Ａn+1 及
びＡn+2 が接続され、チップイネーブル入力端子ＣＥに
はそれぞれ共通のチップイネーブル信号線４５が接続さ
れている。
【００２０】次に、書き込みモードを例にとって図２の
メモリ装置の動作を説明する。まず、第１のスタティッ
クＲＡＭ４１にデータを書き込む場合には、アドレスバ
ス４２のアドレス入力線Ａ１〜ＡｎでスタティックＲＡ
Ｍ４１の番地を指定する一方、アドレス入力線Ａn+1 及
びＡn+2 をそれぞれＬレベルにすると共にチップイネー
ブル信号線４５を介してＬレベルのチップイネーブル信
号を入力させる。これにより、デコーダ４７の出力端子
Ｔ１からＬレベルの信号がスタティックＲＡＭ４１のチ
ップセレクト入力端子Ｓに出力される。この状態で、書
き込み制御線４３を介してＬレベルの書き込み制御信号
をスタティックＲＡＭ４１の書き込み制御入力端子ＷＥ
に入力させると、データバス４６上のデータがアドレス
入力線Ａ１〜Ａｎで指定されたスタティックＲＡＭ４１
の番地に書き込まれる。
メモリ装置の動作を説明する。まず、第１のスタティッ
クＲＡＭ４１にデータを書き込む場合には、アドレスバ
ス４２のアドレス入力線Ａ１〜ＡｎでスタティックＲＡ
Ｍ４１の番地を指定する一方、アドレス入力線Ａn+1 及
びＡn+2 をそれぞれＬレベルにすると共にチップイネー
ブル信号線４５を介してＬレベルのチップイネーブル信
号を入力させる。これにより、デコーダ４７の出力端子
Ｔ１からＬレベルの信号がスタティックＲＡＭ４１のチ
ップセレクト入力端子Ｓに出力される。この状態で、書
き込み制御線４３を介してＬレベルの書き込み制御信号
をスタティックＲＡＭ４１の書き込み制御入力端子ＷＥ
に入力させると、データバス４６上のデータがアドレス
入力線Ａ１〜Ａｎで指定されたスタティックＲＡＭ４１
の番地に書き込まれる。
【００２１】アドレス入力線Ａn+1 及びＡn+2 のレベル
を変えることにより、同様にして、第２〜第４のスタテ
ィックＲＡＭ５１、６１及び７１にデータを書き込むこ
とができる。すなわち、第２のスタティックＲＡＭ５１
にデータを書き込む場合にはアドレス入力線Ａn+1 及び
Ａn+2 をそれぞれＨレベル及びＬレベルに、第３のスタ
ティックＲＡＭ６１にデータを書き込む場合にはアドレ
ス入力線Ａn+1 及びＡn+2 をそれぞれＬレベル及びＨレ
ベルに、第４のスタティックＲＡＭ７１にデータを書き
込む場合にはアドレス入力線Ａn+1 及びＡn+2 を共にＨ
レベルにすればよい。以上のように、この実施例のメモ
リＩＣを複数個組み合わせてメモリ容量を拡張する場
合、メモリＩＣにデコーダが内蔵されているので、新た
に各メモリＩＣを選択するためのデコーダを設ける必要
がなく、従って簡単な回路配線で済むという利点が生じ
る。
を変えることにより、同様にして、第２〜第４のスタテ
ィックＲＡＭ５１、６１及び７１にデータを書き込むこ
とができる。すなわち、第２のスタティックＲＡＭ５１
にデータを書き込む場合にはアドレス入力線Ａn+1 及び
Ａn+2 をそれぞれＨレベル及びＬレベルに、第３のスタ
ティックＲＡＭ６１にデータを書き込む場合にはアドレ
ス入力線Ａn+1 及びＡn+2 をそれぞれＬレベル及びＨレ
ベルに、第４のスタティックＲＡＭ７１にデータを書き
込む場合にはアドレス入力線Ａn+1 及びＡn+2 を共にＨ
レベルにすればよい。以上のように、この実施例のメモ
リＩＣを複数個組み合わせてメモリ容量を拡張する場
合、メモリＩＣにデコーダが内蔵されているので、新た
に各メモリＩＣを選択するためのデコーダを設ける必要
がなく、従って簡単な回路配線で済むという利点が生じ
る。
【００２２】図３にこの発明の他の実施例に係るメモリ
ＩＣ８０の内部構成を示す。このメモリＩＣ８０は、図
１に示したメモリＩＣ３０のスタティックＲＡＭ３１及
びデコーダ３７と同様のスタティックＲＡＭ８１及びデ
コーダ８７を有している。スタティックＲＡＭ８１には
アドレスバス８２、書き込み制御線８３、読み出し制御
線８４及びデータバス８６がそれぞれ接続され、データ
バス８７にはアドレス入力線Ａn+1 及びＡn+2 とチップ
イネーブル信号線８５とが接続されている。デコーダ８
７の出力端子Ｔ１〜Ｔ４とスタティックＲＡＭ８１のチ
ップセレクト入力端子Ｓとの間に選択手段となるヒュー
ズＲＯＭ８８が接続されている。ヒューズＲＯＭ８８に
は制御線群８９が接続されており、制御線群８９の中の
制御線に選択的に電圧あるいは電流を印加することによ
り、デコーダ８７の出力端子Ｔ１〜Ｔ４の内の任意の出
力端子をスタティックＲＡＭ８１のチップセレクト入力
端子Ｓに接続することができる。すなわち、デコーダ８
７のどの出力端子をスタティックＲＡＭ８１のチップセ
レクト入力端子Ｓに接続するかを問わずに図３に示され
るメモリＩＣ８０を製造し、その後制御線群８９を用い
てデコーダ８７の出力端子を選択することにより図２に
示した４タイプのメモリＩＣ４０、５０、６０及び７０
と同等のものを作成し、それらを組み合わせてメモリ容
量の拡張を図ることができる。
ＩＣ８０の内部構成を示す。このメモリＩＣ８０は、図
１に示したメモリＩＣ３０のスタティックＲＡＭ３１及
びデコーダ３７と同様のスタティックＲＡＭ８１及びデ
コーダ８７を有している。スタティックＲＡＭ８１には
アドレスバス８２、書き込み制御線８３、読み出し制御
線８４及びデータバス８６がそれぞれ接続され、データ
バス８７にはアドレス入力線Ａn+1 及びＡn+2 とチップ
イネーブル信号線８５とが接続されている。デコーダ８
７の出力端子Ｔ１〜Ｔ４とスタティックＲＡＭ８１のチ
ップセレクト入力端子Ｓとの間に選択手段となるヒュー
ズＲＯＭ８８が接続されている。ヒューズＲＯＭ８８に
は制御線群８９が接続されており、制御線群８９の中の
制御線に選択的に電圧あるいは電流を印加することによ
り、デコーダ８７の出力端子Ｔ１〜Ｔ４の内の任意の出
力端子をスタティックＲＡＭ８１のチップセレクト入力
端子Ｓに接続することができる。すなわち、デコーダ８
７のどの出力端子をスタティックＲＡＭ８１のチップセ
レクト入力端子Ｓに接続するかを問わずに図３に示され
るメモリＩＣ８０を製造し、その後制御線群８９を用い
てデコーダ８７の出力端子を選択することにより図２に
示した４タイプのメモリＩＣ４０、５０、６０及び７０
と同等のものを作成し、それらを組み合わせてメモリ容
量の拡張を図ることができる。
【００２３】この発明に係るメモリＩＣを複数個組み合
わせることにより構築したメモリ装置の外観を図４に示
す。実装基板９０の上にメモリＩＣ９１及び９２が二段
に重なって搭載されている。各メモリＩＣ９１及び９２
は、それぞれ樹脂パッケージ本体９１ａ及び９２ａと外
部に導出された複数のリード９３及び９４とを有してい
る。各樹脂パッケージ本体９１ａ及び９２ａ内には、そ
れぞれ図１あるいは図３に示したような回路を有するＩ
Ｃチップ（図示せず）が封止されている。このＩＣチッ
プに接続された複数のリード９３及び９４は、それぞれ
樹脂パッケージ本体９１ａ及び９２ａの側部から外部に
導出されると共に樹脂パッケージ本体９１ａ及び９２ａ
の下面側に大きく湾曲している。このため、実装基板９
０上にメモリＩＣ９１及び９２を二段に重ねて載置する
と、下段のメモリＩＣ９１のリード９３の先端部は実装
基板９０の表面に接触し、上段のメモリＩＣ９２のリー
ド９４の先端部はメモリＩＣ９１のリード９３の根元部
分の上に接触する。従って、メモリＩＣ９１のリード９
３の先端部と実装基板９０上の配線パターン（図示せ
ず）、メモリＩＣ９１のリード９３の根元部分とメモリ
ＩＣ９２のリード９４の先端部とをそれぞれ半田等を用
いて接合することにより、容易に実装基板９０へのメモ
リＩＣ９１及び９２の二段の搭載が行われる。
わせることにより構築したメモリ装置の外観を図４に示
す。実装基板９０の上にメモリＩＣ９１及び９２が二段
に重なって搭載されている。各メモリＩＣ９１及び９２
は、それぞれ樹脂パッケージ本体９１ａ及び９２ａと外
部に導出された複数のリード９３及び９４とを有してい
る。各樹脂パッケージ本体９１ａ及び９２ａ内には、そ
れぞれ図１あるいは図３に示したような回路を有するＩ
Ｃチップ（図示せず）が封止されている。このＩＣチッ
プに接続された複数のリード９３及び９４は、それぞれ
樹脂パッケージ本体９１ａ及び９２ａの側部から外部に
導出されると共に樹脂パッケージ本体９１ａ及び９２ａ
の下面側に大きく湾曲している。このため、実装基板９
０上にメモリＩＣ９１及び９２を二段に重ねて載置する
と、下段のメモリＩＣ９１のリード９３の先端部は実装
基板９０の表面に接触し、上段のメモリＩＣ９２のリー
ド９４の先端部はメモリＩＣ９１のリード９３の根元部
分の上に接触する。従って、メモリＩＣ９１のリード９
３の先端部と実装基板９０上の配線パターン（図示せ
ず）、メモリＩＣ９１のリード９３の根元部分とメモリ
ＩＣ９２のリード９４の先端部とをそれぞれ半田等を用
いて接合することにより、容易に実装基板９０へのメモ
リＩＣ９１及び９２の二段の搭載が行われる。
【００２４】なお、同様にして三段以上の搭載も容易に
行うことができる。また、多段にせずに、実装基板９０
上に複数のメモリＩＣを横に並べて平面状に搭載するこ
ともできる。
行うことができる。また、多段にせずに、実装基板９０
上に複数のメモリＩＣを横に並べて平面状に搭載するこ
ともできる。
【００２５】また、図４に示したメモリＩＣ９１及び９
２ではリード９３及び９４が樹脂パッケージ本体９１ａ
及び９２ａの厚さ方向の中央部から外部に導出されてい
たが、図５に示されるように、リード９７及び９８が樹
脂パッケージ本体９５ａ及び９６ａの厚さ方向の中央部
よりも上部に偏った部分から導出されたメモリＩＣ９５
及び９６を用いることもできる。このようなメモリＩＣ
を用いれば、多段にメモリＩＣを搭載したときの実装基
板９０上の高さＨを小さく抑えることができ、よりコン
パクトな多段搭載が可能となる。
２ではリード９３及び９４が樹脂パッケージ本体９１ａ
及び９２ａの厚さ方向の中央部から外部に導出されてい
たが、図５に示されるように、リード９７及び９８が樹
脂パッケージ本体９５ａ及び９６ａの厚さ方向の中央部
よりも上部に偏った部分から導出されたメモリＩＣ９５
及び９６を用いることもできる。このようなメモリＩＣ
を用いれば、多段にメモリＩＣを搭載したときの実装基
板９０上の高さＨを小さく抑えることができ、よりコン
パクトな多段搭載が可能となる。
【００２６】
【発明の効果】以上説明したように、請求項１に記載の
メモリＩＣは、チップセレクト信号入力端子を備えたメ
モリ素子と、アドレス入力信号の一部をデコードしてそ
の結果に基づいて複数の出力端子のうちの一つからチッ
プセレクト信号を出力すると共に複数の出力端子のうち
の特定の出力端子が前記メモリ素子のチップセレクト信
号入力端子に接続されたデコーダとを備えているので、
簡単な配線により複数個のメモリＩＣを組み合わせてメ
モリ容量を拡張することができる。
メモリＩＣは、チップセレクト信号入力端子を備えたメ
モリ素子と、アドレス入力信号の一部をデコードしてそ
の結果に基づいて複数の出力端子のうちの一つからチッ
プセレクト信号を出力すると共に複数の出力端子のうち
の特定の出力端子が前記メモリ素子のチップセレクト信
号入力端子に接続されたデコーダとを備えているので、
簡単な配線により複数個のメモリＩＣを組み合わせてメ
モリ容量を拡張することができる。
【００２７】また、請求項２に記載のメモリＩＣは、チ
ップセレクト信号入力端子を備えたメモリ素子と、アド
レス入力信号の一部をデコードしてその結果に基づいて
複数の出力端子のうちの一つからチップセレクト信号を
出力するデコーダと、前記デコーダの複数の出力端子に
接続されると共に外部からの信号に基づいて前記デコー
ダの複数の出力端子の中から一つの出力端子を選択し且
つ選択された出力端子を前記メモリ素子のチップセレク
ト信号入力端子に接続させる選択手段とを備えているの
で、簡単な配線により複数個のメモリＩＣを組み合わせ
てメモリ容量を拡張することができるばかりでなく、メ
モリＩＣを製造した後に選択手段によってメモリ素子の
チップセレクト信号入力端子に接続されるデコーダの出
力端子を選択することができ、複数個のメモリＩＣの組
み合わせが容易となる。
ップセレクト信号入力端子を備えたメモリ素子と、アド
レス入力信号の一部をデコードしてその結果に基づいて
複数の出力端子のうちの一つからチップセレクト信号を
出力するデコーダと、前記デコーダの複数の出力端子に
接続されると共に外部からの信号に基づいて前記デコー
ダの複数の出力端子の中から一つの出力端子を選択し且
つ選択された出力端子を前記メモリ素子のチップセレク
ト信号入力端子に接続させる選択手段とを備えているの
で、簡単な配線により複数個のメモリＩＣを組み合わせ
てメモリ容量を拡張することができるばかりでなく、メ
モリＩＣを製造した後に選択手段によってメモリ素子の
チップセレクト信号入力端子に接続されるデコーダの出
力端子を選択することができ、複数個のメモリＩＣの組
み合わせが容易となる。
【００２８】請求項３に記載のメモリＩＣは、チップセ
レクト信号入力端子を備えたメモリ素子と、アドレス入
力信号の一部をデコードしてその結果に基づいて複数の
出力端子のうちの一つからチップセレクト信号を出力す
ると共に複数の出力端子のうちの特定の出力端子が前記
メモリ素子のチップセレクト信号入力端子に接続された
デコーダと、前記メモリ素子及びデコーダに接続される
と共に複数のメモリＩＣを多段に搭載するときにそれぞ
れ直下のメモリＩＣの対応するリードに接触するような
曲げ形状を有する複数のリードとを備えているので、メ
モリ容量を拡張するために複数のメモリＩＣを多段に搭
載してメモリ装置を構築することが容易となる。
レクト信号入力端子を備えたメモリ素子と、アドレス入
力信号の一部をデコードしてその結果に基づいて複数の
出力端子のうちの一つからチップセレクト信号を出力す
ると共に複数の出力端子のうちの特定の出力端子が前記
メモリ素子のチップセレクト信号入力端子に接続された
デコーダと、前記メモリ素子及びデコーダに接続される
と共に複数のメモリＩＣを多段に搭載するときにそれぞ
れ直下のメモリＩＣの対応するリードに接触するような
曲げ形状を有する複数のリードとを備えているので、メ
モリ容量を拡張するために複数のメモリＩＣを多段に搭
載してメモリ装置を構築することが容易となる。
【００２９】さらに、請求項４に記載のメモリ装置は、
それぞれメモリ素子と、アドレス入力信号の一部をデコ
ードしてその結果に基づいて複数の出力端子のうちの一
つからチップセレクト信号を出力すると共に複数の出力
端子のうちの特定の出力端子がメモリ素子のチップセレ
クト信号入力端子に接続されたデコーダと、メモリ素子
及びデコーダに接続された複数のリードとを有する複数
のメモリＩＣを備え、各メモリＩＣのデコーダの特定の
出力端子が互いに異なると共に各メモリＩＣの対応する
リードが互いに接続されているので、簡単な配線でメモ
リ容量の拡張されたメモリ装置が得られる。
それぞれメモリ素子と、アドレス入力信号の一部をデコ
ードしてその結果に基づいて複数の出力端子のうちの一
つからチップセレクト信号を出力すると共に複数の出力
端子のうちの特定の出力端子がメモリ素子のチップセレ
クト信号入力端子に接続されたデコーダと、メモリ素子
及びデコーダに接続された複数のリードとを有する複数
のメモリＩＣを備え、各メモリＩＣのデコーダの特定の
出力端子が互いに異なると共に各メモリＩＣの対応する
リードが互いに接続されているので、簡単な配線でメモ
リ容量の拡張されたメモリ装置が得られる。
【図１】この発明の一実施例に係るメモリＩＣの構成を
示すブロック図である。
示すブロック図である。
【図２】図１のメモリＩＣを組み合わせることにより構
成されたメモリ装置を示すブロック図である。
成されたメモリ装置を示すブロック図である。
【図３】他の実施例に係るメモリＩＣの構成を示すブロ
ック図である。
ック図である。
【図４】この発明の一実施例に係るメモリ装置の外観を
示す側面図である。
示す側面図である。
【図５】他の実施例に係るメモリ装置の外観を示す側面
図である。
図である。
【図６】従来のメモリＩＣを示す図である。
【図７】図４のメモリＩＣを組み合わせることにより構
成されたメモリ装置を示すブロック図である。
成されたメモリ装置を示すブロック図である。
【図８】従来のメモリＩＣの外観を示す側面図である。
【図９】従来のメモリＩＣを多段搭載したときの外観を
示す側面図である。
示す側面図である。
３１ スタティックＲＡＭ ３７ デコーダ ４１ スタティックＲＡＭ ４７ デコーダ ５１ スタティックＲＡＭ ５７ デコーダ ６１ スタティックＲＡＭ ６７ デコーダ ７１ スタティックＲＡＭ ７７ デコーダ ８１ スタティックＲＡＭ ８７ デコーダ ８８ ヒューズＲＯＭ ９１ メモリＩＣ ９２ メモリＩＣ ９３ リード ９４ リード ９５ メモリＩＣ ９６ メモリＩＣ ９７ リード ９８ リード
Claims (4)
- 【請求項１】 チップセレクト信号入力端子を備えたメ
モリ素子と、 アドレス入力信号の一部をデコードしてその結果に基づ
いて複数の出力端子のうちの一つからチップセレクト信
号を出力すると共に複数の出力端子のうちの特定の出力
端子が前記メモリ素子のチップセレクト信号入力端子に
接続されたデコーダとを備えたことを特徴とするメモリ
ＩＣ。 - 【請求項２】 チップセレクト信号入力端子を備えたメ
モリ素子と、 アドレス入力信号の一部をデコードしてその結果に基づ
いて複数の出力端子のうちの一つからチップセレクト信
号を出力するデコーダと、 前記デコーダの複数の出力端子に接続されると共に外部
からの信号に基づいて前記デコーダの複数の出力端子の
中から一つの出力端子を選択し且つ選択された出力端子
を前記メモリ素子のチップセレクト信号入力端子に接続
させる選択手段とを備えたことを特徴とするメモリＩ
Ｃ。 - 【請求項３】 チップセレクト信号入力端子を備えたメ
モリ素子と、 アドレス入力信号の一部をデコードしてその結果に基づ
いて複数の出力端子のうちの一つからチップセレクト信
号を出力すると共に複数の出力端子のうちの特定の出力
端子が前記メモリ素子のチップセレクト信号入力端子に
接続されたデコーダと、 前記メモリ素子及びデコーダに接続されると共に複数の
メモリＩＣを多段に搭載するときにそれぞれ直下のメモ
リＩＣの対応するリードに接触するような曲げ形状を有
する複数のリードとを備えたことを特徴とするメモリＩ
Ｃ。 - 【請求項４】 それぞれメモリ素子と、アドレス入力信
号の一部をデコードしてその結果に基づいて複数の出力
端子のうちの一つからチップセレクト信号を出力すると
共に複数の出力端子のうちの特定の出力端子がメモリ素
子のチップセレクト信号入力端子に接続されたデコーダ
と、メモリ素子及びデコーダに接続された複数のリード
とを有する複数のメモリＩＣを備え、 各メモリＩＣのデコーダの特定の出力端子が互いに異な
ると共に各メモリＩＣの対応するリードが互いに接続さ
れたことを特徴とするメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283191A JPH0581850A (ja) | 1991-07-19 | 1991-10-29 | メモリｉｃ及びメモリ装置 |
| US07/914,313 US5345412A (en) | 1991-07-19 | 1992-07-17 | Memory IC and memory device capable of expansion of storage capacity |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-179699 | 1991-07-19 | ||
| JP17969991 | 1991-07-19 | ||
| JP3283191A JPH0581850A (ja) | 1991-07-19 | 1991-10-29 | メモリｉｃ及びメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581850A true JPH0581850A (ja) | 1993-04-02 |
Family
ID=26499471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283191A Pending JPH0581850A (ja) | 1991-07-19 | 1991-10-29 | メモリｉｃ及びメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5345412A (ja) |
| JP (1) | JPH0581850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788592B2 (en) | 2002-03-15 | 2004-09-07 | Fujitsu Limited | Memory device which can change control by chip select signal |
| JP2008258408A (ja) * | 2007-04-05 | 2008-10-23 | Elpida Memory Inc | デバイス識別コード情報回路及びそれを備えた半導体集積回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09504654A (ja) * | 1993-08-13 | 1997-05-06 | イルビン センサーズ コーポレーション | 単一ｉｃチップに代わるｉｃチップ積層体 |
| KR0167644B1 (ko) * | 1995-11-30 | 1999-02-01 | 김광호 | 다수의 통신 전송 방식을 선택적으로 사용하기 위한 통신시스템 |
| DE19724053A1 (de) * | 1997-06-07 | 1998-12-10 | Biotronik Mess & Therapieg | Elektronische Speichervorrichtung, insbesondere zur Anwendung bei implantierbaren medizinischen Geräten |
| US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7822910B2 (en) * | 2007-08-22 | 2010-10-26 | Qimonda North America Corp. | Method of flexible memory segment assignment using a single chip select |
| US7710754B2 (en) * | 2007-08-22 | 2010-05-04 | Qimonda North America Corp. | Method of simple chip select for memory subsystems |
| US8787060B2 (en) | 2010-11-03 | 2014-07-22 | Netlist, Inc. | Method and apparatus for optimizing driver load in a memory package |
| US8417870B2 (en) | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723947A (en) * | 1980-07-18 | 1982-02-08 | Matsushita Electric Ind Co Ltd | Electrophotographic developer |
| JPS62202597A (ja) * | 1986-02-28 | 1987-09-07 | シャープ株式会社 | メモリ基板装置 |
| JPH0323995A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| JPH03187253A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398235A (en) * | 1980-09-11 | 1983-08-09 | General Motors Corporation | Vertical integrated circuit package integration |
| KR890004820B1 (ko) * | 1984-03-28 | 1989-11-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 배저장밀도의 메모리 모듈 및 보드와 그 형성방법 |
-
1991
- 1991-10-29 JP JP3283191A patent/JPH0581850A/ja active Pending
-
1992
- 1992-07-17 US US07/914,313 patent/US5345412A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723947A (en) * | 1980-07-18 | 1982-02-08 | Matsushita Electric Ind Co Ltd | Electrophotographic developer |
| JPS62202597A (ja) * | 1986-02-28 | 1987-09-07 | シャープ株式会社 | メモリ基板装置 |
| JPH0323995A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| JPH03187253A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788592B2 (en) | 2002-03-15 | 2004-09-07 | Fujitsu Limited | Memory device which can change control by chip select signal |
| JP2008258408A (ja) * | 2007-04-05 | 2008-10-23 | Elpida Memory Inc | デバイス識別コード情報回路及びそれを備えた半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5345412A (en) | 1994-09-06 |
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