JPS63182845A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63182845A JPS63182845A JP62014913A JP1491387A JPS63182845A JP S63182845 A JPS63182845 A JP S63182845A JP 62014913 A JP62014913 A JP 62014913A JP 1491387 A JP1491387 A JP 1491387A JP S63182845 A JPS63182845 A JP S63182845A
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor device
- terminals
- semiconductor
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000000919 ceramic Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 235000006732 Torreya nucifera Nutrition 0.000 description 4
- 244000111306 Torreya nucifera Species 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 241001543870 Yola Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にその接続端子の配置に関する
。
。
従来の半導体装置は第５図（ａ） 、 （ｂ）Ｋ示され
ているように、半導体チップを被包するセラミックスま
たはプラスチック等のパッケージ１の側壁から接続端子
２が下方に突出しており、プリント基板３への実装に際
しては接続端子をプリント基板３に設けられた差込み孔
に挿入してプリント基板３に形成されている導体パター
ンを介して相互に接続していた。
ているように、半導体チップを被包するセラミックスま
たはプラスチック等のパッケージ１の側壁から接続端子
２が下方に突出しており、プリント基板３への実装に際
しては接続端子をプリント基板３に設けられた差込み孔
に挿入してプリント基板３に形成されている導体パター
ンを介して相互に接続していた。
しかしながら、上記従来の半導体装置ではプリント基板
３の差込み孔に接続端子２を挿入し、半導体装置１の相
互の電気的な接続はプリント基板３の導体パターンでな
されていたので、多数の半導体装置を必要とするシステ
ムではプリント基板３の実装面積が広大になるという問
題点があった。
３の差込み孔に接続端子２を挿入し、半導体装置１の相
互の電気的な接続はプリント基板３の導体パターンでな
されていたので、多数の半導体装置を必要とするシステ
ムではプリント基板３の実装面積が広大になるという問
題点があった。
したがりて、本発明は実装面積の減少を図れる半導体装
置を提供することを目的としている。
置を提供することを目的としている。
〔問題点を解決するための手段、作用および効果〕本発
明は接続端子をパッケージの上面と下面とに延在させ、
該上面か所定位置と該所定位置に対応する下面の対応位
置とに配置したことを要旨としており、かかる接続端子
を有する半導体装置を実装する場合には、プリント基板
等に接続端子を固定して取り付けるだけでなく、プリン
ト基板に固定された半導体装置に他の半導体装置を重畳
し、下層の半導体装置のパッケージ上面に位置する接続
端子と上層の半導体装置のパッケージ下面に位置する接
続端子とを電気的に接続することができる。したがって
、半導体装置はプリント基板上に立体的に実装され、多
数の半導体装置を実装してもプリント基板の実装面積を
減少させられるという効果が得られる。
明は接続端子をパッケージの上面と下面とに延在させ、
該上面か所定位置と該所定位置に対応する下面の対応位
置とに配置したことを要旨としており、かかる接続端子
を有する半導体装置を実装する場合には、プリント基板
等に接続端子を固定して取り付けるだけでなく、プリン
ト基板に固定された半導体装置に他の半導体装置を重畳
し、下層の半導体装置のパッケージ上面に位置する接続
端子と上層の半導体装置のパッケージ下面に位置する接
続端子とを電気的に接続することができる。したがって
、半導体装置はプリント基板上に立体的に実装され、多
数の半導体装置を実装してもプリント基板の実装面積を
減少させられるという効果が得られる。
第１図（ａ） 、 （ｂ）は本発明の一実施例を示す図
であり、半導体チップ１１はセラミックスのパッケージ
１２に支持されており、パッケージ１２を貫通してその
側面に達した接続端子１３はパッケージ１２の上面と下
面とに延在し、パッケージ１２の中心を通る平面に対し
て対称に位置している。これらの接続端子１３の内側で
は半導体チップ１１のポンディングパッドにボンディン
グワイヤ１４を介して電気的に接続されている。なお、
接続端子１３はパッケージ１２の側面に達することなく
パッケージ１２内を垂直に貫通してパッケージ１２の上
下面に達するようにしてもよい。また、複数の接続端子
１３のうちのあるものは半導体チップ１１に接続される
ことなく単にパッケージ１２の上面と下面とを連結する
ようにしてもよい。
であり、半導体チップ１１はセラミックスのパッケージ
１２に支持されており、パッケージ１２を貫通してその
側面に達した接続端子１３はパッケージ１２の上面と下
面とに延在し、パッケージ１２の中心を通る平面に対し
て対称に位置している。これらの接続端子１３の内側で
は半導体チップ１１のポンディングパッドにボンディン
グワイヤ１４を介して電気的に接続されている。なお、
接続端子１３はパッケージ１２の側面に達することなく
パッケージ１２内を垂直に貫通してパッケージ１２の上
下面に達するようにしてもよい。また、複数の接続端子
１３のうちのあるものは半導体チップ１１に接続される
ことなく単にパッケージ１２の上面と下面とを連結する
ようにしてもよい。
次に一実施例の半導体装置を実装方法について第２図に
基づき説明する。導体パターンの形成されたプリント基
板１５上に最下層の半導体装置、例えばメモリ装置が配
置され、その接続端子１３の下面側が導体パターンに電
気的に接続される。
基づき説明する。導体パターンの形成されたプリント基
板１５上に最下層の半導体装置、例えばメモリ装置が配
置され、その接続端子１３の下面側が導体パターンに電
気的に接続される。
続いて、同種のメモリ装置が対応する接続端子１３の上
面側と下面側とを電気的に接続しつつ重畳され、半導体
装置を立体的に実装することができる。
面側と下面側とを電気的に接続しつつ重畳され、半導体
装置を立体的に実装することができる。
第３図は接続端子１３の上面側と下面側とに別個の信号
を供給するようにした例であり、接続端子１７には２ピ
ツトのデバイス選択信号が、接続端子１８にはアドレス
信号がそれぞれ供給されている。各接続端子１７の下面
側にはチップセレクト信号Ｃ８形成用のノア回路１９と
インクリメンタ２０の入力側とが接続されており、イン
クリメンタ２０は入力された値に「１」を加えて接続端
子１７の上面側に出力する。したがって導体パターンを
介して最下層の接続端子１７の下面に所定の値を供給す
れば４つの半導体装置のいずれか１つのみ活性化するこ
とができる。また、かかる構成によりチップセレクト信
号Ｃ８を発生させるためのデコーダを省略することもで
きる。さらに、第４図（ａ）（ｂ）のように接続端子１
７の数を増加させて多数の半導体装置の内から１つを選
択することもできる。
を供給するようにした例であり、接続端子１７には２ピ
ツトのデバイス選択信号が、接続端子１８にはアドレス
信号がそれぞれ供給されている。各接続端子１７の下面
側にはチップセレクト信号Ｃ８形成用のノア回路１９と
インクリメンタ２０の入力側とが接続されており、イン
クリメンタ２０は入力された値に「１」を加えて接続端
子１７の上面側に出力する。したがって導体パターンを
介して最下層の接続端子１７の下面に所定の値を供給す
れば４つの半導体装置のいずれか１つのみ活性化するこ
とができる。また、かかる構成によりチップセレクト信
号Ｃ８を発生させるためのデコーダを省略することもで
きる。さらに、第４図（ａ）（ｂ）のように接続端子１
７の数を増加させて多数の半導体装置の内から１つを選
択することもできる。
第１図（Ｊｌ）は本発明の一実施例を示す斜視図、第１
図（′ｂ）は第１図（ＪＬ）の断面図、第２図は実装さ
れた一実施例の斜視図、第３図は実装された一実施例の
内部回路の一部を示すブロック図、第４図（ａ）は変形
例の一部破断乎面図、第４図中）は第４図（ＪＬ）の断
面図、第５図（ａ）は従来例の斜視図、第５図（′ｂ）
は実装された従来例の斜視図である。 １１・・・・・・半導体チップ、１２・・・・・・パッ
ケージ、１３．１７．１８・・・・・・接続端子。 茅 １ 図（７１） 茅 ／ ［り 茅 ２ＷＪ 竿 ３ 図 茅４ ’＠（（１） 声４図（ｂ） ヨラ「二］ ５ ℃’ＩＩｃ（Ｊ−２ 茅 ５ Ｉ！ （ｂ〕
図（′ｂ）は第１図（ＪＬ）の断面図、第２図は実装さ
れた一実施例の斜視図、第３図は実装された一実施例の
内部回路の一部を示すブロック図、第４図（ａ）は変形
例の一部破断乎面図、第４図中）は第４図（ＪＬ）の断
面図、第５図（ａ）は従来例の斜視図、第５図（′ｂ）
は実装された従来例の斜視図である。 １１・・・・・・半導体チップ、１２・・・・・・パッ
ケージ、１３．１７．１８・・・・・・接続端子。 茅 １ 図（７１） 茅 ／ ［り 茅 ２ＷＪ 竿 ３ 図 茅４ ’＠（（１） 声４図（ｂ） ヨラ「二］ ５ ℃’ＩＩｃ（Ｊ−２ 茅 ５ Ｉ！ （ｂ〕
Claims (1)
- 半導体チップを支持するパッケージと、上記半導体チッ
プに電気的に接続され上記パッケージは実装基板に対し
て上面と下面とを有する半導体装置において、上記接続
端子は上記パッケージの上面と下面とに延在し該上面の
所定位置に対応する下面の対応位置とに配置されたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014913A JPS63182845A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014913A JPS63182845A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63182845A true JPS63182845A (ja) | 1988-07-28 |
Family
ID=11874208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014913A Pending JPS63182845A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63182845A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0459621U (ja) * | 1990-09-29 | 1992-05-21 | ||
| US5394010A (en) * | 1991-03-13 | 1995-02-28 | Kabushiki Kaisha Toshiba | Semiconductor assembly having laminated semiconductor devices |
| US5559365A (en) * | 1993-12-28 | 1996-09-24 | Nec Corporation | Semiconductor device including a plurality of leads each having two end portions extending downward and upward |
| JPH09326452A (ja) * | 1995-12-29 | 1997-12-16 | Lg Semicon Co Ltd | 半導体パッケージ |
-
1987
- 1987-01-23 JP JP62014913A patent/JPS63182845A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0459621U (ja) * | 1990-09-29 | 1992-05-21 | ||
| US5394010A (en) * | 1991-03-13 | 1995-02-28 | Kabushiki Kaisha Toshiba | Semiconductor assembly having laminated semiconductor devices |
| US5559365A (en) * | 1993-12-28 | 1996-09-24 | Nec Corporation | Semiconductor device including a plurality of leads each having two end portions extending downward and upward |
| JPH09326452A (ja) * | 1995-12-29 | 1997-12-16 | Lg Semicon Co Ltd | 半導体パッケージ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06224362A (ja) | 電子素子用リードフレーム・パッケージ | |
| KR970030716A (ko) | 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지 | |
| JPS61101067A (ja) | メモリモジユ−ル | |
| US4942453A (en) | IC package | |
| US5399904A (en) | Array type semiconductor device having insulating circuit board | |
| JPH08167691A (ja) | 半導体装置 | |
| JPS63182845A (ja) | 半導体装置 | |
| KR910019222A (ko) | 고집적 반도체 장치 및 이를 사용한 반도체 모듈 | |
| US6798051B2 (en) | Connection of packaged integrated memory chips to a printed circuit board | |
| JPS5836512B2 (ja) | 半導体メモリチツプの接続のための端子面配列を持つマルチチツプ配線 | |
| JPS59175150A (ja) | 電子部品の取付構造 | |
| JPH0343728Y2 (ja) | ||
| KR19980047421U (ko) | 3차원 반도체 패키지 모듈 | |
| JPH08185942A (ja) | 増設用ｉｃソケット | |
| JPH03205859A (ja) | 半導体装置 | |
| JPH06350025A (ja) | 半導体装置 | |
| JPH06224369A (ja) | 半導体装置 | |
| JP2555991B2 (ja) | パッケージ | |
| JPH0297050A (ja) | 半導体集積回路 | |
| JPH04352464A (ja) | 半導体装置 | |
| JPH0376260A (ja) | 半導体集積回路 | |
| JPH0636593Y2 (ja) | 複合集積回路装置 | |
| JPS63246858A (ja) | 半導体装置 | |
| JPH05226398A (ja) | 集積回路モジュール | |
| JPH0325013B2 (ja) |