KR19980047421U - 3차원 반도체 패키지 모듈 - Google Patents

3차원 반도체 패키지 모듈 Download PDF

Info

Publication number
KR19980047421U
KR19980047421U KR2019960060577U KR19960060577U KR19980047421U KR 19980047421 U KR19980047421 U KR 19980047421U KR 2019960060577 U KR2019960060577 U KR 2019960060577U KR 19960060577 U KR19960060577 U KR 19960060577U KR 19980047421 U KR19980047421 U KR 19980047421U
Authority
KR
South Korea
Prior art keywords
semiconductor
package module
carrier board
semiconductor package
chip
Prior art date
Application number
KR2019960060577U
Other languages
English (en)
Inventor
진한호
양정일
이진환
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR2019960060577U priority Critical patent/KR19980047421U/ko
Publication of KR19980047421U publication Critical patent/KR19980047421U/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

본 고안은 한정된 공간에 다수개의 반도체 패키지를 실장할 수 있는 3차원 반도체 패키지 모듈을 개시한다. 이 반도체 패키지 모듈은 신호전달용 배선이 형성된 캐리어 보오드, 상기 캐리어 보오드와 전기적인 콘택 및 고착을 위한 수단에 의하여 상기 캐리어 보오드 상에 탑재된 반도체 칩을 포함하는 단일 칩 반도체 장치가 다수개 적층된 것으로서, 솔더볼이 상기 반도체 칩이 탑재된 캐리어 보오드의 여분의 양측 소정 부분에 형성되어 상하부의 캐리어 패키지에 형성된 신호전달용 배선을 전기적으로 연결하는 동시에 상기 상하의 캐리어 보오드를 상호 고착시킨다.

Description

3차원 반도체 패키지 모듈
본 고안은 반도체 패키지 모듈에 관한 것으로서, 특히 다수의 반도체 패키지를 적층한 3차원 반도체 패키지 모듈에 관한 것이다.
일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 각각의 칩에 직접회로가 형성된다.
이와 같이 하여 형성된 집적회로칩은 조립공정으로 보내져서 칩절단, 칩부착, 와이어 본딩, 몰드, 포밍, 트림공정 등의 순서로 진행하여 패키지화 된다.
패키지화된 칩은 그것을 필요로 하는 장치의 인쇄회로기판상에 개별적으로 솔더링에 의하여 실장되거나, 모듈에 조립된 상태로 실장된다.
도 1과 도 2는 종래 및 본 고안이 패키지 모듈의 면적을 비교하기 위한 모식도로서, TSOP(Thin Small Outlead Package) 타입의 4M DRAM의 반도체 메모리 소자(1)를 사용하여 16M DRAM의 모듈을 구성하는데 필요한 보오드의 면적을 각각 보여준다.
도 1과 도 2를 참조하면, 16M DRAM의 모듈을 구성하는데 있어서, 도 1과 같이 평면식으로 배열하는 것은 도 2와 같이, 적층형으로 배열하는 것에 비하여 4배의 면적이 소요된다.
도 1과 같은 수평구조의 모듈은 소오스로부터 디바이스간의 전송선로의 거리차이가 존재하므로 신호불균형이 유발되는 문제점을 가진다.
따라서, 본 고안은 한정된 공간에 다수개의 반도체 패키지의 실장이 기능하도록 하므로써, 반도체 패키지가 장착되는 장치를 소형화 및 컴팩트화할 수 있는 3차원 반도체 패키지 모듈을 제공하는데 그 목적이 있다.
도 1과 도 2는 종래 및 본 고안의 패키지 모듈의 면적을 비교하기 위한 모식도.
도 3A 내지 도 3C는 본 고안의 실시에에 따른 3차원 반도체 패키지 모듈을 제작하는 과정을 보여주는 사시도.
도 4A 및 도 4B는 본 고안의 실시예에 따른 범퍼와 솔더볼의 콘택 상황을 설명하기 위한 도면.
도 5는 본 고안의 3차원 반도체 패키지 모듈의 횡단면도.
도 6은 본 고안의 3차원 반도체 패키지 모듈의 사시도.
*도면의 주요 부분에 대한 부호의 설명*
21, 21':캐리어 보오드21a, 21a':배선
22:범프23;반도체 칩
23a:패드24;솔더볼
본 고안에 따르면, 3차원 반도체 패키지 모듈은 신호전달용 배선이 형성된 캐리어 보오드, 상기 캐리어 보오드와 전기적인 콘택 및 고착을 위한 수단에 의하여 상기 캐리어 보오드 상에 탑재된 반도체 칩을 포함하는 단일 칩 반도체 장치가 다수개 적층된 것으로서, 솔더볼이 상기 반도체 칩이 탑재된 캐리어 보오드의 여분의 양측 소정 부분에 형성되어 상하부의 캐리어 보오드에 형성된 신호전달용 배선을 전기적으로 연결하는 동시에 상기 상하의 캐리어 보오드를 상호 고착시킨다.
[실시예]
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.
도 3A 내지 도 3C는 본 고안의 실시예에 따른 3차원 반도체 패키지 모듈을 제작하는 과정을 보여주는 사시도이고, 도 4A 및 도 4B는 도 3A 내지 도 3C에서 범퍼와 솔더볼을 콘택하는 상황을 설명한다.
도 3A와 도 4B를 참조하면, 캐리어 보오드(21)상에 형성된 배선(21a)에는 금(Au)의 범퍼(22)가 부착된 상태에서 반도체 칩(23)의 상부에 형성된 패드(23a)에 부착되어 상호 전기적으로 연결된다. 도 3A 상태를 단일 칩 반도체 장치라고 명명한다.
도 3B를 참조하면, 반도체 칩(23)이 탑재되지 않은 부분인 캐리어 보오드(21)의 양측 가장자리 부분의 배선이 형성된 소정 위치에는 상부에 탑재될 캐리어 보오드(21)의 하부측 배선과의 전기적인 신호전달 및 상하 캐리어 보오드의 고착 상태를 유지시키기 위하여 솔더볼(24)이 각각 형성된다.
도 3C와 도 4B를 참조하면, 도 3A의 단일 칩 반도체 장치들이 적층되고, 적층된 단일 칩 반도체 장치의 하부 캐리어 보오드(21)에 형성된 배선(21a)은 상기 캐리어 보오드(21')에 형성된 배선(21a')과 솔더볼(24)에 의하여 전기적인 콘택 및 고착이 이루어진다. 솔더볼(24)의 고착을 위한 방법으로는 고온의 증기를 불어 넣어 주거나, 솔더볼이 부착된 캐리어 보오드(21)의 이면에 고온의 팁을 접촉시켜 솔더볼(24)을 용융상태로 만들어 주는 방법이 사용된다.
상기한 과정을 통하여 적층된 3차원 멀티 칩 모듈 반도체 장치의 단면도와 사시도를 도 5와 도 6에 도시하였다.
이상에서 설명한 바와 같이, 본 고안의 3차원 반도체 패키지 모듈은 한정된 적은 공간에 다수개의 반도체 칩을 실장하므로써, 반도체 칩이 실장되는 장치를 컴팩트화 소형화 하는 것을 가능하게 한다. 또한, 본 고안의 3차원 반도체 패키지 모듈은 소오스로부터 디바이스간의 전송선로의 거리차이가 거의 없으므로 신호불균형이 유발되는 문제점을 제거할 수 있다.
여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 실용신안등록청구의 범위는본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

  1. 신호전달용 배선이 형성된 캐리어 보오드, 상기 캐리어 보오드와 전기적인 콘택 및 고착을 위한 제 1 콘택 및 고착 수단에 의하여 상기 캐리어 보오드 상에 탑재된 반도체 칩을 포함하는 단일 칩 반도체 장치가 다수개 적층된 것으로서, 상기 반도체 칩이 탑재된 캐리어 보오드의 여분의 양측 소정 부분에 형성되어 상하부의 캐리어 보오드에 형성된 신호전달용 배선을 전기적으로 연결하는 동시에 상기 상하의 캐리어 보오드를 상호 고착시키는 제 2 콘택 및 고착 수단을 포함하는 것을 특징으로 하는 3차원 반도체 패키지 모듈.
  2. 제 1 항에 있어서, 상기 반도체 칩은 TSOP인 것을 특징으로 하는 3차원 반도체 패키지 모듈.
  3. 제 1 항에 있어서, 상기 제 1 콘택 및 고착수단은 금 범퍼인 것을 특징으로 하는 3차원 반도체 패키지 모듈.
  4. 제 1 항에 있어서, 상기 제 2 콘택 및 고착수단은 솔더볼인 것을 특징으로 하는 3차원 반도체 패키지 모듈.
KR2019960060577U 1996-12-28 1996-12-28 3차원 반도체 패키지 모듈 KR19980047421U (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019960060577U KR19980047421U (ko) 1996-12-28 1996-12-28 3차원 반도체 패키지 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019960060577U KR19980047421U (ko) 1996-12-28 1996-12-28 3차원 반도체 패키지 모듈

Publications (1)

Publication Number Publication Date
KR19980047421U true KR19980047421U (ko) 1998-09-25

Family

ID=53999267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019960060577U KR19980047421U (ko) 1996-12-28 1996-12-28 3차원 반도체 패키지 모듈

Country Status (1)

Country Link
KR (1) KR19980047421U (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100368003B1 (ko) * 2000-09-06 2003-01-14 학교법인 서강대학교 3차원 적층형 전자회로장치 및 그의 제작방법
KR100673379B1 (ko) * 1999-12-22 2007-01-23 삼성전자주식회사 적층 패키지와 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673379B1 (ko) * 1999-12-22 2007-01-23 삼성전자주식회사 적층 패키지와 그 제조 방법
KR100368003B1 (ko) * 2000-09-06 2003-01-14 학교법인 서강대학교 3차원 적층형 전자회로장치 및 그의 제작방법

Similar Documents

Publication Publication Date Title
US5894410A (en) Perimeter matrix ball grid array circuit package with a populated center
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
US4949224A (en) Structure for mounting a semiconductor device
US6628527B2 (en) Mounting structure for electronic parts and manufacturing method thereof
US7095104B2 (en) Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
JP3410969B2 (ja) 半導体装置
KR20000053048A (ko) 메모리 모듈
JPH1092972A (ja) 集積回路用パッケージ
US6683374B2 (en) Electronic component and process for producing the electronic component
US6340839B1 (en) Hybrid integrated circuit
US5399904A (en) Array type semiconductor device having insulating circuit board
JP2001156251A (ja) 半導体装置
US20030042591A1 (en) Electronic component with at least two stacked semiconductor chips, and fabrication method
KR100287805B1 (ko) 반도체부품
KR19980047421U (ko) 3차원 반도체 패키지 모듈
US20030047760A1 (en) Electronic component with at least two semiconductor chips, and process for its production
JPS6127667A (ja) 半導体装置
KR100206975B1 (ko) 반도체 패키지
JPS63182845A (ja) 半導体装置
KR100206973B1 (ko) 칩 사이즈 패키지
JP2913858B2 (ja) 混成集積回路
US20030043555A1 (en) Electronic component with at least two stacked semiconductor chips and process for producing the electronic component
JP2001319988A (ja) 半導体装置
KR20000040734A (ko) 적층형 마이크로 비지에이 패키지
JP4819398B2 (ja) 電子モジュール

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid