JP2000049282A - 積層パッケ―ジ及びその積層方法 - Google Patents
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Abstract
(57)【要約】
【課題】 パッケージ内部及び外部的に電気的な連結状
態を考慮し、多数の半導体パッケージを効率よく積層で
きるリード間の直接連結を用いた積層パッケージ及びそ
の積層方法を提供する。 【解決手段】 パッケージ内部及び外部的に所定の半導
体パッケージの動作選択のための動作選択機能のＣＳリ
ードと、連結されない多数のＮＣリードのうち一つのＮ
Ｃリード間の連結状態を変化させた半導体パッケージを
利用して、積層パッケージを形成する半導体パッケージ
の所定リード間を直接連結することにより達成される。
態を考慮し、多数の半導体パッケージを効率よく積層で
きるリード間の直接連結を用いた積層パッケージ及びそ
の積層方法を提供する。 【解決手段】 パッケージ内部及び外部的に所定の半導
体パッケージの動作選択のための動作選択機能のＣＳリ
ードと、連結されない多数のＮＣリードのうち一つのＮ
Ｃリード間の連結状態を変化させた半導体パッケージを
利用して、積層パッケージを形成する半導体パッケージ
の所定リード間を直接連結することにより達成される。
Description
【０００１】
【発明の属する技術分野】本発明は単一の半導体パッケ
ージを多数積層できる半導体パッケージを用いた単一半
導体パッケージの積層パッケージ及び積層方法に係り、
特に半導体パッケージの各リードの間を連結するための
補助導体を使用せず、積層パッケージを形成する上部及
び下部半導体パッケージの各リードを直接に連結するこ
とにより、多数の半導体パッケージを効率よく積層でき
る半導体パッケージを用いた単一半導体パッケージの積
層パッケージ及び積層方法に関する。
ージを多数積層できる半導体パッケージを用いた単一半
導体パッケージの積層パッケージ及び積層方法に係り、
特に半導体パッケージの各リードの間を連結するための
補助導体を使用せず、積層パッケージを形成する上部及
び下部半導体パッケージの各リードを直接に連結するこ
とにより、多数の半導体パッケージを効率よく積層でき
る半導体パッケージを用いた単一半導体パッケージの積
層パッケージ及び積層方法に関する。
【０００２】
【従来の技術】大抵の機器は多様な機能を行う半導体パ
ッケージを含んで動作回路を構成しており、このような
半導体パッケージはＰＣＢ基板上に一個ずつ装着される
ことが一般的である。しかし、技術の発達により各種機
器が小型化しつつあり、且つ小型化に対する要求が高ま
っている。そして、単位面積に多数の部品を実装する技
術、その中でも特に同じ面積に多数の半導体パッケージ
を装着して半導体パッケージの実装効率を向上させるた
めの積層パッケージ技術が急速に発展し、実用化段階に
入っている。
ッケージを含んで動作回路を構成しており、このような
半導体パッケージはＰＣＢ基板上に一個ずつ装着される
ことが一般的である。しかし、技術の発達により各種機
器が小型化しつつあり、且つ小型化に対する要求が高ま
っている。そして、単位面積に多数の部品を実装する技
術、その中でも特に同じ面積に多数の半導体パッケージ
を装着して半導体パッケージの実装効率を向上させるた
めの積層パッケージ技術が急速に発展し、実用化段階に
入っている。
【０００３】このような従来の積層パッケージに関する
技術を図１を参照して説明する。
技術を図１を参照して説明する。
【０００４】図１（Ａ）及び（Ｂ）は従来の積層パッケ
ージの斜視図及びｒ−ｒ’線における断面図を示すもの
である。
ージの斜視図及びｒ−ｒ’線における断面図を示すもの
である。
【０００５】図示したように、従来は二つの半導体パッ
ケージＩＣA 、ＩＣB を各リードの位置を合せて上部と
下部とに位置させ、ヘッダ（Ｈ１〜Ｈ２０、……）と呼
ばれる別の補助連結導体を使用して連結しようとする各
半導体パッケージＩＣA 、ＩＣB の多数のリード（ある
いは“ピン”とも称す）の間を電気的に連結させること
により積層パッケージを形成する。そして、積層パッケ
ージを形成している各半導体パッケージＩＣA 、ＩＣB
の動作のために、ヘッダＨ１９のように二つの半導体パ
ッケージＩＣA 、ＩＣB のリードＰ１９A 、Ｐ１９B の
間の連結を遮断させる必要がある場合は、ヘッダＨ１９
の中間部分を切って積層パッケージの最上部を横切るよ
うにして反対側の所望のリードに連結する。これによ
り、一つの半導体パッケージが６４ＭＳＤＲＡＭの場
合、二つの半導体パッケージＩＣA 、ＩＣB で同じ実装
面積で１２８ＭＳＤＲＡＭの容量を有する積層パッケー
ジを形成した。
ケージＩＣA 、ＩＣB を各リードの位置を合せて上部と
下部とに位置させ、ヘッダ（Ｈ１〜Ｈ２０、……）と呼
ばれる別の補助連結導体を使用して連結しようとする各
半導体パッケージＩＣA 、ＩＣB の多数のリード（ある
いは“ピン”とも称す）の間を電気的に連結させること
により積層パッケージを形成する。そして、積層パッケ
ージを形成している各半導体パッケージＩＣA 、ＩＣB
の動作のために、ヘッダＨ１９のように二つの半導体パ
ッケージＩＣA 、ＩＣB のリードＰ１９A 、Ｐ１９B の
間の連結を遮断させる必要がある場合は、ヘッダＨ１９
の中間部分を切って積層パッケージの最上部を横切るよ
うにして反対側の所望のリードに連結する。これによ
り、一つの半導体パッケージが６４ＭＳＤＲＡＭの場
合、二つの半導体パッケージＩＣA 、ＩＣB で同じ実装
面積で１２８ＭＳＤＲＡＭの容量を有する積層パッケー
ジを形成した。
【０００６】
【発明が解決しようとする課題】しかし、前述したよう
な従来の積層パッケージは、対応するリード間の電気的
な連結のために多数のリードに該当数に相当するヘッダ
（Ｈ１〜Ｈ２０、……）を一々重畳させる必要があり、
特定リード間では電気的な遮断のためにリード間の連結
部位を除去させる必要があるなどの問題点があった。技
術が発達してリード間のピッチ（隣り合う二つのリード
間の間隔）が狭くなり、ヘッダ（Header）を利用して積
層パッケージを形成するのが難かしく、不便であった。
且つ、ヘッダによって寄生容量及びインピーダンスが増
加して積層パッケージの動作周波数に影響を与える問題
点もある。
な従来の積層パッケージは、対応するリード間の電気的
な連結のために多数のリードに該当数に相当するヘッダ
（Ｈ１〜Ｈ２０、……）を一々重畳させる必要があり、
特定リード間では電気的な遮断のためにリード間の連結
部位を除去させる必要があるなどの問題点があった。技
術が発達してリード間のピッチ（隣り合う二つのリード
間の間隔）が狭くなり、ヘッダ（Header）を利用して積
層パッケージを形成するのが難かしく、不便であった。
且つ、ヘッダによって寄生容量及びインピーダンスが増
加して積層パッケージの動作周波数に影響を与える問題
点もある。
【０００７】また、従来技術の積層パッケージはパッケ
ージ形態に製作完了した後、図１（Ａ）に示すように、
半導体パッケージＩＣA 、ＩＣB のリードの形を短く変
形させた状態でヘッダを付着するため、完成された積層
パッケージの幅は単一パッケージより大きくなって実装
面積を増加させる要因になる。
ージ形態に製作完了した後、図１（Ａ）に示すように、
半導体パッケージＩＣA 、ＩＣB のリードの形を短く変
形させた状態でヘッダを付着するため、完成された積層
パッケージの幅は単一パッケージより大きくなって実装
面積を増加させる要因になる。
【０００８】本発明の目的は、パッケージ内部及び外部
的に所定の半導体パッケージの動作選択のための動作選
択機能のＣＳリードと、連結しない多数のＮＣリードの
うち一つのＮＣリード間の連結状態を変化させた半導体
パッケージを利用して、半導体パッケージの各リードの
間を連結するための従来のヘッドなどの補助導体を使用
せず、積層パッケージを形成する半導体パッケージの所
定リードの間を直接連結して積層することにより、多数
の半導体パッケージを効率よく積層できるリード間の直
接連結を通した単一半導体パッケージの積層パッケージ
を提供することにある。
的に所定の半導体パッケージの動作選択のための動作選
択機能のＣＳリードと、連結しない多数のＮＣリードの
うち一つのＮＣリード間の連結状態を変化させた半導体
パッケージを利用して、半導体パッケージの各リードの
間を連結するための従来のヘッドなどの補助導体を使用
せず、積層パッケージを形成する半導体パッケージの所
定リードの間を直接連結して積層することにより、多数
の半導体パッケージを効率よく積層できるリード間の直
接連結を通した単一半導体パッケージの積層パッケージ
を提供することにある。
【０００９】本発明の他の目的は積層パッケージに用い
られる単一パッケージがパッケージ形態に完成される
前、内部ダイに対するワイヤボンディングを変形させた
後この変形された状態を考慮し、且つパッケージ形態に
完成された半導体パッケージリードの形態を積層が容易
なように変形させると同時に、特定リード間を電気的に
連結した状態で、所定のリードを除いた半導体パッケー
ジの各リードの間を直接連結することにより多数の半導
体パッケージを効率よく積層するリード間の直接連結を
通した単一半導体パッケージの積層方法を提供すること
にある。
られる単一パッケージがパッケージ形態に完成される
前、内部ダイに対するワイヤボンディングを変形させた
後この変形された状態を考慮し、且つパッケージ形態に
完成された半導体パッケージリードの形態を積層が容易
なように変形させると同時に、特定リード間を電気的に
連結した状態で、所定のリードを除いた半導体パッケー
ジの各リードの間を直接連結することにより多数の半導
体パッケージを効率よく積層するリード間の直接連結を
通した単一半導体パッケージの積層方法を提供すること
にある。
【００１０】
【課題を解決するための手段】前述した本発明の目的を
達成するための半導体パッケージを用いた単一半導体パ
ッケージの積層パッケージは、第１半導体パッケージ
と、前記第１半導体パッケージの上部に積層する少なく
とも一つ以上の第２半導体パッケージとを備えた積層パ
ッケージにおいて、前記第１半導体パッケージは積層パ
ッケージを外部回路に連結するための少なくとも一つの
第１チップ選択リードを備えた多数の第１リードを備
え、前記第２半導体パッケージは前記第１半導体パッケ
ージの多数リードに対応する少なくとも一つの第２チッ
プ選択リードを備えた多数の第２リードとを含み、前記
第２半導体パッケージの所定の第２リードが前記第１半
導体パッケージの第１リードに直接連結されるよう構成
する。
達成するための半導体パッケージを用いた単一半導体パ
ッケージの積層パッケージは、第１半導体パッケージ
と、前記第１半導体パッケージの上部に積層する少なく
とも一つ以上の第２半導体パッケージとを備えた積層パ
ッケージにおいて、前記第１半導体パッケージは積層パ
ッケージを外部回路に連結するための少なくとも一つの
第１チップ選択リードを備えた多数の第１リードを備
え、前記第２半導体パッケージは前記第１半導体パッケ
ージの多数リードに対応する少なくとも一つの第２チッ
プ選択リードを備えた多数の第２リードとを含み、前記
第２半導体パッケージの所定の第２リードが前記第１半
導体パッケージの第１リードに直接連結されるよう構成
する。
【００１１】前述した本発明の他の目的を達成するため
のリード間の直接連結を通した単一半導体パッケージの
積層方法は、（１）パッケージ形態に仕上げて半導体パ
ッケージを製作する半導体パッケージ製作段階と、
（２）前記第（１）段階で製作された一定数の前記半導
体パッケージに備わる多数のリードを積層が容易なよう
に変形するリード変形段階と、（３）前記第（１）段階
で製作された第１半導体パッケージの多数個の第１リー
ドに、前記第（２）段階で多数の第２リードが変形され
た少なくとも一つ以上の第２半導体パッケージの所定の
第２リードを各々対応させ直接に連結して積層する積層
段階とを備える。
のリード間の直接連結を通した単一半導体パッケージの
積層方法は、（１）パッケージ形態に仕上げて半導体パ
ッケージを製作する半導体パッケージ製作段階と、
（２）前記第（１）段階で製作された一定数の前記半導
体パッケージに備わる多数のリードを積層が容易なよう
に変形するリード変形段階と、（３）前記第（１）段階
で製作された第１半導体パッケージの多数個の第１リー
ドに、前記第（２）段階で多数の第２リードが変形され
た少なくとも一つ以上の第２半導体パッケージの所定の
第２リードを各々対応させ直接に連結して積層する積層
段階とを備える。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施の形態を詳述する。
明の望ましい実施の形態を詳述する。
【００１３】本発明は積層パッケージを形成する上部及
び下部半導体パッケージの対応する各リードの間を直接
連結することにより積層パッケージを形成するところに
特徴がある。即ち、前述した従来の積層パッケージは上
部及び下部半導体パッケージの各リードの間を電気的に
連結するためにヘッダのような補助連結導体を使用する
が、本発明の積層パッケージは単一半導体パッケージの
各リードの間を直接連結するので、リード間の連結のた
めの従来の補助導体などを使用しない。後述する本発明
の実施の形態では、特定リードの間の電気的な連結のた
めのリード連結手段を使用するものもあるが、これは、
本発明の特徴である“対応するリード間の直接的な連
結”を行うための一つの補助的手段であって、従来の技
術のヘッダなどのような補助導体とはその内容を異にす
る。
び下部半導体パッケージの対応する各リードの間を直接
連結することにより積層パッケージを形成するところに
特徴がある。即ち、前述した従来の積層パッケージは上
部及び下部半導体パッケージの各リードの間を電気的に
連結するためにヘッダのような補助連結導体を使用する
が、本発明の積層パッケージは単一半導体パッケージの
各リードの間を直接連結するので、リード間の連結のた
めの従来の補助導体などを使用しない。後述する本発明
の実施の形態では、特定リードの間の電気的な連結のた
めのリード連結手段を使用するものもあるが、これは、
本発明の特徴である“対応するリード間の直接的な連
結”を行うための一つの補助的手段であって、従来の技
術のヘッダなどのような補助導体とはその内容を異にす
る。
【００１４】前述したようなリード間の直接連結を通し
た本発明の積層パッケージでは、完成された積層パッケ
ージの動作のために積層パッケージを形成する各半導体
パッケージのＣＳ（Chip Selection；チップ選択）機能
を行うＣＳリードが相異なる地点に位置するように、半
導体パッケージの内部及び外部的に特定リード間の連結
状態を変化させて積層する。また、本発明による積層パ
ッケージの動作のために各半導体パッケージのＣＳリー
ド連結状態を考慮して上部半導体パッケージのＣＳリー
ドの長さを短くし、必要に応じて特定のリード間を連結
するリード連結手段を使用してＣＳリードの連結状態を
変化させて積層する。
た本発明の積層パッケージでは、完成された積層パッケ
ージの動作のために積層パッケージを形成する各半導体
パッケージのＣＳ（Chip Selection；チップ選択）機能
を行うＣＳリードが相異なる地点に位置するように、半
導体パッケージの内部及び外部的に特定リード間の連結
状態を変化させて積層する。また、本発明による積層パ
ッケージの動作のために各半導体パッケージのＣＳリー
ド連結状態を考慮して上部半導体パッケージのＣＳリー
ドの長さを短くし、必要に応じて特定のリード間を連結
するリード連結手段を使用してＣＳリードの連結状態を
変化させて積層する。
【００１５】後述する本発明の実施の形態は、パッケー
ジ形態に完成する前、内部ダイに連結されるボンディン
グの連結状態を変化させた半導体パッケージで積層した
積層パッケージと、内部ダイのボンディング連結状態が
同じ単一半導体パッケージのリード連結状態を外部的に
変化させた後積層した積層パッケージとに大別できる。
各実施の形態において、上部半導体パッケージは、多数
のリードを真っ直ぐ伸ばす変形工程を行うことにより、
各リード間を連結するためのヘッダなどの補助導体も必
要なくなり、第１及び第２半導体パッケージの各リード
の間を直接連結して積層パッケージを形成することがで
きる。
ジ形態に完成する前、内部ダイに連結されるボンディン
グの連結状態を変化させた半導体パッケージで積層した
積層パッケージと、内部ダイのボンディング連結状態が
同じ単一半導体パッケージのリード連結状態を外部的に
変化させた後積層した積層パッケージとに大別できる。
各実施の形態において、上部半導体パッケージは、多数
のリードを真っ直ぐ伸ばす変形工程を行うことにより、
各リード間を連結するためのヘッダなどの補助導体も必
要なくなり、第１及び第２半導体パッケージの各リード
の間を直接連結して積層パッケージを形成することがで
きる。
【００１６】図２乃至図５はパッケージ形態に完成する
前に、内部ダイに連結されるボンディングワイヤの連結
状態を変化させた半導体パッケージを用いて形成した本
発明による積層パッケージの実施の形態の一例を示した
図である。本発明では、５４個のリード（または‘ピ
ン’と称する）を持つ２個の６４メガＳＤＲＡＭ（以下
“６４ＭＳＤＲＡＭ”と表記）で形成した積層パッケー
ジを例として説明する。
前に、内部ダイに連結されるボンディングワイヤの連結
状態を変化させた半導体パッケージを用いて形成した本
発明による積層パッケージの実施の形態の一例を示した
図である。本発明では、５４個のリード（または‘ピ
ン’と称する）を持つ２個の６４メガＳＤＲＡＭ（以下
“６４ＭＳＤＲＡＭ”と表記）で形成した積層パッケー
ジを例として説明する。
【００１７】図２（Ａ）は内部ダイのボンディングワイ
ヤの連結変化によって形成した積層パッケージの斜視図
を示し、図２（Ｂ）は図２（Ａ）の積層パッケージに対
するｓ−ｓ’線における断面図を示したものである。
ヤの連結変化によって形成した積層パッケージの斜視図
を示し、図２（Ｂ）は図２（Ａ）の積層パッケージに対
するｓ−ｓ’線における断面図を示したものである。
【００１８】図２（Ａ）及び図２（Ｂ）に示した通り、
上部半導体パッケージＩＣB の各リード（Ｐ１B 〜Ｐ２
７B 、…）は全て下部半導体パッケージＩＣA の対応す
るそれぞれのリード（Ｐ１A 〜Ｐ２７A 、…）にハンダ
付け７０されることにより、それぞれのリード間が直接
に連結して積層パッケージを形成している。本実施の形
態による積層パッケージにおいては、上部半導体パッケ
ージＩＣB がパッケージ形態に完成されたとき、上部半
導体パッケージＩＣB のリード（Ｐ１B 〜Ｐ２７B 、
…）は下部半導体パッケージＩＣA のリード（Ｐ１A 〜
Ｐ２７A 、…）と同様な形状となっていたが、積層パッ
ケージを形成するために上部半導体パッケージＩＣB の
リード（Ｐ１B 〜Ｐ２７B 、…）を略“¬”状に変形す
る。
上部半導体パッケージＩＣB の各リード（Ｐ１B 〜Ｐ２
７B 、…）は全て下部半導体パッケージＩＣA の対応す
るそれぞれのリード（Ｐ１A 〜Ｐ２７A 、…）にハンダ
付け７０されることにより、それぞれのリード間が直接
に連結して積層パッケージを形成している。本実施の形
態による積層パッケージにおいては、上部半導体パッケ
ージＩＣB がパッケージ形態に完成されたとき、上部半
導体パッケージＩＣB のリード（Ｐ１B 〜Ｐ２７B 、
…）は下部半導体パッケージＩＣA のリード（Ｐ１A 〜
Ｐ２７A 、…）と同様な形状となっていたが、積層パッ
ケージを形成するために上部半導体パッケージＩＣB の
リード（Ｐ１B 〜Ｐ２７B 、…）を略“¬”状に変形す
る。
【００１９】図３は本発明に係る積層パッケージの最下
部に位置する一般の６４ＭＳＤＲＡＭの各リードの機能
を示した図であって、通常は積層パッケージを実装する
ＰＣＢ基板に最初に搭載される。
部に位置する一般の６４ＭＳＤＲＡＭの各リードの機能
を示した図であって、通常は積層パッケージを実装する
ＰＣＢ基板に最初に搭載される。
【００２０】図示したように、積層パッケージの下部に
位置する半導体パッケージＩＣA の５４個のリード１〜
５４は、１４個のアドレスリードＡ０〜Ａ１３と、４個
のデータリードＤＱ０〜ＤＱ３と、半導体パッケージの
内部ダイ（内部の半導体チップ回路）と遮断されている
１５個のＮＣ（No Connection)リード、そして多数の制
御信号リードとから構成されている。アドレスリードＡ
０〜Ａ１３はメモリのアドレスを指定するためのリード
であり、データリードＤＱ０〜ＤＱ１３はデータを伝達
するためのリードである。ＣＬＫリード３８はクロック
信号を印加するリードである。ＷＥ（Write enable）リ
ード１６はデータを貯蔵可能状態にするリードであり、
ＣＬＥ（Clock Enable）リード３７はクロック信号が半
導体パッケージの内部ダイ３０１に印加されることを制
御するためのリードである。
位置する半導体パッケージＩＣA の５４個のリード１〜
５４は、１４個のアドレスリードＡ０〜Ａ１３と、４個
のデータリードＤＱ０〜ＤＱ３と、半導体パッケージの
内部ダイ（内部の半導体チップ回路）と遮断されている
１５個のＮＣ（No Connection)リード、そして多数の制
御信号リードとから構成されている。アドレスリードＡ
０〜Ａ１３はメモリのアドレスを指定するためのリード
であり、データリードＤＱ０〜ＤＱ１３はデータを伝達
するためのリードである。ＣＬＫリード３８はクロック
信号を印加するリードである。ＷＥ（Write enable）リ
ード１６はデータを貯蔵可能状態にするリードであり、
ＣＬＥ（Clock Enable）リード３７はクロック信号が半
導体パッケージの内部ダイ３０１に印加されることを制
御するためのリードである。
【００２１】図４は本発明に係る積層パッケージの上部
に位置する上部半導体パッケージＩＣB の各リードの機
能を示した図である。図３に示す下部半導体パッケージ
ＩＣA と比較してみると、図４の上部半導体パッケージ
ＩＣB の各リードの機能は１５番及び１９番リードを除
いては全て同じである。即ち、図３の下部半導体パッケ
ージＩＣA では、ＣＳ（Chip Selection）機能は１９番
リードが行うが、図４の上部半導体パッケージＩＣB で
は１５番リードが行うように変更されている。
に位置する上部半導体パッケージＩＣB の各リードの機
能を示した図である。図３に示す下部半導体パッケージ
ＩＣA と比較してみると、図４の上部半導体パッケージ
ＩＣB の各リードの機能は１５番及び１９番リードを除
いては全て同じである。即ち、図３の下部半導体パッケ
ージＩＣA では、ＣＳ（Chip Selection）機能は１９番
リードが行うが、図４の上部半導体パッケージＩＣB で
は１５番リードが行うように変更されている。
【００２２】図５は図４の上部半導体パッケージＩＣB
の内部ワイヤボンディング（wire-bonding）工程及び状
態を説明するための図である。図示したように、上部半
導体パッケージＩＣB は該当半導体パッケージＩＣB だ
けの機能を行う特殊な機能の回路が集積されたダイ１０
０B を含んでいる。また、半導体パッケージＩＣB に
は、該当半導体パッケージと外部回路との間を連結する
ための多数のリード（…、４１５B 、…、４１９B 、
…；“リードフレーム（lead frame）”とも称する）を
備えている。ボンディングワイヤ（…、３１５B 、…、
３１９B 、…）はダイ１００B とリード（…、４１
５B 、…、４１９B 、…）とを連結する。最後に、モー
ルディング化合物（molding compound）５００B は半導
体回路ダイ１００B 、ボンディングワイヤ（…、３１５
B 、…、３１９B 、…）及び各リード（…、４１５B 、
…、４１９B 、…）の内部連結部を覆って半導体パッケ
ージの外形を完成し、また各構成部を保護するための物
質である。ダイ１００B には、ダイ１００B とリード
（…、４１５B 、…、４１９Ｂ、…）とをワイヤで連結
するための多数の連結パッド（…、２１９Ｂ、…）が形
成されている。
の内部ワイヤボンディング（wire-bonding）工程及び状
態を説明するための図である。図示したように、上部半
導体パッケージＩＣB は該当半導体パッケージＩＣB だ
けの機能を行う特殊な機能の回路が集積されたダイ１０
０B を含んでいる。また、半導体パッケージＩＣB に
は、該当半導体パッケージと外部回路との間を連結する
ための多数のリード（…、４１５B 、…、４１９B 、
…；“リードフレーム（lead frame）”とも称する）を
備えている。ボンディングワイヤ（…、３１５B 、…、
３１９B 、…）はダイ１００B とリード（…、４１
５B 、…、４１９B 、…）とを連結する。最後に、モー
ルディング化合物（molding compound）５００B は半導
体回路ダイ１００B 、ボンディングワイヤ（…、３１５
B 、…、３１９B 、…）及び各リード（…、４１５B 、
…、４１９B 、…）の内部連結部を覆って半導体パッケ
ージの外形を完成し、また各構成部を保護するための物
質である。ダイ１００B には、ダイ１００B とリード
（…、４１５B 、…、４１９Ｂ、…）とをワイヤで連結
するための多数の連結パッド（…、２１９Ｂ、…）が形
成されている。
【００２３】図２（Ａ）に示す積層パッケージを形成す
るために図５に示した上部半導体パッケージＩＣB は、
多数の連結パッド（…、２１９B 、…）のうちＣＳ機能
を行うＣＳパッド２１９B に一つのリード４１５B をボ
ンディングワイヤ３１５B で連結し、これによりこのリ
ード４１５B はダイ１００B を動作可能状態にするＣＳ
（チップ選択）機能を有するＣＳリード４１５B とな
る。しかし、通常の工程により製作される図３のような
下部半導体パッケージＩＣA は、半導体パッケージ（ま
たは半導体パッケージ内部のダイ）の動作を選択するＣ
Ｓパッド２１９Bが点線のボンディングワイヤ３１９B
を通じてリード４１９B に連結されている。従って、上
部半導体パッケージＩＣB はＣＳパッド２１９B がリー
ド４１５Bに連結されており、下部半導体パッケージＩ
ＣA はＣＳパッド２１９B がリード４１９B に連結され
ている。図８及び図９で後述する実施の形態では、本実
施の形態とは違って、ダイ１００B の中央部分に多数の
連結パッドが位置する半導体パッケージを利用して積層
パッケージを形成しており、この場合には複数リードの
内部連結部がダイ１００B の中央部分に位置して連結さ
れる。
るために図５に示した上部半導体パッケージＩＣB は、
多数の連結パッド（…、２１９B 、…）のうちＣＳ機能
を行うＣＳパッド２１９B に一つのリード４１５B をボ
ンディングワイヤ３１５B で連結し、これによりこのリ
ード４１５B はダイ１００B を動作可能状態にするＣＳ
（チップ選択）機能を有するＣＳリード４１５B とな
る。しかし、通常の工程により製作される図３のような
下部半導体パッケージＩＣA は、半導体パッケージ（ま
たは半導体パッケージ内部のダイ）の動作を選択するＣ
Ｓパッド２１９Bが点線のボンディングワイヤ３１９B
を通じてリード４１９B に連結されている。従って、上
部半導体パッケージＩＣB はＣＳパッド２１９B がリー
ド４１５Bに連結されており、下部半導体パッケージＩ
ＣA はＣＳパッド２１９B がリード４１９B に連結され
ている。図８及び図９で後述する実施の形態では、本実
施の形態とは違って、ダイ１００B の中央部分に多数の
連結パッドが位置する半導体パッケージを利用して積層
パッケージを形成しており、この場合には複数リードの
内部連結部がダイ１００B の中央部分に位置して連結さ
れる。
【００２４】図２乃至図５に示したように、積層パッケ
ージを形成する二つの半導体パッケージＩＣA 、ＩＣB
の多数リード（Ｐ１A 〜Ｐ２７A 、…）（Ｐ１B 〜Ｐ２
７B、…）は電気的に互い連結されているので、同一信
号が印加される。且つ、各リード（Ｐ１A 〜Ｐ２７A 、
…）（Ｐ１B 〜Ｐ２７B 、…）には該当リードの機能に
適合する信号が印加されるが、１９番リードＰ１９A 、
Ｐ１９B と１５番リードＰ１５A 、Ｐ１５B とには積層
されたそれぞれの半導体パッケージを動作させるための
ＣＳ信号が印加される。前述した通り、リードＮＣはリ
ードが半導体パッケージの内部ダイと連結されないこと
を示す。リードＣＳはそれぞれの単一半導体パッケージ
ＩＣA 、ＩＣB の動作を選択するためのリードであり、
従って各半導体パッケージＩＣA 、ＩＣB のＣＳリード
に信号が印加されて始めて該当半導体パッケージが動作
可能状態になる。従って、１９番リードＰ１９A 、Ｐ１
９B にＣＳ信号を印加すれば、このＣＳ信号は下部半導
体パッケージＩＣA を動作可能状態にし、１５番リード
Ｐ１５A 、Ｐ１５B にＣＳ信号を印加すれば、上部半導
体パッケージＩＣB を動作状態にする。また、チップ選
択（ＣＳ）機能を実質的に行うリードの位置が相異なる
ため、上部及び下部半導体パッケージＩＣA、ＩＣB は
積層される位置を変えて積層パッケージを形成させても
構わない。
ージを形成する二つの半導体パッケージＩＣA 、ＩＣB
の多数リード（Ｐ１A 〜Ｐ２７A 、…）（Ｐ１B 〜Ｐ２
７B、…）は電気的に互い連結されているので、同一信
号が印加される。且つ、各リード（Ｐ１A 〜Ｐ２７A 、
…）（Ｐ１B 〜Ｐ２７B 、…）には該当リードの機能に
適合する信号が印加されるが、１９番リードＰ１９A 、
Ｐ１９B と１５番リードＰ１５A 、Ｐ１５B とには積層
されたそれぞれの半導体パッケージを動作させるための
ＣＳ信号が印加される。前述した通り、リードＮＣはリ
ードが半導体パッケージの内部ダイと連結されないこと
を示す。リードＣＳはそれぞれの単一半導体パッケージ
ＩＣA 、ＩＣB の動作を選択するためのリードであり、
従って各半導体パッケージＩＣA 、ＩＣB のＣＳリード
に信号が印加されて始めて該当半導体パッケージが動作
可能状態になる。従って、１９番リードＰ１９A 、Ｐ１
９B にＣＳ信号を印加すれば、このＣＳ信号は下部半導
体パッケージＩＣA を動作可能状態にし、１５番リード
Ｐ１５A 、Ｐ１５B にＣＳ信号を印加すれば、上部半導
体パッケージＩＣB を動作状態にする。また、チップ選
択（ＣＳ）機能を実質的に行うリードの位置が相異なる
ため、上部及び下部半導体パッケージＩＣA、ＩＣB は
積層される位置を変えて積層パッケージを形成させても
構わない。
【００２５】図６は積層パッケージの上部及び下部半導
体パッケージの各リードを連結する積層過程を詳細に説
明するための図面であって、図２（Ｂ）に示す点円部分
を拡大したものである。Ｐ２７A は下部半導体パッケー
ジＩＣA のリードであり、Ｐ２７B は上部半導体パッケ
ージＩＣB のリード端部を示し、７０は上部及び下部半
導体パッケージＩＣA 、ＩＣB を連結する連結部であ
る。
体パッケージの各リードを連結する積層過程を詳細に説
明するための図面であって、図２（Ｂ）に示す点円部分
を拡大したものである。Ｐ２７A は下部半導体パッケー
ジＩＣA のリードであり、Ｐ２７B は上部半導体パッケ
ージＩＣB のリード端部を示し、７０は上部及び下部半
導体パッケージＩＣA 、ＩＣB を連結する連結部であ
る。
【００２６】図示したように、上部及び下部半導体パッ
ケージのリードＰ２７A 、Ｐ２７Bはハンダ付けにより
連結し、このようなハンダ付けには導電性の物質が使わ
れる。ハンダ付けを行う時、二つのリードＰ２７A 、Ｐ
２７B 間の離隔間隔が微小な距離、概略０．３■程度ま
たはこれ以下となるようにすると、ハンダ付けした物質
が張力などの力を受けて自然に連結ボールが生成され
る。このように自然な状態で生成された連結ボールは連
結状態及び伝導性が良好である。本発明に係る各実施の
形態では、このようなハンダ付けにより互い対応する上
部及び下部半導体パッケージの各リード間を直接に連結
して積層する。
ケージのリードＰ２７A 、Ｐ２７Bはハンダ付けにより
連結し、このようなハンダ付けには導電性の物質が使わ
れる。ハンダ付けを行う時、二つのリードＰ２７A 、Ｐ
２７B 間の離隔間隔が微小な距離、概略０．３■程度ま
たはこれ以下となるようにすると、ハンダ付けした物質
が張力などの力を受けて自然に連結ボールが生成され
る。このように自然な状態で生成された連結ボールは連
結状態及び伝導性が良好である。本発明に係る各実施の
形態では、このようなハンダ付けにより互い対応する上
部及び下部半導体パッケージの各リード間を直接に連結
して積層する。
【００２７】図７乃至図１０はパッケージ形態に完成す
る前に、通常のワイヤボンディング後の追加的なワイヤ
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージを用いて形成した積層
パッケージの一例を示す図である。図７（Ａ）は内部ダ
イのボンディングワイヤの連結変化を考慮して対応する
リード間を直接連結した更に他の積層パッケージの斜視
図であり、図７（Ｂ）は図７（Ａ）の積層パッケージに
対するｔ−ｔ’線における断面図である。
る前に、通常のワイヤボンディング後の追加的なワイヤ
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージを用いて形成した積層
パッケージの一例を示す図である。図７（Ａ）は内部ダ
イのボンディングワイヤの連結変化を考慮して対応する
リード間を直接連結した更に他の積層パッケージの斜視
図であり、図７（Ｂ）は図７（Ａ）の積層パッケージに
対するｔ−ｔ’線における断面図である。
【００２８】図７（Ａ）及び図７（Ｂ）に示すように、
ＣＳリードＰ１９B を除いた上部半導体パッケージＩＣ
B の各リード（Ｐ１B 〜Ｐ１８B 、Ｐ２０B 〜Ｐ２
７B 、…）は全て下部半導体パッケージＩＣA の各リー
ド（Ｐ１A 〜Ｐ１８A 、Ｐ２０A〜Ｐ２７A 、…）にハ
ンダ付け７０で直接連結されて積層パッケージが形成さ
れる。本実施の形態では積層パッケージの動作のため
に、上部半導体パッケージＣＳリードＰ１９B の長さを
短くして下部半導体パッケージＩＣA のＣＳリードＰ１
９A と遮断させている。上部半導体パッケージＩＣB の
リード（Ｐ１B 〜Ｐ２７B 、…）は略“¬”状に変形さ
れた状態で下部半導体パッケージＩＣA のリード（Ｐ１
A 〜Ｐ２７A 、…）に直接連結されている。
ＣＳリードＰ１９B を除いた上部半導体パッケージＩＣ
B の各リード（Ｐ１B 〜Ｐ１８B 、Ｐ２０B 〜Ｐ２
７B 、…）は全て下部半導体パッケージＩＣA の各リー
ド（Ｐ１A 〜Ｐ１８A 、Ｐ２０A〜Ｐ２７A 、…）にハ
ンダ付け７０で直接連結されて積層パッケージが形成さ
れる。本実施の形態では積層パッケージの動作のため
に、上部半導体パッケージＣＳリードＰ１９B の長さを
短くして下部半導体パッケージＩＣA のＣＳリードＰ１
９A と遮断させている。上部半導体パッケージＩＣB の
リード（Ｐ１B 〜Ｐ２７B 、…）は略“¬”状に変形さ
れた状態で下部半導体パッケージＩＣA のリード（Ｐ１
A 〜Ｐ２７A 、…）に直接連結されている。
【００２９】図８及び図９は上部半導体パッケージＩＣ
B を形成するための内部ワイヤボンディングの変化方法
を説明するための図であって、前述したように、中央部
分に多数の連結パッドが位置するダイ１００B を用いて
ワイヤボンディングを変化させる過程を説明するための
図である。
B を形成するための内部ワイヤボンディングの変化方法
を説明するための図であって、前述したように、中央部
分に多数の連結パッドが位置するダイ１００B を用いて
ワイヤボンディングを変化させる過程を説明するための
図である。
【００３０】図８及び図９に示すように、半導体パッケ
ージの特定機能を行う集積されたダイ１００B には四角
形の連結パッド（…、２１２B 、…）を備えている。本
実施の形態ではパッケージ形態に完成する前、即ちモー
ルディング５００B （図５参照）を覆う前に、通常の６
４ＭＤＲＡＭのＣＳリード４１９B の内部連結部と一つ
のＮＣリード４１５B の内部連結部とを電気的に連結さ
せた後にパッケージを完成し、完成された半導体パッケ
ージＩＣＢのＣＳリード４１９Ｂの外部連結部を短くし
て積層時に下部半導体パッケージＩＣA のＣＳリード４
１９A の外部連結部と意図的に遮断（外部ＮＣ）させる
ことによって、結局、上部半導体パッケージＩＣB のＮ
Ｃリードのうち一つであったリード４１５B がＣＳ機能
を行うようになる。
ージの特定機能を行う集積されたダイ１００B には四角
形の連結パッド（…、２１２B 、…）を備えている。本
実施の形態ではパッケージ形態に完成する前、即ちモー
ルディング５００B （図５参照）を覆う前に、通常の６
４ＭＤＲＡＭのＣＳリード４１９B の内部連結部と一つ
のＮＣリード４１５B の内部連結部とを電気的に連結さ
せた後にパッケージを完成し、完成された半導体パッケ
ージＩＣＢのＣＳリード４１９Ｂの外部連結部を短くし
て積層時に下部半導体パッケージＩＣA のＣＳリード４
１９A の外部連結部と意図的に遮断（外部ＮＣ）させる
ことによって、結局、上部半導体パッケージＩＣB のＮ
Ｃリードのうち一つであったリード４１５B がＣＳ機能
を行うようになる。
【００３１】図８を参照して通常の６４ＭＳＤＲＡＭの
ワイヤボンディング過程を注意深くみる。ダイ１００B
に含まれているＣＳパッド２１９B は、ボンディングワ
イヤ３１９B を介してリード４１９B に連結されるのが
通常の半導体パッケージ作製過程中のワイヤボンディン
グ工程である。従って、リード４１９B はＣＳ機能を行
うことになり、このように作製された半導体パッケージ
が図３に示されている下部半導体パッケージＩＣA であ
る。本実施の形態ではジャンパーワイヤ３１９ＪＰB を
使用してリード４１９B とリード４１５B とをパッケー
ジ内部で連結する工程を追加的に実施した後、パッケー
ジを完成させて積層を行い、この積層過程で４１９B リ
ードの外部連結部の長さを短くして意図的に下部半導体
パッケージのＣＳリード４１９A と遮断させる（図７参
照）。
ワイヤボンディング過程を注意深くみる。ダイ１００B
に含まれているＣＳパッド２１９B は、ボンディングワ
イヤ３１９B を介してリード４１９B に連結されるのが
通常の半導体パッケージ作製過程中のワイヤボンディン
グ工程である。従って、リード４１９B はＣＳ機能を行
うことになり、このように作製された半導体パッケージ
が図３に示されている下部半導体パッケージＩＣA であ
る。本実施の形態ではジャンパーワイヤ３１９ＪＰB を
使用してリード４１９B とリード４１５B とをパッケー
ジ内部で連結する工程を追加的に実施した後、パッケー
ジを完成させて積層を行い、この積層過程で４１９B リ
ードの外部連結部の長さを短くして意図的に下部半導体
パッケージのＣＳリード４１９A と遮断させる（図７参
照）。
【００３２】図９は図８に示したジャンパーワイヤ３１
９ＪＰB の代わりにリード４１９Bの内部連結部とリー
ド４１５B の内部連結部とが連結された特殊なリードを
使用してワイヤ３１９B のボンディングを行うことによ
り、図８の実施の形態と同じ電気的な連結効果を持つ半
導体パッケージを実現したものである。
９ＪＰB の代わりにリード４１９Bの内部連結部とリー
ド４１５B の内部連結部とが連結された特殊なリードを
使用してワイヤ３１９B のボンディングを行うことによ
り、図８の実施の形態と同じ電気的な連結効果を持つ半
導体パッケージを実現したものである。
【００３３】図１０は図８及び図９の変形された工程
後、パッケージ形態に完成した上部半導体パッケージＩ
ＣB を示した図である。図示したように、１５番リード
は、通常の６４ＭＳＤＲＡＭでＮＣリードであるが、図
８及び図９に示した変形された工程によってＣＳ機能を
行うよう結線し、１９番リードは積層過程でその長さを
短くすることによって、外部的に遮断させた“外部Ｎ
Ｃ”リードとなる。この二つの１５番リードと１９番リ
ードとを除いた残りリードの機能及び動作は図３及び図
４で説明した通りである。
後、パッケージ形態に完成した上部半導体パッケージＩ
ＣB を示した図である。図示したように、１５番リード
は、通常の６４ＭＳＤＲＡＭでＮＣリードであるが、図
８及び図９に示した変形された工程によってＣＳ機能を
行うよう結線し、１９番リードは積層過程でその長さを
短くすることによって、外部的に遮断させた“外部Ｎ
Ｃ”リードとなる。この二つの１５番リードと１９番リ
ードとを除いた残りリードの機能及び動作は図３及び図
４で説明した通りである。
【００３４】図７乃至図１０に示した本実施の形態に係
る積層パッケージは上部半導体パッケージＩＣB の１９
番リードＰ１９B が下部半導体パッケージＩＣA の１９
番リードＰ１９A と遮断（open）されているということ
が、図２（Ａ）及び図２（Ｂ）の積層パッケージとの相
違点であり、前記のような積層パッケージの構造上の差
はあるものの、図７の積層パッケージの動作は図２の積
層パッケージで説明した通りである。
る積層パッケージは上部半導体パッケージＩＣB の１９
番リードＰ１９B が下部半導体パッケージＩＣA の１９
番リードＰ１９A と遮断（open）されているということ
が、図２（Ａ）及び図２（Ｂ）の積層パッケージとの相
違点であり、前記のような積層パッケージの構造上の差
はあるものの、図７の積層パッケージの動作は図２の積
層パッケージで説明した通りである。
【００３５】本発明に係る更に他の実施の形態は、パッ
ケージ形態に完成された単一半導体パッケージを利用し
てＣＳリードの外部連結部と多数のＮＣリードのうち一
つのＮＣリードの外部連結部との間を連結し、上部半導
体パッケージのＣＳリードを下部半導体パッケージのＣ
Ｓリードと遮断させた状態で、対応する各リードを直接
連結して積層した積層パッケージにすることである。
ケージ形態に完成された単一半導体パッケージを利用し
てＣＳリードの外部連結部と多数のＮＣリードのうち一
つのＮＣリードの外部連結部との間を連結し、上部半導
体パッケージのＣＳリードを下部半導体パッケージのＣ
Ｓリードと遮断させた状態で、対応する各リードを直接
連結して積層した積層パッケージにすることである。
【００３６】図１１及び図１２は、上部半導体パッケー
ジの背面に連結基板を挿入して、対応する各リードを直
接連結して形成した積層パッケージを説明するための図
である。図１１は連結基板の挿入された上部半導体パッ
ケージＩＣB の背面図である。図１２（Ａ）は図１１の
上部半導体パッケージを利用して積層した積層パッケー
ジの斜視図であり、図１２（Ｂ）は図１２（Ａ）の積層
パッケージに対するｕ−ｕ’線の断面図である。
ジの背面に連結基板を挿入して、対応する各リードを直
接連結して形成した積層パッケージを説明するための図
である。図１１は連結基板の挿入された上部半導体パッ
ケージＩＣB の背面図である。図１２（Ａ）は図１１の
上部半導体パッケージを利用して積層した積層パッケー
ジの斜視図であり、図１２（Ｂ）は図１２（Ａ）の積層
パッケージに対するｕ−ｕ’線の断面図である。
【００３７】図１１に示した半導体パッケージＩＣB の
内部及び外部構造は図３の下部半導体パッケージＩＣA
と同様である。従って、半導体パッケージＩＣB の１５
番リードはパッケージの内部ではダイに連結されないリ
ードであり、１９番リードはダイのＣＳパッドに連結さ
れている通常の半導体パッケージである。
内部及び外部構造は図３の下部半導体パッケージＩＣA
と同様である。従って、半導体パッケージＩＣB の１５
番リードはパッケージの内部ではダイに連結されないリ
ードであり、１９番リードはダイのＣＳパッドに連結さ
れている通常の半導体パッケージである。
【００３８】図１１及び図１２に示したように、本実施
の形態では積層パッケージの動作のために上部半導体パ
ッケージＩＣB の背面に連結基板８０B を挿入した状態
で対応する各リードの間を直接連結して積層した積層パ
ッケージを構成する。連結基板８０B には連結線８５B
が印刷されていたり、または連結基板８０B の内部で１
５番リードと１９番リードとを電気的に連結している。
且つ、前述した通り積層過程で１９番リードはその長さ
を短くして下部半導体パッケージの１９番ＣＳリードと
遮断させるので、結局、通常の６４ＭＳＤＲＡＭでＮＣ
リードであった上部半導体パッケージＩＣB の１５番リ
ードはＣＳリード機能を行うようになる。この１５番リ
ードと１９番リードとを除いた残りリードの機能及び動
作は前述した通りである。
の形態では積層パッケージの動作のために上部半導体パ
ッケージＩＣB の背面に連結基板８０B を挿入した状態
で対応する各リードの間を直接連結して積層した積層パ
ッケージを構成する。連結基板８０B には連結線８５B
が印刷されていたり、または連結基板８０B の内部で１
５番リードと１９番リードとを電気的に連結している。
且つ、前述した通り積層過程で１９番リードはその長さ
を短くして下部半導体パッケージの１９番ＣＳリードと
遮断させるので、結局、通常の６４ＭＳＤＲＡＭでＮＣ
リードであった上部半導体パッケージＩＣB の１５番リ
ードはＣＳリード機能を行うようになる。この１５番リ
ードと１９番リードとを除いた残りリードの機能及び動
作は前述した通りである。
【００３９】図１３及び図１４は積層パッケージの動作
のためにＣＳリードの外部連結部と一つのＮＣリードの
外部連結部とをパッケージの外部で連結する更に他の実
施の形態を示したもので、上部半導体パッケージのパッ
ケージ胴体とリードとの間の空間に補助連結部を挿入し
て利用したものである。その後、上部半導体パッケージ
のＣＳリードと下部半導体パッケージのＣＳリードとを
遮断させた状態で、対応する各リード間を直接連結して
積層パッケージを形成する。
のためにＣＳリードの外部連結部と一つのＮＣリードの
外部連結部とをパッケージの外部で連結する更に他の実
施の形態を示したもので、上部半導体パッケージのパッ
ケージ胴体とリードとの間の空間に補助連結部を挿入し
て利用したものである。その後、上部半導体パッケージ
のＣＳリードと下部半導体パッケージのＣＳリードとを
遮断させた状態で、対応する各リード間を直接連結して
積層パッケージを形成する。
【００４０】図１３はパッケージ胴体の端部とリードと
の間に補助連結部が挿入されている上部半導体パッケー
ジＩＣB の背面図である。図１４（Ａ）は図１３の上部
半導体パッケージＩＣB を利用して対応する各リード間
を直接連結した積層パッケージの斜視図であり、図１４
（Ｂ）は図１３の積層パッケージに対するｖ−ｖ’線に
おける断面図である。
の間に補助連結部が挿入されている上部半導体パッケー
ジＩＣB の背面図である。図１４（Ａ）は図１３の上部
半導体パッケージＩＣB を利用して対応する各リード間
を直接連結した積層パッケージの斜視図であり、図１４
（Ｂ）は図１３の積層パッケージに対するｖ−ｖ’線に
おける断面図である。
【００４１】図１３及び図１４に示したように、本実施
の形態の積層パッケージは、上部半導体パッケージＩＣ
B には胴体５００B の端部と多数のリードＰ１B 〜Ｐ２
７Bとの間の空間に、ＣＳリードと一つのＮＣリードと
の間を連結する補助連結部９０が挿入されている。下部
半導体パッケージＩＣA の各リードに対応する上部半導
体パッケージＩＣB の各リードがハンダ付け７０により
直接連結された状態で積層される。
の形態の積層パッケージは、上部半導体パッケージＩＣ
B には胴体５００B の端部と多数のリードＰ１B 〜Ｐ２
７Bとの間の空間に、ＣＳリードと一つのＮＣリードと
の間を連結する補助連結部９０が挿入されている。下部
半導体パッケージＩＣA の各リードに対応する上部半導
体パッケージＩＣB の各リードがハンダ付け７０により
直接連結された状態で積層される。
【００４２】従って、前述した通り、上部半導体パッケ
ージＩＣB の１９番リードＰ１９Bはその長さを短く
し、積層過程で下部半導体パッケージＩＣA の１９番リ
ードＰ１９A の間を遮断させるために、結局、外部回路
や基板に連結するための下部半導体パッケージＩＣA の
１５番リードＰ１５A が、上部第２半導体パッケージＩ
ＣB の動作のためのＣＳリードの役割を果たす。また、
ＣＳリードと特定ＮＣリードとの間を外部的に連結する
補助連結部９０は前述した実施の形態の直線形態以外に
も四角形または“逆コ”状に製作して、ＣＳリードとボ
ディ５００B の反対側に位置したＮＣリードとの間を連
結することも可能であり、補助連結部９０の長さも必要
に応じて調節して使用することにより積層パッケージを
効率よく形成できる。
ージＩＣB の１９番リードＰ１９Bはその長さを短く
し、積層過程で下部半導体パッケージＩＣA の１９番リ
ードＰ１９A の間を遮断させるために、結局、外部回路
や基板に連結するための下部半導体パッケージＩＣA の
１５番リードＰ１５A が、上部第２半導体パッケージＩ
ＣB の動作のためのＣＳリードの役割を果たす。また、
ＣＳリードと特定ＮＣリードとの間を外部的に連結する
補助連結部９０は前述した実施の形態の直線形態以外に
も四角形または“逆コ”状に製作して、ＣＳリードとボ
ディ５００B の反対側に位置したＮＣリードとの間を連
結することも可能であり、補助連結部９０の長さも必要
に応じて調節して使用することにより積層パッケージを
効率よく形成できる。
【００４３】前述した実施の形態と違って、多数の単一
半導体パッケージを積層する場合には、最下部半導体パ
ッケージＩＣA の上部に積層する各半導体パッケージ
は、各半導体パッケージのＣＳリードをその半導体パッ
ケージの多数のＮＣリードのうち相異なる位置のＮＣリ
ードに連結させ、相対的に下部に積層された半導体パッ
ケージのＣＳリード間の連結を電気的に遮断することに
より効率よく形成させることができる。
半導体パッケージを積層する場合には、最下部半導体パ
ッケージＩＣA の上部に積層する各半導体パッケージ
は、各半導体パッケージのＣＳリードをその半導体パッ
ケージの多数のＮＣリードのうち相異なる位置のＮＣリ
ードに連結させ、相対的に下部に積層された半導体パッ
ケージのＣＳリード間の連結を電気的に遮断することに
より効率よく形成させることができる。
【００４４】図１５及び図１６は本発明の半導体パッケ
ージを用いた積層方法を説明する図である。
ージを用いた積層方法を説明する図である。
【００４５】図１５に示すように、本発明の積層方法は
大きく４段階に区分できる。パッケージ製作段階（Ｓ５
１）は積層パッケージに用いられる半導体パッケージを
製作する段階である。このパッケージ製作段階（Ｓ５
１）はワイヤボンディングに変化がない通常の半導体パ
ッケージ及び、ワイヤボンディングに変化を与えた半導
体パッケージを製作する段階である。製作された半導体
パッケージＩＣA 、ＩＣB は本来の機能をまともに遂行
するかなどを試験して検査する試験検査段階（Ｓ５２）
を経る。この後、上部に積層される一定数の半導体パッ
ケージＩＣB はリードを変形するリード変形段階（Ｓ５
３）を経る。最後に、積層段階（Ｓ５４）は変形されな
いリードを持った半導体パッケージＩＣA の上部に変形
されたリードを持った半導体パッケージＩＣB を一定数
ほど積層するようになる。
大きく４段階に区分できる。パッケージ製作段階（Ｓ５
１）は積層パッケージに用いられる半導体パッケージを
製作する段階である。このパッケージ製作段階（Ｓ５
１）はワイヤボンディングに変化がない通常の半導体パ
ッケージ及び、ワイヤボンディングに変化を与えた半導
体パッケージを製作する段階である。製作された半導体
パッケージＩＣA 、ＩＣB は本来の機能をまともに遂行
するかなどを試験して検査する試験検査段階（Ｓ５２）
を経る。この後、上部に積層される一定数の半導体パッ
ケージＩＣB はリードを変形するリード変形段階（Ｓ５
３）を経る。最後に、積層段階（Ｓ５４）は変形されな
いリードを持った半導体パッケージＩＣA の上部に変形
されたリードを持った半導体パッケージＩＣB を一定数
ほど積層するようになる。
【００４６】図１６は図１５のパッケージ製作段階（Ｓ
５１）を詳細に示した図である。図面を参照して本発明
の積層方法を詳細に説明すれば、パッケージ製作段階
（Ｓ５１）は図５及び図１０に示したワイヤボンディン
グが変化された半導体パッケージは勿論、ワイヤボンデ
ィングに変化を与えない通常の半導体パッケージの製作
も含む。しかし、パッケージ製作段階（Ｓ５１）では、
ワイヤボンディングの変化の有無に関係なく製作される
半導体パッケージはリードの形態が全て同一である。
５１）を詳細に示した図である。図面を参照して本発明
の積層方法を詳細に説明すれば、パッケージ製作段階
（Ｓ５１）は図５及び図１０に示したワイヤボンディン
グが変化された半導体パッケージは勿論、ワイヤボンデ
ィングに変化を与えない通常の半導体パッケージの製作
も含む。しかし、パッケージ製作段階（Ｓ５１）では、
ワイヤボンディングの変化の有無に関係なく製作される
半導体パッケージはリードの形態が全て同一である。
【００４７】パッケージ製作段階（Ｓ５１）の最初の段
階はダイを製作するダイ製作段階（Ｓ５１１）である。
ダイはウェーハ（wafer ）を利用して半導体パッケージ
の実質的な機能を行う集積回路を意味する。ボンディン
グ段階（Ｓ５１２）はダイにリードフレームを連結する
ワイヤボンディングを変更できる段階である。従って、
ＣＳリード内部連結部の連結に変化を与えることがで
き、前述した実施の形態のように１５番リードにＣＳパ
ッドを連結し、１９番リードは短絡させる場合や図７又
は図８のように二重でワイヤボンディングすることなど
が可能である。その後、モールディング物質でモールデ
ィングしてリードの外部連結部を形成するモールディン
グ及びリード形成段階（Ｓ５１３）を行うことにより、
単一半導体パッケージを完成する。
階はダイを製作するダイ製作段階（Ｓ５１１）である。
ダイはウェーハ（wafer ）を利用して半導体パッケージ
の実質的な機能を行う集積回路を意味する。ボンディン
グ段階（Ｓ５１２）はダイにリードフレームを連結する
ワイヤボンディングを変更できる段階である。従って、
ＣＳリード内部連結部の連結に変化を与えることがで
き、前述した実施の形態のように１５番リードにＣＳパ
ッドを連結し、１９番リードは短絡させる場合や図７又
は図８のように二重でワイヤボンディングすることなど
が可能である。その後、モールディング物質でモールデ
ィングしてリードの外部連結部を形成するモールディン
グ及びリード形成段階（Ｓ５１３）を行うことにより、
単一半導体パッケージを完成する。
【００４８】パッケージ形態に製作完成された半導体パ
ッケージは、試験検査段階（Ｓ５２）に移行する。この
段階（Ｓ５２）は、完成された半導体パッケージが正常
であるか否かを判別するための過程である。正常と判定
された一定数の半導体パッケージは積層するためにリー
ドを変形させるリード変形段階（Ｓ５３）が行われる。
即ち、リード変形段階（Ｓ５３）は積層が容易にリード
を真っ直ぐ伸ばして略“¬”状に変形する段階である。
また、図１１及び図１３に示した実施の形態のように連
結基板や補助連結部などが用いられる場合は、このよう
な手段を挿入して準備する段階であり、積層段階（Ｓ５
４）で積層される状態に鑑みてＣＳリードの長さを調節
する過程などが含まれる。
ッケージは、試験検査段階（Ｓ５２）に移行する。この
段階（Ｓ５２）は、完成された半導体パッケージが正常
であるか否かを判別するための過程である。正常と判定
された一定数の半導体パッケージは積層するためにリー
ドを変形させるリード変形段階（Ｓ５３）が行われる。
即ち、リード変形段階（Ｓ５３）は積層が容易にリード
を真っ直ぐ伸ばして略“¬”状に変形する段階である。
また、図１１及び図１３に示した実施の形態のように連
結基板や補助連結部などが用いられる場合は、このよう
な手段を挿入して準備する段階であり、積層段階（Ｓ５
４）で積層される状態に鑑みてＣＳリードの長さを調節
する過程などが含まれる。
【００４９】積層段階（Ｓ５４）では下部半導体パッケ
ージＩＣA の各リードと上部半導体パッケージＩＣB の
対応する各リードとを直接連結することにより積層パッ
ケージを形成する。前述した各実施の形態において内部
ダイに対するワイヤボンディングの変化及び、外部的な
連結基板などを用いた特定リードの連結変化は積層パッ
ケージの動作のためのものである。
ージＩＣA の各リードと上部半導体パッケージＩＣB の
対応する各リードとを直接連結することにより積層パッ
ケージを形成する。前述した各実施の形態において内部
ダイに対するワイヤボンディングの変化及び、外部的な
連結基板などを用いた特定リードの連結変化は積層パッ
ケージの動作のためのものである。
【００５０】
【発明の効果】以上述べたように、本発明は従来技術の
ような補助導体を使用せず、完成される積層パッケージ
の動作を考慮して上部及び下部半導体パッケージの対応
する所定の各リードの間を直接に連結することにより、
多数の半導体パッケージを効率よく積層することが出来
る。
ような補助導体を使用せず、完成される積層パッケージ
の動作を考慮して上部及び下部半導体パッケージの対応
する所定の各リードの間を直接に連結することにより、
多数の半導体パッケージを効率よく積層することが出来
る。
【図１】従来の積層パッケージを示す斜視図及びｒ−
ｒ’線における断面図である。
ｒ’線における断面図である。
【図２】パッケージ形態に完成させる前に内部ダイに連
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その１）。
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その１）。
【図３】パッケージ形態に完成させる前に内部ダイに連
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その２）。
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その２）。
【図４】パッケージ形態に完成させる前に内部ダイに連
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その３）。
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その３）。
【図５】パッケージ形態に完成させる前に内部ダイに連
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その４）。
結されるボンディングワイヤの連結状態を変化させて半
導体パッケージを形成した本発明による積層パッケージ
の構造を示す図である（その４）。
【図６】積層パッケージの上部及び下部半導体パッケー
ジの各リードの連結部分の詳細構成を示す図である。
ジの各リードの連結部分の詳細構成を示す図である。
【図７】通常のワイヤボンディング後の追加的なワイヤ
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージで形成された積層パッ
ケージの構造を示す図である（その１）。
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージで形成された積層パッ
ケージの構造を示す図である（その１）。
【図８】通常のワイヤボンディング後の追加的なワイヤ
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージで形成された積層パッ
ケージの構造を示す図である（その２）。
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージで形成された積層パッ
ケージの構造を示す図である（その２）。
【図９】通常のワイヤボンディング後の追加的なワイヤ
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージで形成された積層パッ
ケージの構造を示す図である（その３）。
ボンディングや特殊なリードフレームを利用して連結状
態を変化させた半導体パッケージで形成された積層パッ
ケージの構造を示す図である（その３）。
【図１０】通常のワイヤボンディング後の追加的なワイ
ヤボンディングや特殊なリードフレームを利用して連結
状態を変化させた半導体パッケージで形成された積層パ
ッケージの構造を示す図である（その４）。
ヤボンディングや特殊なリードフレームを利用して連結
状態を変化させた半導体パッケージで形成された積層パ
ッケージの構造を示す図である（その４）。
【図１１】上部半導体パッケージの背面に連結基板を挿
入して形成させた積層パッケージの構造を示す図である
（その１）。
入して形成させた積層パッケージの構造を示す図である
（その１）。
【図１２】上部半導体パッケージの背面に連結基板を挿
入して形成させた積層パッケージの構造を示す図である
（その２）。
入して形成させた積層パッケージの構造を示す図である
（その２）。
【図１３】上部半導体パッケージＩＣの胴体端部とリー
ドとの間に補助連結部を挿入して形成した積層パッケー
ジの構造を示す図である（その１）。
ドとの間に補助連結部を挿入して形成した積層パッケー
ジの構造を示す図である（その１）。
【図１４】上部半導体パッケージＩＣの胴体端部とリー
ドとの間に補助連結部を挿入して形成した積層パッケー
ジの構造を示す図である（その２）。
ドとの間に補助連結部を挿入して形成した積層パッケー
ジの構造を示す図である（その２）。
【図１５】本発明による単一半導体パッケージの積層方
法を説明する図である（その１）。
法を説明する図である（その１）。
【図１６】本発明による単一半導体パッケージの積層方
法を説明する図である（その２）。
法を説明する図である（その２）。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １９９８Ｐ−３８７３９ (32)優先日 平成10年９月18日(1998．9．18) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９８Ｐ−４４３３５ (32)優先日 平成10年10月22日(1998．10．22) (33)優先権主張国 韓国（ＫＲ）
Claims (18)
- 【請求項１】 第１半導体パッケージと、前記第１半導
体パッケージの上部に積層される少なくとも一つの第２
半導体パッケージとを備えた積層パッケージにおいて、 前記第１半導体パッケージは前記積層パッケージを外部
回路に連結するための少なくとも一つの第１チップ選択
リードを備えた多数の第１リードを備え、 前記第２半導体パッケージは前記第１半導体パッケージ
の多数リードに対応する少なくとも一つの第２チップ選
択リードを備えた多数の第２リードとを含み、 前記第２半導体パッケージの所定の前記第２リードが前
記第１半導体パッケージの前記第１リードに直接連結さ
れることを特徴とする積層パッケージ。 - 【請求項２】 前記第２半導体パッケージは、 前記第２半導体パッケージの動作選択のための第２チッ
プ選択パッドと、前記第２半導体パッケージの動作のた
めの第２連結パッドとを備えた第２回路ダイと、 前記第２チップ選択リードは前記第２チップ選択パッド
と電気的に短絡され、前記第２連結パッドに連結されな
い前記多数の第２リードのうちいずれか一つは前記第２
チップ選択パッドと電気的に連結された前記多数の第２
リードと、 前記第２回路ダイ及び前記多数の第２リードの一部を陥
没してパッケージ形態に形成させる第２パッケージ保護
部とを含むことを特徴とする請求項１に記載の積層パッ
ケージ。 - 【請求項３】 前記第２半導体パッケージは、 前記第２半導体パッケージの動作選択のための第２チッ
プ選択パッドと、前記第２半導体パッケージの動作のた
めの第２連結パッドを備えている第２回路ダイと、 前記第２チップ選択リードは前記第２チップ選択パッド
及び前記第２連結パッドに連結されない前記多数の第２
リードのうち何れか一つと電気的に重畳して連結されて
いる前記多数の第２リードと、 前記第２回路ダイ及び
前記多数の第２リードの一部を陥没してパッケージ形態
に形成させる第２パッケージ保護部とを含むことを特徴
とする請求項１に記載の積層パッケージ。 - 【請求項４】 前記第２チップ選択パッドとこのパッド
に電気的に連結され、前記第２連結パッドに連結されな
い前記多数の第２リードのうち何れか一つがボンディン
グワイヤで連結されたことを特徴とする請求項２または
３に記載の積層パッケージ。 - 【請求項５】 前記第２チップ選択リードと前記第２連
結パッドに連結されない前記多数の第２リードのうち何
れか一つは一体に構成されることを特徴とする請求項３
に記載の積層パッケージ。 - 【請求項６】 前記第２半導体パッケージの下部に付着
され、前記第２チップ選択リードと前記第２連結パッド
に連結されない前記多数の第２リードのうち何れか一つ
を電気的に連結する連結線を備えた連結基板を更に含む
ことを特徴とする請求項１に記載の積層パッケージ。 - 【請求項７】 前記第２半導体パッケージの胴体と前記
多数の第２リードの間に挿入され、前記第２チップ選択
リードと前記第２連結パッドに連結されない前記多数の
第２リードのうち何れか一つを電気的に連結する連結線
を備えた連結補助部を更に含むことを特徴とする請求項
１に記載の積層パッケージ。 - 【請求項８】 前記第２半導体パッケージは、 前記第２リードが略“¬”状であることを特徴とする請
求項１に記載の積層パッケージ。 - 【請求項９】 前記第１及び第２半導体パッケージは、 前記第１及び第２半導体パッケージの各々の所定リード
がハンダ付けにより直接連結されることを特徴とする請
求項１に記載の積層パッケージ。 - 【請求項１０】 半導体パッケージを積層するための方
法において、 （１）パッケージ形態に仕上げて半導体パッケージを製
作する半導体パッケージ製作段階と、 （２）前記第（１）段階で製作された一定数の前記半導
体パッケージに備わる多数のリードを積層が容易になる
よう変形するリード変形段階と、 （３）前記第（１）段階で製作された第１半導体パッケ
ージの多数個の第１リードに、前記第（２）段階で多数
の第２リードが変形された少なくとも一つ以上の第２半
導体パッケージの所定の第２リードを各々対応させ直接
に連結して積層する積層段階とを備えることを特徴とす
るパッケージの積層方法。 - 【請求項１１】 前記第（１）段階と前記第（２）段階
の間に前記第（１）段階で製作された半導体パッケージ
を検査するパッケージ検査段階を更に含むことを特徴と
する請求項１０に記載のパッケージの積層方法。 - 【請求項１２】 前記第（１）段階は、 （１１）前記半導体パッケージの動作選択のためのチッ
プ選択パッドを含んだ多数の連結パッドを含めて所定の
機能を行うダイを製作するダイ製作段階と、 （１２）前記チップ選択パッドを、前記半導体パッケー
ジに備わるチップ選択リード、及び／または前記ダイに
連結されない所定のリードのうち何れか一つに連結し、
前記チップ選択パッドを除いた多数の連結パッドを、前
記ダイに連結されない所定のリードと前記チップ選択リ
ードを除いた多数のリードに連結するワイヤボンディン
グ段階と、 （１３）前記ダイ及び多数のリードの一部を陥没させて
パッケージ形態を仕上げるモールディングパッケージ段
階とを含むことを特徴とする請求項１０に記載のパッケ
ージの積層方法。 - 【請求項１３】 前記第（２）段階及び第（３）段階
は、 前記第２半導体パッケージの第２チップ選択パッドが、
前記第２連結パッドに連結されない所定の第２リードの
うち何れか一つと前記第２チップ選択リードに重畳して
連結された場合、前記第２チップ選択リードを除いた前
記第２半導体パッケージの第２リードを前記第１半導体
パッケージの第１リードに各々対応させ直接に連結する
段階であることを特徴とする請求項１０または１２に記
載のパッケージの積層方法。 - 【請求項１４】 前記第（２）段階及び第（３）段階
は、 前記第１及び第２半導体パッケージの各チップ選択リー
ドに前記第１及び第２半導体パッケージの各チップ選択
パッドが各々連結された場合、前記第２チップ選択パッ
ドを前記第２連結パッドに連結されない所定の第２リー
ドのうち何れか一つに連結し、前記第２チップ選択リー
ドを除いた前記第２半導体パッケージの第２リードを前
記第１半導体パッケージの第１リードに各々対応させ直
接に連結する段階であることを特徴とする請求項１０ま
たは１２に記載のパッケージの積層方法。 - 【請求項１５】 前記第（３）段階は、 前記第２半導体パッケージの下部に付着され、前記第２
チップ選択リードと前記第２連結パッドに連結されない
前記多数の第２リードのうち何れか一つを電気的に連結
する連結線を備えた連結基板を挿入する連結基板挿入段
階を更に含むことを特徴とする請求項１４に記載のパッ
ケージの積層方法。 - 【請求項１６】 前記第（３）段階は、 前記第２半導体パッケージの胴体と前記多数の第２リー
ド間に挿入され、前記第２チップ選択リードと前記第２
連結パッドに連結されない前記多数の第２リードのうち
何れか一つを電気的に連結する連結線を備えた連結補助
部を挿入する連結部挿入段階を更に含むことを特徴とす
る請求項１４に記載のパッケージの積層方法。 - 【請求項１７】 前記第（２）段階は、 前記第２リードを真っ直ぐ伸ばして略“¬”状に変形す
るリード変形段階であることを特徴とする請求項１０に
記載のパッケージの積層方法。 - 【請求項１８】 前記第（３）段階は、 前記第１及び第２半導体パッケージのそれぞれの所定リ
ードをハンダ付けにより直接連結する積層段階であるこ
とを特徴とする請求項１０に記載のパッケージの積層方
法。
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980029723A KR100293726B1 (ko) | 1998-07-23 | 1998-07-23 | 적층패키지를위한반도체칩및반도체칩의적층패키지방법 |
| KR1019980036556A KR100287808B1 (ko) | 1998-09-04 | 1998-09-04 | 반도체칩의 적층방법 |
| KR1019980037974A KR20000019729A (ko) | 1998-09-15 | 1998-09-15 | 적층을 위한 반도체칩과 반도체칩의 적층패키지 및 적층방법 |
| KR19980038739A KR100276213B1 (ko) | 1998-09-18 | 1998-09-18 | 반도체칩의 적층패키지 |
| KR1998P-38739 | 1998-10-22 | ||
| KR1998P-37974 | 1998-10-22 | ||
| KR1019980044335A KR100275550B1 (ko) | 1998-10-22 | 1998-10-22 | 반도체칩의 적층패키지 |
| KR1998P-29723 | 1998-10-22 | ||
| KR1998P-36556 | 1998-10-22 | ||
| KR1998P-44335 | 1998-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049282A true JP2000049282A (ja) | 2000-02-18 |
| JP3035534B2 JP3035534B2 (ja) | 2000-04-24 |
Family
ID=27532277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10374773A Expired - Fee Related JP3035534B2 (ja) | 1998-07-23 | 1998-12-28 | 積層パッケ―ジ及びその積層方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6242285B1 (ja) |
| JP (1) | JP3035534B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885092B1 (en) * | 1997-09-29 | 2005-04-26 | Hitachi, Ltd. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| US6404662B1 (en) * | 1998-03-23 | 2002-06-11 | Staktek Group, L.P. | Rambus stakpak |
| US7190060B1 (en) * | 2002-01-09 | 2007-03-13 | Bridge Semiconductor Corporation | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same |
| US6773959B2 (en) * | 2002-03-01 | 2004-08-10 | Sampson Taiwan Ltd. | Method for stacking semiconductor package units and stacked package |
| US6542393B1 (en) * | 2002-04-24 | 2003-04-01 | Ma Laboratories, Inc. | Dual-bank memory module with stacked DRAM chips having a concave-shaped re-route PCB in-between |
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Family Cites Families (30)
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| US5371866A (en) | 1992-06-01 | 1994-12-06 | Staktek Corporation | Simulcast standard multichip memory addressing system |
| US5236117A (en) | 1992-06-22 | 1993-08-17 | Staktek Corporation | Impact solder method and apparatus |
| US5804870A (en) | 1992-06-26 | 1998-09-08 | Staktek Corporation | Hermetically sealed integrated circuit lead-on package configuration |
| US5702985A (en) | 1992-06-26 | 1997-12-30 | Staktek Corporation | Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method |
| US5484959A (en) | 1992-12-11 | 1996-01-16 | Staktek Corporation | High density lead-on-package fabrication method and apparatus |
| US5369056A (en) | 1993-03-29 | 1994-11-29 | Staktek Corporation | Warp-resistent ultra-thin integrated circuit package fabrication method |
| US5455740A (en) | 1994-03-07 | 1995-10-03 | Staktek Corporation | Bus communication system for stacked high density integrated circuit packages |
| US5644161A (en) | 1993-03-29 | 1997-07-01 | Staktek Corporation | Ultra-high density warp-resistant memory module |
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| US5498906A (en) | 1993-11-17 | 1996-03-12 | Staktek Corporation | Capacitive coupling configuration for an intergrated circuit package |
| KR100209782B1 (ko) * | 1994-08-30 | 1999-07-15 | 가나이 쓰도무 | 반도체 장치 |
| US5588205A (en) | 1995-01-24 | 1996-12-31 | Staktek Corporation | Method of manufacturing a high density integrated circuit module having complex electrical interconnect rails |
| US5592364A (en) | 1995-01-24 | 1997-01-07 | Staktek Corporation | High density integrated circuit module with complex electrical interconnect rails |
| US5615475A (en) | 1995-01-30 | 1997-04-01 | Staktek Corporation | Method of manufacturing an integrated package having a pair of die on a common lead frame |
| US5612570A (en) | 1995-04-13 | 1997-03-18 | Dense-Pac Microsystems, Inc. | Chip stack and method of making same |
| US5778522A (en) | 1996-05-20 | 1998-07-14 | Staktek Corporation | Method of manufacturing a high density integrated circuit module with complex electrical interconnect rails having electrical interconnect strain relief |
| US5945732A (en) | 1997-03-12 | 1999-08-31 | Staktek Corporation | Apparatus and method of manufacturing a warp resistant thermally conductive integrated circuit package |
| US5869353A (en) | 1997-11-17 | 1999-02-09 | Dense-Pac Microsystems, Inc. | Modular panel stacking process |
-
1998
- 1998-12-28 JP JP10374773A patent/JP3035534B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-15 US US09/232,026 patent/US6242285B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035534B2 (ja) | 2000-04-24 |
| US6242285B1 (en) | 2001-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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|
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|
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| R360 | Written notification for declining of transfer of rights |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 12 |
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