KR101104616B1

KR101104616B1 - 멀티-다이 적층 장치에서 다이 적층 위치를 조정하는 시스템, 방법 및 장치

Info

Publication number: KR101104616B1
Application number: KR1020107007167A
Authority: KR
Inventors: 조쉬 알츠하이머
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2007-10-02
Filing date: 2008-09-19
Publication date: 2012-01-12
Also published as: WO2009045763A1; US20100265753A1; US7760533B2; KR20100063770A; US20090085608A1; TWI388852B; TW200933168A; US8072836B2

Abstract

멀티-다이 반도체 패키지들에서 적층형 다이들을 조정하기 위한 실시예들이 기술된다. 일 실시예에서, 적어도 2개의 적층형 다이들에 대한 다이 아이덴티피케이션 데이터는 다이들 중 하나의 다이를 주 다이로서 선택하고 그외의 다이를 보조 다이로서 선택하도록 조정된다. 각각의 다이는 입력 신호로서 다이 아이덴티피케이션 데이터 비트를 수신하는 것에 응답하여 공통으로 공유되는 출력 단자에 출력 신호를 드라이브하는 입력/출력 버퍼를 포함한다. 각각의 다이는 또한 하나의 다이의 아이덴티피케이션 비트가 그외의 다이의 대응하는 아이덴티피케이션 비트와 불일치되는 것에 응답하여 제어 신호를 생성하는 조정 회로를 포함한다. 제어 신호는 다이들 중 하나를 보조 다이로서 지정하는 조정에 따라 적층 인에이블 퓨즈를 프로그래밍한다.

Description

멀티-다이 적층 장치에서 다이 적층 위치를 조정하는 시스템, 방법 및 장치{SYSTEMS, METHODS AND DEVICES FOR ARBITRATING DIE STACK POSITION IN A MULTI-DIE STACK DEVICE}

본 발명의 실시예들은 일반적으로 집적 메모리 장치에 관한 것으로서, 보다 구체적으로는 멀티-다이 반도체 패키지(multi-die semiconductor package)들에서 적층형 다이들(stacked dies)을 조정하는 것에 관한 것이다.

더 작고, 더 가볍고, 더 고성능이어야 하는 휴대 전화들, PDA들, 디지털 카메라들 및 기타 전자 장치들에 대한 요구는 증가된 기능을 갖는 더욱 콤팩트한 전자 메모리 장치 패키징의 개발을 이끌었다. 적층형 다이 패키지(stacked die package)들은 서로의 상부에 배치되어 있고 동일한 영역으로 맞추어진 2개 이상의 다이를 포함하고 있다. 적층형 다이 패키지들은 감소된 패키지 크기에서 증가된 메모리 밀도 및 성능을 요구하는 제품들에 종종 사용된다. 적층형 다이 메모리 컴포넌트 내에서, 적층 내의 각각의 다이는 DQ 패드, 명령 패드, 칩 선택 핀, 및 클록 인에이블(clock enable) 핀과 같은 다양한 콘택트들 및 제어 핀들을 적절히 할당하도록 개별적으로 활성화되거나 또는 선택되어야 한다. 종래에, 적층형 다이들은 다이들이 패키징되기 전에 프로그래밍되는 내장된 퓨즈(built-in fuse)들 및 안티퓨즈(antifuse)들을 통해 선택적으로 할당된다.

예를 들어, 듀얼 다이-적층 장치(dual die-stack device)에서 이용하기 위한 다이를 준비할 때, 다이는 여전히 웨이퍼 형태로 있으면서 "상부" 다이 또는 "하부" 다이로서 지정된다. 그러나, 조립(assembly)하기 전에 장치들을 상부 다이 또는 하부 다이로서 지정하는 것은 적층 조립 공정(stacking assembly process)이 비용이 많이 들고 비효율적으로 되게끔 할 수 있다. 또한, 각각의 다이가 그에 따라 짝지어지도록 개별적으로 분류되고 추적되어야만 하며, 이에 따라 조립 공정을 더 복잡하게 하게 되고, 이것은 적층형 다이 장치들의 제조 비용을 늘릴 수 있다.

다이가 적층 위치를 지정받은 후에 그리고 상부 다이와 하부 다이를 접합시키기 전에, 다이는 패키징할 "양품" 다이들 및 폐기할 "불량" 다이들을 식별하기 위한 다양한 테스트를 받는다. 양품의 상부 및 하부 다이는 함께 짝지어지고 패키징되는 것을 계속한다. 발생할 수 있는 문제점은 양품의 상부 다이들의 수가 양품의 하부 다이의 수와 같지 않다는 것이다. 그 결과, 여분의 상부 또는 하부 다이들이 짝지어지지 않은 채로 남아있고, 모놀리식 집적 회로(monolithic integrated circuit)에 사용될 수 있다. 그러나, 접합 구성들이 모놀리식 구성과 부합하도록 현재의 적층 할당으로부터 변경되어야 하며, 이에 따라 전체 조립 공정에 단계들을 추가하게 된다. 적층형 다이 조립 공정들은 완성된 패키지를 조립하기 위해 수율 손실(yield loss) 및 개발 시간을 최소화하면서 생산성 및 조립 수율을 최대화하도록 설계된다.

따라서, 패키징 후에 멀티-다이 메모리 장치들에서 다이의 적층 위치들을 프로그래밍할 필요가 있다.

도 1은 본 발명의 일 실시예에 따른, 조정 시스템(arbitration system)을 갖는 다이 적층의 블록도.
도 2는 본 발명의 일 실시예에 따른, I/O 드라이버에 결합된 조정 회로(arbitration circuit)의 개략도.
도 3은 본 발명의 실시예들에 따른, 다이 적층을 조정하기 위한 테스트 동작을 나타내는 흐름도.
도 4는 본 발명의 또 다른 실시예에 따른, 멀티-다이 적층 패키지(multi-die stacked package)의 블록도.
도 5는 본 발명의 실시예들에 따른, 적층형 다이 패키징을 갖는 메모리 장치를 포함하는 프로세서-기반 시스템의 블록도.

본 발명의 실시예들에 대한 충분한 이해를 제공하기 위해 특정 상세들이 이하에 기술되어 있다. 그러나, 본 발명의 실시예들이 이들 특정 상세들 없이도 실시될 수 있다는 것이 당업자에게는 명백할 것이다. 게다가, 본원에서 기술된 본 발명의 특정 실시예들은 예로서 제공된 것이며, 본 발명의 범주를 이들 특정 실시예로 제한하는 데 사용되어서는 안 된다. 그외의 예들에서, 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해 공지된 회로들, 제어 신호들, 및 타이밍 프로토콜들은 상세히 도시되지 않는다.

도 1은 본 발명의 일 실시예에 따른, 제1 반도체 다이(105)의 일부분 및 제2 반도체 다이(106)의 일부분을 나타낸다. 도 1을 참조하여 도시된 실시예에서, 제1 및 제2 다이(105, 106)는 반도체 메모리 장치들을 나타낸다. 그러나, 본 기술 분야의 당업자라면 알 수 있는 바와 같이, 본 발명의 실시예들은 다른 반도체 장치들에서도 구현될 수 있다. 도시된 바와 같이, 제1 및 제2 다이(105, 106)는 데이터 입력/출력 단자와 같은 공통 단자에 결합된다. 이러한 배열은, 예를 들어, 듀얼 다이 적층 패키지(100)에서 발견된다. 일 실시예에서, 제1 및 제2 다이(105, 106)는 TWI(through-wafer interconnects)를 이용하여 함께 적층되고, 여기에서 모든 핀은, 공지된 바와 같이, 다이 접합 패드를 통해 직접 천공되고 전도성 물질로 채워지는 홀들(holes)에 의해 함께 본딩된다. 따라서, 다이들(105, 106)은 각각의 다이의 가장자리에 와이어 본드(wire bond)들을 필요로 하지 않고 서로의 상부에 적층된다. 각각의 다이(105, 106)는 입력/출력(I/O) 버퍼들(120)에 연결된 조정 블록(arbitration block)(110)을 포함한다. 각각의 다이(105, 106)의 I/O 버퍼들(120)은 추가로 공통 데이터 입력/출력 단자(130)에 결합된다.

전술한 바와 같이, 각각의 다이의 신호 패드들이 함께 접합된다. 양쪽 다이가 공통 명령 단자들을 통해 제공되는 명령에 응답하는 상황을 피하기 위해, 각각의 다이는 칩 선택 신호와 같은 제어 신호들의 상이한 조합에 응답하도록 프로그래밍된다. 듀얼 다이 적층 패키지(dual die stack package)의 다이는 통상적으로 조립하기 전에 각각의 다이 상의 안티퓨즈들(예를 들어, "적층 인에이블 퓨즈들")의 조합을 프로그래밍함으로써 프로그래밍되며, 일부 다이는 "상부" 다이가 되도록 프로그래밍되고 그외의 다이는 "하부" 다이가 되도록 프로그래밍된다. 한 쌍의 상부 및 하부 다이는 그 후 조립 시에 짝지어져 듀얼 다이 적층을 형성한다. 조립하기 전에 다이를 하부 또는 상부 다이 중 어느 하나로 프로그래밍하는 종래의 방법과 달리, 본 발명의 실시예들은 듀얼 다이 적층 장치가 조립된 후에 상부 및 하부 다이의 프로그래밍을 허용한다. 이하에서 더 상세히 기술되는 바와 같이, 다이에 포함된 조정 블록(110)은 패키징 후에 다이 적층 패키지의 다이에 대한 적층 위치를 지정하는 데 이용될 수 있다.

동작에서, 듀얼 다이 적층 패키지로 패키징한 후에, 제1 및 제2 다이(105, 106)는 I/O 버퍼들(120) 및 조정 블록들(110)이 활성화되는 테스트 모드에 위치된다. 테스트 모드 동안, 다이(105, 106)가 각자의 fuse_ID를 I/O 버퍼(120) 및 조정 블록(110)에 동시에 제공하도록 양쪽 다이(105, 106)에 대해 fuse_ID 판독 동작이 발행된다. 공지된 바와 같이, 105 및 106과 같은 다이는 통상적으로 안티퓨즈들에 의해 인코딩된 고유한 아이덴티피케이션(identification)으로 프로그래밍된다. fuse_ID는 통상적으로 다중 비트(예를 들면, 8 비트 또는 16 비트)이다. 공통 데이터 입력/출력 단자(130)에 순차적으로 드라이브되도록 fuse_ID들이 각자의 I/O 버퍼(120)에 제공된다. fuse_ID 및 공통 데이터 입력/출력 단자(130)의 논리값을 수신하도록 결합되는 조정 블록(110)은 fuse_ID의 각각의 비트에 대한 2개의 비트값들을 비교한다. 일 실시예에서, 현재의 fuse_ID 비트와 공통 데이터 입력/출력 단자(130)에 드라이브된 논리값 간의 불일치를 검출할 시에, 조정 블록(110)은 활성 MISMATCH 신호를 생성하고, 이 신호는 이어서 다이에서의 적층 위치의 프로그래밍을 트리거하는 데 이용된다. 예를 들어, 본 발명의 일 실시예에서, 공통 데이터 입력/출력 단자(130)에 드라이브된 fuse_ID의 "0" 비트는 다른 다이에 의해 공통 데이터 입력/출력 단자(130)에 드라이브된 "1" 비트를 오버라이드(override)할 것이다. 즉, 다이(105)의 I/O 버퍼(120)에 제공되는 다이(105)의 fuse_ID의 현재 비트가 "1"이고 다이(106)의 I/O 버퍼(120)에 제공되는 다이(106)의 fuse_ID의 현재 비트가 "0"인 경우, 공통 데이터 입력/출력 단자(130) 상의 논리값은 "0"일 것이다. 그 결과, 다이(105)의 조정 블록(110)은 다이(105)의 I/O 버퍼(120)에 제공되는 다이(105)의 fuse_ID의 현재 비트 "1"과 공통 데이터 입력/출력 단자(130) 상의 논리값 "0" 간의 불일치를 검출할 것이다. 이에 응답하여, 조정 블록(110)은 불일치가 검출되었다는 것을 나타내는 활성 MISMATCH0 신호를 생성하고, 다이(105)의 I/O 버퍼(120)는 공통 데이터 입력/출력 단자(130)에 출력을 드라이브하는 것을 중단한다. 본 예에서, "패한" 다이("losing" die)(105)는 "하부" 적층 위치를 갖도록 프로그래밍되고, 듀얼 다이 적층 패키지에서, "이긴" 다이("winning" die)(106)는 "상부" 적층 위치를 갖도록 프로그래밍된다.

도 2는 다이(105, 106) 중 하나의 조정 블록(110) 및 I/O 버퍼(120)를 포함하는 다이 회로(200A)를 더 상세히 나타낸 것이다. 다이 회로(200A)의 동작은 다이(105, 106)와 동일하며, 이하의 설명은 다이(105, 106) 양쪽 모두에 적용된다. 도 1과 관련하여 앞서 기술한 바와 같이, 다이(105, 106)는 도 2에서 단자(230)로 표현된 공통 데이터 입력/출력 단자에 결합된다. 각각의 다이 회로(200A, 200B)는, 앞서 기술한 바와 같이, 어느 다이를 선택할지를 결정하고 stack_EN 퓨즈가 블로우되게(blown) 할 수 있는 조정 회로(210)를 포함한다. 다이 회로(200A)는 출력 드라이버(223) 및 입력 드라이버(228)를 갖는 I/O 버퍼(220)를 더 포함한다. 출력 드라이버(223)의 풀-업(pull-up) 부분은 적층 위치 할당 테스트 모드 동안에 풀-업 부분의 드라이브 세기가 풀-다운(pull-down) 부분의 드라이브 세기보다 약하도록 구성된다. 도 2의 실시예에서, 풀-업 부분은 그것의 게이트를 접지시킴으로써 더 약한 드라이브 세기에서 정전류를 공급하도록 구성될 수 있는 PMOS 트랜지스터(224)를 포함한다. 대안으로서, 풀-업 부분은 외부 부하 저항을 추가함으로써 또는 드라이버(223)의 출력 노드(229)에 결합된 부하 블록(232)에 종래의 온-다이 종결 회로(on-die termination circuitry: ODT)를 이용함으로써 디스에이블될 수 있다. 이에 따라, 드라이버(223)의 풀-업 부분은 턴온되어 정전류를 공급하지만, 테스트 모드 동안에는 동작하지 않은 채로 있다. 출력 드라이버(223)의 풀-다운 부분은 테스트 모드 동안에 활성화되고, 인버터(221)의 출력에 결합되어 있는 게이트를 갖는 NMOS 트랜지스터(225)를 포함한다. 또한 입력 노드(205)에서 조정 회로(210)의 입력에 결합되는 인버터(221)의 입력은, 앞서 기술한 바와 같이 테스트 모드에서 fuse_ID 판독 동작이 개시될 때, 특정 호스트 다이(200A)에 고유한 fuse_ID 신호를 수신하도록 결합된다. 드라이버(223)는 fuse_ID 신호의 각각의 비트를 공통 데이터 입력/출력 단자(230)에 드라이브한다. 입력 버퍼(228)의 입력은 다이(200B)에 의해 수신된 fuse_ID 신호와 조정하기 위해 공통 데이터 입력/출력 단자(230)의 논리값을 수신하도록 노드(229)에 결합된다. 입력 버퍼(228)는, 공지된 바와 같이, 노드(229)에서 수신된 신호를 기준 전압과 비교함으로써 논리값에 대응하는 버퍼링된 출력 신호를 생성하고, 이 출력 신호는 이어서 조정 회로(210)에 제공된다.

조정 회로(210) 내의 XOR 게이트(212)는 fuse_ID 신호 및 버퍼링된 출력 신호를 수신한다. XOR 게이트(212)는 수신된 입력들을 비교하고, 전송 게이트(transfer gate)(214)에 제공되는 논리 출력 신호를 생성한다. 전송 게이트(214)는, 클록 신호에 응답하여, 논리 출력 신호가 인버터(217)를 통해 NAND 래치(218)로 전파되게 한다. 전송 게이트(214)는 NMOS 트랜지스터(216) 및 인버터(215)에 의해 수신된 클록 신호에 의해 제어된다. 클록 신호의 각각의 하강 엣지(falling edge)에서, 전송 게이트(214)는, NAND 래치(218)가 잘못된 결과 없이 적절히 래치되도록, XOR 게이트(212)의 논리 출력 신호를 NAND 래치(218)에 적절히 스트로브(strobe)하도록 인에이블된다. NAND 래치(218)의 출력은 활성일 때 인버터(221)의 동작을 디스에이블시키는 DISABLE 신호를 인버터(221)에 제공한다. 동작에서, I/O 버퍼(220)로의 fuse_ID 입력의 현재 비트와 공통 데이터 입력/출력 단자(230)의 논리값 간의 불일치를 검출할 시에, XOR 게이트(212)는 그의 출력에 "1"을 생성하고, 이 출력은 전송 게이트(214)에 의해 클로킹되고(clocked) 인버터(217)를 통해 NAND 래치(218)에 제공되어 활성 MISMATCH 신호를 생성한다. 다이 중 하나가 공통 데이터 입력/출력 단자(230)에 "0"을 드라이브할 때 불일치가 발생한다. 풀-업 부분의 보다 약한 드라이브 세기로 인해, 공통 데이터 입력/출력 단자(230)에 "0"을 드라이브하는 다이는 또 다른 다이가 공통 데이터 입력/출력 단자(230)에 "1"을 드라이브한다면 우세할 것이다. 공통 데이터 입력/출력 단자(230)에 "1"을 드라이브하려고 시도하지만 논리값 "0"을 검출한 다이는 불일치를 검출하고 활성 MISMATCH 신호를 생성하는 조정 회로(210)를 가질 것이다. 예를 들어, 다이(200A)가 (그외의 다이(200B)가 "0"을 드라이브하는 동안 "1"을 드라이브함으로써) 조정에서 패하는 경우, MISMATCH 신호는 노드(219)에서 NAND 래치(218)에 의해 생성된다. 앞서 기술한 바와 같이, MISMATCH 신호는 불일치를 검출하는 다이에 대한 적층 위치의 프로그래밍을 트리거하는 데 이용될 수 있다. 듀얼 적층 패키지에서, 공통 데이터 입력/출력 단자(230)에 "0"을 드라이브하는 다이도 불일치를 검출하는 다이의 적층 위치를 보완하도록 프로그래밍된다.

테스트 모드에서 동작하는 동안, 풀-다운 부분을 활성화하도록 출력 드라이버들(223)을 구성하고, 활성 로우 RESET 신호로 NAND 래치(218)를 리셋시키고, 클록 신호를 수신하고, fuse_ID 판독을 실행하는 것, 등을 함으로써 다이들(200A, 200B)이 초기화된다. fuse_ID 신호는, 앞서 기술한 바와 같이, 인버터(221)의 입력에 의해 수신된다. 인버터(221)는 fuse_ID 신호를 출력 드라이버(223) 내의 트랜지스터(225)의 게이트로 미리 드라이브한다(pre-drive). fuse_ID 신호들의 "0" 값은, 공통 데이터 입력/출력 단자(230)를 동시에 로우(low)로 드라이브하는, 각각의 다이(200A, 200B) 내의 트랜지스터들(225)을 인에이블한다. 로우 신호는 또한 노드(229)에서 입력 버퍼들(228)에 의해 수신되고, 버퍼링된 논리 "0" 신호가 생성된다. 이에 따라, 각각의 다이(200A, 200B)의 XOR 게이트(212)는, 입력 노드(205)로부터의 논리 "0"(즉, 현재 fuse_ID 비트) 및 입력 버퍼(228)로부터의 논리 "0"을 수신하는 것에 응답하여, 논리 "0"을 출력한다. 전송 게이트(214)는, 클록 신호의 하강 엣지에 응답하여, 논리 로우 출력 신호를 인버터(217)를 통해 논리 하이 입력 신호로 NAND 래치(218)에 전파한다. 테스트 모드의 시작 시에 리셋되고 논리 하이 입력을 수신하면, NAND 래치(219)의 초기 상태는 비활성 MISMATCH 신호들을 제공하기 위해 로우 논리 레벨에서 유지된다. 따라서, 조정 회로(210)는 다음 fuse_ID 비트를 비교한다.

fuse_ID 비트들이 "1"일 때, 트랜지스터들(225)은 디스에이블되고, 공통 입력/출력 단자(230)는 트랜지스터(224)의 정전류원으로 인해 하이로 드라이브된다. 입력 버퍼(228)는 노드(229)에서의 하이 신호를 버퍼링하여 논리 "1" 신호를 XOR 게이트(212)에 제공한다. 각각의 다이(200A, 200B) 내의 XOR 게이트(212)는, 입력 노드(205)로부터 논리 "1" 및 입력 버퍼(228)로부터 논리 "1"을 수신하는 것에 응답하여, 논리 로우 출력 신호를 생성한다. 클록 신호의 다음 하강 엣지에서, 전송 게이트(214)는 인버터(217)를 통해 하이 출력 신호를 NAND 래치(218)의 입력으로 통과시킨다. NAND 래치(218)의 초기 상태가 유지되고, MISMATCH 신호는 활성화되지 않는다. 따라서, I/O 버퍼들(220)에 의해 수신된 fuse_ID 비트들이 동일할 때 다이(200A, 200B) 중 어느 것에 의해서도 활성 MISMATCH 신호가 생성되지 않는다.

조정 회로(210)는 다이(200A, 200B) 중 하나의 다이가 논리 "1" 신호를 수신하고 그외의 다이가 논리 "0"을 수신할 때까지 판독되는 각각의 fuse_ID 비트에 대해 조정을 반복한다. 다이(200A)의 fuse_ID가 "1"이고 다이(200B)의 fuse_ID가 "0"인 것을 가정하자. 이에 따라, 다이(200A) 내의 드라이버(223)의 트랜지스터(225)는 "0" 입력을 수신하는 그것의 게이트로 인해 턴온되지 않으며, 출력 노드(229)는 트랜지스터(224)의 정전류원으로 인해 처음에 하이로 드라이브된다. 동시에, 다이(200B) 내의 트랜지스터(225)는, 논리 "0"으로서 수신되는 다이(200B)의 fuse_ID 신호로 인해, 공통 입력/출력 단자(230)를 로우로 드라이브한다. 다이(200B)의 트랜지스터(225)의 드라이브 세기가 (더 약한 풀-업으로 인해) 다이(200A)의 트랜지스터(224)의 드라이브 세기보다 크기 때문에 그리고 다이(200A, 200B)가 공통 입력/출력 단자(230)에 결합되기 때문에, 다이(200A)의 노드(229)는 강제로 로우로 천이된다. 그 결과, 다이(200A)의 입력 버퍼(228)는 논리 "0"을 XOR 게이트(212)에 제공한다. 하나의 입력에서 논리 "0"을 수신하고 그외의 입력에서 논리 "1"을 수신하는 것에 응답하여, XOR 게이트(212)는 논리 "1"을 출력한다. 논리 "1"은 인버터(217)를 통해 논리 "0"으로서 NAND 래치(218)에 제공되며, 이것은 NAND 래치(218)가 논리 상태들을 변경하게 하고 활성 MISMATCH 신호가 생성되게 한다. 앞서 기술한 바와 같이, 활성 MISMATCH 신호는 다이(200A)의 프로그래밍을 트리거하는 데 이용될 수 있다. 본 예에서, 다이(200A)는 조정의 "패자(loser)"이고, 하부 다이로서 프로그래밍된다. 활성 MISMATCH 신호는 또한 인버터(221)를 디스에이블시키고 이로 인해 드라이버(223)가 공통 입력/출력 단자(230)를 드라이브하는 것을 중단하게 한다. 앞서 기술된 실시예들이 비교를 위해 fuse_ID 데이터를 이용하는 것으로 기술되어 있지만, 본 발명의 그외의 실시예들은 출력 버퍼에, 예를 들어, 랜덤하게 생성된 비트들의 시퀀스를 제공하기 위해 상이한 데이터를 이용할 수 있다.

다이 적층들(100, 200)에서의 fuse_ID 조정을 위한 테스트 모드 동작이 실시예들에 따른 다이 적층을 조정하는 단계들을 나타낸 도 3의 흐름도(400)에 의해 요약될 수 있다. 단계(410)에서, 다이 적층을 갖는 메모리 시스템이 적층 테스트 모드에 진입한다. 그에 응답하여, I/O 버퍼(220) 및 조정 회로(210)와 같은 메모리 시스템(400)의 다양한 구성요소들이 조정을 대비해 초기화된다. 예를 들어, 앞서 기술한 바와 같이, I/O 드라이버(223)의 풀-다운 부분이 디스에이블되는 한편, 풀-업 부분이 인에이블된다. 또한, NAND 래치(218)가 리셋될 수 있고, 다양한 그외의 버퍼들도 초기화될 수 있다. 단계(430)에서, fuse_ID가 I/O 버퍼(220)로 간소화될 때 적어도 2개의 다이 간의 fuse_ID의 각각의 비트가 조정되도록, 다이들은 fuse_ID 판독을 실행한다. 단계(435)에 의해 도시된 바와 같이, 모든 그외의 대응하는 비트 fuse_ID들이 로우로 드라이브되는 동안 DQ 패드(230)를 하이로 드라이브하는 제1 fuse_ID 비트는 조정을 패한다. 그 결과, 단계(440)에서, 패한 다이는 프로그램 퓨즈 모드에 들어가고, 단계(445)에 도시된 바와 같이, 적층 인에이블 퓨즈(stack enable fuse)는 패한 다이를 이긴 다이에 대한 보조(secondary)로서 할당하도록 블로우된다. 이긴 다이는 주(primary)로서 할당되고, 단계(450)에 의해 도시된 바와 같이, 이긴 다이에 대한 핀들은 정상 패드들로 프로그래밍된다. 대안으로서, 다중 적층형 다이의 경우에 앞서 기술한 바와 같이, 적층 인에이블 퓨즈를 블로우하여 이긴 다이를 보조가 되도록 할당할 수 있고, 마지막으로 남은 다이가 주 다이로 선택될 때까지 조정이 반복된다.

본 발명의 실시예들은 적층된 4개의 다이를 갖는 도 4에 도시된 다중 적층 장치(300)와 같은 다중 적층 다이 장치에서 다이에 대한 적층 위치들을 할당하는 것으로 확장된다. 도 4의 적층 장치(300)는 입력/출력 단자(330)와 같은 공통 단자에 결합된 4개의 다이(305A-D)를 포함한다. 각각의 다이(305A-D)는 도 2의 조정 회로(210)와 유사한 조정 회로(310)를 포함한다. 적층 위치가 "패한" 다이에 대해 프로그래밍되는 도 2와 달리, 다이(305A-D)의 적층 위치들은 조정에서 이긴 다이에 대해 프로그래밍된다. 예를 들어, 적층 장치(300)의 다이(305A-D)에 대한 적층 위치는 이하와 같이 프로그래밍될 수 있다. 4개의 다이(305A-D)가, 앞서 기술한 바와 같이, I/O 버퍼들 및 조정 회로들이 활성화되는 테스트 모드로 위치된다. 본 예에서, 공통 입력/출력 단자로 드라이브된 "0"은 "1"보다 우세하다. 테스트 모드 동안에, 각자의 fuse_ID들이 공통 입력/출력 단자(330)로 동시에 드라이브되도록, fuse_ID 판독 동작이 다이(305A-D)에 발행된다. 다이(305A-D) 중 하나 이상의 다이의 조정 회로(310)가 각자의 fuse_ID의 현재 비트와 공통 입력/출력 단자(330)의 논리값 간의 불일치를 검출할 때, "패한" 다이는 공통 입력/출력 단자(330)에 fuse_ID 비트를 드라이브하는 것을 중단한다. 공통 입력/출력 단자(330)로 드라이브하는 것을 중단한 패한 다이의 프로세스는 마지막 "이긴" 다이가 남을 때까지 계속된다. 이긴 다이는 다중 적층 장치(300)에서 제1 적층 위치를 갖도록 프로그래밍되고, 조정 프로세스의 임의의 후속 과정들에 참여하지 않을 것이다. 나머지 다이가 리셋되고, 또 다른 fuse_ID 동작이 발행되어 공통 입력/출력 단자(330)에 각자의 fuse_ID를 드라이브하기 시작한다. 이전과 마찬가지로, 패한 다이는 불일치에 직면할 때 공통 입력/출력 단자에 그들의 fuse_ID들을 드라이브하는 것을 중단하고, 공통 입력/출력 단자에 드라이브하는 것을 계속하는 마지막 다이가 이긴 다이로 간주된다. 현재의 조정 과정의 이긴 다이는 이어서 다중 적층 장치(300)에서 제2 적층 위치에 프로그래밍되고, 조정 프로세스의 임의의 후속 과정에 참여하지 않을 것이다. 프로그래밍된 적층 위치를 갖지 않는 2개의 다이만이 다중 적층 다이(300)에 남아 있을 때, 하나 이상의 조정 과정이 필요하다. 2개의 남아 있는 다이가 이전의 조정 과정으로부터 리셋되고, fuse_ID 동작을 발행한다. 그것의 현재 fuse_ID 비트와 공통 입력/출력 단자(330)의 논리값 간의 불일치를 검출하는 제1 다이는 공통 입력/출력 단자(330)로 드라이브하는 것을 중단하고, 그외의 이긴 다이가 다중 적층 장치(300)에서 제3 적층 위치를 갖도록 프로그래밍된다. 마지막으로 프로그래밍되지 않은 다이가 이어서 다중 적층 장치(300)에서 제4 적층 위치를 갖도록 프로그래밍된다.

도 5는 본 발명의 실시예들에 따른, 도 1 및 도 4의 적층형 다이 장치들(100, 300)과 같은 적층형 다이를 갖는 메모리 장치들을 포함하는 프로세서-기반 시스템(500)의 실시예의 블록도이다. 종래에, 프로세서 회로(502)는 휘발성 메모리 장치(510)에 데이터를 기입하고 그로부터 데이터를 판독하는 것을 제공하도록 주소, 데이터, 및 제어 버스들을 통해 휘발성 메모리 장치(510)에 결합된다. 프로세서 회로(502)는 특정의 산출들 또는 작업들을 수행하기 위해 특정의 소프트웨어를 실행하는 것과 같은 다양한 처리 기능들을 수행하는 회로를 포함한다. 또한, 프로세서-기반 시스템(500)은, 조작자가 프로세서-기반 시스템(500)과 인터페이스하게 하도록, 프로세서 회로(502)에 결합된 키보드 또는 마우스와 같은 하나 이상의 입력 장치(504)를 포함할 수 있다. 통상적으로, 프로세서-기반 시스템(500)은 또한, 통상적으로 프린터 및 비디오 단말기를 포함하는 출력 장치들과 같은, 프로세서 회로(502)에 결합된 하나 이상의 출력 장치(506)를 포함할 수 있다. 하나 이상의 데이터 저장 장치(508)는 또한 외부 저장 매체(도시되지 않음)에 데이터를 저장하거나 또는 그로부터 데이터를 검색하기 위해 통상적으로 프로세서-기반 회로(502)에 결합된다. 통상적인 저장 장치들(508)의 예들로는 하드 및 플로피 디스크들, 테이프 카세트들, "CD-ROM"(compact disk read-only memory) 및 "CD-RW"(compact disk read-write memory)들, 및 "DVD"(digital video disk)들이 있다. 데이터 저장 장치들(508)은 또한 본 발명의 일부 다른 예들에 따른 플래시 메모리 장치(도시되지 않음)와 같은, 프로세서-기반 시스템(500) 또는 데이터 저장 장치(508)에 전원이 공급되지 않을 때에도 유지되어야 하는 데이터를 저장하는 장치들을 포함할 수 있다. 휘발성 메모리와 같은, 플래시 메모리는, 상기의 실시예들 중 하나 이상의 실시예에서 기술한 바와 같은 적층형 다이 패키징을 포함하는 다양한 방식으로 패키징될 수 있다.

도 5는 대안적으로 프로세서(502)에 결합되는, 휴대 전화, 디지털 카메라 또는 그외의 휴대용 장치와 같은, 사용자 부속 장치(user accessory device)(512)를 가질 수 있다. 프로세서(502)는 버스를 통해 사용자 부속 장치(512)와 통신하는 마이크로프로세서, 디지털 신호 처리기, 또는 중앙 처리 장치의 일부일 수 있다. 프로세서(502)는 추가로 플래시 메모리 등의 비휘발성 메모리도 가질 수 있거나, 데이터 저장 장치(508)에 의존할 수 있다. 대안으로서, 사용자 입력 장치(512)는 프로세서가 버스를 통해 통신하는 랜덤 액세스 메모리(RAM 메모리) 또는 플래시 메모리를 포함할 수 있다. 어느 경우든지, 전술한 실시예들에 따른 적층형 다이 장치들을 갖는 RAM 메모리 및 플래시 메모리가 패키징될 수 있다.

이상으로부터, 본 발명의 특정 실시예들이 예시의 목적들을 위해 본 명세서에 기술되지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경들이 행해질 수 있다는 것을 알 수 있을 것이다. 그에 따라, 본 발명은 첨부된 청구항들에 의하지 않고는 한정되지 않는다.

Claims

복수의 반도체 장치를 갖는 적층형 다이 장치로서,
단자;
상기 단자에 결합된 제1 반도체 장치 - 상기 제1 반도체 장치는 입력 신호에 응답하여 출력 신호를 생성하고 상기 출력 신호를 상기 단자에 제공하도록 구성되는 I/O 버퍼를 가지며, 상기 제1 반도체 장치는 상기 I/O 버퍼의 입력 및 상기 단자에 결합되고 상기 입력 신호 및 상기 단자의 논리 상태들을 비교하여 불일치(mismatch)를 나타내는 신호를 생성하도록 구성된 조정 회로(arbitration circuit)를 더 가짐 -; 및
상기 단자에 결합된 제2 반도체 장치 - 상기 제2 반도체 장치는 입력 신호에 응답하여 출력 신호를 생성하고 상기 단자에 상기 출력 신호를 제공하도록 구성되는 I/O 버퍼를 가지며, 상기 제2 반도체 장치는 상기 I/O 버퍼의 입력 및 상기 단자에 결합되고 상기 입력 신호 및 상기 단자의 논리 상태들을 비교하여 불일치를 나타내는 신호를 생성하도록 구성된 조정 회로를 더 가짐 -
를 포함하는 적층형 다이 장치.
제1항에 있어서, 상기 제1 및 제2 반도체 장치들은 아이덴티피케이션(identification) 코드를 이용하여 프로그래밍된 복수의 안티퓨즈를 포함하고, 상기 제1 및 제2 반도체 장치들은 안티퓨즈 판독 동작에 응답하여 상기 아이덴티피케이션 코드에 대응하는 신호들을 생성하고 상기 신호들을 상기 I/O 버퍼에 제공하도록 더 구성되는 적층형 다이 장치.
제1항에 있어서, 상기 제1 및 제2 반도체 장치들은 공통 명령 단자들을 갖는 적층형 다이 장치.
제1항에 있어서, 상기 제1 및 제2 반도체 장치들의 조정 회로들은,
상기 I/O 버퍼의 입력 및 상기 단자에 결합되고, 상기 입력 신호 및 상기 단자의 논리 상태들을 비교하여 논리 상태들의 불일치를 검출하는 것에 응답한 제1 논리 상태를 가지며 일치하는 논리 상태들을 검출하는 것에 응답한 제2 논리 상태를 갖는 출력 신호를 생성하도록 구성되는 비교 회로; 및
상기 비교 회로에 결합되고, 상기 제1 논리 상태를 갖는 상기 출력 신호에 응답하여 상기 입력 신호의 상기 논리 상태들 간의 불일치를 나타내는 출력 신호를 생성하도록 구성되는 래치 회로
를 포함하는 적층형 다이 장치.
제1항에 있어서, 상기 제1 및 제2 반도체 장치들은 상기 조정 회로의 비교에 기초하여 적층 위치 정보를 이용하여 프로그래밍되도록 구성되는 안티퓨즈들을 포함하고, 상기 제1 및 제2 반도체 장치들은 상기 적층 위치 정보에 따른 명령 신호들의 조합에 응답하도록 더 구성되는 적층형 다이 장치.
반도체 적층형 다이 장치로서,
제1 식별자(identifier) 신호를 갖는 호스트 다이 - 제1 다이는 출력 단자에 결합됨 -; 및
상기 호스트 다이 위에 적층된 적어도 또 다른 다이 - 상기 적어도 또 다른 다이는 제2 식별자 신호를 가지며 상기 출력 단자에 결합됨 -
를 포함하며,
상기 다이들 각각은,
각자의 다이로부터 각자의 제1 또는 제2 식별자 신호를 수신하는 입력 단자를 갖는 입력/출력 버퍼 - 상기 입력/출력 버퍼는 상기 각자의 제1 또는 제2 식별자 신호를 수신하는 것에 응답하여 상기 출력 단자에 출력 신호를 드라이브하도록 동작가능함 -; 및
상기 입력/출력 버퍼에 결합된 조정 블록 - 상기 조정 블록은 상기 각자의 제1 또는 제2 식별자 신호 및 상기 출력 신호를 수신하여 비교하도록 동작가능하고, 상기 조정 블록은 상기 적어도 또 다른 다이의 상기 제1 또는 제2 식별자 신호와 불일치되는 그것의 호스트 다이의 상기 각자의 제1 또는 제2 식별자 신호와, 상기 출력 단자에서 상기 호스트 다이의 출력 신호를 오버라이드(override)하는 상기 적어도 또 다른 다이의 출력 신호에 응답하여 제어 신호를 생성하도록 더 동작가능함 -
을 포함하는 반도체 적층형 다이 장치.
제6항에 있어서, 상기 호스트 다이 및 상기 적어도 또 다른 다이는 적층형 다이 테스트 동작 모드에 진입하는 것에 응답하여 상기 각자의 제1 또는 제2 식별자 신호를 상기 입력/출력 버퍼에 제공하는 반도체 적층형 다이 장치.
제7항에 있어서, 상기 적층형 다이 장치가 조립된 후에 상기 적층형 다이 테스트 동작 모드가 초기화되는 반도체 적층형 다이 장치.
제6항에 있어서, 상기 제어 신호는 상기 호스트 다이를 보조 다이 패드 구성(secondary die pad configuration)에 할당하는 적층 인에이블 퓨즈(stack enable fuse)를 블로우하도록(blow) 구성되는 퓨즈 제어 신호인 반도체 적층형 다이 장치.
제9항에 있어서, 상기 제1 및 제2 식별자 신호들은 다수의 비트를 포함하며, 상기 조정 블록은 한번에 한 비트씩 상기 제1 및 제2 식별자 신호들을 조정하는 것을 포함하는 반도체 적층형 다이 장치.
제10항에 있어서, 상기 제1 식별자 신호의 비트가 상기 제2 식별자 신호의 대응하는 비트의 논리값에 반대되는 논리값을 가질 때, 상기 조정 블록은 클록 신호에 응답하여 상기 제어 신호를 생성하는 반도체 적층형 다이 장치.
제6항에 있어서, 상기 호스트 다이 및 상기 적어도 또 다른 다이는 동일한 다이 구성을 가지며 동일한 웨이퍼로부터 조립되는 반도체 적층형 다이 장치.
제12항에 있어서, 상기 적어도 또 다른 다이는 TWI(through-wafer interconnect)들을 이용하여 상기 호스트 다이 위에 적층되는 반도체 적층형 다이 장치.
복수의 적층형 다이를 포함하는 메모리 장치로서,
상기 적층형 다이 각각은,
입력 신호를 수신하도록 구성된 입력 단자;
상기 복수의 적층형 다이 내의 적어도 또 다른 적층형 다이에 결합되는 출력 단자;
상기 입력 신호를 수신하도록 구성되고, 상기 입력 신호에 응답하여 상기 출력 단자에 출력 신호를 드라이브하도록 동작가능한 출력 드라이버; 및
상기 출력 드라이버 및 상기 입력 단자에 결합된 조정 회로 - 상기 조정 회로는 논리 게이트 및 래치 회로를 갖고, 상기 조정 회로의 상기 논리 게이트는 상기 입력 신호 및 상기 출력 신호를 비교하도록 동작가능하고, 상기 출력 드라이버의 드라이브 세기가 상기 적어도 또 다른 적층형 다이의 출력 드라이버의 드라이브 세기보다 작을 때, 상기 래치 회로가 불일치 신호를 래치하게 하도록 더 동작가능함 -
를 포함하는 메모리 장치.
제14항에 있어서, 상기 출력 드라이버는 풀-업 부분 및 풀-다운 부분을 포함하고, 상기 출력 드라이버의 풀-다운 부분은 상기 풀-업 부분보다 큰 드라이브 세기를 갖는 메모리 장치.
제15항에 있어서, 상기 출력 드라이버의 상기 풀-업 부분은 부하 회로에 의해 비활성화되는 메모리 장치.
제16항에 있어서, 상기 부하 회로는 온-다이 종결 회로(on-die termination circuit)를 포함하는 메모리 장치.
제14항에 있어서, 상기 장치가 패키징된 후에 상기 메모리 장치가 테스트 동작 모드에 있을 때 상기 조정 회로가 인에이블되는 메모리 장치.
제18항에 있어서, 상기 논리 게이트는 XOR 게이트를 포함하고, 상기 래치 회로는 NAND 래치를 포함하며, 상기 XOR 게이트는 상기 XOR 게이트의 입력 신호들이 상이할 때 상기 NAND 래치를 트리거하도록 구성되는 메모리 장치.
제19항에 있어서, 상기 불일치 신호는 적층 인에이블 퓨즈가 블로우되게 할 수 있고, 상기 블로우된 적층 인에이블 퓨즈는 각자의 다이의 핀들을 상기 복수의 적층형 다이 내의 상기 적어도 또 다른 적층형 다이에 보조로 할당하는 메모리 장치.
프로세서-기반 시스템으로서,
데이터 입력 장치;
데이터 출력 장치;
상기 데이터 입력 장치, 데이터 출력 장치 및 데이터 저장 장치로의 그리고 그로부터의 복수의 버스;
상기 데이터 입력 장치, 데이터 출력 장치 및 데이터 저장 장치에 결합된 프로세서 회로 - 상기 프로세서 회로는 상기 복수의 버스 상의, 상기 데이터 입력 장치 및 데이터 출력 장치에의 그리고 그로부터의 데이터를 처리하도록 동작가능함 -; 및
적어도 하나의 멀티-다이 메모리 장치
를 포함하며,
상기 적어도 하나의 멀티-다이 메모리 장치는,
제1 입력 신호를 갖는 호스트 다이 - 제1 다이는 상기 프로세서 회로에 결합되고 상기 복수의 버스 중 적어도 하나의 버스에 결합된 출력 단자에 결합됨 -; 및
상기 호스트 다이의 상부에 적층된 적어도 또 다른 다이 - 상기 적어도 또 다른 다이는 제2 입력 신호를 갖고 상기 프로세서 회로에 그리고 상기 호스트 다이의 출력 단자에 결합됨 -
를 포함하고, 상기 다이들 각각은,
각자의 다이로부터 상기 입력 신호를 수신하는 입력 단자를 갖는 입력/출력 버퍼 - 상기 입력/출력 버퍼는 상기 제1 입력 신호를 수신하는 것에 응답하여 제1 출력 신호를 상기 출력 단자에 드라이브하도록 동작가능함 -; 및
상기 입력/출력 버퍼에 결합된 조정 회로 - 상기 조정 회로는, 테스트 동작 모드에 응답하여, 각자의 상기 제1 입력 신호 및 상기 제1 출력 신호를 수신하도록 구성되고, 상기 조정 회로는 상기 수신된 신호들을 비교하고 상기 적어도 또 다른 다이의 상기 제2 입력 신호와 불일치되는 상기 호스트 다이의 상기 제1 입력 신호와, 상기 출력 단자에서 상기 호스트 다이의 상기 제1 출력 신호를 오버라이드하는 상기 적어도 또 다른 다이의 상기 제2 출력 신호에 응답하여 퓨즈 제어 신호를 생성하도록 동작가능함 -
를 포함하는 프로세서-기반 시스템.
제21항에 있어서, 상기 퓨즈 제어 신호는 적층 인에이블 퓨즈를 블로우하고, 상기 블로우된 적층 인에이블 퓨즈는 각자의 상기 호스트 다이의 핀들을 상기 적어도 또 다른 적층형 다이에 보조로 할당하는 프로세서-기반 시스템.
제21항에 있어서, 상기 적어도 하나의 멀티-다이 메모리 장치는 멀티-다이 플래시 메모리 장치를 포함하는 프로세서-기반 시스템.
적어도 2개의 반도체 다이들의 핀들을 프로그래밍하는 방법으로서,
제1 입력 신호를 수신하는 것에 응답하여 제1 드라이브 세기에서 제1 출력 신호를 드라이브하는 단계;
제2 입력 신호를 수신하는 것에 응답하여 제2 드라이브 세기에서 제2 출력 신호를 드라이브하는 단계;
상기 제1 및 제2 출력 신호들 중 어느 것이 더 강한 드라이브 세기로부터 생성되는지를 판정하기 위해 상기 제1 및 제2 입력 신호들 사이에서 조정하는 단계; 및
상기 조정에 기초하여 주 다이 할당(primary die assignment) 및 보조 다이 할당(secondary die assignment)을 지정하는 적층 인에이블 퓨즈를 프로그래밍하도록 퓨즈 제어 신호를 래치하는 단계
를 포함하는 방법.
제24항에 있어서, 상기 제1 및 제2 입력 신호들 사이에서 조정하는 단계는 상기 적어도 2개의 반도체 다이들이 적층되고 패키징된 후에 행해지는 방법.
제24항에 있어서, 상기 퓨즈 제어 신호는 상기 조정에서 패한(losing) 출력 신호를 생성하는 다이에 대해 상기 보조 다이 할당을 구성하도록 래치되는 방법.
적층형 멀티-다이 반도체 장치의 핀들을 할당하는 방법으로서,
적층 테스트 동작 모드에 진입하는 단계;
상기 적층 테스트 동작 모드에 진입하는 것에 응답하여 제1 다이 아이덴티피케이션 판독 동작 및 적어도 제2 다이 아이덴티피케이션 판독 동작을 동시에 실행하는 단계;
상기 제2 다이 아이덴티피케이션의 대응하는 데이터 비트의 값에 반대되는 값을 갖는 상기 제1 다이 아이덴티피케이션의 데이터 비트를 결정하기 위해 상기 제1 다이 아이덴티피케이션과 상기 적어도 제2 다이 아이덴티피케이션 사이에서 데이터 비트들을 조정하는 단계;
상기 데이터 비트들 중 하나를 조정에서 패한 것으로서 선택하는 단계;
상기 패한 비트를 선택하는 것에 응답하여 프로그램 퓨즈 동작 모드에 진입하는 단계; 및
상기 패한 비트에 보조 핀 할당을 할당하도록 적층 인에이블 퓨즈를 프로그래밍하는 단계
를 포함하는 방법.
제27항에 있어서, 각자의 다이 아이덴티피케이션의 상기 데이터 비트들은 각자의 출력 드라이버들에의 입력 신호들이고, 상기 출력 드라이버들은 하나의 데이터 비트로부터의 출력 신호가 반대되는 데이터 비트의 출력 신호보다 큰 크기를 갖도록 상기 데이터 비트들의 각자의 반대 값들에 응답하여 상이한 드라이브 세기들에서 출력 신호들을 생성하는 방법.
제27항에 있어서, 상기 제1 다이 아이덴티피케이션과 상기 적어도 제2 다이 아이덴티피케이션 사이에서 데이터 비트들을 조정하는 단계는, 적층 내의 복수의 다이에 대응하는 복수의 다이 아이덴티피케이션들을 비교하기 위해 상기 조정을 반복하는 단계를 포함하고, 각각의 반복된 조정은 남아 있는 복수의 다이의 핀들이 할당될 때까지 한번에 2개의 다이 아이덴티피케이션들을 비교하는 방법.