KR20090010473A - 파워 업시 피크 전류를 줄이는 멀티칩 패키지 - Google Patents

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Abstract

복수의 메모리 칩들을 포함하는 멀티칩 패키지는, 상기 메모리 칩들 각각은,
이-퓨즈 데이터를 저장하는 메모리 셀 어레이, 그리고 제1 또는 제2 패드를 통해 입력되는 제1 펄스 신호에 따라서 상기 이-퓨즈 데이터가 독출되도록 제어하는 독출 제어 회로를 포함한다. 상기 메모리 칩들은 서로 연결되며, 상기 메모리 칩들 각각은 상기 이-퓨즈 데이터에 대한 독출이 끝났을 때 다음 메모리 칩으로 상기 제2 펄스 신호를 제공한다.

Description

파워 업시 피크 전류를 줄이는 멀티칩 패키지{MULTI_CHIP PACKAGE REDUCING PEAK CURRENT ON POWER_UP}
도 1은 2 개의 메모리 칩들을 단일의 패키지 내에 실장하는 듀얼 칩 패키지의 구성의 일 예를 보여주는 도면;
도 2는 파워 업시 멀티칩 패키지에서 소모되는 피크 전류 변화를 보여주는 도면;
도 3은 파워 업시 이-퓨즈 데이터를 독출하는데 소모되는 피크 전류를 감소시킬 수 있는 멀티칩 패키지의 구성을 보여주는 블록도;
도 4는 도 3에 도시된 메모리 칩의 상세한 구성을 보여주는 블록도;
도 5는 메모리 칩의 동작에서 사용되는 신호들의 타이밍도;
도 6은 본 발명의 다른 실시예에 따른 멀티칩 패키지의 구성을 보여주는 도면;
도 7은 도 6에 도시된 멀티칩 패키지 구조에서 도 4에 도시된 메모리 칩 내 독출 제어 회로의 바람직한 실시예에 따른 구체적인 구성을 보여주는 도면;
도 8은 도 7에 도시된 독출 제어기의 동작에서 사용되는 신호들의 타이밍도;
도 9는 본 발명의 다른 실시예에 따른 멀티칩 패키지를 보여주는 도면;
도 10은 도 9에 도시된 독출 제어 회로의 구성을 보여주는 도면;
도 11은 도 9에 도시된 메모리 칩들로부터 출력되는 신호들을 보여주는 타이밍도; 그리고
도 12는 도 11에 도시된 메모리 칩 내 독출 제어 회로의 구성을 보여준다.
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 단일의 패키지 내에 복수 개의 칩들이 실장되는 멀티칩 패키지에 관한 것이다.
고성능, 고밀도, 낮은 비용, 그리고 구성 요소들 및 장치들의 소형화는 반도체 설계 및 제조에 있어 공통적인 목표이다. 0.18㎛ 또는 그 이하의 기술을 이용하여 반도체 장치들이 대부분 제조되고 있다. 그러나, 더 높은 밀도와 더 작은 크기는 여전히 높은 집적 레벨을 구현하기 위한 주된 관심이다. 전반적인 크기 및 비용을 줄이기 위해서, 2개 또는 그보다 많은 개별 칩들을 단일의 패키지 내에 실장하는 기술이 개발되어 오고 있다. 이러한 종류의 패키지 기술이 차후에는 주류가 될 것이다. 멀티칩 패키지 기술은 프로세서들과 메모리 칩들, 로직 칩들과 메모리 칩들 또는 메모리 칩들을 단일의 패키지에 실장하는데 사용될 수 있다. 따라서, 비용과 전반적인 크기가 줄어든다.
단일의 패키지에 동일한 타입의 메모리 칩들(다이들 또는 장치들)이 실장될 때 메모리 용량이 증가될 수 있다. 이러한 멀티칩 패키지 기술에 따르면, 단일의 패키지에 포함된 메모리 칩들이 외부 핀들(전원, 어드레스, 제어, 및 데이터 핀들) 을 공유하도록 구성된다. 그러한 까닭에 단일의 패키지에 포함된 메모리 칩들은 옵션 패드들을 이용하여 구별된다.
도 1은 2 개의 메모리 칩들을 단일의 패키지 내에 실장하는 듀얼 칩 패키지의 구성의 일 예를 보여주는 도면이다.
도 1을 참조하면, 2 개의 메모리 칩들(110, 120)을 단일의 패키지(100) 내에 실장하는 듀얼 칩 패키지 기술에서 2 개의 메모리 칩들은 옵션 패드들을 이용하여 상위 메모리 칩(120)과 하위 메모리 칩(110)으로서 구별된다. 예를 들면, 하위 메모리 칩(110)의 옵션 패드는 접지 전압에 연결되고, 상위 메모리 칩(120)의 옵션 패드는 전원 전압에 연결된다. 외부로부터 입력된 어드레스가 하위 메모리 칩(110)을 나타낼 때(예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 하위 메모리 칩(110)의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 하위 메모리 칩(110)을 액세스하는 것이 가능하다. 외부로부터 입력된 어드레스가 상위 메모리 칩(120)을 나타낼 때(예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 상위 메모리 칩의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 상위 메모리 칩(120)을 액세스하는 것이 가능하다.
최근에는 멀티칩 패키지 내 2 개의 칩들뿐만 아니라 2 개 이상의 칩들을 실장하여 메모리 용량을 증대시키거나, 다양한 기능의 칩들을 단일 패키지로 구현하기 위한 노력들이 계속되고 있다.
본 발명의 목적은 안정적인 동작을 수행하는 멀티칩 패키지를 제공하는데 있 다.
본 발명의 다른 목적은 과도한 피크 전류의 발생을 방지할 수 있는 멀티칩 패키지를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 복수의 메모리 칩들을 포함하는 멀티칩 패키지는: 상기 메모리 칩들 각각은, 이-퓨즈 데이터를 저장하는 메모리 셀 어레이, 그리고 제1 또는 제2 패드를 통해 입력되는 제1 펄스 신호에 따라서 상기 이-퓨즈 데이터가 독출되도록 제어하는 독출 제어 회로를 포함한다. 상기 메모리 칩들은 서로 연결되며, 상기 메모리 칩들 각각은 상기 이-퓨즈 데이터에 대한 독출이 끝났을 때 다음 메모리 칩으로 상기 제2 펄스 신호를 제공한다.
이 실시예에 있어서, 상기 복수의 메모리 칩들은 상기 제1 및 제2 패드들을 이용하여 직렬로 연결된다.
이 실시예에 있어서, 상기 복수의 메모리 칩들 각각의 상기 제2 패드는 상기 다음 메모리 칩의 상기 제1 패드에 연결된다.
이 실시예에 있어서, 상기 복수의 메모리 칩들 각각의 상기 제1 패드는 상기 다음 메모리 칩의 상기 제1 패드에 연결되고, 상기 복수의 메모리 칩들 각각의 상기 제2 패드는 상기 다음 메모리 칩의 상기 제2 패드에 연결된다.
이 실시예에 있어서, 직렬로 연결된 상기 복수의 메모리 칩들 중 첫 번째 메모리 칩의 상기 제1 패드는 접지 전압과 연결된다.
이 실시예에 있어서, 상기 독출 제어 회로는, 상기 제1 및 제2 패드들과 연결되고, 상기 제1 및 제2 패드들 중 어느 하나를 통해 입력되는 상기 제1 펄스 신호에 응답해서 독출 시작 신호를 출력하는 독출 제어기, 및 상기 독출 시작 신호에 응답해서 상기 메모리 셀 어레이로부터 상기 이-퓨즈 데이터를 독출하고, 독출 완료 신호를 상기 독출 제어기로 출력하는 독출 회로를 포함한다. 상기 독출 제어기는 상기 독출 완료 신호에 응답해서 상기 제1 및 제2 패드들 중 다른 하나로 상기 제2 펄스 신호를 출력한다.
이 실시예에 있어서, 상기 독출 제어기는, 상기 독출 시작 신호에 응답해서 인에이블 신호를 발생하는 제어 로직와, 상기 제1 패드와 연결되고, 상기 독출 종료 신호 및 상기 인에이블 신호를 입력받고, 상기 독출 시작 신호를 출력하는 제1 인터페이스, 그리고 상기 제2 패드와 연결되고, 상기 독출 종료 신호 및 상기 인에이블 신호를 입력받고, 상기 독출 시작 신호를 출력하는 제2 인터페이스를 포함한다.
이 실시예에 있어서, 상기 제1 인터페이스는, 일단이 상기 제1 패드와 연결된 풀업 저항과, 상기 풀업 저항의 일단과 접지 전압 사이에 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제1 트랜지스터, 그리고 전원 전압과 접지 전압 사이에 직렬로 연결된 제2 내지 제5 트랜지스터들을 포함한다. 상기 제1 및 제2 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제3 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며, 상기 제1 및 제2 트랜지스터들의 연결 노드의 신호는 상기 독출 시작 신호이다.
상기 제2 인터페이스는, 일단이 상기 제2 패드와 연결된 풀업 저항과, 상기 풀업 저항의 일단과 접지 전압 사이에 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제6 트랜지스터, 그리고 전원 전압과 접지 전압 사이에 직렬로 연결된 제7 내지 제9 트랜지스터들을 포함한다. 상기 제7 및 제8 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제10 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며, 상기 제1 및 제2 트랜지스터들의 연결 노드의 신호는 상기 독출 시작 신호이다.
이 실시예에 있어서, 상기 복수의 메모리 칩들은 상기 제1 패드를 통하여 병렬로 연결된다.
이 실시예에 있어서, 상기 복수의 메모리 칩들 각각은 복수의 제2 패드들을 더 포함한다.
이 실시예에 있어서, 상기 복수의 제2 패드들 각각은 상기 복수의 메모리 칩들을 구별하기 위해 서로 다른 신호를 입력받는다.
이 실시예에 있어서, 상기 독출 제어 회로는, 상기 제1 패드와 연결되고, 독출 시작 신호를 출력하는 독출 제어기, 및 상기 독출 시작 신호에 응답해서 상기 메모리 셀 어레이로부터 상기 이-퓨즈 데이터를 독출하고, 독출 완료 신호를 상기 독출 제어기로 출력하는 독출 회로를 포함한다.
이 실시예에 있어서, 상기 독출 제어기는, 상기 독출 시작 신호에 응답해서 인에이블 신호를 발생하는 제어 로직, 그리고 상기 제1 패드와 연결되고, 상기 독출 종료 신호 및 상기 인에이블 신호를 입력받고, 상기 독출 시작 신호를 출력하는 제어기를 포함한다.
이 실시예에 있어서, 상기 제어기는, 일단이 상기 제1 패드와 연결된 풀업 저항(1011)과;
이 실시예에 있어서, 상기 풀업 저항의 일단과 접지 전압 사이에 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제1 트랜지스터와, 전원 전압과 접지 전압 사이에 직렬로 연결된 제2 내지 제5 트랜지스터들과, 상기 제1 및 제2 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제3 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며, 그리고 상기 복수의 제2 패드들과 연결되고, 상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수를 카운트하고, 상기 독출 시작 신호를 출력하는 카운터를 포함한다.
이 실시예에 있어서, 상기 카운터는, 상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수가 상기 복수의 제2 패드들을 통해 입력되는 신호들과 일치할 때 상기 독출 시작 신호를 활성화한다.
이 실시예에 있어서, 풀 업 저항을 더 포함하며, 상기 복수의 메모리 칩들 각각의 상기 제1 패드는 상기 풀업 저항의 일단과 연결된다.
이 실시예에 있어서, 상기 복수의 메모리 칩들 각각은 복수의 제2 패드들을 더 포함하는 더 포함한다.
이 실시예에 있어서, 상기 복수의 제2 패드들 각각은 상기 복수의 메모리 칩들을 구별하기 위해 서로 다른 신호를 입력받는다.
이 실시예에 있어서, 상기 독출 제어 회로는, 독출 시작 신호를 출력하는 독 출 제어기, 및 상기 독출 시작 신호에 응답해서 상기 메모리 셀 어레이로부터 상기 이-퓨즈 데이터를 독출하고, 독출 완료 신호를 상기 독출 제어기로 출력하는 독출 회로를 포함한다. 상기 독출 제어기는 상기 독출 완료 신호에 응답해서 상기 제1 패드로 상기 제2 펄스 신호를 출력한다.
이 실시예에 있어서, 상기 독출 제어기는, 상기 독출 시작 신호에 응답해서 인에이블 신호를 발생하는 제어 로직와, 상기 제1 패드와 연결되고, 상기 독출 종료 신호 및 상기 인에이블 신호를 입력받고, 상기 독출 시작 신호를 출력하는 제어기를 포함한다.
이 실시예에 있어서, 상기 제어기는, 상기 제1 패드와 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제1 트랜지스터와, 전원 전압과 접지 전압 사이에 직렬로 연결된 제2 내지 제5 트랜지스터들과, 상기 제1 및 제2 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제3 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며, 그리고 상기 복수의 제2 패드들과 연결되고, 상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수를 카운트하고, 상기 독출 시작 신호를 출력하는 카운터를 포함한다.
상기 카운터는, 상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수가 상기 복수의 제2 패드들을 통해 입력되는 신호들과 일치할 때 상기 독출 시작 신호를 활성화한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
레이져 브로운(blown) 퓨즈는 역사적으로 메모리 리던던시의 제어와 다이 식별을 위한 논리 프로세서에서 사용되어 왔다. 최근에, 레이저 브로운 퓨즈는 전기적으로 프로그래밍 가능한 퓨즈들에 의해 대체되었다. 전기적으로 프로그래밍 가능한 퓨즈(electrical fuse, 이하 이-퓨즈)는 메모리 칩의 동작에 필요한 정보들 예를 들면, 전원 트림(trim) 정보, 옵션(option) 정보, 리페어(reair) 정보 및 배드 블록(bad block) 정보를 이-퓨즈 데이터로서 메모리 셀 어레이의 특정 영역에 저장한 후 파워 업 시점에 이-퓨즈 데이터 독출 프로세스를 통해 독출된 이-퓨즈 데이터를 래치에 저장하는 일련의 과정을 일컫는다.
복수의 메모리 칩들이 실장된 멀티칩 패키지의 파워 업시, 복수의 메모리 칩들은 동시에 이-퓨즈 데이터를 독출한다. 그러므로, 도 2에 도시된 바와 같이 파워 업시에 멀티칩 패키지에서 소모되는 전류의 양이 급격히 증가한다. 예를 들어, 멀티칩 패키지가 4 개의 메모리 칩들을 포함한다고 가정하자. 이 때 멀티칩 패키지는 각각의 메모리 칩에서 소모하는 전류의 4 배를 한꺼번에 소모하게 된다. 따라서, 멀티칩 패키지는 싱글칩 패키지에 비해 4배의 피크 전류를 소모하게 된다. 이와 같은 과도한 피크 전류는 메모리 칩들의 오동작을 야기할 수 있다.
도 3은 파워 업시 이-퓨즈 데이터를 독출하는데 소모되는 피크 전류를 감소시킬 수 있는 멀티칩 패키지의 구성을 보여주는 블록도이다.
도 3을 참조하면, 멀티칩 패키지(300)는 4 개의 메모리 칩들(310-340)을 포함한다. 메모리 칩들(310-340) 각각은 이-퓨즈 데이터를 독출하는데 소모되는 피크 전류를 감소시키기 위한 2 개의 패드들과 외부 전원 전압을 공급받기 위한 패드 를 포함한다. 멀티칩 패키지(300)에 포함되는 메모리 칩들의 수는 다양하게 변경될 수 있으며, 메모리 칩들 각각은 이-퓨즈 데이터를 독출하는데 소모되는 피크 전류를 감소시키기 위한 2 개의 패드들뿐만 아니라 복수의 패드들을 더 포함한다.
메모리 칩(310)은 패드들(311, 312, 313)을 포함하며, 메모리 칩(320)은 패드들(321, 322, 323)을 포함하며, 메모리 칩(330)은 패드들(331, 332, 333)을 포함하며, 그리고 메모리 칩(340)은 패드들(341, 342, 343)을 포함한다. 메모리 칩들(310-340)은 각각의 패드들을 통하여 직렬로 연결된다. 즉, 메모리 칩들(310, 320)은 패드들(312, 321)을 통하여 연결되고, 메모리 칩(310)과 메모리 칩들(320, 330)은 패드들(322, 331)을 통하여 연결되고, 그리고 메모리 칩들(330, 340)은 패드들(332, 341)을 통하여 연결된다. 첫 번째 메모리 칩(310)의 패드(311)는 접지 전압과 연결된다. 다른 실시예에서 패드(LAPD0)는 전원 전압과 연결될 수 있다.
이와 같이 직렬로 연결된 메모리 칩들(310-340)은 순차적으로 이-퓨즈 데이터를 독출한다. 즉, 메모리 칩(310)부터 이-퓨즈 데이터를 독출하는 동작을 수행하며, 메모리 칩(310)의 이-퓨즈 데이터 독출 동작이 종료되면 다음 메모리 칩(320)이 이-퓨즈 데이터 독출 동작을 수행한다. 메모리 칩들(310-340)이 순차적으로 이-퓨즈 데이터를 독출하므로 파워 업시 피크 전류는 메모리 칩들(310-340) 각각의 피크 전류에 불과하다. 그러므로 파워-업시 복수의 메모리 칩들(310-340)이 동시에 이-퓨즈 데이터 독출 동작을 수행함에 따른 오동작 발생이 방지된다.
도 4는 도 3에 도시된 메모리 칩(310)의 상세한 구성을 보여주는 블록도이다. 도면에 도시되지 않았으나 도 3에 도시된 다른 메모리 칩들(320-340)도 메모 리 칩(310)과 동일한 구성을 갖는다.
도 4를 참조하면, 메모리 칩(310)은 레벨 검출기(411), 독출 제어기(412), 메모리 셀 어레이(413), 독출 회로(415) 그리고 래치(416)를 포함한다. 본 명세서에서 독출 제어기(412) 및 독출 회로(414)를 독출 제어 회로라 칭한다. 메모리 셀 어레이(415)는 일반적인 데이터를 저장하는 영역 외에 E-퓨즈 데이터를 저장하기 위한 영역(414)을 포함한다. E-퓨즈 데이터 영역(414)에 저장되는 데이터는 메모리 칩의 동작에 필요한 정보들 예를 들면, 전원 트림(trim) 정보, 옵션(option) 정보, 리페어(reair) 정보 및 배드 블록(bad block) 정보 등이다.
레벨 검출기(411)는 패드(313)를 통해 입력되는 외부 전원 전압(EVC)이 소정 레벨 이상 상승했을 때 활성화된 검출 신호를 독출 제어기(412)로 출력한다. 독출 제어기(412)는 레벨 검출기(411)로부터의 검출 신호가 활성화되면 패드(311)로부터 입력되는 신호(LP1)에 응답해서 신호(LP2) 및 독출 명령(read invoke) 신호(RD_INV0)를 출력한다.
독출 회로(415)는 독출 제어기(412)로부터의 독출 명령 신호(RD_INV0)에 응답해서 E-퓨즈 데이터 영역(414)으로부터 E-퓨즈 데이터를 독출한다. 독출 회로(415)에서 독출된 E-퓨즈 데이터는 래치(316)에 래치된다.
이와 같은 구성을 갖는 메모리 칩(310)의 동작을 도 5에 도시된 타이밍도를 참조하여 설명한다.
도 5를 참조하면, 멀티칩 패키지(300)가 파워-업 되어서 외부 전원 전압(EVC)이 소정 레벨로 상승하면 독출 제어기(212)는 패드(311)를 통해 입력되는 로우 레벨의 신호(LP1)에 응답해서 소정 시간동안 하이 레벨로 유지되는 독출 명령 신호(RD_INV0)를 출력한다. 독출 회로(415)는 하이 레벨의 독출 명령 신호(RD_INV0)에 응답해서 E-퓨즈 데이터 영역(414)에서 E-퓨즈 데이터를 독출한다. 독출 제어기(312)는 독출 명령 신호(RD_INV0)가 로우 레벨로 천이하는 시점에 패드(312)로 로우 레벨 펄스 신호(RP0)를 출력한다.
메모리 칩(310)으로부터 출력되는 로우 레벨 펄스 신호(RP0)는 도 3에 도시된 패드(321)를 통하여 메모리 칩(320)으로 입력된다. 이와 같은 방법으로 멀티칩 패키지(300) 내 메모리 칩들(310-340)이 순차적으로 E-퓨즈 데이터를 독출한다.
도 6은 본 발명의 다른 실시예에 따른 멀티칩 패키지의 구성을 보여주는 도면이다.
도 6을 참조하면, 멀티칩 패키지(600) 내 메모리 칩들(610-640) 각각은 두 개의 패드들을 포함한다. 메모리 칩들(610-640)은 패드들을 통해서 직렬로 연결되나 메모리 칩들(610-640)에 구비된 패드들이 엇갈려서 연결된 구조를 갖는다. 일반적으로 멀티칩 패키지(600) 내 실장되는 메모리 칩들(610-640)은 적층형 구조를 갖는다. 메모리 칩들을 연결하는 배선이 꼬이는 것을 방지하기 위해서는 도 6과 같이 메모리 칩들(610-640)에 구비된 패드들을 엇갈려서 연결하는 것이 바람직하다. 도 6에 도시된 메모리 칩들(610-640) 각각의 내부 회로 구성은 도 4에 도시된 바와 동일하다.
도 7은 도 6에 도시된 멀티칩 패키지 구조에서 도 4에 도시된 메모리 칩 내 독출 제어 회로의 바람직한 실시예에 따른 구체적인 구성을 보여주는 도면이다.
도 7을 참조하면, 독출 제어기(700)는 제1 인터페이스(710), 제2 인터페이스(720) 그리고 제어 로직(730)를 포함한다. 제1 인터페이스(710)는 패드(611)와 연결되고, 패드(611)로부터 입력되는 신호(LP0) 그리고/또는 제어 로직(730)으로부터의 독출 종료 신호(RD_C0) 및 인에이블 신호(EN0)에 응답해서 독출 시작 신호(RD_S0A)를 출력한다.
제1 인터페이스(710)는 풀업 저항(711), NMOS 트랜지스터들(712, 714, 715) 그리고 PMOS 트랜지스터(713)를 포함한다. 풀업 저항(711)의 일단은 패드(611)와 연결된다. NMOS 트랜지스터(712)는 풀업 저항(711)의 일단과 접지 전압 사이에 연결되고, 독출 종료 신호(RD_C0)에 의해서 제어된다. 트랜지스터들(713-715)은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(713)와 NMOS 트랜지스터(714)의 게이트들은 패드(611)와 연결되고, 그들의 연결 노드의 신호는 독출 시작 신호(RD_S0A)로서 출력된다. NMOS 트랜지스터(715)의 게이트는 인에이블 신호(EN0)와 연결된다.
제2 인터페이스(720)는 패드(612)와 연결되고, 패드(612)로부터 입력되는 신호 그리고/또는 제어 로직(730)으로부터의 독출 종료 신호(RD_C0) 및 인에이블 신호(EN0)에 응답해서 독출 시작 신호(RD_S0B)를 출력한다. 제2 인터페이스(720)는 제1 인터페이스(710)와 동일한 회로 구성을 갖는다. 제어 로직(730)은 독출 시작 신호들(RD_S0A, RD_S0B)에 응답해서 독출 명령 신호(RD_INV0), 인에이블 신호(EN0) 및 독출 종료 신호(RD_CO)를 출력한다. 제어 로직(730)은 독출 시작 신호들(RD_S0A, RD_S0B) 중 어느 하나가 하이 레벨로 천이하는 것에 응답해서 인에이블 신호(EN0) 및 독출 종료 신호(RD_CO)를 출력한다.
도 8은 도 7에 도시된 독출 제어기(700)의 동작에서 사용되는 신호들의 타이밍도이다.
도 6 내지 도 8을 참조하면, 파워 업시 첫번째 메모리 칩(610)의 패드(611)로 입력되는 신호(LP0)는 접지 전압 즉, 로우 레벨이고, 나머지 패드들(621-641, 612-642)은 전원 전압 즉, 하이 레벨로 설정된다.
메모리 칩(610)의 패드(611)로 입력되는 신호(LP0)가 접지 전압 레벨이므로, PMOS 트랜지스터(713)가 턴 온되고 독출 시작 신호(RD_S0A)는 하이 레벨로 된다. 제어 로직(730)은 하이 레벨의 독출 시작 신호(RD_S0A)에 응답해서 소정 시간 동안 하이 레벨로 유지되는 독출 명령 신호(RD_INV0)를 출력한다. 독출 회로(614)는 하이 레벨의 독출 명령 신호(RD_INV0)에 응답해서 E-퓨즈 데이터 영역으로부터 E-퓨즈 데이터를 독출한다.
제어 로직(730)은 독출 시작 신호(RD_S0A)가 하이 레벨로 천이함과 동시에 인에이블 신호(EN0)를 로우 레벨로 천이한다. 인에이블 신호(EN0)에 응답해서 NMOS 트랜지스터들(715, 725)이 턴 오프된다.
소정 시간이 경과한 후, 제어 로직(730)은 독출 명령 신호(RD_INV0)를 로우 레벨로 천이시키고, 하이 레벨 펄스 신호를 독출 완료 신호(RD_C0)로서 출력한다. 독출 완료 신호(RD_C0)가 하이 레벨인 동안 NMOS 트랜지스터들(712, 722)은 턴 온된다. 그러므로 다음 메모리 칩이 E-퓨즈 데이터를 독출하도록 제어하기 위한 로우 레벨 펄스 신호(RP2)가 패드(612)를 통해 출력된다.
계속해서 패드(622)를 통해서 메모리 칩(610)의 패드(612)와 연결된 메모리 칩(620)이 E-퓨즈 데이터 독출 동작을 수행한다. 이 때, 메모리 칩(620)은 패드(622)를 통해 E-퓨즈 데이터 독출 동작 시작을 위한 펄스 신호(RP1)를 입력받고, 패드(621)를 통해 다음 메모리 칩(630)이 E-퓨즈 데이터 독출 동작을 수행하도록 펄스 신호(LP1)를 출력한다.
도 6에 도시된 바와 같이, 제1 및 제2 인터페이스들(710, 720)이 동일한 회로 구성을 가지므로, 패드들(611, 621) 중 어느 하나가 펄스 신호 입력을 위해 사용되면 다른 하나는 펄스 신호 출력에 사용된다. 그러므로 복수의 메모리 칩들(610-640)이 모두 동일하게 설계되더라도 멀티칩 패키지(600)에서 메모리 칩들(610-640)에 구비된 패드들이 엇갈려서 연결될 수 있다.
상술한 바와 같이, 멀티칩 패키지(600) 내 메모리 칩들(610-640)이 순차적으로 E-퓨즈 데이터를 독출함으로써 과도한 피크 전류 발생을 방지할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 멀티칩 패키지를 보여준다.
도 9를 참조하면, 멀티칩 패키지(900)는 메모리 칩들(910-940)을 포함한다. 메모리 칩들(910-940) 각각은 세 개의 패드들을 포함한다. 즉, 메모리 칩(910)은 패드들(911-913)을 포함하고, 메모리 칩(920)은 패드들(921-923)을 포함하고, 메모리 칩(930)은 패드들(931-933)을 포함하고, 그리고 메모리 칩(940)은 패드들(941-943)을 포함한다. 메모리 칩(910)의 패드들(912, 913), 메모리 칩(920)의 패드들(922, 923), 메모리 칩(930)의 패드들(932, 933) 그리고 메모리 칩(940)의 패드들(942, 943)은 전원 전압 그리고/또는 접지 전압과 연결되어서 메모리 칩들(910- 940)이 구별되도록 한다. 예컨대, 멀티칩 패키지(900)에 포함되는 메모리 칩들의 수에 따라서 메모리 칩들을 구별하기 위한 패드들의 수가 결정된다. 메모리 칩들(910-940)의 패드들(911, 921, 931, 941)은 공통으로 연결된다.
도 10은 도 9에 도시된 독출 제어 회로의 구성을 보여주는 도면이다.
도 10을 참조하면, 독출 제어 회로는 독출기(914) 및 독출 회로(915)를 포함한다. 독출기(914)는 풀업 저항(1011), NMOS 트랜지스터들(1012, 1014, 1015), PMOS 트랜지스터(1013), 카운터(1016) 그리고 제어 로직(1017)를 포함한다. 풀업 저항(1011)의 일단은 패드(911)와 연결된다. NMOS 트랜지스터(1012)는 풀업 저항(1011)의 일단과 접지 전압 사이에 연결되고, 독출 회로(915)로부터의 독출 완료 신호(RD_C0)에 의해서 제어된다.
트랜지스터들(1013-1015)은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(1013)와 NMOS 트랜지스터(1014)의 게이트는 패드(911)와 연결되고, NMOS 트랜지스터(1015)의 게이트는 제어 로직(1017)로부터 출력되는 인에이블 신호(EN0)와 연결된다. 카운터(1016)는 트랜지스터들(1013, 1014)의 연결 노드(N1)의 신호의 폴링 에지를 카운트하고, 카운트 값을 제어 로직(1017)으로 출력한다. 제어 로직(1017)은 카운터(1016)로부터 출력되는 카운트 값과 패드들(912, 913)로부터 입력되는 신호들이 일치할 때 소정 시간동안 하이 레벨로 유지되는 독출 명령 신호(RD_INV0)를 출력한다. 또한, 제어 로직(017)은 독출 명령 신호(RD_INV0)를 하이 레벨로 천이시킴과 동시에 인에이블 신호(EN0)를 로우 레벨로 설정한다.
도 11에 도시된 타이밍도를 참조하여 도 10에 도시된 독출 제어기(914)의 동작이 설명된다. 도 11은 도 9에 도시된 메모리 칩들로부터 출력되는 신호들을 보여주는 타이밍도이다.
도 9 내지 도 11을 참조하면, 파워 업시 풀업 저항(1011)을 통하여 패드(911)에는 하이 레벨의 신호(LP0)가 인가된다. 카운터(1016)의 초기값이 0으로 설정되어 있다면, 카운터(1016)로부터 출력되는 카운트 값 '0'과 패드들(912, 913)을 통해 입력되는 값들('00')이 일치하므로, 제어 로직(1017)은 소정 시간동안 하이 레벨로 유지되는 독출 명령 신호(RD_INV0)를 출력한다. 또한 제어 로직(1017)은 인에이블 신호(EN0)를 로우 레벨로 설정한다.
독출 명령 신호(RD_INV0)가 하이 레벨인 동안 독출 회로(915)는 E-퓨즈 데이터 독출 동작을 수행한다. 독출 명령 신호(RD_INV0)가 하이 레벨로 천이함에 따라서 NMOS 트랜지스터(1012)가 턴 온되어서 패드(911)를 통해 출력되는 신호는 로우 레벨로 천이한다. 독출 명령 신호(RD_INV0)가 하이 레벨에서 로우 레벨로 천이함에 따라서 NMOS 트랜지스터(1012)가 턴 오프되고, 풀업 저항(1011)을 통해 패드(911)로 하이 레벨의 신호가 출력된다.
한편, 메모리 칩들(910-940) 내 카운터들(미 도시됨)은 대응하는 패드(911-941)를 통해 입력되는 신호(LP0-LP3)가 로우 레벨에서 하이 레벨로 천이할 때마다(t1-t3) 카운트 동작을 수행하게 된다.
예컨대, 메모리 칩(920) 내 카운터는 포인트(t1)에서 노드(N1)가 디스챠지됨에 따라서 카운트 업한다. 카운터의 카운트 값이 '1'이고, 패드들(922, 923)을 통 해 입력되는 신호가 '01'이므로 제어 로직은 하이 레벨의 독출 명령 신호(RD_INV1)를 출력한다. 마찬가지로, 메모리 칩(930) 내 카운터는 포인트들(t1, t2)에서 각각 카운트 업을 수행하고, 카운트 값이 '2'이고, 패드들(932, 933)을 통해 입력되는 신호가 '10'이므로 제어 로직은 하이 레벨의 독출 명령 신호(RD_INV2)를 출력한다. 이와 같은 방법으로 멀티칩 패키지(900) 내 메모리 칩들(910-940)은 순차적으로 E-퓨즈 데이터를 독출할 수 있다.
도 12는 본 발명의 또다른 실시예에 따른 메모리 장치를 보여준다.
도 12에 도시된 메모리 장치(1200)는 단일칩 패키지들(1210-1240)을 포함한다. 단일칩 패키지들(1210-1240)은 R/B(ready/busy) 패드들(1211-1241)을 통하여 공통으로 연결되고, 풀업 저항(1201)과 연결된다. 도 12에 도시된 메모리 장치(1200)는 도 9에 도시된 멀티칩 패키지(900)와 달리 풀업 저항(1201)이 메모리 칩들(1210-1240)의 밖에 위치한다. 즉, 메모리 칩들(1210-1240) 각각의 내부에는 풀업 저항이 없다.
도 13는 도 12에 도시된 메모리 칩(1210) 내 독출 제어 회로의 구성을 보여준다. 도 13에 도시된 제어기(1214)는 도 10에 도시된 제어기(914)와 유사하나 풀업 저항을 포함하고 있지 않다.
이와 같은 구성을 갖는 메모리 장치(1200)에서도 단일칩 패키지(1210-1240)들 각각이 순차적으로 E-퓨즈 데이터를 독출하므로 메모리 장치(1200)의 과도한 피크 전류 발생이 방지된다.
본 발명에 따른 멀티칩 패키지를 포함한 컴퓨팅 시스템이 도 14에 개략적으 로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(1401)은 버스(1400)에 전기적으로 연결된 마이크로프로세서(1410), 사용자 인터페이스(1420), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1460), 메모리 컨트롤러(1440), 그리고 플래시 메모리 장치(1450)를 포함한다. 플래시 메모리 장치(1450)는 도 3, 6,9 및 12에 도시된 멀티칩 패키지들 중 어느 하나와 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(1450)에는 마이크로프로세서(1410)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(1440)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(1430)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1400)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(1440)와 플래시 메모리 장치(1450)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 다른 실시예에서, 메모리 컨트롤러(1440)와 플래시 메모리 장치(1450)는 단일의 패키지에 실장될 수 있다.
본 발명에 따른 메모리 칩들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 칩들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 멀티칩 패키지 내 메모리 칩들이 순차적으로 E-퓨즈 데이터를 독출함으로서 멀티칩 패키지에서 과도한 피크 전류가 소모되는 것을 방지할 수 있다.

Claims (23)

  1. 복수의 메모리 칩들을 포함하는 멀티칩 패키지에 있어서:
    상기 메모리 칩들 각각은,
    이-퓨즈 데이터를 저장하는 메모리 셀 어레이; 그리고
    제1 펄스 신호에 응답해서 상기 이-퓨즈 데이터가 독출되도록 제어하고, 제2 펄스 신호를 출력하는 독출 제어 회로를 포함하되;
    상기 메모리 칩들은 서로 연결되며, 순차적으로 상기 이-퓨즈 데이터를 독출하는 것을 특징으로 하는 멀티칩 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 칩들은 제1 및 제2 패드들을 이용하여 직렬로 연결되는 것을 특징으로 하는 멀티칩 패키지.
  3. 제 2 항에 있어서,
    상기 복수의 메모리 칩들 각각의 상기 제2 패드는 상기 다음 메모리 칩의 상기 제1 패드에 연결되는 것을 특징으로 하는 멀티칩 패키지.
  4. 제 3 항에 있어서,
    상기 복수의 메모리 칩들 각각의 상기 제1 패드는 상기 다음 메모리 칩의 상 기 제1 패드에 연결되고, 상기 복수의 메모리 칩들 각각의 상기 제2 패드는 상기 다음 메모리 칩의 상기 제2 패드에 연결되는 것을 특징으로 하는 멀티칩 패키지.
  5. 제 4 항에 있어서,
    직렬로 연결된 상기 복수의 메모리 칩들 중 첫 번째 메모리 칩의 상기 제1 패드는 접지 전압과 연결되는 것을 특징으로 하는 멀티칩 패키지.
  6. 제 4 항에 있어서,
    상기 독출 제어 회로는,
    상기 제1 및 제2 패드들과 연결되고, 상기 제1 패드를 통해 입력되는 상기 펄스 신호에 응답해서 소정의 펄스 폭을 갖는 독출 명령 신호를 출력하는 독출 제어기; 및
    상기 독출 명령 신호에 응답해서 상기 메모리 셀 어레이로부터 상기 이-퓨즈 데이터를 독출하는 독출 회로를 포함하되;
    상기 독출 제어기는 상기 독출 명령 신호의 응답해서 상기 제2 패드로 상기 제2 펄스 신호를 출력하는 것을 특징으로 하는 멀티칩 패키지.
  7. 제 6 항에 있어서,
    상기 독출 제어기는,
    상기 제1 패드와 연결되고, 독출 종료 신호 및 인에이블 신호를 입력받고, 상기 독출 시작 신호를 출력하는 제1 인터페이스와;
    상기 제2 패드와 연결되고, 상기 독출 종료 신호 및 상기 인에이블 신호를 입력받고, 상기 독출 시작 신호를 출력하는 제2 인터페이스; 그리고
    상기 제1 및 제2 인터페이스들로부터의 상기 독출 시작 신호에 응답해서 상기 독출 명령 신호, 독출 종료 신호 및 인에이블 신호를 발생하는 제어 로직을 포함하는 것을 특징으로 하는 멀티칩 패키지.
  8. 제 7 항에 있어서,
    상기 제1 인터페이스는,
    일단이 상기 제1 패드와 연결된 풀업 저항과;
    상기 풀업 저항의 일단과 접지 전압 사이에 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제1 트랜지스터(712); 그리고
    전원 전압과 접지 전압 사이에 직렬로 연결된 제2 내지 제5 트랜지스터들(713, 714, 715)을 포함하되;
    상기 제1 및 제2 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제3 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며;
    상기 제1 및 제2 트랜지스터들의 연결 노드의 신호는 상기 독출 시작 신호인 것을 특징으로 하는 멀티칩 패키지.
  9. 제 8 항에 있어서,
    상기 제2 인터페이스는,
    일단이 상기 제2 패드와 연결된 풀업 저항과;
    상기 풀업 저항의 일단과 접지 전압 사이에 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제6 트랜지스터(722); 그리고
    전원 전압과 접지 전압 사이에 직렬로 연결된 제7 내지 제9 트랜지스터들(713, 714, 715)을 포함하되;
    상기 제7 및 제8 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제10 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며;
    상기 제1 및 제2 트랜지스터들의 연결 노드의 신호는 상기 독출 시작 신호인 것을 특징으로 하는 멀티칩 패키지.
  10. 제 1 항에 있어서,
    상기 복수의 메모리 칩들 각각은 제1 패드를 더 포함하며;
    상기 복수의 메모리 칩들 각각은 상기 제1 패드를 통하여 병렬로 연결되는 것을 특징으로 하는 멀티칩 패키지.
  11. 제 10 항에 있어서,
    상기 복수의 메모리 칩들 각각은 제2 패드들을 더 포함하는 것을 특징으로 하는 멀티칩 패키지.
  12. 제 11 항에 있어서,
    상기 복수의 제2 패드들 각각은 상기 복수의 메모리 칩들을 구별하기 위해 서로 다른 신호를 입력받는 것을 특징으로 하는 멀티칩 패키지.
  13. 제 12 항에 있어서,
    상기 독출 제어 회로는,
    상기 제1 패드와 연결되고, 독출 명령 신호를 출력하는 독출 제어기; 및
    상기 독출 명령 신호에 응답해서 상기 메모리 셀 어레이로부터 상기 이-퓨즈 데이터를 독출하는 독출 회로를 포함하는 것을 특징으로 하는 멀티칩 패키지.
  14. 제 13 항에 있어서,
    상기 독출 제어기는,
    상기 제1 패드와 연결되고, 상기 독출 명령 신호를 입력받고, 카운트 값을 출력하는 인터페이스 회로; 그리고
    상기 복수의 제2 패드들을 통해 입력되는 신호와 상기 카운트 값을 입력받고 상기 독출 명령 신호를 출력하는 제어 로직을 포함하는 것을 특징으로 하는 멀티칩 패키지.
  15. 제 14 항에 있어서,
    상기 인터페이스 회로는,
    일단이 상기 제1 패드와 연결된 풀업 저항(1011)과;
    상기 풀업 저항의 일단과 접지 전압 사이에 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제1 트랜지스터(1012)와;
    전원 전압과 접지 전압 사이에 직렬로 연결된 제2 내지 제5 트랜지스터들(1013, 1014, 1015);
    상기 제1 및 제2 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제3 트랜지스터의 게이트는 인에이블 신호와 연결되며; 그리고
    상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수를 카운트하고, 카운트 값을 출력하는 카운터(1016)를 포함하는 것을 특징으로 하는 멀티칩 패키지.
  16. 제 14 항에 있어서,
    상기 제어 로직은,
    상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수가 상기 복수의 제2 패드들을 통해 입력되는 신호들과 일치할 때 상기 독출 명령 신호를 츨력하는 것을 특징으로 하는 멀티칩 패키지.
  17. 제 12 항에 있어서,
    풀 업 저항을 더 포함하며,
    상기 복수의 메모리 칩들 각각의 상기 제1 패드는 상기 풀업 저항의 일단과 연결되는 것을 특징으로 하는 멀티칩 패키지.
  18. 제 17 항에 있어서,
    상기 복수의 메모리 칩들 각각은 복수의 제2 패드들을 더 포함하는 더 포함하는 것을 특징으로 하는 멀티칩 패키지.
  19. 제 18 항에 있어서,
    상기 복수의 제2 패드들 각각은 상기 복수의 메모리 칩들을 구별하기 위해 서로 다른 신호를 입력받는 것을 특징으로 하는 멀티칩 패키지.
  20. 제 19 항에 있어서,
    상기 독출 제어 회로는,
    독출 시작 신호를 출력하는 독출 제어기; 및
    상기 독출 시작 신호에 응답해서 상기 메모리 셀 어레이로부터 상기 이-퓨즈 데이터를 독출하고, 독출 완료 신호를 상기 독출 제어기로 출력하는 독출 회로를 포함하되;
    상기 독출 제어기는 상기 독출 완료 신호에 응답해서 상기 제1 패드로 상기 제2 펄스 신호를 출력하는 것을 특징으로 하는 멀티칩 패키지.
  21. 제 20 항에 있어서,
    상기 독출 제어기는,
    상기 제1 패드와 연결되고, 상기 독출 명령 신호를 입력받고, 카운트 값을 출력하는 인터페이스 회로; 그리고
    상기 복수의 제2 패드들을 통해 입력되는 신호와 상기 카운트 값을 입력받고 상기 독출 명령 신호를 출력하는 제어 로직을 포함하는 것을 특징으로 하는 멀티칩 패키지.
  22. 제 21 항에 있어서,
    상기 제어기는,
    상기 제1 패드와 연결되고, 상기 독출 종료 신호에 의해서 제어되는 제1 트랜지스터(1212)와;
    전원 전압과 접지 전압 사이에 직렬로 연결된 제2 내지 제5 트랜지스터들(1213, 1214, 1215)과;
    상기 제1 및 제2 트랜지스터들의 게이트들은 상기 풀업 저항의 일단과 연결되고, 상기 제3 트랜지스터의 게이트는 상기 인에이블 신호와 연결되며; 그리고
    상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수를 카운트하고, 카운트 값을 출력하는 카운터(1216)를 포함하는 것을 특징으로 하는 멀티칩 패키지.
  23. 제 14 항에 있어서,
    상기 제어 로직은,
    상기 제1 및 제2 트랜지스터들의 연결 노드의 신호의 천이 횟수가 상기 복수의 제2 패드들을 통해 입력되는 신호들과 일치할 때 상기 독출 명령 신호를 츨력하는 것을 특징으로 하는 멀티칩 패키지.
KR1020070073591A 2007-07-23 2007-07-23 파워 업시 피크 전류를 줄이는 멀티칩 패키지 KR101471554B1 (ko)

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