JP2001273781A - 半導体集積回路およびその初期化情報読み出し方法 - Google Patents
半導体集積回路およびその初期化情報読み出し方法Info
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- JP2001273781A JP2001273781A JP2000087547A JP2000087547A JP2001273781A JP 2001273781 A JP2001273781 A JP 2001273781A JP 2000087547 A JP2000087547 A JP 2000087547A JP 2000087547 A JP2000087547 A JP 2000087547A JP 2001273781 A JP2001273781 A JP 2001273781A
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Abstract
(57)【要約】
【課題】初期化情報を記憶した不揮発性記憶素子の数が
増えてきた場合でも、読み出し時に消費されるダイナミ
ック電流を抑える。 【解決手段】初期化情報をフューズセルアレイ110 〜11
2 に記憶させているフラッシュメモリにおいて、チップ
の初期化動作時に初期化情報の読み出しを複数回に分割
して行う読み出し制御回路13を設けている。
増えてきた場合でも、読み出し時に消費されるダイナミ
ック電流を抑える。 【解決手段】初期化情報をフューズセルアレイ110 〜11
2 に記憶させているフラッシュメモリにおいて、チップ
の初期化動作時に初期化情報の読み出しを複数回に分割
して行う読み出し制御回路13を設けている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその初期化情報読み出し方法に係り、特にチップの
初期化に必要な初期化情報を読み出し初期化動作を制御
する回路に関するもので、例えば不揮発性メモリに使用
されるものである。
よびその初期化情報読み出し方法に係り、特にチップの
初期化に必要な初期化情報を読み出し初期化動作を制御
する回路に関するもので、例えば不揮発性メモリに使用
されるものである。
【０００２】
【従来の技術】SRAM、DRAM等の揮発性メモリでは、冗長
（リダンダンシ）回路の置換情報等、チップの初期化情
報を多結晶シリコン・フューズあるいはアルミニウム・
フューズの切断（溶断）／非切断の物理的な形で記憶さ
せている。
（リダンダンシ）回路の置換情報等、チップの初期化情
報を多結晶シリコン・フューズあるいはアルミニウム・
フューズの切断（溶断）／非切断の物理的な形で記憶さ
せている。
【０００３】一方、フラッシュメモリ等の不揮発性メモ
リでは、フューズを溶断する工程を省略するため、チッ
プの初期化情報をフラッシュメモリセルにより記憶させ
ることが多い。
リでは、フューズを溶断する工程を省略するため、チッ
プの初期化情報をフラッシュメモリセルにより記憶させ
ることが多い。
【０００４】フラッシュメモリにおいては、さらに製品
の仕様として書き込み／消去を禁止するか否かの保護
（プロテクト）情報が必要であったり、また、テストモ
ードを有効にするか否かのテスト回路を制御するための
情報もフラッシュメモリセルに記憶させてしまうことが
多い。これらの情報を含む全ての初期化情報は、チップ
の初期化動作時に，例えば電源投入時のチップの立ち上
げタイミングで読み出す必要がある。
の仕様として書き込み／消去を禁止するか否かの保護
（プロテクト）情報が必要であったり、また、テストモ
ードを有効にするか否かのテスト回路を制御するための
情報もフラッシュメモリセルに記憶させてしまうことが
多い。これらの情報を含む全ての初期化情報は、チップ
の初期化動作時に，例えば電源投入時のチップの立ち上
げタイミングで読み出す必要がある。
【０００５】一方、近年のフラッシュメモリの大容量化
は、リダンダンシスペア数の増加や、メモリセルブロッ
ク分割数の増加、プロテクト設定数の増加に繋がり、チ
ップの立ち上げ時に読み出す必要のあるセル数は著しく
増大してきている。
は、リダンダンシスペア数の増加や、メモリセルブロッ
ク分割数の増加、プロテクト設定数の増加に繋がり、チ
ップの立ち上げ時に読み出す必要のあるセル数は著しく
増大してきている。
【０００６】ところで、フラッシュメモリセルの記憶デ
ータを読み出すためには、セルのオン／オフ情報を正し
く判定する必要があり、そのためには安定したレベルに
昇圧されたワード線電圧が必須である。
ータを読み出すためには、セルのオン／オフ情報を正し
く判定する必要があり、そのためには安定したレベルに
昇圧されたワード線電圧が必須である。
【０００７】しかし、電源投入時に初期化情報の読み出
しをこれまで通り高速に行うためには、所定のビット線
電流が必要であり、読み出さなければならないセル数の
増加は読み出しに伴うダイナミック消費電流の増大を招
き、電源や昇圧レベルの電圧降下を引き起こしてしま
う。また、セル数が増大したフラッシュメモリセルの読
み出しを従来の方法で安定して行うためには、電源配線
や昇圧回路の強化等の施策が必要になり、チップコスト
の上昇を招くという問題が発生していた。
しをこれまで通り高速に行うためには、所定のビット線
電流が必要であり、読み出さなければならないセル数の
増加は読み出しに伴うダイナミック消費電流の増大を招
き、電源や昇圧レベルの電圧降下を引き起こしてしま
う。また、セル数が増大したフラッシュメモリセルの読
み出しを従来の方法で安定して行うためには、電源配線
や昇圧回路の強化等の施策が必要になり、チップコスト
の上昇を招くという問題が発生していた。
【０００８】
【発明が解決しようとする課題】上記したように従来の
フラッシュメモリは、チップの初期化動作時に読み出す
セル数が増えてきた場合に、読み出しに伴うダイナミッ
ク消費電流の増大を招き、電源や昇圧レベルの電圧降下
を引き起こしてしまうとかチップコストの上昇を招くと
いう問題があった。
フラッシュメモリは、チップの初期化動作時に読み出す
セル数が増えてきた場合に、読み出しに伴うダイナミッ
ク消費電流の増大を招き、電源や昇圧レベルの電圧降下
を引き起こしてしまうとかチップコストの上昇を招くと
いう問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、電源投入時などのチップの初期化動作時に読
み出す必要がある不揮発性記憶素子の数が増えてきた場
合でも、読み出しに伴うダイナミック消費電流の増大を
抑制でき、電源や昇圧レベルの電圧降下を抑えることが
可能となり、小さなパターン面積の回路で安定した初期
化動作を行うことが可能になる半導体集積回路およびそ
の初期化情報読み出し方法を提供することを目的とす
る。
たもので、電源投入時などのチップの初期化動作時に読
み出す必要がある不揮発性記憶素子の数が増えてきた場
合でも、読み出しに伴うダイナミック消費電流の増大を
抑制でき、電源や昇圧レベルの電圧降下を抑えることが
可能となり、小さなパターン面積の回路で安定した初期
化動作を行うことが可能になる半導体集積回路およびそ
の初期化情報読み出し方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップの初期化情報を記憶した複数の不揮発
性記憶素子と、前記半導体チップの初期化動作時に前記
初期化情報の読み出しを複数回に分割して行う制御回路
とを具備することを特徴とする。
は、半導体チップの初期化情報を記憶した複数の不揮発
性記憶素子と、前記半導体チップの初期化動作時に前記
初期化情報の読み出しを複数回に分割して行う制御回路
とを具備することを特徴とする。
【００１１】また、本発明の半導体集積回路の初期化情
報読み出し方法は、半導体チップの初期化情報を不揮発
性記憶素子に記憶させている半導体集積回路の初期化動
作時に、前記初期化情報の読み出しを複数回に分割して
行うことを特徴とする。
報読み出し方法は、半導体チップの初期化情報を不揮発
性記憶素子に記憶させている半導体集積回路の初期化動
作時に、前記初期化情報の読み出しを複数回に分割して
行うことを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１３】＜実施形態１＞図１は、本発明の実施形態
１に係るフラッシュメモリの一部（初期化情報の記憶、
読み出しに関する部分）のブロック構成を概略的に示し
ている。
１に係るフラッシュメモリの一部（初期化情報の記憶、
読み出しに関する部分）のブロック構成を概略的に示し
ている。
【００１４】図１において、電源投入検知回路10は、電
源投入を検知してパワーオンリセット信号PONRSTを出力
するものである。
源投入を検知してパワーオンリセット信号PONRSTを出力
するものである。
【００１５】第１〜第３のトリガー回路120 〜122 は、
リセット信号PONRSTを受け、３個のフューズセルアレイ
110 〜112 から順次に読み出すタイミングを決める第１
〜第３のトリガー信号TRG0〜TRG2を順次に発生するもの
であり、３段に縦続接続されている。
リセット信号PONRSTを受け、３個のフューズセルアレイ
110 〜112 から順次に読み出すタイミングを決める第１
〜第３のトリガー信号TRG0〜TRG2を順次に発生するもの
であり、３段に縦続接続されている。
【００１６】読み出し制御回路13は、トリガー信号TRG0
〜TRG2を順次に受け、３個のフューズセルアレイ110 〜
112 に対して順次にアクセスしてそれぞれに格納されて
いる初期化情報を読み出すように制御するものであり、
３個のフューズセルアレイ110 〜112 に対応して３個設
けてもよいが、３個のフューズセルアレイ110 〜112に
対して共通に２個設けてもよい。
〜TRG2を順次に受け、３個のフューズセルアレイ110 〜
112 に対して順次にアクセスしてそれぞれに格納されて
いる初期化情報を読み出すように制御するものであり、
３個のフューズセルアレイ110 〜112 に対応して３個設
けてもよいが、３個のフューズセルアレイ110 〜112に
対して共通に２個設けてもよい。
【００１７】第１〜第３のフューズセルアレイ（Fuse C
ell Array 0〜2 ）110 〜112 は、それぞれメモリチッ
プの初期化情報を分担して格納するものであり、本例で
はフラッシュメモリセル群が用いられている。
ell Array 0〜2 ）110 〜112 は、それぞれメモリチッ
プの初期化情報を分担して格納するものであり、本例で
はフラッシュメモリセル群が用いられている。
【００１８】読み出し検知回路15は、読み出し制御回路
13による各回の読み出し出力を共通に受けて検知するも
のであり、例えばセンスアンプが設けられている。
13による各回の読み出し出力を共通に受けて検知するも
のであり、例えばセンスアンプが設けられている。
【００１９】分配制御回路16は、読み出し検知回路13の
検知出力を保持回路群14に分配制御するものである。
検知出力を保持回路群14に分配制御するものである。
【００２０】保持回路群14には、読み出し制御回路13に
よる読み出し出力の全てをスタティックに保持するため
の複数の保持回路（レジスタ、ラッチ回路等）が設けら
れている。
よる読み出し出力の全てをスタティックに保持するため
の複数の保持回路（レジスタ、ラッチ回路等）が設けら
れている。
【００２１】次に、図１の回路の動作の一例について、
図２に示すタイミングチャートを参照しながら説明す
る。
図２に示すタイミングチャートを参照しながら説明す
る。
【００２２】まず、電源投入検知回路10は、電源投入時
の電源電圧の上昇を検知してリセット信号PONRSTを発生
する。
の電源電圧の上昇を検知してリセット信号PONRSTを発生
する。
【００２３】第１段目のトリガー回路120 は、リセット
信号PONRSTを受け、その立下りにより第１のトリガー信
号TRG0を立ち上げ、その後、読み出し制御回路13が第１
のフューズセルアレイ110 に格納されている初期化情報
を読み出すのに十分な時間を待ち、第１のトリガー信号
TRG0を立ち下げる。
信号PONRSTを受け、その立下りにより第１のトリガー信
号TRG0を立ち上げ、その後、読み出し制御回路13が第１
のフューズセルアレイ110 に格納されている初期化情報
を読み出すのに十分な時間を待ち、第１のトリガー信号
TRG0を立ち下げる。
【００２４】第２段目のトリガー回路121 は、前段から
の第１のトリガー信号TRG0を受け、その立下りにより第
２のトリガー信号TRG1を立ち上げ、その後、読み出し制
御回路13が第２のフューズセルアレイ111 に格納されて
いる初期化情報を読み出すのに十分な時間を待ち、第２
のトリガー信号TRG1を立ち下げる。
の第１のトリガー信号TRG0を受け、その立下りにより第
２のトリガー信号TRG1を立ち上げ、その後、読み出し制
御回路13が第２のフューズセルアレイ111 に格納されて
いる初期化情報を読み出すのに十分な時間を待ち、第２
のトリガー信号TRG1を立ち下げる。
【００２５】同様に、第３段目のトリガー回路122 は、
前段からの第２のトリガー信号TRG1を受け、その立下り
により第３のトリガー信号TRG2を立ち上げ、その後、読
み出し制御回路13が第３のフューズセルアレイ112 に格
納されている初期化情報を読み出すのに十分な時間を待
ち、第３のトリガー信号TRG2を立ち下げる。
前段からの第２のトリガー信号TRG1を受け、その立下り
により第３のトリガー信号TRG2を立ち上げ、その後、読
み出し制御回路13が第３のフューズセルアレイ112 に格
納されている初期化情報を読み出すのに十分な時間を待
ち、第３のトリガー信号TRG2を立ち下げる。
【００２６】読み出し制御回路13は、第１のトリガー信
号TRG0を受けると、それが立ち上がっている間に第１の
フューズセルアレイ110 にアクセスし、それに格納され
ている初期化情報を読み出すように制御する。
号TRG0を受けると、それが立ち上がっている間に第１の
フューズセルアレイ110 にアクセスし、それに格納され
ている初期化情報を読み出すように制御する。
【００２７】また、第２のトリガー信号TRG1を受ける
と、それが立ち上がっている間に第２のフューズセルア
レイ111 にアクセスし、それに格納されている初期化情
報を読み出すように制御する。
と、それが立ち上がっている間に第２のフューズセルア
レイ111 にアクセスし、それに格納されている初期化情
報を読み出すように制御する。
【００２８】また、第３のトリガー信号TRG2を受ける
と、それが立ち上がっている間に第３のフューズセルア
レイ112 にアクセスし、それに格納されている初期化情
報を読み出すように制御する。
と、それが立ち上がっている間に第３のフューズセルア
レイ112 にアクセスし、それに格納されている初期化情
報を読み出すように制御する。
【００２９】読み出し検知回路15は、上記したような読
み出し制御回路13による各回の読み出し出力を共通に受
けて検知し、その検知出力（読み出しデータ）は分配制
御回路16により保持回路群14に分配制御され、格納され
て動作が終了する。
み出し制御回路13による各回の読み出し出力を共通に受
けて検知し、その検知出力（読み出しデータ）は分配制
御回路16により保持回路群14に分配制御され、格納され
て動作が終了する。
【００３０】このように、上記実施形態の読み出し回路
によれば、初期化情報を記憶したフューズセル数が増え
てきた場合でも、全てのフューズセルを一括で読み出す
のではなく、３個のフューズセルアレイ110 〜112 の読
み出し動作が３回に分割されて行われる。これにより、
読み出しに伴うダイナミック消費電流の増大を抑制で
き、電源や昇圧レベルの電圧降下を抑えることが可能と
なり、小さなパターン面積の回路で安定した初期化動作
を行うことが可能になる。
によれば、初期化情報を記憶したフューズセル数が増え
てきた場合でも、全てのフューズセルを一括で読み出す
のではなく、３個のフューズセルアレイ110 〜112 の読
み出し動作が３回に分割されて行われる。これにより、
読み出しに伴うダイナミック消費電流の増大を抑制で
き、電源や昇圧レベルの電圧降下を抑えることが可能と
なり、小さなパターン面積の回路で安定した初期化動作
を行うことが可能になる。
【００３１】また、読み出し制御回路13による各回の読
み出し出力を読み出し検知回路15で共通に受け、その出
力を分配制御回路16により保持回路群14に分配制御する
ことにより、各フューズセルアレイ110 〜112 に対応し
て読み出し検知回路を設ける場合に比べて、読み出し検
知回路15の回路規模を小さくし、そのパターン面積の縮
小化を図っている。
み出し出力を読み出し検知回路15で共通に受け、その出
力を分配制御回路16により保持回路群14に分配制御する
ことにより、各フューズセルアレイ110 〜112 に対応し
て読み出し検知回路を設ける場合に比べて、読み出し検
知回路15の回路規模を小さくし、そのパターン面積の縮
小化を図っている。
【００３２】なお、読み出し制御回路13による読み出し
回数の分割基準としては、１回の読み出しに伴うダイナ
ミック消費電流による動作電圧の変動が読み出しの誤動
作を発生しないようにすることが重要である。上記実施
形態では、１回の読み出しの対象となるフューズセルの
数が一定値以下になるように、セル数に基づいて初期化
情報の読み出し回数を分割したが、フューズセルによっ
て消費電流が異なる場合があるので、必ずしもセル数に
基づいて分割する必要はない。さらに、初期化情報の読
み出しの所要時間を所定の一定値以下に抑制するように
初期化情報の読み出し回数を分割することが望ましい。
回数の分割基準としては、１回の読み出しに伴うダイナ
ミック消費電流による動作電圧の変動が読み出しの誤動
作を発生しないようにすることが重要である。上記実施
形態では、１回の読み出しの対象となるフューズセルの
数が一定値以下になるように、セル数に基づいて初期化
情報の読み出し回数を分割したが、フューズセルによっ
て消費電流が異なる場合があるので、必ずしもセル数に
基づいて分割する必要はない。さらに、初期化情報の読
み出しの所要時間を所定の一定値以下に抑制するように
初期化情報の読み出し回数を分割することが望ましい。
【００３３】また、図３に示すように、フューズセルア
レイの各フューズセルFSに対応して例えば直列に接続さ
れたスタンバイ電流抑止用のスイッチ素子SWが設けられ
ている。このスイッチ素子SWの基本的な動作は、初期化
情報の読み出し時にはオン状態に制御され、待機時には
オフ状態に制御される。したがって、読み出し制御回路
により、例えば上記スイッチ素子SWを制御することによ
り、初期化情報の読み出し回数を分割することができ
る。即ち、各回の読み出し時に、読み出しの対象となる
フューズセルFSに対応するスイッチ素子SWをオン状態、
読み出しの対象外のフューズセルFSに対応するスイッチ
素子SWをオフ状態に制御すればよい。
レイの各フューズセルFSに対応して例えば直列に接続さ
れたスタンバイ電流抑止用のスイッチ素子SWが設けられ
ている。このスイッチ素子SWの基本的な動作は、初期化
情報の読み出し時にはオン状態に制御され、待機時には
オフ状態に制御される。したがって、読み出し制御回路
により、例えば上記スイッチ素子SWを制御することによ
り、初期化情報の読み出し回数を分割することができ
る。即ち、各回の読み出し時に、読み出しの対象となる
フューズセルFSに対応するスイッチ素子SWをオン状態、
読み出しの対象外のフューズセルFSに対応するスイッチ
素子SWをオフ状態に制御すればよい。
【００３４】なお、上記実施形態１においては、初期化
動作を行う際の読み出し動作のトリガー信号としてパワ
ーオンリセット信号PONRSTを用いたが、チップの初期化
動作を行うのに適した他の信号、例えばチップのリセッ
ト信号とか、初期化を行うために設けられた専用の信号
を用いてもよい。
動作を行う際の読み出し動作のトリガー信号としてパワ
ーオンリセット信号PONRSTを用いたが、チップの初期化
動作を行うのに適した他の信号、例えばチップのリセッ
ト信号とか、初期化を行うために設けられた専用の信号
を用いてもよい。
【００３５】＜実施形態２＞図４は、本発明の実施形態
２に係るフラッシュメモリの一部（初期化情報の記憶、
読み出しに関する部分）のブロック構成を概略的に示し
ている。
２に係るフラッシュメモリの一部（初期化情報の記憶、
読み出しに関する部分）のブロック構成を概略的に示し
ている。
【００３６】図４に示す構成は、図１を参照して前述し
た構成と比べて、第１〜第３のトリガー回路120 〜122
に代えて、バイナリカウンタ31およびデコーダ32が設け
られている点が異なり、その他は同じであるので図１中
と同一符号を付しているが、読み出し検知回路15、分配
制御回路16、保持回路群14は図示を省略している。
た構成と比べて、第１〜第３のトリガー回路120 〜122
に代えて、バイナリカウンタ31およびデコーダ32が設け
られている点が異なり、その他は同じであるので図１中
と同一符号を付しているが、読み出し検知回路15、分配
制御回路16、保持回路群14は図示を省略している。
【００３７】上記バイナリカウンタ31は、リセット信号
RESET によりリセットされた後、チップ内部あるいはチ
ップ外部から供給されるクロック信号CLK をカウントす
るものである。デコーダ32は、カウンタ出力をデコード
して読み出すべきフューズセル群を順次に決めるための
複数の読み出し制御信号（図２のトリガー信号に相当す
る）READ0 〜READ3 を順次に発生するものである。
RESET によりリセットされた後、チップ内部あるいはチ
ップ外部から供給されるクロック信号CLK をカウントす
るものである。デコーダ32は、カウンタ出力をデコード
して読み出すべきフューズセル群を順次に決めるための
複数の読み出し制御信号（図２のトリガー信号に相当す
る）READ0 〜READ3 を順次に発生するものである。
【００３８】次に、図４の回路の動作の一例について、
図５に示すタイミングチャートを参照しながら説明す
る。
図５に示すタイミングチャートを参照しながら説明す
る。
【００３９】まず、カウンタ31は、チップに対して初期
化動作を行うことを指示するリセット信号RESET を受け
てリセットした後、クロック信号CLK のカウント動作を
開始する。デコーダ32は、カウンタ出力をデコードして
読み出し制御信号READ0 〜READ3 を順次に発生する。
化動作を行うことを指示するリセット信号RESET を受け
てリセットした後、クロック信号CLK のカウント動作を
開始する。デコーダ32は、カウンタ出力をデコードして
読み出し制御信号READ0 〜READ3 を順次に発生する。
【００４０】読み出し制御回路13は、読み出し制御信号
READ0 〜READ3 を順次受ける毎に対応して読み出すべき
フューズセル群に対してアクセスを行い、それに格納さ
れている初期化情報を読み出すように制御する。
READ0 〜READ3 を順次受ける毎に対応して読み出すべき
フューズセル群に対してアクセスを行い、それに格納さ
れている初期化情報を読み出すように制御する。
【００４１】上記したような読み出し制御回路13による
各回の読み出し出力を読み出し検知回路で共通に受けて
検知し、その検知出力（読み出しデータ）が分配制御回
路により保持回路群に分配制御され、格納されて動作が
終了する。
各回の読み出し出力を読み出し検知回路で共通に受けて
検知し、その検知出力（読み出しデータ）が分配制御回
路により保持回路群に分配制御され、格納されて動作が
終了する。
【００４２】このように、上記実施形態の読み出し回路
によれば、初期化情報を記憶したフューズセル数が増え
てきた場合でも、全てのフューズセルを一括で読み出す
のではなく、フューズセルアレイ11の読み出し動作が複
数回（本例では４回）に分割されて行われる。これによ
り、読み出しに伴うダイナミック消費電流の増大を抑制
でき、電源や昇圧レベルの電圧降下を抑えることが可能
となり、小さなパターン面積の回路で安定した初期化動
作を行うことが可能になる。これにより、実施形態１と
同様の効果が得られることになる。
によれば、初期化情報を記憶したフューズセル数が増え
てきた場合でも、全てのフューズセルを一括で読み出す
のではなく、フューズセルアレイ11の読み出し動作が複
数回（本例では４回）に分割されて行われる。これによ
り、読み出しに伴うダイナミック消費電流の増大を抑制
でき、電源や昇圧レベルの電圧降下を抑えることが可能
となり、小さなパターン面積の回路で安定した初期化動
作を行うことが可能になる。これにより、実施形態１と
同様の効果が得られることになる。
【００４３】なお、上記実施形態２において、バイナリ
カウンタ31をリセット信号RESET によりリセットした
が、チップの初期化動作を行うのに適した他の信号信号
を用いてリセットしてもよい。
カウンタ31をリセット信号RESET によりリセットした
が、チップの初期化動作を行うのに適した他の信号信号
を用いてリセットしてもよい。
【００４４】また、上記各実施形態はフラッシュメモリ
において電源投入時に初期化情報を読み出す場合を示し
たが、本発明は、EPROM 、マスクROM 等の半導体メモリ
にも適用可能であり、初期化情報を読み出すタイミング
をチップ外部から直接に制御する場合にも適用可能であ
り、また、初期化情報を記憶する不揮発性記憶素子とし
てレーザビームにより溶断制御されるフューズ素子（メ
タルフューズ等）を用いる半導体集積回路にも適用可能
である。
において電源投入時に初期化情報を読み出す場合を示し
たが、本発明は、EPROM 、マスクROM 等の半導体メモリ
にも適用可能であり、初期化情報を読み出すタイミング
をチップ外部から直接に制御する場合にも適用可能であ
り、また、初期化情報を記憶する不揮発性記憶素子とし
てレーザビームにより溶断制御されるフューズ素子（メ
タルフューズ等）を用いる半導体集積回路にも適用可能
である。
【００４５】
【発明の効果】上述したように本発明の半導体集積回路
およびその初期化情報読み出し方法によれば、全ての記
憶素子を一括で読み出すのではなく、２回あるいはそれ
以上の複数回に分割して読み出しを行うようにするの
で、初期化情報を記憶した不揮発性記憶素子の数が増え
てきた場合でも、読み出し時に消費されるダイナミック
電流を抑えることができる。したがって、チップの初期
化動作時に電源電圧を安定した状態に保つことが可能と
なり、初期化動作を安定して行うことが可能となる。ま
た、読み出しセル数の分割により、電源配線の幅を必要
以上に増やす必要がなくなり、チップ面積の増加を抑え
ることができる。
およびその初期化情報読み出し方法によれば、全ての記
憶素子を一括で読み出すのではなく、２回あるいはそれ
以上の複数回に分割して読み出しを行うようにするの
で、初期化情報を記憶した不揮発性記憶素子の数が増え
てきた場合でも、読み出し時に消費されるダイナミック
電流を抑えることができる。したがって、チップの初期
化動作時に電源電圧を安定した状態に保つことが可能と
なり、初期化動作を安定して行うことが可能となる。ま
た、読み出しセル数の分割により、電源配線の幅を必要
以上に増やす必要がなくなり、チップ面積の増加を抑え
ることができる。
【図１】本発明の実施形態１に係るフラッシュメモリの
一部を概略的に示すブロック図。
一部を概略的に示すブロック図。
【図２】図１の回路の動作例を示すタイミングチャー
ト。
ト。
【図３】図１中のフューズセルアレイの各フューズセル
に対応して直列に接続されているスタンバイ電流抑止用
のスイッチ素子SWを読み出し制御回路によりオン／オフ
制御することにより初期化情報の読み出し回数を分割す
る動作を説明するために示す回路図。
に対応して直列に接続されているスタンバイ電流抑止用
のスイッチ素子SWを読み出し制御回路によりオン／オフ
制御することにより初期化情報の読み出し回数を分割す
る動作を説明するために示す回路図。
【図４】本発明の実施形態２に係るフラッシュメモリの
一部を概略的に示すブロック図。
一部を概略的に示すブロック図。
【図５】図４の回路の動作例を示すタイミングチャー
ト。
ト。
10…電源投入検知回路、 110 〜112 …第１〜第３のフューズセルアレイ（Fuse C
ell Array 0〜2 ）、 120 〜122 …第１〜第３のトリガー回路、 13…読み出し制御回路、 14…保持回路群、 15…読み出し検知回路、 16…分配制御回路。
ell Array 0〜2 ）、 120 〜122 …第１〜第３のトリガー回路、 13…読み出し制御回路、 14…保持回路群、 15…読み出し検知回路、 16…分配制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宅見 宗則 岩手県北上市北工業団地６番６号 岩手東 芝エレクトロニクス株式会社内 Ｆターム(参考） 5B025 AD05 AE08 5B054 AA13 CC02
Claims (7)
- 【請求項１】 半導体チップの初期化情報を記憶した複
数の不揮発性記憶素子と、 前記半導体チップの初期化動作時に前記初期化情報の読
み出しを複数回に分割して行う読み出し制御回路とを具
備することを特徴とする半導体集積回路。 - 【請求項２】 前記読み出し制御回路は、１回の読み出
しに伴う消費電流による動作電圧の変動が読み出しの誤
動作を発生しないように前記初期化情報の読み出し回数
を分割することを特徴とする請求項１記載の半導体集積
回路。 - 【請求項３】 前記読み出し制御回路は、さらに、前記
初期化情報の読み出しの所要時間を所定の一定値以下に
抑制するように前記初期化情報の読み出し回数を分割す
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記読み出し制御回路は、１回の読み出
しの対象となる不揮発性記憶素子の数が一定値以下にな
るように前記初期化情報の読み出し回数を分割すること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 前記複数の不揮発性記憶素子にそれぞれ
対応して設けられ、初期化情報の読み出し時にはオン状
態に制御され、待機時にはオフ状態に制御されるスタン
バイ電流抑止用のスイッチ素子をさらに具備し、 前記読み出し制御回路は、各回の読み出し時に、前記複
数のスイッチ素子のうちで読み出しの対象となる不揮発
性記憶素子に対応するスイッチ素子をオン状態、読み出
しの対象外の不揮発性記憶素子に対応するスイッチ素子
をオフ状態に制御することを特徴とする請求項１乃至４
のいずれか１項に記載の半導体集積回路。 - 【請求項６】 前記読み出し制御回路による全ての読
み出し出力をスタティックに保持するための保持回路
と、 前記読み出し制御回路による各回の読み出し出力を共通
に受けて検知する読み出し検知回路と、 前記読み出し検知回路の検知出力を前記保持回路に分配
制御する分配制御回路とをさらに具備することを特徴と
する請求項１乃至５のいずれか１項に記載の半導体集積
回路。 - 【請求項７】 半導体チップの初期化情報を不揮発性記
憶素子に記憶させている半導体集積回路の初期化動作時
に、前記初期化情報の読み出しを複数回に分割して行う
ことを特徴とする半導体集積回路の初期化情報読み出し
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087547A JP2001273781A (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路およびその初期化情報読み出し方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000087547A JP2001273781A (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路およびその初期化情報読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001273781A true JP2001273781A (ja) | 2001-10-05 |
Family
ID=18603542
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087547A Abandoned JP2001273781A (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路およびその初期化情報読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001273781A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046282A1 (ja) * | 2004-10-26 | 2006-05-04 | Spansion Llc | 不揮発性記憶装置 |
| US7274614B2 (en) | 2005-01-28 | 2007-09-25 | Samsung Electronics Co., Ltd. | Flash cell fuse circuit and method of fusing a flash cell |
| JP2008084453A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | ヒューズ読み出し回路 |
| JP2008159183A (ja) * | 2006-12-25 | 2008-07-10 | Samsung Electronics Co Ltd | 半導体集積回路 |
| JP2009026444A (ja) * | 2007-07-23 | 2009-02-05 | Samsung Electronics Co Ltd | パワーアップ時ピーク電流を減少させるマルチチップパッケージ |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
| KR100903697B1 (ko) * | 2007-05-25 | 2009-06-18 | 스펜션 엘엘씨 | 비휘발성 기억장치 |
| US7561486B2 (en) * | 2005-02-04 | 2009-07-14 | Samsung Electronics Co., Ltd. | Flash memory devices with flash fuse cell arrays |
| US7684277B2 (en) | 2005-12-22 | 2010-03-23 | Infineon Technologies Ag | Non-volatile memory device with controlled application of supply voltage |
| JP2012128891A (ja) * | 2010-12-13 | 2012-07-05 | Renesas Electronics Corp | 不揮発性メモリを備える半導体装置及び不揮発性メモリに対するアクセス制御方法 |
-
2000
- 2000-03-27 JP JP2000087547A patent/JP2001273781A/ja not_active Abandoned
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2433815B (en) * | 2004-10-26 | 2009-02-25 | Spansion Llc | Non-volatile memory device |
| GB2433815A (en) * | 2004-10-26 | 2007-07-04 | Spansion Llc | Nonvolatile storage device |
| US8443131B2 (en) | 2004-10-26 | 2013-05-14 | Spansion Llc | Non-volatile memory device |
| WO2006046282A1 (ja) * | 2004-10-26 | 2006-05-04 | Spansion Llc | 不揮発性記憶装置 |
| US7274614B2 (en) | 2005-01-28 | 2007-09-25 | Samsung Electronics Co., Ltd. | Flash cell fuse circuit and method of fusing a flash cell |
| US7561486B2 (en) * | 2005-02-04 | 2009-07-14 | Samsung Electronics Co., Ltd. | Flash memory devices with flash fuse cell arrays |
| US7684277B2 (en) | 2005-12-22 | 2010-03-23 | Infineon Technologies Ag | Non-volatile memory device with controlled application of supply voltage |
| JP2008084453A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | ヒューズ読み出し回路 |
| JP2008159183A (ja) * | 2006-12-25 | 2008-07-10 | Samsung Electronics Co Ltd | 半導体集積回路 |
| KR101391358B1 (ko) | 2006-12-25 | 2014-05-02 | 삼성전자주식회사 | 반도체 집적회로 및 그것의 초기화 정보 읽기 방법 |
| KR100903697B1 (ko) * | 2007-05-25 | 2009-06-18 | 스펜션 엘엘씨 | 비휘발성 기억장치 |
| JP2009026444A (ja) * | 2007-07-23 | 2009-02-05 | Samsung Electronics Co Ltd | パワーアップ時ピーク電流を減少させるマルチチップパッケージ |
| KR101471554B1 (ko) * | 2007-07-23 | 2014-12-11 | 삼성전자주식회사 | 파워 업시 피크 전류를 줄이는 멀티칩 패키지 |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
| JP2012128891A (ja) * | 2010-12-13 | 2012-07-05 | Renesas Electronics Corp | 不揮発性メモリを備える半導体装置及び不揮発性メモリに対するアクセス制御方法 |
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