JP2000036200A - 集積回路チップ及びその操作方法並びにｄｒａｍ - Google Patents
集積回路チップ及びその操作方法並びにｄｒａｍInfo
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Abstract
(57)【要約】
【課題】 組込み自己テストでそのＩＣの最適な電気的
性能を決定する、集積回路（ＩＣ）チップを提供するこ
と。 【解決手段】 対応する最適性能の設定が、チップ上の
ＮＶＲＡＭに記憶される。チップのパワーアップごと
に、チップをその最高性能に設定する最適性能の設定が
取り出され、チップ制御に提供される。
性能を決定する、集積回路（ＩＣ）チップを提供するこ
と。 【解決手段】 対応する最適性能の設定が、チップ上の
ＮＶＲＡＭに記憶される。チップのパワーアップごと
に、チップをその最高性能に設定する最適性能の設定が
取り出され、チップ制御に提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、
さらに詳細には、組込み自己テスト（ＢＩＳＴ）能力を
有するＤＲＡＭに関する。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、
さらに詳細には、組込み自己テスト（ＢＩＳＴ）能力を
有するＤＲＡＭに関する。
【０００２】
【従来の技術】本発明は、米国特許出願第０８／８８７
３７２号（出願人整理番号：ＦＩ９９６１６８）、米国
特許第５７６４６５５号（米国特許出願第０８／８８７
３７４号）（出願人整理番号：ＦＩ９９６１６７）、及
び米国特許出願第０８／８８７４６２号（出願人整理番
号：ＦＩ９９７１４３）に関連する。
３７２号（出願人整理番号：ＦＩ９９６１６８）、米国
特許第５７６４６５５号（米国特許出願第０８／８８７
３７４号）（出願人整理番号：ＦＩ９９６１６７）、及
び米国特許出願第０８／８８７４６２号（出願人整理番
号：ＦＩ９９７１４３）に関連する。
【０００３】現在のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）、及びマイクロプロセッサなどの
論理チップでは、組込み自己テスト（ＢＩＳＴ）能力を
備えることがある。ＢＩＳＴ論理が、欠陥アレイ素子を
見つけるため定義済みテストに従ってＤＲＡＭまたは論
理をテストする。
・メモリ（ＤＲＡＭ）、及びマイクロプロセッサなどの
論理チップでは、組込み自己テスト（ＢＩＳＴ）能力を
備えることがある。ＢＩＳＴ論理が、欠陥アレイ素子を
見つけるため定義済みテストに従ってＤＲＡＭまたは論
理をテストする。
【０００４】このような現在の論理及びＤＲＡＭは、最
悪ケース状態であると定義された状態で機能するように
設計されている。通常、このような従来の最悪ケース設
計はマイクロプロセッサまたはＤＲＡＭの実際の性能を
その能力よりも幾分か低目に制限する機能性を確保する
ために若干の設計マージンを有する。設計者はチップの
製造歩留まりを最大にし、かつ仕様に対するチップの機
能性を保証しなければならないので、設計マージンと性
能とはトレード・オフの関係にある。
悪ケース状態であると定義された状態で機能するように
設計されている。通常、このような従来の最悪ケース設
計はマイクロプロセッサまたはＤＲＡＭの実際の性能を
その能力よりも幾分か低目に制限する機能性を確保する
ために若干の設計マージンを有する。設計者はチップの
製造歩留まりを最大にし、かつ仕様に対するチップの機
能性を保証しなければならないので、設計マージンと性
能とはトレード・オフの関係にある。
【０００５】したがって、このようなチップがより高い
性能を発揮できる個々の回路を備えていたとしても、そ
の性能はその最も遅い回路によって制限されてしまう。
さらに、いくつかの回路がその場で選択的に調整できる
としても、チップ全体の性能を向上させるために、すべ
ての回路は最も遅い回路に合わせて設定される。
性能を発揮できる個々の回路を備えていたとしても、そ
の性能はその最も遅い回路によって制限されてしまう。
さらに、いくつかの回路がその場で選択的に調整できる
としても、チップ全体の性能を向上させるために、すべ
ての回路は最も遅い回路に合わせて設定される。
【０００６】したがって、個々の回路を最適性能が得ら
れるように調整することのできる集積回路チップが必要
とされている。
れるように調整することのできる集積回路チップが必要
とされている。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
一目的は、集積回路チップの性能を改善することであ
る。
一目的は、集積回路チップの性能を改善することであ
る。
【０００８】本発明の他の目的は、ＤＲＡＭの性能と歩
留まりを改善することである。
留まりを改善することである。
【０００９】
【課題を解決するための手段】本発明は、組込み自己テ
ストでＩＣの最適な電気的性能が決定される集積回路
（ＩＣ）チップである。対応する最適性能の設定が、チ
ップ上の不揮発性記憶装置、例えばＮＶＲＡＭに記憶さ
れる。チップのパワーアップごとに、チップをその最高
性能が得られるように設定する最適性能の設定が取り出
され、チップ制御に供給される。
ストでＩＣの最適な電気的性能が決定される集積回路
（ＩＣ）チップである。対応する最適性能の設定が、チ
ップ上の不揮発性記憶装置、例えばＮＶＲＡＭに記憶さ
れる。チップのパワーアップごとに、チップをその最高
性能が得られるように設定する最適性能の設定が取り出
され、チップ制御に供給される。
【００１０】
【発明の実施の形態】米国特許出願第０８／８８７３７
２号と米国特許出願第０８／８８７４６２号は共に、自
己プログラム式組込み自己テスト（ＳＰＢＩＳＴ）を含
むダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を開示している。米国特許第５７６４６５５号（米
国特許出願第０８／８８７３７４号）は、自己テスト・
データと結果を記憶するための不揮発性ランダム・アク
セス・メモリ（ＮＶＲＡＭ）を含むＳＰＢＩＳＴを備え
るＤＲＡＭを含む集積回路チップを開示している。
２号と米国特許出願第０８／８８７４６２号は共に、自
己プログラム式組込み自己テスト（ＳＰＢＩＳＴ）を含
むダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を開示している。米国特許第５７６４６５５号（米
国特許出願第０８／８８７３７４号）は、自己テスト・
データと結果を記憶するための不揮発性ランダム・アク
セス・メモリ（ＮＶＲＡＭ）を含むＳＰＢＩＳＴを備え
るＤＲＡＭを含む集積回路チップを開示している。
【００１１】集積回路（ＩＣ）チップの好ましい実施形
態では、自己テストに含まれる１つのテストでＩＣの最
適な電気的性能を見つける。対応する最適性能の設定が
ＮＶＲＡＭ内に記憶され、チップのパワーアップごとに
それが取り出され、チップ制御に提供されて、チップが
その最高性能に設定される。
態では、自己テストに含まれる１つのテストでＩＣの最
適な電気的性能を見つける。対応する最適性能の設定が
ＮＶＲＡＭ内に記憶され、チップのパワーアップごとに
それが取り出され、チップ制御に提供されて、チップが
その最高性能に設定される。
【００１２】したがって、図１は、本発明による好まし
い実施形態のチップ１００を示す。これは、ランダム・
アクセス・メモリ（ＲＡＭ）コア１０２、ＲＡＭ１０２
をテストするためのＢＩＳＴ論理１０４、テスト結果を
記憶するためのＮＶＲＡＭ１０６、及びＲＡＭ１０２動
作を選択的に制御するための制御論理１０８を備える。
好ましい実施形態では、チップはＲＡＭコア１０２、論
理を含むが、マイクロプロセッサ、または他の任意のタ
イプの電子システムをその代わりに使用することもでき
る。ＲＡＭ１０２はＤＲＡＭであることが好ましく、Ｂ
ＩＳＴ論理１０４はＳＰＢＩＳＴであることが好まし
い。
い実施形態のチップ１００を示す。これは、ランダム・
アクセス・メモリ（ＲＡＭ）コア１０２、ＲＡＭ１０２
をテストするためのＢＩＳＴ論理１０４、テスト結果を
記憶するためのＮＶＲＡＭ１０６、及びＲＡＭ１０２動
作を選択的に制御するための制御論理１０８を備える。
好ましい実施形態では、チップはＲＡＭコア１０２、論
理を含むが、マイクロプロセッサ、または他の任意のタ
イプの電子システムをその代わりに使用することもでき
る。ＲＡＭ１０２はＤＲＡＭであることが好ましく、Ｂ
ＩＳＴ論理１０４はＳＰＢＩＳＴであることが好まし
い。
【００１３】自己テストの際、ＳＰＢＩＳＴ論理１０４
によってＤＲＡＭコア１０２に条件が適用される。ＳＰ
ＢＩＳＴ論理１０４は、結果を受け取り、それにより、
ＳＰＢＩＳＴ論理１０４は制御信号１１０をコントロー
ル・論理１０８に渡して制御パラメータを修正すること
ができる。修正可能なこのような制御パラメータの例を
３つ挙げると、内部電圧１０８Ａ、内部タイミング１０
８Ｂ、冗長構成１０８Ｃである。
によってＤＲＡＭコア１０２に条件が適用される。ＳＰ
ＢＩＳＴ論理１０４は、結果を受け取り、それにより、
ＳＰＢＩＳＴ論理１０４は制御信号１１０をコントロー
ル・論理１０８に渡して制御パラメータを修正すること
ができる。修正可能なこのような制御パラメータの例を
３つ挙げると、内部電圧１０８Ａ、内部タイミング１０
８Ｂ、冗長構成１０８Ｃである。
【００１４】したがって、例えば、名目ＤＲＡＭセンス
増幅器（ＳＡ）タイミングでＳＰＢＩＳＴ論理１０４に
よって行われた名目テストで、予想された結果から得ら
れるかもしれない。ＳＰＢＩＳＴ論理１０４は制御信号
１１０を増分し、したがって内部タイミング制御は、Ｓ
Ａタイミングを短縮して、より速いアクセス・タイムを
可能にする。同じテストがＳＰＢＩＳＴ論理１０４によ
ってより速いＳＡタイミングで繰り返され、テストの結
果、予想された結果が得られるたびに、ＳＰＢＩＳＴ論
理１０４は、制御信号１１０を増分することになる。こ
のテストは、テストが失敗してＳＡタイミングの限界を
超えたことを示すまで繰り返され、テストに合格した最
後の制御信号１１０の値、すなわちそのチップの最適化
された値がＮＶＲＡＭ１０６に記憶される。
増幅器（ＳＡ）タイミングでＳＰＢＩＳＴ論理１０４に
よって行われた名目テストで、予想された結果から得ら
れるかもしれない。ＳＰＢＩＳＴ論理１０４は制御信号
１１０を増分し、したがって内部タイミング制御は、Ｓ
Ａタイミングを短縮して、より速いアクセス・タイムを
可能にする。同じテストがＳＰＢＩＳＴ論理１０４によ
ってより速いＳＡタイミングで繰り返され、テストの結
果、予想された結果が得られるたびに、ＳＰＢＩＳＴ論
理１０４は、制御信号１１０を増分することになる。こ
のテストは、テストが失敗してＳＡタイミングの限界を
超えたことを示すまで繰り返され、テストに合格した最
後の制御信号１１０の値、すなわちそのチップの最適化
された値がＮＶＲＡＭ１０６に記憶される。
【００１５】最適化された値を記憶するのと共に、最適
化された値を記録したときのテスト状態もＮＶＲＡＭ１
０６に記憶することが好ましい。すなわち、例えば、テ
ストされたＤＲＡＭチップが１５ｎｓの名目サイクル時
間を有するが、テストの後、最適化されたＤＲＡＭチッ
プは１４ｎｓのサイクル時間を有する場合、その１４ｎ
ｓのサイクル時間もＮＶＲＡＭ１０６に記憶される。こ
の結果をＮＶＲＡＭ１０６から取り出して、サイクル時
間を決定するための再テストの必要をなくすことができ
る。
化された値を記録したときのテスト状態もＮＶＲＡＭ１
０６に記憶することが好ましい。すなわち、例えば、テ
ストされたＤＲＡＭチップが１５ｎｓの名目サイクル時
間を有するが、テストの後、最適化されたＤＲＡＭチッ
プは１４ｎｓのサイクル時間を有する場合、その１４ｎ
ｓのサイクル時間もＮＶＲＡＭ１０６に記憶される。こ
の結果をＮＶＲＡＭ１０６から取り出して、サイクル時
間を決定するための再テストの必要をなくすことができ
る。
【００１６】例えば、最小ＳＡタイミング値を決定し、
ＮＶＲＡＭ１０６に記憶した後、チップのパワーアップ
ごとに、ＮＶＲＡＭ１０６がそれぞれの制御回路に制御
信号１１０'を供給するように制御スイッチ１１２を設
定する。したがって、制御信号は、好ましい実施形態の
チップ１００の最適性能設定に調製される。
ＮＶＲＡＭ１０６に記憶した後、チップのパワーアップ
ごとに、ＮＶＲＡＭ１０６がそれぞれの制御回路に制御
信号１１０'を供給するように制御スイッチ１１２を設
定する。したがって、制御信号は、好ましい実施形態の
チップ１００の最適性能設定に調製される。
【００１７】図２に、典型的なＤＲＡＭセンス増幅器と
ＳＡタイミング遅延回路を示す。ワード線（ＷＬ）信号
が、ワード線１２０と遅延回路１２２に供給される。遅
延回路１２２は、基準電圧（Ｖref）を与えられる。こ
れは、制御論理１０８によって制御されるが、従来のＤ
ＲＡＭ技術では固定されている。遅延回路１２２を通過
するときの伝播遅延は、Ｖrefの電圧レベルに依存す
る。遅延回路１２２の出力は、インバータ１２４によっ
て反転され、センス増幅器１２６にＳＥＴ信号が供給さ
れる。したがって、ＳＥＴ信号はＷＬ信号の遅延された
派生物である。
ＳＡタイミング遅延回路を示す。ワード線（ＷＬ）信号
が、ワード線１２０と遅延回路１２２に供給される。遅
延回路１２２は、基準電圧（Ｖref）を与えられる。こ
れは、制御論理１０８によって制御されるが、従来のＤ
ＲＡＭ技術では固定されている。遅延回路１２２を通過
するときの伝播遅延は、Ｖrefの電圧レベルに依存す
る。遅延回路１２２の出力は、インバータ１２４によっ
て反転され、センス増幅器１２６にＳＥＴ信号が供給さ
れる。したがって、ＳＥＴ信号はＷＬ信号の遅延された
派生物である。
【００１８】従来の設計では、Ｖrefが固定されていた
ため、遅延回路１２２を通過するときの遅延は、ビット
線対（ＢＬとＢＬバー）がセンス増幅器設定以前に良好
であることを保証するように選択されていた、すなわ
ち、最悪ケースに対して設定されていた。このような従
来の設計では、受け入れ可能な最小遅延が個々のチップ
ごとに決定されないので、Ｖrefを固定することが必要
であった。したがって、偽データを検知するのを避ける
ためセル内に蓄えられた電荷が供給し、ビット線対（Ｂ
ＬとＢＬバー）上で安定化するのに充分な時間を保証す
るために、最悪ケースの最小遅延（すなわちＶref）が
選択された。なお、数式１をＢＬバーで表し、他も同様
とする。
ため、遅延回路１２２を通過するときの遅延は、ビット
線対（ＢＬとＢＬバー）がセンス増幅器設定以前に良好
であることを保証するように選択されていた、すなわ
ち、最悪ケースに対して設定されていた。このような従
来の設計では、受け入れ可能な最小遅延が個々のチップ
ごとに決定されないので、Ｖrefを固定することが必要
であった。したがって、偽データを検知するのを避ける
ためセル内に蓄えられた電荷が供給し、ビット線対（Ｂ
ＬとＢＬバー）上で安定化するのに充分な時間を保証す
るために、最悪ケースの最小遅延（すなわちＶref）が
選択された。なお、数式１をＢＬバーで表し、他も同様
とする。
【数１】
【００１９】図３に、本発明による好ましい実施形態の
ＤＲＡＭチップにおける調節可能なＶrefをＳＡ遅延回
路１２２に供給する例を示す。この好ましい実施形態の
例では、Ｖrefは、制御信号１３０によってデジタルで
発生される可変信号であり、ＳＰＢＩＳＴ論理１０４か
ら１１０として、あるいはＮＶＲＡＭ１０６から１１
０'としてマルチプレクサ（ＭＵＸ）１３２を通過す
る。ＭＵＸ１３２は、スイッチ１１２の機能をもたら
す。
ＤＲＡＭチップにおける調節可能なＶrefをＳＡ遅延回
路１２２に供給する例を示す。この好ましい実施形態の
例では、Ｖrefは、制御信号１３０によってデジタルで
発生される可変信号であり、ＳＰＢＩＳＴ論理１０４か
ら１１０として、あるいはＮＶＲＡＭ１０６から１１
０'としてマルチプレクサ（ＭＵＸ）１３２を通過す
る。ＭＵＸ１３２は、スイッチ１１２の機能をもたら
す。
【００２０】この例では、Ｖrefは、電源レイル１３６
から抵抗素子１３４を通過し、その値は、デジタル制御
信号１３０によってオンまたはオフにされるトランジス
タ１３８、１４０、１４２または１４４の数に依存す
る。ＳＰＢＩＳＴ論理１０４は、ＳＥＴ遅延回路１２２
に供給された遅延基準レベルを増分して、Ｖrefを調節
する。Ｖrefのレベルは、センス増幅器１２６への設定
信号の遅延長さを設定するが、それぞれ制御信号１３０
をデジタルで増分または減分することによって、減少ま
たは増加される。自己テスト中、最適のＶref設定が見
つけられ、その設定（１１０における）が、好ましくは
この最適のＶref設定時のチップ動作パラメータと一緒
にＮＶＲＡＭ１０６に記憶される。
から抵抗素子１３４を通過し、その値は、デジタル制御
信号１３０によってオンまたはオフにされるトランジス
タ１３８、１４０、１４２または１４４の数に依存す
る。ＳＰＢＩＳＴ論理１０４は、ＳＥＴ遅延回路１２２
に供給された遅延基準レベルを増分して、Ｖrefを調節
する。Ｖrefのレベルは、センス増幅器１２６への設定
信号の遅延長さを設定するが、それぞれ制御信号１３０
をデジタルで増分または減分することによって、減少ま
たは増加される。自己テスト中、最適のＶref設定が見
つけられ、その設定（１１０における）が、好ましくは
この最適のＶref設定時のチップ動作パラメータと一緒
にＮＶＲＡＭ１０６に記憶される。
【００２１】後続のパワーアップ時に、ＭＵＸ１３２
は、ＮＶＲＡＭ１０６に記憶された設定を選択し、チッ
プをその最適性能の設定に置く。ＮＶＲＡＭ１０６に記
憶された最適性能の設定は、チップ１００が自己テスト
・モードに再度入るまでは変化しない。
は、ＮＶＲＡＭ１０６に記憶された設定を選択し、チッ
プをその最適性能の設定に置く。ＮＶＲＡＭ１０６に記
憶された最適性能の設定は、チップ１００が自己テスト
・モードに再度入るまでは変化しない。
【００２２】好ましい実施形態の集積回路（ＩＣ）チッ
プに対して行われる自己テストは、それぞれ特定のパラ
メータ設定に対するＩＣの最適の電気的性能を見つけ
る、複数のパラメータ・テストを含むことが企図されて
いる。その場合、対応する最適性能の設定を、各パラメ
ータごとにＮＶＲＡＭ１０６に記憶することができ、チ
ップのパワーアップごとに、記憶された最適性能の設定
が取り出され、チップ制御１０８に供給されて、チップ
１００をその最適性能に設定する。
プに対して行われる自己テストは、それぞれ特定のパラ
メータ設定に対するＩＣの最適の電気的性能を見つけ
る、複数のパラメータ・テストを含むことが企図されて
いる。その場合、対応する最適性能の設定を、各パラメ
ータごとにＮＶＲＡＭ１０６に記憶することができ、チ
ップのパワーアップごとに、記憶された最適性能の設定
が取り出され、チップ制御１０８に供給されて、チップ
１００をその最適性能に設定する。
【００２３】したがって、例えば、性能と電力消散を動
的にトレード・オフするために、制御回路１０８ブロッ
クを有することができる。この例では、好ましい実施形
態のチップへの電源電圧が増大するので、性能を補償
し、電力を性能に対して最適化するために、デジタルに
制御される電圧レギュレータ、または電圧ポンプ電源回
路あるいはその両方を組み込むことになる。電力消散も
性能も共にチップに関する重要な問題なので、ＳＰＢＩ
ＳＴ論理１０４を使用して、回路速度と電流消散を検知
することによって最適の内部電圧を見つけることができ
る。許容できる電流を決定した後、電圧を、より高速の
チップ１００に合わせ設定することができる。
的にトレード・オフするために、制御回路１０８ブロッ
クを有することができる。この例では、好ましい実施形
態のチップへの電源電圧が増大するので、性能を補償
し、電力を性能に対して最適化するために、デジタルに
制御される電圧レギュレータ、または電圧ポンプ電源回
路あるいはその両方を組み込むことになる。電力消散も
性能も共にチップに関する重要な問題なので、ＳＰＢＩ
ＳＴ論理１０４を使用して、回路速度と電流消散を検知
することによって最適の内部電圧を見つけることができ
る。許容できる電流を決定した後、電圧を、より高速の
チップ１００に合わせ設定することができる。
【００２４】好ましい実施形態が利点を提供するもう一
つの例は、冗長構成におけるものである。従来の冗長構
成は、不良なセル位置を置き換えるのに使用されてき
た。しかしその代わりに、通常不良として取り扱われ
る、弱いもしくは遅いセルを識別し、不良セルと交換す
ることができる。
つの例は、冗長構成におけるものである。従来の冗長構
成は、不良なセル位置を置き換えるのに使用されてき
た。しかしその代わりに、通常不良として取り扱われ
る、弱いもしくは遅いセルを識別し、不良セルと交換す
ることができる。
【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２６】（１）回路コアと、テスト状態で前記回路
コアをテスト及び制御するために接続された自己プログ
ラマブル組込み自己テスト（ＳＰＢＩＳＴ）論理と、前
記テスト状態で前記ＳＰＢＩＳＴ論理に応答して前記回
路コアに制御パラメータを提供する制御論理と、前記テ
スト状態で前記ＳＰＢＩＳＴ論理から制御情報を受け取
り、正常パワーアップ時に、前記制御情報を前記制御論
理に供給する不揮発性記憶装置とを備える集積回路チッ
プ。 （２）さらに、前記テスト状態に応答して前記制御論理
を前記ＳＰＢＩＳＴ論理または前記不揮発性記憶装置
（ＮＶＲＡＭ）に選択的に結合する手段を有する、上記
（１）に記載の集積回路チップ。 （３）前記制御論理が、前記制御情報に応答して前記回
路コアの内部電圧レベルを設定する、上記（２）に記載
の集積回路チップ。 （４）前記制御論理が、前記制御情報に応答して前記回
路コアの内部タイミングを設定する、上記（２）に記載
の集積回路チップ。 （５）前記回路コアがメモリ・アレイである、上記
（２）に記載の集積回路チップ。 （６）前記メモリ・アレイがダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）アレイである、上記
（５）に記載の集積回路チップ。 （７）前記制御論理が、前記制御情報に応答して前記Ｄ
ＲＡＭコアの冗長構成を選択する、上記（６）に記載の
集積回路チップ。 （８）前記ＳＰＢＩＳＴ論理が、前記回路コアを最適性
能かどうかテストする、上記（１）に記載の集積回路チ
ップ。 （９）ＤＲＡＭコアと、テスト状態で前記ＤＲＡＭコア
をテスト及び制御するために接続された自己プログラマ
ブル組込み自己テスト（ＳＰＢＩＳＴ）論理と、前記テ
スト状態で前記ＳＰＢＩＳＴ論理に応答して前記ＤＲＡ
Ｍコアに制御パラメータを提供する制御論理と、前記テ
スト状態で前記ＳＰＢＩＳＴ論理から制御情報を受け取
り、正常パワーアップ時に、前記制御情報を前記制御論
理に供給する不揮発性記憶装置とを備えるダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）。 （１０）さらに、前記テスト状態に応答して前記制御論
理を前記ＳＰＢＩＳＴ論理または前記不揮発性記憶装置
（ＮＶＲＡＭ）に選択的に結合する手段を有する、上記
（９）に記載のＤＲＡＭ。 （１１）前記制御論理が、前記制御情報に応答して前記
ＤＲＡＭコアの内部電圧レベルを設定する、上記（１
０）に記載のＤＲＡＭ。 （１２）前記制御論理が、前記制御情報に応答して前記
ＤＲＡＭコアの内部タイミングを設定する、上記（１
０）に記載のＤＲＡＭ。 （１３）前記制御論理が、前記制御情報に応答して前記
ＤＲＡＭコアの冗長構成を選択する、上記（１０）に記
載のＤＲＡＭ。 （１４）前記ＳＰＢＩＳＴ論理が、前記回路コアを最適
性能かどうかテストする、上記（１０）に記載の集積回
路チップ。 （１５）パワーオン状態で不揮発性記憶装置から制御情
報を取り出すステップと、前記取り出された制御情報に
応答して制御パラメータを回路コアに印加するステップ
と、前記回路コアの動作中、前記制御パラメータを保持
するステップとを含む、集積回路チップを操作する方
法。 （１６）前記回路コアをテストして、最適動作条件を決
定するステップと、前記制御情報を前記不揮発性記憶装
置に記憶するステップとをさらに含む、上記（１５）に
記載の方法。 （１７）前記回路コアがダイナミック・ランダム・アク
セス・メモリ・コアであり、前記制御パラメータがセン
ス増幅器のタイミングを設定する、上記（１６）に記載
の方法。 （１８）前記テストするステップが組込み自己テストで
ある、上記（１７）に記載の方法。 （１９）前記最適動作条件が最適性能である、上記（１
６）に記載の方法。 （２０）回路コアと、テスト状態で前記回路コアをテス
ト及び制御するために接続された組込み自己テスト（Ｂ
ＩＳＴ）論理と、前記テスト状態で前記ＢＩＳＴ論理に
応答して前記回路コアに制御パラメータを提供する制御
論理と、前記テスト状態で前記ＢＩＳＴ論理から制御情
報を受け取り、正常パワーアップ時、前記制御情報を前
記制御論理に供給する不揮発性記憶装置とを備える集積
回路チップ。
コアをテスト及び制御するために接続された自己プログ
ラマブル組込み自己テスト（ＳＰＢＩＳＴ）論理と、前
記テスト状態で前記ＳＰＢＩＳＴ論理に応答して前記回
路コアに制御パラメータを提供する制御論理と、前記テ
スト状態で前記ＳＰＢＩＳＴ論理から制御情報を受け取
り、正常パワーアップ時に、前記制御情報を前記制御論
理に供給する不揮発性記憶装置とを備える集積回路チッ
プ。 （２）さらに、前記テスト状態に応答して前記制御論理
を前記ＳＰＢＩＳＴ論理または前記不揮発性記憶装置
（ＮＶＲＡＭ）に選択的に結合する手段を有する、上記
（１）に記載の集積回路チップ。 （３）前記制御論理が、前記制御情報に応答して前記回
路コアの内部電圧レベルを設定する、上記（２）に記載
の集積回路チップ。 （４）前記制御論理が、前記制御情報に応答して前記回
路コアの内部タイミングを設定する、上記（２）に記載
の集積回路チップ。 （５）前記回路コアがメモリ・アレイである、上記
（２）に記載の集積回路チップ。 （６）前記メモリ・アレイがダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）アレイである、上記
（５）に記載の集積回路チップ。 （７）前記制御論理が、前記制御情報に応答して前記Ｄ
ＲＡＭコアの冗長構成を選択する、上記（６）に記載の
集積回路チップ。 （８）前記ＳＰＢＩＳＴ論理が、前記回路コアを最適性
能かどうかテストする、上記（１）に記載の集積回路チ
ップ。 （９）ＤＲＡＭコアと、テスト状態で前記ＤＲＡＭコア
をテスト及び制御するために接続された自己プログラマ
ブル組込み自己テスト（ＳＰＢＩＳＴ）論理と、前記テ
スト状態で前記ＳＰＢＩＳＴ論理に応答して前記ＤＲＡ
Ｍコアに制御パラメータを提供する制御論理と、前記テ
スト状態で前記ＳＰＢＩＳＴ論理から制御情報を受け取
り、正常パワーアップ時に、前記制御情報を前記制御論
理に供給する不揮発性記憶装置とを備えるダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）。 （１０）さらに、前記テスト状態に応答して前記制御論
理を前記ＳＰＢＩＳＴ論理または前記不揮発性記憶装置
（ＮＶＲＡＭ）に選択的に結合する手段を有する、上記
（９）に記載のＤＲＡＭ。 （１１）前記制御論理が、前記制御情報に応答して前記
ＤＲＡＭコアの内部電圧レベルを設定する、上記（１
０）に記載のＤＲＡＭ。 （１２）前記制御論理が、前記制御情報に応答して前記
ＤＲＡＭコアの内部タイミングを設定する、上記（１
０）に記載のＤＲＡＭ。 （１３）前記制御論理が、前記制御情報に応答して前記
ＤＲＡＭコアの冗長構成を選択する、上記（１０）に記
載のＤＲＡＭ。 （１４）前記ＳＰＢＩＳＴ論理が、前記回路コアを最適
性能かどうかテストする、上記（１０）に記載の集積回
路チップ。 （１５）パワーオン状態で不揮発性記憶装置から制御情
報を取り出すステップと、前記取り出された制御情報に
応答して制御パラメータを回路コアに印加するステップ
と、前記回路コアの動作中、前記制御パラメータを保持
するステップとを含む、集積回路チップを操作する方
法。 （１６）前記回路コアをテストして、最適動作条件を決
定するステップと、前記制御情報を前記不揮発性記憶装
置に記憶するステップとをさらに含む、上記（１５）に
記載の方法。 （１７）前記回路コアがダイナミック・ランダム・アク
セス・メモリ・コアであり、前記制御パラメータがセン
ス増幅器のタイミングを設定する、上記（１６）に記載
の方法。 （１８）前記テストするステップが組込み自己テストで
ある、上記（１７）に記載の方法。 （１９）前記最適動作条件が最適性能である、上記（１
６）に記載の方法。 （２０）回路コアと、テスト状態で前記回路コアをテス
ト及び制御するために接続された組込み自己テスト（Ｂ
ＩＳＴ）論理と、前記テスト状態で前記ＢＩＳＴ論理に
応答して前記回路コアに制御パラメータを提供する制御
論理と、前記テスト状態で前記ＢＩＳＴ論理から制御情
報を受け取り、正常パワーアップ時、前記制御情報を前
記制御論理に供給する不揮発性記憶装置とを備える集積
回路チップ。
【図１】本発明による好ましい実施形態のチップ１００
を示す図である。
を示す図である。
【図２】典型的なＤＲＡＭセンス増幅器とＳＡタイミン
グ遅延回路を示す図である。
グ遅延回路を示す図である。
【図３】本発明による好ましい実施形態のチップにおけ
るＳＡタイミング遅延回路の一例を示す図である。
るＳＡタイミング遅延回路の一例を示す図である。
１００ 集積回路チップ １０２ ランダム・アクセス・メモリ（ＲＡＭ）コア １０４ ＢＩＳＴ論理（ＳＰＢＩＳＴ論理） １０６ ＮＶＲＡＭ １０８ 制御論理 １０８Ａ 内部電圧 １０８Ｂ 内部タイミング １０８Ｃ 冗長構成 １１０ 制御信号 １１２ 制御スイッチ １２０ ワード線 １２２ 遅延回路 １２４ インバータ １２６ センス増幅器（ＳＡ） １３０ 制御信号 １３２ ＭＵＸ １３４ 抵抗素子 １３６ 電源レイル １３８ トランジスタ １４０ トランジスタ １４２ トランジスタ １４４ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ａ (72)発明者 キリハタ・トシアキ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー ミスティー・リッジ・サー クル 10 (72)発明者 クリストファー・ダグラス・ウェイト アメリカ合衆国12508 ニューヨーク州ビ ーコン チャーチル・ストリート 17
Claims (20)
- 【請求項１】回路コアと、 テスト状態で前記回路コアをテスト及び制御するために
接続された自己プログラマブル組込み自己テスト（ＳＰ
ＢＩＳＴ）論理と、 前記テスト状態で前記ＳＰＢＩＳＴ論理に応答して前記
回路コアに制御パラメータを提供する制御論理と、 前記テスト状態で前記ＳＰＢＩＳＴ論理から制御情報を
受け取り、正常パワーアップ時に、前記制御情報を前記
制御論理に供給する不揮発性記憶装置とを備える集積回
路チップ。 - 【請求項２】さらに、前記テスト状態に応答して前記制
御論理を前記ＳＰＢＩＳＴ論理または前記不揮発性記憶
装置（ＮＶＲＡＭ）に選択的に結合する手段を有する、
請求項１に記載の集積回路チップ。 - 【請求項３】前記制御論理が、前記制御情報に応答して
前記回路コアの内部電圧レベルを設定する、請求項２に
記載の集積回路チップ。 - 【請求項４】前記制御論理が、前記制御情報に応答して
前記回路コアの内部タイミングを設定する、請求項２に
記載の集積回路チップ。 - 【請求項５】前記回路コアがメモリ・アレイである、請
求項２に記載の集積回路チップ。 - 【請求項６】前記メモリ・アレイがダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）アレイである、請
求項５に記載の集積回路チップ。 - 【請求項７】前記制御論理が、前記制御情報に応答して
前記ＤＲＡＭコアの冗長構成を選択する、請求項６に記
載の集積回路チップ。 - 【請求項８】前記ＳＰＢＩＳＴ論理が、前記回路コアを
最適性能かどうかテストする、請求項１に記載の集積回
路チップ。 - 【請求項９】ＤＲＡＭコアと、 テスト状態で前記ＤＲＡＭコアをテスト及び制御するた
めに接続された自己プログラマブル組込み自己テスト
（ＳＰＢＩＳＴ）論理と、 前記テスト状態で前記ＳＰＢＩＳＴ論理に応答して前記
ＤＲＡＭコアに制御パラメータを提供する制御論理と、 前記テスト状態で前記ＳＰＢＩＳＴ論理から制御情報を
受け取り、正常パワーアップ時に、前記制御情報を前記
制御論理に供給する不揮発性記憶装置とを備えるダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）。 - 【請求項１０】さらに、前記テスト状態に応答して前記
制御論理を前記ＳＰＢＩＳＴ論理または前記不揮発性記
憶装置（ＮＶＲＡＭ）に選択的に結合する手段を有す
る、請求項９に記載のＤＲＡＭ。 - 【請求項１１】前記制御論理が、前記制御情報に応答し
て前記ＤＲＡＭコアの内部電圧レベルを設定する、請求
項１０に記載のＤＲＡＭ。 - 【請求項１２】前記制御論理が、前記制御情報に応答し
て前記ＤＲＡＭコアの内部タイミングを設定する、請求
項１０に記載のＤＲＡＭ。 - 【請求項１３】前記制御論理が、前記制御情報に応答し
て前記ＤＲＡＭコアの冗長構成を選択する、請求項１０
に記載のＤＲＡＭ。 - 【請求項１４】前記ＳＰＢＩＳＴ論理が、前記回路コア
を最適性能かどうかテストする、請求項１０に記載の集
積回路チップ。 - 【請求項１５】パワーオン状態で不揮発性記憶装置から
制御情報を取り出すステップと、 前記取り出された制御情報に応答して制御パラメータを
回路コアに印加するステップと、 前記回路コアの動作中、前記制御パラメータを保持する
ステップとを含む、集積回路チップを操作する方法。 - 【請求項１６】前記回路コアをテストして、最適動作条
件を決定するステップと、 前記制御情報を前記不揮発性記憶装置に記憶するステッ
プとをさらに含む、請求項１５に記載の方法。 - 【請求項１７】前記回路コアがダイナミック・ランダム
・アクセス・メモリ・コアであり、前記制御パラメータ
がセンス増幅器のタイミングを設定する、請求項１６に
記載の方法。 - 【請求項１８】前記テストするステップが組込み自己テ
ストである、請求項１７に記載の方法。 - 【請求項１９】前記最適動作条件が最適性能である、請
求項１６に記載の方法。 - 【請求項２０】回路コアと、 テスト状態で前記回路コアをテスト及び制御するために
接続された組込み自己テスト（ＢＩＳＴ）論理と、 前記テスト状態で前記ＢＩＳＴ論理に応答して前記回路
コアに制御パラメータを提供する制御論理と、 前記テスト状態で前記ＢＩＳＴ論理から制御情報を受け
取り、正常パワーアップ時、前記制御情報を前記制御論
理に供給する不揮発性記憶装置とを備える集積回路チッ
プ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/109,145 US6185712B1 (en) | 1998-07-02 | 1998-07-02 | Chip performance optimization with self programmed built in self test |
| US09/109145 | 1998-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036200A true JP2000036200A (ja) | 2000-02-02 |
Family
ID=22326039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11151471A Pending JP2000036200A (ja) | 1998-07-02 | 1999-05-31 | 集積回路チップ及びその操作方法並びにｄｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6185712B1 (ja) |
| JP (1) | JP2000036200A (ja) |
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| CN109448776A (zh) * | 2018-09-13 | 2019-03-08 | 深圳市卓精微智能机器人设备有限公司 | 一种nand flash类芯片测试系统 |
| CN109490747A (zh) * | 2018-09-13 | 2019-03-19 | 深圳市卓精微智能机器人设备有限公司 | 一种led闪灯类芯片测试系统 |
| CN109490749A (zh) * | 2018-09-13 | 2019-03-19 | 深圳市卓精微智能机器人设备有限公司 | 一种eMMC FLASH类芯片测试系统 |
| CN109541430A (zh) * | 2018-09-13 | 2019-03-29 | 深圳市卓精微智能机器人设备有限公司 | 一种nor flash类芯片测试系统 |
| CN109557447A (zh) * | 2018-09-13 | 2019-04-02 | 深圳市卓精微智能机器人设备有限公司 | 一种电源管理类ic测试系统 |
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