JP2008108326A - 記憶装置およびその自己テスト方法 - Google Patents

Abstract

【課題】テスト工程の変更があった場合でも、回路修正を防止でき、製造コストを低減できる記憶装置およびその自己テスト方法を提供する。
【解決手段】記憶装置は、工程項目およびパラメータ開始アドレスＰＡと、アドレスが前記パラメータ開始アドレスに対応し前記工程項目を規定するパラメータとを格納する不揮発性メモリ１１と、前記パラメータに規定され前記工程項目に従ったテスト工程を前記不揮発性メモリに行うように構成された制御回路１２とを同一チップ内に具備する。
【選択図】 図１

Description

この発明は、記憶装置およびその自己テスト方法に関し、例えば、ＮＯＲ型フラッシュメモリ等に適用されるものである。

従来より、例えば、ＮＯＲ型フラッシュメモリを搭載したメモリチップ等の記憶装置においては、上記フラッシュメモリが正常に機能できるか否かの選別テストを行う必要がある。しかし、この選別テストは１メモリチップ（１chip）に対して非常に長時間を必要とするため、テストコストが増大する。そこで、選別テストをメモリチップ自身の組み込まれたテスト回路にて行うＢＩＳＴ（Built In Self-Test）テスト（自己テスト）が行われている。

このＢＩＳＴテストは、大量のメモリチップをテストできるが、メモリチップとテスタとがコンタクトできるテストピン（pin）数が非常に少ない。そのため、１つのメモリチップに対して大量の情報をシリアル入力するテストには不向きである。

ここで、ＮＯＲ型フラッシュメモリ等の不揮発メモリの選別テストでは、書き込み特性異常、消去特性異常、リテンション（電荷保持）不良、エンデュランス（繰り返し書き換え）不良、ディスターブ不良、製造プロセス不良といった多くの故障モードを選別するために、多くのテスト工程を実施する必要がある。そのため、テスト工程毎に、カットポイント、書き込み、消去等を実行するためのパラメータが多く存在し、これらは歩留まり向上のためには幾度も変更を伴う。

しかし、テスト工程の内容の変更、追加、および順序の変更等が発生すると、この変更に対してテスト回路を含む種々の回路の再設計が必要となる。そのため、テスト工程の変更ごとに回路修正が発生し、製造コストが増大する。

上記のように、従来の記憶装置は、テスト工程の変更ごとに回路修正が発生し、製造コストが増大する、という問題があった。

尚、この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。この特許文献１には、半導体装置が正常に動作可能であるかをそれの動作パラメータに依存させて効率よく評価する評価方法および評価装置が記載されている。
特開２０００−３２１３３２号公報 明細書

この発明は、テスト工程の変更があった場合でも、回路修正を防止でき、製造コストを低減できる記憶装置およびその自己テスト方法を提供する。

この発明の一態様によれば、工程項目およびパラメータ開始アドレスと、アドレスが前記パラメータ開始アドレスに対応し前記工程項目を規定するパラメータとを格納する不揮発性メモリと、前記パラメータに規定された前記工程項目によるテスト工程を前記不揮発性メモリに行うように構成された制御回路とを同一チップ内に具備する記憶装置を提供できる。

この発明の一態様によれば、工程項目およびパラメータ開始アドレスと、前記パラメータ開始アドレスに対応したパラメータとを格納する不揮発性メモリと、制御回路とを同一チップ内に備えた記憶装置であって、前記制御回路は、前記パラメータに規定され前記工程項目に従ったテスト工程を前記不揮発性メモリに行う記憶装置の自己テスト方法を提供できる。

この発明によれば、テスト工程の変更があった場合でも、回路修正を防止でき、製造コストを低減できる記憶装置およびその自己テスト方法が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[一実施形態（ＮＯＲ型フラッシュメモリを搭載した記憶装置の一例）]
まず、図１乃至図４を用いて、この発明の一実施形態に係る記憶装置の構成例を説明する。本例では、ＮＯＲ型フラッシュメモリを搭載した記憶装置を一例に挙げて説明する。図１は、本例に係る記憶装置を示すブロック図である。

＜１．構成例＞
１−１．記憶装置の構成例
まず、本例に係る記憶装置の構成例について説明する。図示するように、本例に係る記憶装置１０は、ＮＯＲ型フラッシュメモリ（不揮発性メモリ）１１、制御回路１２、入力バッファ２１、メモリ２２、２４、３１、センスアンプ２３、入出力バッファ２５、ＢＩＳＴインターフェイス２６、コマンド解析回路２７、電源回路２８、フューズＲＯＭ３０、オシレータ３３、エラー用タイマ３４を同一チップ内に備えている。

図２に示すように、ＮＯＲ型フラッシュメモリ１１は、レジスタＲｅｇ、メモリセルアレイ３２を備えている。メモリセルアレイ３２は、ワード線とビット線との交差位置にそれぞれがマトリクス状に配置された複数のメモリセルトランジスタ（図示せず）を有している。ＮＯＲ型フラッシュメモリでは、上記のように、書き込み用配線の交差位置にメモリセルトランジスタが設けられているため、ＮＡＮＤ型フラッシュメモリ等と異なり、ランダムアクセスをすることが可能である。メモリセルトランジスタのそれぞれは、半導体基板上に設けられた浮遊電極と、浮遊電極上に設けられた電極間絶縁膜と、電極間絶縁膜上に設けられた制御電極とを備えた積層構造である。

制御回路１２は、ＣＰＵ１５、命令メモリ１６、命令置き換え回路１７を備え、上記パラメータに規定され工程項目に従ったテスト工程を上記ＮＯＲ型フラッシュメモリ１１に行うように構成されたマイクロコンピュータ（micro computer）である。

ＣＰＵ１５は、この制御回路１２全体を制御するように構成されている。命令メモリ１６は、上記工程項目用の制御プログラムを格納している。

入力バッファ２１は、記憶装置１０外部からの入力データ、アドレス、コマンド等を一時的に保持するように構成されている。

メモリ２２、２４、３１は、それぞれレジスタを備え、アドレス、書き込みデータ、プロテクト（Protect）情報をそれぞれ格納している。プロテクト情報は、例えば、ＮＯＲ型フラッシュメモリ１１が書き換えできるか否かを決定する情報である。

センスアンプ２３は、レジスタを備え、レジスタを介して書き込み／読み出しデータを増幅し、バス１９に送信するように構成されている。

入出力バッファ２５は、記憶装置１０外部からの入出力データ、アドレス、コマンド等を一時的に保持するように構成されている。

ＢＩＳＴ（Built In Self-Test）インターフェイス２６は、シリアルレジスタを備え、ＢＩＳＴテスタより送信された後述するＢＩＳＴコマンド（テストコマンド）をコマンド解析回路２７に送信するように構成されている。

コマンド解析回路２７は、ＢＩＳＴインターフェイス２６より送信されたＢＩＳＴコマンドを解析し、制御回路１２に送信するように構成されている。

電源回路２８は、この記憶装置１０内のＮＯＲ型フラッシュメモリ１１等の回路を駆動するための所定の電源電圧を発生するように構成されている。

フューズＲＯＭ３０は、初期設定情報等の初期データを不揮発に格納するように構成されている。

オシレータ（ＯＳＣ：oscillator）３３は、所定の発振信号を発生するように構成されている。

エラー用タイマ３４は、所定のエラーが発生した際の動作中止用のタイマである。

１−２．ＮＯＲ型フラッシュメモリの構成例
次に、本例に係るＮＯＲ型フラッシュメモリ１１の構成例について、図２乃至図４を用いてより詳しく説明する。図３は工程セル領域のメモリマップ例、図４はパラメータセル領域のメモリマップ例を示す図である。

図２に示すように、ＮＯＲ型フラッシュメモリ１１は、レジスタＲｅｇ、メモリセルアレイ３２を備えている。

レジスタＲｅｇは、バス１９から入出力されるデータ、アドレス、コマンド等を一時的に保持するように構成されている。

メモリセルアレイ３２は、一般領域３５、およびＣＦＩ（Common Flash memory Interface）領域３６備え、メモリセルトランジスタ（図示せず）によりデータ等を不揮発に読み出し、書き込み、消去するように構成されている。

一般領域３５は、例えば、入力バッファ２１等から入力された音声データ等のユーザデータ等を格納する領域である。

ＣＦＩ領域３６は、一般領域３５よりも少なくとも読み出しが制限される管理領域であって、工程セル領域３８と、パラメータセル領域３９により構成されている。また、ＣＦＩ領域３６は、読み出し動作の他、一般領域３５よりも書き込み動作、消去動作等が制限される領域であっても良い。

工程セル領域３８は、工程項目およびパラメータ開始アドレスを格納している。この工程項目およびパラメータ開始アドレスは、後述するＢＩＳＴテストの際に使用され、パラメータ開始アドレスＰＡはＢＩＳＴインターフェイス２６を介して外部から取得するものである。この工程セル領域３８のメモリマップは、図３のように示される。

図示するように、工程動作番号格納アドレス（番地）ＴＡ１〜ＴＡ１２８に、それぞれ工程項目１〜１２８およびパラメータ開始アドレスＰＡ１〜ＰＡ１２８が格納されている。

例えば、本例の場合には、工程動作番号格納アドレスＴＡ１には、工程項目１およびパラメータ開始アドレスＰＡ１が格納され、工程項目１は書き込み動作である。同様に、例えば、工程動作番号格納アドレスＴＡ２に格納される工程項目２は消去動作であり、工程動作番号格納アドレスＴＡ３に格納される工程項目３は読み出し動作である。

パラメータセル領域３９は、後述するアドレスがパラメータ開始アドレスに対応し、上記各工程項目を規定する工程項目パラメータを格納している。この工程項目パラメータは、後述するＢＩＳＴテストの際に使用されるものである。このパラメータセル領域３９のメモリマップは、図４のように示される。

図示するように、パラメータ開始アドレスＰＡ１＋ｎ〜ＰＡ１２８＋ｎに、それぞれ工程項目１パラメータ１＋ｎ〜工程項目１２８パラメータ１２８＋ｎが格納されている（ｎ：自然数）。このように、一の工程項目に対して、複数のパラメータ開始アドレスＰＡ、およびパラメータ開始アドレスＰＡに対応した工程項目パラメータが規定されている。

例えば、本例の場合には、工程項目１（書き込み）に対して、パラメータ開始アドレスＰＡ１〜パラメータ開始アドレスＰＡ１＋ｎ、およびこのパラメータ開始アドレスＰＡ１〜ＰＡ１＋ｎのそれぞれに工程項目１パラメータ１〜工程項目１パラメータ１＋ｎが規定されている。例えば、工程項目１パラメータ１は書き込み動作の電圧値のパラメータであり、工程項目１パラメータ２は書き込み動作の印加時間のパラメータであり、…、工程項目１パラメータ１＋ｎは書き込み動作の印加回数のパラメータである。

そして、制御回路１２は、ＢＩＳＴテストの際に、これらのパラメータに規定され前記工程項目１〜工程項目１２８に従ったテスト工程を、ＮＯＲ型フラッシュメモリ１１の一般領域３５等に対して行う。例えば、開始アドレスＰＡ１のＢＩＳＴテストを行う場合には、制御回路１２は、一般領域３５等に対して、工程項目１（書き込み動作）のパラメータ１（電圧値）に従ったテスト工程（書き込み動作）を行うように、電源回路２８の電圧を制御する。

同様に、例えば、工程項目２（消去）に対して、パラメータ開始アドレスＰＡ２〜パラメータ開始アドレスＰＡ２＋ｎ、およびこのパラメータ開始アドレスＰＡ２〜パラメータ開始アドレスＰＡ２＋ｎのそれぞれのアドレスに対応して工程項目２パラメータ１〜工程項目２パラメータ１＋ｎが規定されている。例えば、工程項目２パラメータ１は消去動作の電圧値のパラメータであり、工程項目２パラメータ２は消去動作の印加回数のパラメータであり、…、工程項目２パラメータ１＋ｎは消去動作の印加時間のパラメータである。

＜２．自己テスト（ＢＩＳＴ）方法＞
次に、本例に係る記憶装置の自己テスト方法について説明する。

２−１．自己テスト方法（工程項目の変更等がない場合）
まず、工程項目の変更等がない場合の自己テスト方法について、図５乃至図７を用いて説明する。この説明では、図５のフロー図に沿って説明する。

（ステップＳＴ１）
図示するように、まず、ＢＩＳＴインターフェイス２６は、外部（ＢＩＳＴテスタ）からＢＩＳＴコマンド（テストコマンド）を受信し、このＢＩＳＴコマンドをＢＩＳＴインタフェース２６内のシリアルレジスタに保持する。その後、ＢＩＳＴインターフェイス２６は、ＢＩＳＴコマンドをコマンド解析回路２７に送信する。ここで、具体的に、ＢＩＳＴインタフェース２６は、シリアル入出力回路になっており、入出力バッファ２５あるいは入力バッファ２１から使用する接続ピン（PIN）が接続されており、シフト用クロック、入出力切り替え、データの３種類の接続ピンが接続されている。

図６に示すように、このＢＩＳＴテストの際においては、一のＢＩＳＴテスタ４１により複数の記憶装置１０をテストすることができる。ＢＩＳＴテストは、テスト対象のメモリチップ（記憶装置）１０に対して少ない入出力ピンを使用してテストする必要がある。そのため、ＢＩＳＴインタフェース２６は、シリアル入出力する構成を備えている。

続いて、コマンド解析回路２７は、受信したＢＩＳＴコマンドのシフトレジスタ値を解析し、制御回路１２に送信して、制御回路１２へＢＩＳＴ動作の開始を割込みとして起動させる。

このように、上記割込み起動は、ＣＰＵ１５を直接動かすきっかけとなるように、受信したＢＩＳＴコマンドのシフトレジスタ値を解析した解析回路２７から割込みとして、制御回路１２中のＣＰＵ１５を起動させている。

ここで、上記ＢＩＳＴコマンドのコマンドフォーマットは、図７のように示される。図示するように、コマンドフォーマットは、動作ビット４５と工程動作番号格納アドレスＴＡから構成されている。

動作ビット４５は、1ビットで、工程単発動作と工程一括動作の意味を持つ。本例の場合、動作ビットが“０”の場合には工程単発動作を意味し、動作ビットが“１”の場合には工程一括動作を意味する。

工程単発動作とは、工程動作番号格納アドレスＴＡで指定した工程動作実行後に、ＢＩＳＴテストを終了する動作を意味する。

工程一括動作とは、工程動作番号格納アドレスＴＡで指定した工程動作から工程動作が終了（Fail）するまで、工程動作番号格納アドレスＴＡをインクリメント（番地ＴＡ１→番地ＴＡ２→番地ＴＡ３→…→番地ＴＡ１２８）していき、次々と対応する工程項目を進めていく動作（工程項目１（書き込み）→工程項目２（消去）→工程項目３（読み出し）→…→工程項目１２８）を意味する。

続いて、制御回路１２は、受信したＢＩＳＴコマンドから、上記動作ビット４５および工程動作番号格納アドレスＴＡを取得する。

（ステップＳＴ２）
続いて、制御回路１２中のＣＰＵ１５は、必要に応じて、命令メモリ１６からＢＩＳＴ動作用の制御ソフトを読み出し、以下の動作を実行する。

即ち、制御回路１２中のＣＰＵ１５は、取得した工程動作格納アドレスＴＡを使用し、ＮＯＲ型フラッシュメモリ１１の工程セル領域３８にアクセスし、工程動作格納アドレスＴＡに対応する工程項目およびパラメータ開始アドレスＰＡを取得する。

例えば、制御回路１２中のＣＰＵ１５は、取得した工程動作格納アドレスＴＡ１を使用し、工程セル領域３８にアクセスし、工程動作格納アドレスＴＡ１に対応する工程項目１（書き込み動作）およびパラメータ開始アドレスＰＡ１を取得する。

（ステップＳＴ３）
続いて、制御回路１２中のＣＰＵ１５は、取得した工程項目が終端か否かを判断する。制御回路１２は、工程項目が終端の場合にはＢＩＳＴテストを終了する。一方、制御回路１２は、工程項目が終端でない場合には、次のステップを行う。

ここで、工程項目が終端か否かは、例えば、工程項目１２８等が終端を意味する番地として記憶されているか否かにより判断される。このように、制御回路１２が、工程項目に終端を意味する番号を、実行したい最後の工程項目の工程動作番号格納アドレスＰＡに記憶しておくことで、工程動作に終了（Fail）が起こらない場合、工程項目を制御回路１２が読み出し場合に、終端を意味する番号の時はＢＩＳＴテストを終了する。

（ステップＳＴ４）
続いて、制御回路１２中のＣＰＵ１５は、パラメータ開始アドレスＰＡを使用して、ＮＯＲ型フラッシュメモリ１１のパラメータセル領域３８から必要な工程項目パラメータを取得する。

例えば、ＣＰＵ１５は、パラメータ開始アドレスＰＡ１を使用して、パラメータセル領域３８から必要な工程項目１（書き込み動作）のパラメータ１（電圧値）〜パラメータ１＋ｎ（印加回数）を取得する。

（ステップＳＴ５）
続いて、制御回路１２中のＣＰＵ１５は、パラメータに従った工程項目によるテスト工程動作をＮＯＲ型フラッシュメモリ１１に実行する。

例えば、ＣＰＵ１５は、パラメータ１（電圧値）〜パラメータ１＋ｎ（印加回数）に従った工程項目１（書き込み動作）によるテスト工程動作をＮＯＲ型フラッシュメモリ１１実行する。そのため、例えば、ＣＰＵ１５は、所定のパラメータ１（電圧値）に従った工程項目１（書き込み動作）を行うように、電源回路２８の電圧値を制御し、ＮＯＲ型フラッシュメモリ１１の一般領域３５等に対し書き込み動作を行う。

（ステップＳＴ６）
続いて、制御回路１２中のＣＰＵ１５は、上記ステップＳＴ５の工程項目の結果をＮＯＲ型フラッシュメモリ１１中の一般領域３５等に格納すると共に、上記ステップＳＴ５の工程項目の結果をＢＩＳＴインターフェイス２６に送信する。

続いて、工程項目の結果を受けたＢＩＳＴインターフェイス２６は、自身２６のシリアルレジスタに上記工程動作の結果をセットする。

（ステップＳＴ７）
続いて、制御回路１２中のＣＰＵ１５は、先に受信したＢＩＳＴコマンドの動作ビット４５が工程一括動作（“１”）か否かを判断する。

そして、ＣＰＵ１５は、動作ビット４５が工程一括動作でない場合（“０”）には、ＢＩＳＴテストを終了する。

（ステップＳＴ８）
一方、ＣＰＵ１５は、動作ビット４５が工程一括動作である場合（“１”）には、工程動作番号格納アドレスＴＡをインクリメント（アドレスを１つ進め）し、上記ステップＳＴ２〜ステップＳＴ６と同様の動作を繰り返す。

例えば、ＣＰＵ１５は、動作ビット４５が工程一括動作である場合（“１”）には、作番号格納アドレスＴＡ１をインクリメントした番地ＴＡ２による工程項目２（消去動作）を行うように、上記ステップＳＴ２〜ステップＳＴ６を繰り返す。

２−２．工程項目およびパラメータの変更の一例
上記のように、ＢＩＳＴテストの際には、工程セル領域３８に格納されている工程項目、工程動作番号格納アドレス記憶ＴＡの並び順が、ＢＩＳＴテストの動作フロー順となる。さらに、パラメータセル領域３９に格納されている工程項目パラメータが、上記工程項目のより細かなテスト内容およびその順番を規定している。

ここで、ＮＯＲ型フラッシュメモリ１１のＢＩＳＴテストでは、書き込み特性異常、消去特性異常、リテンション（電荷保持）不良、エンデュランス（繰り返し書き換え）不良、ディスターブ不良、製造プロセス不良といった多くの故障モードを選別するために、多くのテスト工程を実施する必要がある。加えて、工程項目１（書き込み）〜工程項目１２８等そのもの、またはこれらの工程項目１（書き込み）〜工程項目１２８を実行するためのパラメータ１〜パラメータ１＋ｎは、歩留まり向上のためには幾度も変更を伴うことが通常である。

そのため、ここでは、工程項目およびパラメータの変更の一例について、図８乃至図１０を用いて説明する。

上記ＢＩＳＴテストの工程フローを変更する場合には、図８に示すように示される。図示するように、制御回路１２は、通常テスタ５１から送信される変更後の工程項目を、ＮＯＲ型フラッシュメモリ１１中の工程セル領域３８にセットする。

変更後の工程セル領域３８のメモリマップ例は、例えば、図９のように示される。図示するように、制御回路１２は、工程項目２（消去）と工程項目１（書き込み）とを入れ替えるように工程セル領域３８にセットしている。このようにセットすることで、例えば、工程項目２（消去）と工程項目１（書き込み）とを入れ替えたＢＩＳＴテスト（ステップＳＴ１〜ＳＴ８）を行うことができる。

そのため、上記ＢＩＳＴテストの工程フローの順序を変更することができる。

同様に、通常テスタ５１から送信する変更後の工程項目の内容を変更、または削除、することで、ＢＩＳＴテストの工程フローの内容の変更、または削除をすることができる。

さらに、上記ＢＩＳＴテストの工程項目パラメータを変更し、各工程項目の内容を変更する場合は、上記と同様に図８に示すように示される。

図示するように、制御回路１２は、通常テスタ５１から送信される変更後の工程項目パラメータを、ＮＯＲ型フラッシュメモリ１１中のパラメータセル領域３９にセットしている。

変更後のパラメータセル領域３９のメモリマップ例は、例えば、図１０のように示される。図示するように、制御回路１２は、工程項目１（書き込み）と工程項目２（消去）の工程項目パラメータを書き換えるように、パラメータセル領域３９にセットする。

例えば、工程項目１（書き込み）においては、パラメータ数を増大させたＸ個（Ｘ＞ｎ）によりテスト項目を行い、より小さな書き込み電圧で行うようなパラメータ１（電圧値´）をセットすること等ができる。

例えば、工程項目２（消去）においては、パラメータ数を減少させたＹ個（Ｙ＜ｎ）によりテスト項目を行い、より長い時間で消去を行うようなパラメータ１＋Ｙ（印加時間´）をセットすること等ができる。

そのため、上記ＢＩＳＴテストの各工程項目（工程項目１〜工程項目１２８）の内容を任意に変更することができる。

同様に、通常テスタ５１から送信する変更後のパラメータを削除することで、ＢＩＳＴテストの各工程項目の内容を削除することができる。

このように、工程項目および各工程項目のパラメータの変更等をする場合には、工程セル領域３８とパラメータセル領域３９の内容を書き換える事で対応することができる。

＜３．この実施形態に係る効果＞
この実施形態に係る記憶装置およびその自己テスト方法によれば、下記（１）乃至（３）の効果が得られる。

（１）テスト工程の変更があった場合でも、回路修正を防止でき、製造コストを低減できる。

上記のように、この実施形態に係る記憶装置１０は、工程セル領域３８に工程項目１〜工程項目１２８およびパラメータ開始アドレスＰＡ１〜ＰＡ１２８を格納し、パラメータセル領域３９に前記パラメータ開始アドレスＰＡ１〜ＰＡ１２８に対応したパラメータ１〜パラメータ１＋ｎとを格納するＮＯＲ型フラッシュメモリ１１を備えている。さらに、記憶装置１０は、パラメータ１〜パラメータ１＋ｎに規定され前記工程項目１〜工程項目１２８に従ったテスト工程をＮＯＲ型フラッシュメモリ１１に行うように構成された制御回路（専用マイコン）１２を同一チップ内に備えている。

そして、ＮＯＲ型フラッシュメモリ１１のＢＩＳＴテスト（自己テスト）の際には、制御回路（マイコン）１２が、工程項目１〜工程項目１２８、パラメータ開始アドレスＰＡ１〜ＰＡ１２８、およびパラメータ１〜パラメータ１＋ｎを読み出し、パラメータ１〜パラメータ１＋ｎに従った前記工程項目１〜工程項目１２８を行う（ステップＳＴ１〜ＳＴ８）。

ここで、テスト工程動作順序やその内容を変更する場合には、工程項目１〜工程項目１２８の順序やパラメータの内容を書き換えることにより対応することができる（図８）。このように、テスト工程の変更をソフトで対応することができるため、回路修正の発生を防止することができ、製造コストを低減することができる。

例えば、回路修正をする場合には、多量のマスク変更を必要とするところ、一のマスクは例えば、数十〜数百万円程度のコストを必要とする。本例では、このような製造コストを低減することができる。

例えば、上記ＢＩＳＴテストの工程項目を変更する場合には、図８に示すように、制御回路１２は、通常テスタ５１から送信される変更後の工程項目を、ＮＯＲ型フラッシュメモリ１１中の工程セル領域２８にセットする。

この変更後の工程セル領域のメモリマップ例は、例えば、図９のように示される。図示するように、制御回路１２は、工程項目２（消去）と工程項目１（書き込み）とを入れ替えるように工程セル領域３８にセットできる。このようにセットすることで、例えば、工程項目２（消去）と工程項目１（書き込み）とを入れ替えたＢＩＳＴテスト（ステップＳＴ１〜ＳＴ８）を行うことができる。そのため、回路修正することなく、上記ＢＩＳＴテストの工程項目の順序を変更することができる。

さらに、例えば、上記ＢＩＳＴテストの各工程項目の内容を変更する場合は、制御回路１２は、通常テスタ５１から送信される変更後の工程項目パラメータを、ＮＯＲ型フラッシュメモリ１１中のパラメータセル領域３９にセットする。

この変更後のパラメータセル領域３９のメモリマップ例は、例えば、図１０のように示される。図示するように、制御回路１２は、工程項目１（書き込み）と工程項目２（消去）の工程項目パラメータを書き換えるように、パラメータセル領域３９にセットできる。

例えば、工程項目１（書き込み）においては、パラメータ数を増大させたＸ個（Ｘ＞ｎ）によりテスト項目を行い、より小さな書き込み電圧で行うようなパラメータ１（電圧値´）をセットすることができる。

例えば、工程項目２（消去）においては、パラメータ数を減少させたＹ個（Ｙ＜ｎ）によりテスト項目を行い、より長い時間で消去を行うようなパラメータ１＋Ｙ（印加時間´）をセットすることができる。

そのため、回路修正することなく、上記ＢＩＳＴテストの各工程項目（工程項目１〜工程項目１２８）の内容を変更することができる。同様に、通常テスタ５１から送信する変更後のパラメータを削除することで、ＢＩＳＴテストの各工程フローの内容を削除することができる。

このように、工程項目および各工程項目のパラメータの変更等をする場合には、工程セル領域３８とパラメータセル領域３９の内容を書き換える事で対応することができる。

（２）テスト時間の低減に有利である。

上記のように、本例の記憶装置１０によれば、テスト工程の変更があった場合でも、回路修正を防止できる。

そして、工程項目および工程項目パラメータの変更等をする場合には、工程セル領域３８とパラメータセル領域３９の内容を書き換える事で対応することができ、回路修正の必要がない。

そのため、テスト工程の変更があった場合でも、容易にその内容を変更することができる点で、テスト時間の低減に有利である。

（３）信頼性を向上できる。

本例に係る記憶装置１０は、ＮＯＲ型フラッシュメモリ１１およびＢＩＳＴテストを制御する制御回路（マイコン）１２を同一チップ内に備えている。

このように、ＮＯＲ型フラッシュメモリ１１および制御回路１２を同一チップ内に封止することで、外部からの温度の変化、湿気等の変化から防護できる点で、信頼性を向上することができる。また、同一チップ内に備えていることで、専有面積を低減できるというメリットもある。

尚、上記一実施形態においては、不揮発性メモリとして、ＮＯＲ型フラッシュメモリを一例として説明した。しかし、上記ＮＯＲ型フラッシュメモリに限らず、ＮＡＮＤ型フラッシュメモリ、ＭＲＡＭ（Magnetic Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のその他の不揮発性メモリに同様に適用することが可能である。

以上、一実施形態を用いて本発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の一実施形態に係る記憶装置を示すブロック図。 図１中のＮＯＲ型フラッシュメモリ（不揮発性メモリ）の構成例を示す図。 図２中の工程セル領域のメモリマップ例を示す図。 図２中のパラメータセル領域のメモリマップ例を示す図。 一実施形態に係る記憶装置のＢＩＳＴテスト（自己テスト）方法を説明するためのフロー図。 一実施形態に係る記憶装置のＢＩＳＴテスト（自己テスト）方法の様子を示す図。 一実施形態に係るＢＩＳＴコマンドフォーマットを示す図。 一実施形態に係る記憶装置の工程項目およびパラメータを変更する際の様子を示す図。 一実施形態に係る記憶装置の変更後の工程セル領域のメモリマップ例を示す図。 一実施形態に係る記憶装置の変更後のパラメータセル領域のメモリマップ例を示す図。

符号の説明

１０…記憶装置、１１…ＮＯＲ型フラッシュメモリ、１２…制御回路、１５…ＣＰＵ、１６…命令メモリ、１７…命令置き換え回路、１９…バス、２１…入力バッファ、２２、２４、３１…メモリ、２３…センスアンプ、２６…ＢＩＳＴインターフェイス、２７…コマンド解析回路、２８…電源回路、３０…フューズＲＯＭ、３３…オシレータ、３４…エラー用タイマ。

Claims (5)

1. 工程項目およびパラメータ開始アドレスと、アドレスが前記パラメータ開始アドレスに対応し前記工程項目を規定するパラメータとを格納する不揮発性メモリと、
   前記パラメータに規定された前記工程項目によるテスト工程を前記不揮発性メモリに行うように構成された制御回路とを同一チップ内に具備すること
   を特徴とする記憶装置。
2. 動作ビットと、前記工程項目および前記パラメータ開始アドレスのアドレスに対応した工程動作アドレスとを有するようにフォーマットされたテストコマンドを前記制御回路に送信するインターフェイスを更に前記チップ内に具備すること
   を特徴とする請求項１に記載の記憶装置。
3. 前記制御回路は、前記テスト工程用の制御プログラムを格納する命令メモリと、前記制御プログラムを読み出して、前記工程項目を行うように構成されたＣＰＵとを備えること
   を特徴とする請求項１または２に記載の記憶装置。
4. 前記不揮発性メモリは、一般領域と、前記一般領域よりも少なくとも読み出しが制限される管理領域とを備え、
   前記工程項目および前記パラメータ開始アドレスは、前記管理領域中の第１領域に格納され、
   前記パラメータは、前記管理領域中の第２領域に格納されること
   を特徴とする請求項１乃至３のいずれか１項に記載の記憶装置。
5. 工程項目およびパラメータ開始アドレスと、アドレスが前記パラメータ開始アドレスに対応し前記工程項目を規定するパラメータとを格納する不揮発性メモリと、制御回路とを同一チップ内に備えた記憶装置であって、
   前記制御回路は、前記パラメータに規定され前記工程項目に従ったテスト工程を前記不揮発性メモリに行うこと
   を特徴とする記憶装置の自己テスト方法。

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