JP2007164839A - 不揮発性半導体記憶装置及びその自己テスト方法 - Google Patents
不揮発性半導体記憶装置及びその自己テスト方法 Download PDFInfo
- Publication number
- JP2007164839A JP2007164839A JP2005356447A JP2005356447A JP2007164839A JP 2007164839 A JP2007164839 A JP 2007164839A JP 2005356447 A JP2005356447 A JP 2005356447A JP 2005356447 A JP2005356447 A JP 2005356447A JP 2007164839 A JP2007164839 A JP 2007164839A
- Authority
- JP
- Japan
- Prior art keywords
- test
- memory cell
- defective
- circuit
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
- G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1208—Error catch memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
- G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
- G11C2229/72—Location of redundancy information
- G11C2229/723—Redundancy information stored in a part of the memory core to be repaired
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】テスト信号記憶部24Aは、消去及び書込み可能な記憶手段から構成され、テストを実行するために必要なテスト情報を記憶する。BIST用デコーダ24Bは、BIST用インタフェース23に入力されたテストコマンドをデコードし、テスト信号記憶部24Aに記憶されたテスト情報を選択する。センスアンプ18は、テスト信号記憶部24AからBIST用デコーダ24Bにより選択されたテスト情報を読み出し、テスト信号レジスタ19は読み出したテスト情報を保持する。テスト信号レジスタ19に保持されたテスト情報に基づいて、制御回路14は本体メモリセル20Aが正常に動作するか否かのテスト動作を制御する。本体メモリセル20Aが正常に動作しないとき、不良ブロックレジスタ20Cにより本体メモリセル20Aが不良であることが記憶される。
【選択図】 図1
Description
(1)プリプログラム(PreProgram)(消去ブロック内のセル閾値を高い側に揃える)
(2)消去(Erase)(消去ブロック内の全セルの閾値を下げる)
(3)弱い書き込み(Weak Program)(過消去されたセルに弱い書き込みを実施し、一定幅に閾値を入れる)
の3段階の動作からなる。
Claims (5)
- 情報を記憶するメモリセルと、
前記メモリセルに対してテストを指令するテストコマンドが入力されるテストインタフェースと、
消去及び書込み可能な記憶手段から構成され、前記テストコマンドにより指令されたテストを実行するために必要なテスト情報を記憶するテスト記憶回路と、
前記テストインタフェースに入力された前記テストコマンドをデコードし、前記テスト記憶回路に記憶された前記テスト情報を選択するデコーダと、
前記テスト記憶回路から前記デコーダにより選択された前記テスト情報を読み出すセンスアンプと、
前記センスアンプにて読み出した前記テスト情報を保持する保持回路と、
前記保持回路に保持された前記テスト情報に基づいて、前記メモリセルが正常に動作するか否かのテスト動作を制御する制御回路と、
前記メモリセルが正常に動作しないとき、前記メモリセルが不良であることを記憶する不良記憶回路と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記不良記憶回路に前記メモリセルが不良であることが記憶されているとき、前記不良のメモリセルと置き換えられる冗長メモリセルと、
前記不良のメモリセルが前記冗長メモリセルに置き換えられていることを記憶するリダンダンシ回路と、
をさらに具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記不良のメモリセルを前記冗長メモリセルに置き換えできない場合、テスト不良情報を記憶する状態記憶回路をさらに具備し、
前記状態記憶回路に記憶された前記テスト不良情報は、外部から前記テストインタフェースを介して読み出されることを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記テスト記憶回路は複数の記憶部を有し、複数のテストを実行するために必要な複数のテスト情報が前記複数の記憶部に記憶され、
前記デコーダは、前記複数の記憶部から前記テストコマンドに従って前記テスト情報を選択することを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。 - テストコマンドにより指令されるテストを実行するために必要なテスト情報を、消去及び書込み可能な記憶手段にて構成されたテスト記憶回路に書込むステップと、
前記テストコマンドを入力するステップと、
前記入力された前記テストコマンドに従って、前記テスト記憶回路から前記テスト情報を選択するステップと、
前記選択された前記テスト情報を前記テスト記憶回路から読み出し、保持するステップと、
前記保持した前記テスト情報に基づいて、前記メモリセルが正常に動作するか否かのテスト動作を制御するステップと、
前記メモリセルが正常に動作しないとき、前記メモリセルが不良であることを記憶するステップと、
前記メモリセルが不良であることが記憶されているとき、前記不良のメモリセルを冗長メモリセルに置き換えるステップと、
前記不良のメモリセルが前記冗長メモリセルに置き換えられていることを記憶するステップと、
を具備することを特徴とする不揮発性半導体記憶装置の自己テスト方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005356447A JP4686350B2 (ja) | 2005-12-09 | 2005-12-09 | 不揮発性半導体記憶装置及びその自己テスト方法 |
US11/567,995 US7739560B2 (en) | 2005-12-09 | 2006-12-07 | Nonvolatile semiconductor memory device and method of self-testing the same |
KR1020060124383A KR100832645B1 (ko) | 2005-12-09 | 2006-12-08 | 불휘발성 반도체 기억 장치 및 그 자기 테스트 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005356447A JP4686350B2 (ja) | 2005-12-09 | 2005-12-09 | 不揮発性半導体記憶装置及びその自己テスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007164839A true JP2007164839A (ja) | 2007-06-28 |
JP4686350B2 JP4686350B2 (ja) | 2011-05-25 |
Family
ID=38247593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005356447A Active JP4686350B2 (ja) | 2005-12-09 | 2005-12-09 | 不揮発性半導体記憶装置及びその自己テスト方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7739560B2 (ja) |
JP (1) | JP4686350B2 (ja) |
KR (1) | KR100832645B1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
JP2009016020A (ja) * | 2007-06-06 | 2009-01-22 | Renesas Technology Corp | 半導体装置と半導体装置の製造方法及びテスト方法 |
JP2009048674A (ja) * | 2007-08-14 | 2009-03-05 | Nec Electronics Corp | 半導体集積回路 |
JP2009217861A (ja) * | 2008-03-07 | 2009-09-24 | Vantel Corp | 不揮発性半導体記憶装置とその自己テスト方法 |
JP2015228274A (ja) * | 2011-07-25 | 2015-12-17 | クアルコム,インコーポレイテッド | セル情報を不揮発性メモリアレイに保存する不揮発性メモリ |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100937995B1 (ko) * | 2007-12-26 | 2010-01-21 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 테스트방법 |
US8151149B2 (en) * | 2009-06-29 | 2012-04-03 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of testing the same |
JP6341795B2 (ja) * | 2014-08-05 | 2018-06-13 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ及びマイクロコンピュータシステム |
KR102522154B1 (ko) | 2016-03-15 | 2023-04-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법 |
KR102649318B1 (ko) * | 2016-12-29 | 2024-03-20 | 삼성전자주식회사 | 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법 |
CN111261218B (zh) * | 2020-04-27 | 2020-08-21 | 深圳市芯天下技术有限公司 | 多颗Norflash样品同时测试的方法 |
CN111667877B (zh) * | 2020-04-28 | 2023-01-17 | 中国科学院微电子研究所 | 存储器测试电路、测试系统及测试方法 |
US11710534B1 (en) * | 2022-02-28 | 2023-07-25 | Micron Technology, Inc. | Internal data availability for system debugging |
Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61261900A (ja) * | 1985-05-15 | 1986-11-19 | Nippon Denso Co Ltd | 半導体集積回路装置 |
JPH04359225A (ja) * | 1991-06-06 | 1992-12-11 | Matsushita Electric Ind Co Ltd | 液晶配向膜 |
JPH09145790A (ja) * | 1995-11-29 | 1997-06-06 | Toshiba Corp | コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法 |
JPH09289234A (ja) * | 1996-04-22 | 1997-11-04 | Nec Corp | 半導体装置とその試験方法及び半導体装置の試験治具 |
JP2000057795A (ja) * | 1998-08-07 | 2000-02-25 | Toshiba Corp | 不揮発性半導体メモリ |
JP2001148199A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 自己テスト回路内蔵半導体記憶装置 |
JP2002352600A (ja) * | 2001-05-25 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査治具並びに検査方法 |
JP2003208797A (ja) * | 2002-01-11 | 2003-07-25 | Hitachi Ltd | 半導体装置及び該半導体装置のテスト方法 |
JP2004239760A (ja) * | 2003-02-06 | 2004-08-26 | Sharp Corp | 半導体メモリのセルフイレース・ライト装置および半導体メモリのセルフバーンインテスト方法 |
JP2004295943A (ja) * | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | マルチチップモジュールのメモリ試験方法 |
JP2005050393A (ja) * | 2003-07-29 | 2005-02-24 | Toshiba Lsi System Support Kk | 半導体装置およびその故障検出方法 |
JP2005332436A (ja) * | 2004-05-18 | 2005-12-02 | Toshiba Corp | 半導体装置及びそのテスト方法 |
JP2006079809A (ja) * | 2004-09-08 | 2006-03-23 | Samsung Electronics Co Ltd | テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法 |
JP2006085769A (ja) * | 2004-09-14 | 2006-03-30 | Toshiba Corp | 半導体装置及びその自己テスト方法 |
JP2006138645A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
KR0172822B1 (ko) * | 1995-11-03 | 1999-03-30 | 문정환 | 반도체 메모리 테스트장치 |
US5961653A (en) * | 1997-02-19 | 1999-10-05 | International Business Machines Corporation | Processor based BIST for an embedded memory |
CA2212089C (en) * | 1997-07-31 | 2006-10-24 | Mosaid Technologies Incorporated | Bist memory test system |
KR19990035741U (ko) * | 1998-02-07 | 1999-09-15 | 구본준 | 내부 메모리를 이용한 피측정디바이스 테스트 장치 |
JP2000030483A (ja) * | 1998-07-15 | 2000-01-28 | Mitsubishi Electric Corp | 大規模メモリ用bist回路 |
KR100340909B1 (ko) * | 1999-11-11 | 2002-06-20 | 박종섭 | 불휘발성 메모리의 내부 시험 장치 |
US6587982B1 (en) * | 2000-09-05 | 2003-07-01 | Advanced Micro Devices, Inc. | Method of micro-architectural implementation of interface between bist state machine and tester interface to enable bist cycling |
JP3888631B2 (ja) * | 2000-11-02 | 2007-03-07 | 株式会社ルネサステクノロジ | 半導体メモリおよび半導体メモリの検査方法並びに製造方法 |
JP2002269993A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6760865B2 (en) * | 2001-05-16 | 2004-07-06 | Freescale Semiconductor, Inc. | Multiple level built-in self-test controller and method therefor |
JP2003068098A (ja) * | 2001-08-28 | 2003-03-07 | Mitsubishi Electric Corp | テスト回路装置および半導体集積回路装置 |
JP2003324155A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | 半導体集積回路装置及びそのテスト方法 |
US20040049724A1 (en) * | 2002-07-22 | 2004-03-11 | Colin Bill | Built-in-self-test (BIST) of flash memory cells and implementation of BIST interface |
US6631086B1 (en) * | 2002-07-22 | 2003-10-07 | Advanced Micro Devices, Inc. | On-chip repair of defective address of core flash memory cells |
ITRM20030198A1 (it) * | 2003-04-28 | 2004-10-29 | Micron Technology Inc | Monitor ad unita' di controllo basata su rom in un |
DE10334801B3 (de) * | 2003-07-30 | 2005-01-27 | Infineon Technologies Ag | Halbleiterschaltung und Verfahren zum Testen, Überwachen und applikationsnahen Einstellen einer Halbleiterschaltung |
-
2005
- 2005-12-09 JP JP2005356447A patent/JP4686350B2/ja active Active
-
2006
- 2006-12-07 US US11/567,995 patent/US7739560B2/en active Active
- 2006-12-08 KR KR1020060124383A patent/KR100832645B1/ko active IP Right Grant
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61261900A (ja) * | 1985-05-15 | 1986-11-19 | Nippon Denso Co Ltd | 半導体集積回路装置 |
JPH04359225A (ja) * | 1991-06-06 | 1992-12-11 | Matsushita Electric Ind Co Ltd | 液晶配向膜 |
JPH09145790A (ja) * | 1995-11-29 | 1997-06-06 | Toshiba Corp | コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法 |
JPH09289234A (ja) * | 1996-04-22 | 1997-11-04 | Nec Corp | 半導体装置とその試験方法及び半導体装置の試験治具 |
JP2000057795A (ja) * | 1998-08-07 | 2000-02-25 | Toshiba Corp | 不揮発性半導体メモリ |
JP2001148199A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 自己テスト回路内蔵半導体記憶装置 |
JP2002352600A (ja) * | 2001-05-25 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査治具並びに検査方法 |
JP2003208797A (ja) * | 2002-01-11 | 2003-07-25 | Hitachi Ltd | 半導体装置及び該半導体装置のテスト方法 |
JP2004239760A (ja) * | 2003-02-06 | 2004-08-26 | Sharp Corp | 半導体メモリのセルフイレース・ライト装置および半導体メモリのセルフバーンインテスト方法 |
JP2004295943A (ja) * | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | マルチチップモジュールのメモリ試験方法 |
JP2005050393A (ja) * | 2003-07-29 | 2005-02-24 | Toshiba Lsi System Support Kk | 半導体装置およびその故障検出方法 |
JP2005332436A (ja) * | 2004-05-18 | 2005-12-02 | Toshiba Corp | 半導体装置及びそのテスト方法 |
JP2006079809A (ja) * | 2004-09-08 | 2006-03-23 | Samsung Electronics Co Ltd | テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法 |
JP2006085769A (ja) * | 2004-09-14 | 2006-03-30 | Toshiba Corp | 半導体装置及びその自己テスト方法 |
JP2006138645A (ja) * | 2004-11-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
JP2009016020A (ja) * | 2007-06-06 | 2009-01-22 | Renesas Technology Corp | 半導体装置と半導体装置の製造方法及びテスト方法 |
JP2009048674A (ja) * | 2007-08-14 | 2009-03-05 | Nec Electronics Corp | 半導体集積回路 |
JP2009217861A (ja) * | 2008-03-07 | 2009-09-24 | Vantel Corp | 不揮発性半導体記憶装置とその自己テスト方法 |
JP2015228274A (ja) * | 2011-07-25 | 2015-12-17 | クアルコム,インコーポレイテッド | セル情報を不揮発性メモリアレイに保存する不揮発性メモリ |
Also Published As
Publication number | Publication date |
---|---|
US7739560B2 (en) | 2010-06-15 |
KR100832645B1 (ko) | 2008-05-27 |
KR20070061431A (ko) | 2007-06-13 |
US20070165454A1 (en) | 2007-07-19 |
JP4686350B2 (ja) | 2011-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4686350B2 (ja) | 不揮発性半導体記憶装置及びその自己テスト方法 | |
US7650541B2 (en) | Memory block quality identification in a memory device | |
US7168013B2 (en) | Memory with element redundancy | |
US7610525B2 (en) | Defective memory block identification in a memory device | |
JP3594891B2 (ja) | 半導体記憶装置およびその検査方法 | |
US7116592B2 (en) | Semiconductor device and test method thereof | |
KR100923832B1 (ko) | 불휘발성 메모리 장치의 불량 여부 테스트 방법, 블록 관리방법, 소거 방법 및 프로그램 방법 | |
US7336537B2 (en) | Handling defective memory blocks of NAND memory devices | |
JP2006012367A (ja) | 不揮発性半導体記憶装置 | |
JP2006294143A (ja) | 不揮発性半導体記憶装置 | |
JP2009146474A (ja) | 不揮発性半導体記憶装置 | |
KR100648905B1 (ko) | 반도체 기억장치 및 반도체 기억장치의 테스트방법 | |
US20050028052A1 (en) | Memory with element redundancy | |
JP4387547B2 (ja) | 不揮発性半導体メモリ | |
JP4439539B2 (ja) | 不揮発性半導体メモリ及びそのテスト方法 | |
TWI651722B (zh) | 半導體記憶裝置及其操作設定方法 | |
US8634261B2 (en) | Semiconductor memory device and method of operating the same | |
US20110238889A1 (en) | Semiconductor memory device from which data can be read at low power | |
JP3927024B2 (ja) | 不揮発性半導体記憶装置 | |
JP2009032313A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のテスト方法 | |
KR100301931B1 (ko) | 리던던트 선택 회로를 갖는 반도체 메모리 장치 | |
JP2008084459A (ja) | 不揮発性半導体記憶装置 | |
JP2008103076A (ja) | データの一部書き換え機能を有する半導体不揮発性メモリ | |
JP2006004496A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110214 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4686350 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |