KR100648905B1 - 반도체 기억장치 및 반도체 기억장치의 테스트방법 - Google Patents

반도체 기억장치 및 반도체 기억장치의 테스트방법 Download PDF

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야수미치 모리
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샤프 가부시키가이샤
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Abstract

메모리 블록(5)을 복수 배열해서 이루어지는 메모리 플레인(4)을 1개 또는 복수개 구비하고, 메모리 플레인(4)내로부터 메모리 블록(5)을 선택하기 위한 블록 어드레스 신호를 디코드해서 메모리 블록을 각각 따로따로 선택하는 블록 선택신호(BSEL0∼3)를 출력함과 아울러, 소정의 테스트 모드에 있어서, 블록 선택신호를 모두 선택상태로 해서 출력가능한 블록 디코더회로와, 블록 선택신호(BSELO∼3)의 신호레벨을 반전 또는 비반전시키는 블록 선택신호 반전회로를 구비하고 있다.

Description

반도체 기억장치 및 반도체 기억장치의 테스트방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF TESTING SEMICONDUCTOR MEMORY DEVICE}
도1은, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 메모리 어레이 구성을 모식적으로 나타내는 블록도이다.
도2는, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 메모리 어레이 구성을 모식적으로 나타내는 다른 블록도이다.
도3은, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 복수블록 선택처리 및 블록 치환처리에 관련되는 회로구성을 나타내는 블록도이다.
도4는, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 복수블록 선택처리에 관련되는 플레인 선택회로의 회로구성을 나타내는 논리회로도이다.
도5는, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 어드레스 변환회로를 나타내는 논리회로도이다.
도6은, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 어드레스 변환처리의 구체예를 나타내는 어드레스 변환 테이블이다.
도7은, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 어드레스 변환처리의 구체예를 나타내는 어드레스 맵이다.
도8은, 도1에 나타내는 메모리 어레이 구성에 있어서의 불량블록의 위치의 일례를 모식적으로 나타내는 블록도이다.
도9는, 본 발명에 따른 불휘발성 반도체 기억장치의 일실시형태에 있어서의 부트블록 검지회로의 일례를 나타내는 논리회로도이다.
도10은, 본 발명에 따른 불휘발성 반도체 기억장치의 다른 실시형태에 있어서의 복수블록 선택처리에 관련되는 플레인 선택회로의 회로구성을 나타내는 논리회로도이다.
본 발명은, 반도체 기억장치 및 반도체 기억장치내의 복수의 메모리 블록에 대한 테스트방법에 관한 것으로, 특히, 불휘발성 반도체 기억장치의 복수의 메모리 블록에 대한 테스트방법에 관한 것이다.
반도체 기억장치의 테스트에 있어서 메모리셀 단위의 통상의 동작 테스트에 추가해서, 신뢰성 확보를 위해 모든 메모리셀을 대상으로 해서 전기적인 스트레스를 인가하는 스트레스 인가시험이 있다.
특히, 불휘발성 반도체 기억장치에 있어서는, 모든 메모리셀의 기록이나 소거, 데이터 유지의 특성이 정상인 것을 보장할 필요가 있다. 예를 들면, 스트레스 인가시험에 의해, 모든 메모리셀에 대해서 전기적인 스트레스(과전압 또는 과전류)를 일정시간(스트레스 인가시간) 인가해서, 인가 전후의 상기 특성을 비교함으로 써, 상기 보장을 달성하는 방법이 있다.
스트레스 인가시험에 있어서는, 모든 메모리셀을 스트레스 인가상태(메모리셀에 전기적인 스트레스를 인가하기 위해서, 메모리셀의 각 단자전위를 설정된 전위로 한 상태)로 해서, 상기 스트레스 인가상태를 일정시간 유지할 필요가 있다. 상기 스트레스 인가시험에 있어서, 한번에 복수의 메모리셀을 스트레스 인가상태로 해서, 총 스트레스 인가시간을 억제함으로써, 제조비용(여기서는 특히, 제조후 시험에 요하는 비용)의 저감이 가능하다.
한편, 반도체 기억장치에 있어서는, 반도체기판내의 결함이나 제조공정 도중에 있어서의 파티클의 존재에 의해 일부의 메모리셀이 정상적으로 동작하지 않는 불량 메모리셀이 존재한다. 따라서, 모든 메모리셀이 정상적으로 동작하는 완전 양품만을 양품으로 하면 제조수율이 저하되므로, 일반적으로, 불량 메모리셀을 테스트시에 용장구제하는 방법이 채용되고 있다.
일반적으로 이용되어지고 있는 용장구제기술로서, 메모리셀 어레이중의 불량 메모리셀을 포함하는 불량 로우(행) 또는 불량 칼럼(열), 또는 로우 또는 칼럼 전체가 불량인 불량 로우 또는 불량 칼럼을, 미리 메모리셀 어레이의 주변부에 소정개수가 준비된 용장 로우 또는 용장 칼럼으로 치환하는 방법이 있다. 이 경우, 불량 로우 어드레스 및 불량 칼럼 어드레스를 불량 어드레스 기억수단에 기억시켜 두고, 외부로부터 입력된 어드레스의 상기 어드레스 부분을 기억된 불량 로우 어드레스 및 불량 칼럼 어드레스와 비교하여, 일치하는 경우에, 용장 로우 또는 용장 칼럼이 자동적으로 선택되도록 한다.
로우 또는 칼럼 구제에서는, 메모리셀 단위나 행방향 또는 열방향을 따라 발생하는 불량 모드에 대해서는 유효한 구제방법이지만, 용장 로우 또는 용장 칼럼의 개수에 따라 구제가능한 로우 또는 칼럼이 한정되고, 제조 프로세스의 미세화에 따라 발생 빈도가 높아지는, 파티클 기인의 다 비트 연속 불량(복수의 불량 메모리셀이 연속된 덩어리로 되어서 불량으로 됨) 등에 대해서는, 유효한 구제수단은 아니다.
그래서, 일정 단위의 복수의 메모리셀로 이루어지는 메모리 블록을 구제단위로 해서, 상기 메모리 블록을 일괄해서 구제하는 블록 용장구제방식이 있다. 상기 블록 용장구제방식이면, 상기 파티클 기인의 다 비트 연속불량 등을 효과적으로 구제할 수 있어, 제조수율을 향상시킬 수 있다.
그런데, 상기 블록 용장구제된 구제양품에 대해서 상기 스트레스 인가시험을 행하는 경우에, 구제된 불량 메모리 블록은, 불량원인이 치유된 것은 아니고, 단지 외부로부터의 이용에 제공되지 못할 뿐이므로, 불량원인으로서 심각한 배선의 단락 등이 있었을 경우에, 그 불량원인에 의해 인가되는 전기적 스트레스가 정상적으로 인가되지 않게 되고, 동시에 같은 전기적 스트레스가 인가되는 다른 정상적인 메모리 블록이 정상적으로 시험되지 못한다는 문제가 생긴다.
또한, 플래시 메모리 등의 불휘발 반도체 기억장치에 있어서, 테스트시에 전메모리셀을 일단 소거상태로 하는 처리가 있지만, 전메모리셀에 대해서 일괄해서 이 소거동작을 행하는 경우에 있어서 같은 문제가 생긴다. 즉, 불량 메모리 블록에 대한 소거전압의 인가에 있어서, 배선의 단락 등에 의해 소거전압의 전압레벨이 저 하되고, 다른 정상적인 메모리 블록이 정상적으로 소거되지 못한다는 문제가 생긴다. 그 외, 같은 전압인가를 복수의 메모리 블록에 대해서 실행할 경우에, 그 복수의 메모리 블록에 불량 메모리 블록이 포함되어 있으면 같은 문제가 생긴다.
이러한 문제점을 해소하기 위해서, 종래는, 불량블록을 포함하지 않는 양품에 대해서는, 전메모리 블록을 선택해서, 소정의 전기적인 스트레스의 인가를 행하고, 불량블록을 포함하는 양품에 대해서는, 전메모리 블록의 동시선택은 행하지 않고, 각각 선택해서 메모리 블록마다 상기 전기적 스트레스의 인가를 행하는 방법이 일반적으로 채용되고 있었다.
또한, 일본 특허공개 평8-106796호공보의 반도체 기억장치에는, 테스트를 위한 전메모리 블록에의 일괄기록/일괄소거 모드시에, 용장블록으로 전환한 불량블록을 비선택으로 하는 구성이 개시되어 있다.
불량블록을 포함하는 양품에 대한 종래의 스트레스 인가시험 및 일괄기록/일괄소거 처리에서는, 이하와 같은 문제가 있다. 즉, 불량블록을 포함하는 양품에 대해서, 메모리 블록 단위로 처리할 경우는, 처리시간이 메모리 블록수 만큼 증가하고, 제조비용이 높아지는 요인이 된다. 특히, 대용량화나 제조 프로세스의 미세화에 의해, 메모리 블록수가 증가하고, 불량블록을 포함하는 양품수의 비율이 증가하는 경향이 있기 때문에, 현저하게 제조비용이 높아지게 된다.
또한, 일본특허공개 평8-106796호공보의 반도체 기억장치의 상기 구성에서는, 용장블록으로 전환한 불량블록을 비선택으로 하기 위한 기구로서, 그 불량블록의 어드레스를 기억해서 불량블록을 식별할 필요가 있으며, 블록 용장구제 처리전 의 테스트나 스트레스 인가시험에는 적용할 수 없다는 문제가 있다. 또한, 일본특허공개 평8-106796호공보의 상기 구성은, 스트레스 인가시험에 있어서의 불량블록의 문제를 특별히 전제로 하고 있지 않다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 상기 문제점을 해소하고, 복수의 메모리 블록 중에 불량블록이 포함되는 경우에, 그 불량블록만을 간이적으로 비선택으로 해서, 복수의 메모리 블록에 대해서 소정의 테스트 동작을 실행가능한 반도체 기억장치 및 반도체 기억장치의 테스트방법을 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치는, 메모리셀을 어레이상으로 복수 배열해서 메모리 블록을 형성하고, 상기 메모리 블록을 복수 배열해서 이루어지는 메모리 플레인을 1개 또는 복수개 구비해서 이루어지는 반도체 기억장치로서, 상기 메모리 플레인내로부터 상기 메모리 블록을 선택하기 위한 블록 어드레스신호를 디코드해서 상기 메모리 블록을 각각 따로따로 선택하는 블록 선택신호를 출력함과 아울러, 소정의 테스트 모드에 있어서, 상기 블록 선택신호를 모두 선택상태 또는 비선택상태로 해서 출력가능한 블록 디코더회로와, 상기 블록 선택신호의 신호레벨을 반전 또는 비반전시키는 블록 선택신호 반전회로를 구비하고 있는 것을 제1특징으로 한다.
본 발명에 따른 반도체 기억장치는, 상기 제1특징에 추가해서, 상기 소정의 테스트 모드에 있어서, 상기 메모리 플레인내에 불량블록이 존재하는 경우에, 상기 블록 디코더회로에 대해서 상기 불량블록의 블록 어드레스를 입력해서 통상의 디코드 처리를 시키고, 상기 블록 선택신호 반전회로에 대해서 상기 반전처리를 시키는 제어를 행하고, 상기 메모리 플레인내에 불량블록이 존재하지 않는 경우에, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제어를 행하는 플레인 제어회로를 구비하는 것을 제2특징으로 한다.
또한, 본 발명에 따른 반도체 기억장치는, 상기 제2특징에 추가해서, 상기 플레인 제어회로는, 상기 메모리 플레인내에 불량블록이 존재하지 않는 경우에, 상기 블록 디코더회로에 대해서 상기 블록 선택신호를 모두 선택상태로 해서 출력시키고, 상기 블록 선택신호 반전회로에 대해서 상기 비반전처리를 시키거나, 또는, 상기 블록 디코더회로에 대해서 상기 블록 선택신호를 모두 비선택상태로 해서 출력시켜 상기 블록 선택신호 반전회로에 대해서 상기 반전처리를 시키는 제어를 행하는 것을 제3특징으로 한다.
상기 어느 하나의 특징을 구비한 본 발명에 따른 반도체 기억장치에 따르면, 예를 들면, 스트레스 인가시험 등의 소정의 테스트 모드에 있어서, 메모리 플레인내에 불량블록이 포함되는 경우에, 블록 디코더회로에 대해서 불량블록의 블록 어드레스를 입력해서 통상의 디코드처리를 시켜, 블록 선택신호 반전회로에 대해서 블록 선택신호의 신호레벨을 반전시키는 제어를 행함으로써, 불량블록을 포함하는 메모리 플레인에 대해서, 불량블록에 대한 블록 선택신호가 비선택상태로, 다른 메모리 블록에 대한 블록 선택신호가 선택상태로 되므로, 불량블록만을 비선택상태로 할 수 있다. 이 경우, 블록 디코더회로에 불량블록 어드레스를 입력하기만 해도 되므로, 불량블록에 대한 용장구제가 미처리이어도, 불량블록을 제외한 복수 메모리 블록을 선택하는 처리가 가능해진다. 이 결과, 복수 메모리 블록에 대한 스트레스 인가시험 등에 있어서의 불량블록의 문제를 간이학게 해소할 수 있고, 또한, 불량블록에 대한 용장구제의 처리상태에 상관없이, 복수 메모리 블록 선택처리를 실시할 수 있다. 또한, 메모리 플레인내에 불량블록이 포함되지 않은 경우에는, 종래와 같이, 모든 메모리 블록을 선택할 수 있다.
본 발명에 따른 반도체 기억장치는, 상기 제2 또는 제3특징에 추가해서, 상기 메모리 플레인을 복수 배열해서 이루어지는 메모리 어레이와, 상기 메모리 어레이내로부터 상기 메모리 플레인을 선택하기 위한 플레인 어드레스 신호를 디코드해서 상기 메모리 플레인을 각각 따로따로 선택하는 플레인 선택신호를 출력하는 플레인 디코더회로를 구비하고, 상기 플레인 제어회로가, 상기 소정의 테스트 모드에 있어서, 상기 플레인 선택신호에 의해 비선택으로 되는 상기 메모리 플레인에 대해서, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제어를 행하는 것을 제4특징으로 한다.
상기 제4특징을 구비한 본 발명에 따른 반도체 기억장치에 따르면, 복수의 메모리 플레인으로 구성된 반도체 기억장치에 대해서, 상기 제1 내지 제3특징과 같은 복수 메모리 블록을 선택하는 처리가 가능해진다.
본 발명에 따른 반도체 기억장치는, 또한, 상기 중 어느 하나의 특징에 추가해서, 상기 메모리 블록의 1개와 같은 메모리셀수로 같은 구성의 용장블록과, 상기 메모리 플레인내의 1개의 상기 메모리 블록이 불량블록인 경우에, 상기 불량블록을 상기 용장블록으로 치환하기 위해서, 적어도 상기 용장블록의 용장블록 어드레스와 상기 불량블록 어드레스가 치환되는 내부 어드레스 치환조작을 행하는 어드레스 변환회로를 구비하고, 상기 블록 디코더회로가 상기 어드레스 변환회로로 변환된 후의 블록 어드레스를 입력으로서 접수하는 것을 제5특징으로 한다.
또한, 상기 제5특징을 구비한 본 발명에 따른 반도체 기억장치에 따르면, 불량블록을 용장블록으로 치환함으로써, 불량블록의 용장구제가 가능해진다. 또한, 블록 용장구제후의 반도체 기억장치에 대해서도, 어드레스 변환회로에 용장블록 어드레스를 입력하면, 블록 디코더회로에는 불량블록 어드레스가 입력되게 되므로, 상기 제1 내지 제3특징과 같은 복수 메모리 블록을 선택하는 처리가 가능해진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치의 테스트방법은, 메모리셀을 어레이상으로 복수 배열해서 메모리 블록을 형성하고, 상기 메모리 블록을 복수 배열해서 이루어지는 메모리 플레인을 1개
또는 복수개 구비해서 이루어지는 반도체 기억장치의 테스트방법으로서, 상기 메모리 플레인내에 불량 메모리 블록이 있는지의 여부를 판정하는 판정단계와, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재한다고 판정된 경우에, 상기 메모리 플레인내로부터 상기 메모리 블록을 선택하는 블록 어드레스로서 상기 불량 메모리 블록의 불량블록 어드레스를 입력하고, 상기 불량 메모리 블록을 포함하는 상기 메모리 플레인에 대해서, 상기 불량블록 어드레스의 모든 디코드 신호를 반전시켜서 공급하고, 상기 불량 메모리 블록 이외의 모든 상기 메모리 블록을 선택하는 제1블록 선택단계와, 상기 메모리 플레인내의 선택된 모든 상기 메모리 블록에 대해서, 동시에 소정의 스트레스 또는 전압을 인가하는 인가단계를 갖는 것을 제1특징으로 한다.
본 발명에 따른 반도체 기억장치의 테스트방법은, 상기 제1특징에 추가해서, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재하지 않는다고 판정된 경우에, 상기 메모리 플레인에 대해서, 상기 블록 어드레스의 모든 디코드 신호를 선택상태로 해서 공급하고, 모든 상기 메모리 블록을 선택하는 제2블록 선택단계를 갖는 것을 제2특징으로 한다.
상기 제1 또는 제2특징을 구비한 본 발명에 따른 반도체 기억장치의 테스트방법에 따르면, 예를 들면, 스트레스 인가시험 등의 소정의 테스트 모드에 있어서, 메모리 플레인내에 불량블록이 포함되는 경우에, 불량블록의 블록 어드레스를 입력해서 디코드 처리한 디코드신호의 신호레벨을 반전시키는 제어를 행함으로써, 불량블록을 포함하는 메모리 플레인에 대해서, 불량블록에 대한 디코드 신호가 비선택상태로, 다른 메모리 블록에 대한 디코드 신호가 선택상태로 되므로, 불량블록만을 비선택상태로 할 수 있다. 이 경우, 디코드 처리를 위해 불량블록 어드레스를 입력하기만 해도 되므로, 불량블록에 대한 용장구제가 미처리이어도, 불량블록을 제외한 복수 메모리 블록을 선택해서, 소정의 스트레스 또는 전압을 인가하는 처리가 가능해진다. 이 결과, 복수 메모리 블록에 대한 스트레스 인가시험 등에 있어서의 불량블록의 문제를 간이하게 해소할 수 있고, 또한, 불량블록에 대한 용장구제의 처리상태에 상관없이, 불량블록을 제외한 복수 메모리 블록의 선택처리 및 인가처 리를 실시할 수 있다. 또한, 메모리 플레인내에 불량블록이 포함되지 않은 경우에는, 종래와 마찬가지로, 모든 메모리 블록을 선택한 인가처리를 할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치의 테스트방법은, 메모리셀을 어레이상으로 복수 배열해서 메모리 블록을 형성하고, 상기 메모리 블록을 복수 배열해서 이루어지는 메모리 플레인을 복수 구비해서 이루어지는 반도체 기억장치의 테스트방법으로서, 상기 복수의 메모리 플레인내에 불량 메모리 블록이 있는지의 여부를 판정하는 판정단계와, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재한다고 판정된 경우에, 상기 메모리 플레인을 선택하는 플레인 어드레스로서 상기 불량 메모리 블록을 포함하는 상기 메모리 플레인의 불량 플레인 어드레스를 입력하고, 상기 불량 메모리 블록을 포함하는 상기 메모리 플레인을 선택상태로 하고, 그 밖의 상기 메모리 플레인을 비선택상태로 하는 제1플레인 선택단계와, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재한다고 판정된 경우에, 상기 메모리 플레인내로부터 상기 메모리 블록을 선택하는 블록 어드레스로서 상기 불량 메모리 블록의 불량블록 어드레스를 입력하고, 상기 플레인 선택단계에서 선택된 상기 메모리 플레인에 대해서, 상기 불량블록 어드레스의 모든 디코드 신호를 반전시켜서 공급하고, 상기 불량 메모리 블록 이외의 모든 상기 메모리 블록을 선택함과 아울러, 상기 플레인 선택단계에서 선택되지 않은 상기 메모리 플레인에 대해서, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제3블록 선택단계와, 상기 복수의 메모리 플레인내의 선택된 모든 상기 메모리 블록에 대해서, 동시에 소정의 스트레스 또는 전압을 인가하는 인가단계를 갖는 것을 제3특징으로 한다.
본 발명에 따른 반도체 기억장치의 테스트방법은, 상기 제3특징에 추가해서, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재하지 않는다고 판정된 경우에, 상기 메모리 플레인을 선택하는 플레인 어드레스로서 임의의 플레인 어드레스를 입력하고, 상기 복수의 메모리 플레인의 1개를 선택상태로 하고, 그 밖의 상기 메모리 플레인을 비선택상태로 하는 제2플레인 선택단계와, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재하지 않는다고 판정된 경우에, 상기 플레인 선택단계에서 선택된 상기 메모리 플레인에 대해서, 상기 블록 어드레스의 모든 디코드 신호를 선택상태로 해서 공급하고, 모든 상기 메모리 블록을 선택함과 아울러, 상기 플레인 선택단계에서 선택되지 않은 상기 메모리 플레인에 대해서, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제4블록 선택단계를 갖는 것을 제4특징으로 한다.
상기 제3 또는 제4특징을 구비한 본 발명에 따른 반도체 기억장치의 테스트방법에 따르면, 복수의 메모리 플레인으로 구성된 반도체 기억장치에 대해서, 상기 제1 또는 제2특징과 같은 복수 메모리 블록을 선택하는 처리 및 인가처리가 가능해진다.
본 발명에 따른 반도체 기억장치 및 그 테스트방법(이하, 적당하게 「본 발명 장치」 및 「본 발명 방법」이라고 함)의 일실시형태에 대해서, 도면에 기초하여 설명한다. 이하, 본 발명 장치가 부트블록형의 플래시 메모리인 경우를 상정해서 설명한다.
본 발명 장치는, 장치전체에서의 통상 동작 모드에 있어서의 기능적인 블록 구성은 종래의 일반적인 부트블록형의 플래시 메모리와 동일하며, 각 기능 블록( 예를 들면, 어드레스 입력회로, 어드레스 디코더회로, 데이터 입출력회로, 데이터 기록·소거회로, 데이터의 판독 및 기록에 따른 제어를 행하는 제어회로 등의 주변회로부)에 관한 각각의 상세한 설명은 생략하고, 본 발명 장치 및 본 발명 방법의 특징적인 회로구성이나 방법에 대해서 설명한다.
도1에, 본 발명 장치의 메모리 어레이 구성을 모식적으로 나타낸다. 본 실시 형태에서는, 메모리 어레이(1)를 메모리 어레이 본체부(2)와 부트블록부(3)로 분리해서 구성한다. 메모리 어레이 본체부(2)는 또한, 복수의 메모리 플레인(4)(도1의 예에서는, 8개의 메모리 플레인)으로 균등하게 분할되고, 또한, 각 메모리 플레인(4)은 4개의 메모리 블록(5)으로 균등하게 분할되어서 구성된다. 각 메모리 블록(5)은, 메모리셀을 어레이상으로 복수 배열해서 구성된다. 본 실시형태에서는, 메모리셀로서 플로팅 게이트 구조의 플래시 메모리 트랜지스터를 구비해서 구성되는 플래시셀을 상정하고, 각 메모리 블록(5)은, 데이터 소거 단위로 되어 있다.
도1에 나타내는 블록 구성예에서는, 메모리 어레이 본체부(2)내의 총 메모리 블록수는 32개이므로, 메모리 어레이 본체부(2)로부터 1개의 메모리 블록을 선택하는데에 필요한 블록 어드레스수는 5비트이다. 그 어드레스 비트 중, 상위의 3비트를 메모리 플레인 선택용의 플레인 어드레스로 하고, 하위의 2비트를 각 메모리 플레인(4)내의 4개의 메모리 블록(5)의 1개를 선택하는 블록 어드레스로 규정한다. 이하, 특별히 언급하지 않는 한, 하위의 2비트의 블록 어드레스를, 간단히 블록 어 드레스라고 한다. 또, 메모리 어레이 본체부(2)의 메모리 플레인 분할수 및 각 메모리 플레인(4)내의 블록 분할수는 일례이며, 본 실시형태의 것에 한정되는 것은 아니다.
본 실시형태에서는, 최상위(11111)의 블록 어드레스를 특정블록 어드레스로 해서, 상기 특정블록 어드레스에 대응하는 메모리 블록을 용장블록(6)으로 설정하고 있다. 또한, 같은 특정블록 어드레스에, 메모리 어레이 본체부(2)와 분리해서 설치된 부트블록부(3)(특정 메모리 블록에 상당함)를 할당하고 있다. 후술하는 바와 같이, 외부로부터 상기 특정블록 어드레스"11111"이 입력되면, 용장블록(6)이 아닌, 부트블록부(3)이 선택되도록 구성되어 있다. 즉, 용장블록을 물리적으로 포함하는 메모리 플레인은, 논리적으로는 부트블록을 포함하는 구성으로 되어 있다. 상세한 회로구성에 대해서는 후술한다.
부트블록부(3)는, 총 메모리셀수는, 메모리 어레이 본체부(2)의 1개의 메모리 블록(5)과 같지만, 또한, 복수의 소(小) 메모리 블록(7)으로 분할되고, 각 소메모리 블록 단위로 일괄소거 가능하게 구성되어 있다. 부트블록부(3)는 각 소메모리 블록(7)을 서로 분리하는 구조가 필요하게 되므로, 메모리 어레이 본체부(2)의 1개의 메모리 블록(5)보다, 면적적으로 커진다. 이 때문에, 메모리 어레이 본체부(2)내에, 부트블록부(3)를 수용하고자 하면, 메모리 어레이 본체부(2)에 여분의 공간이 생기는 결과가 되지만, 본 실시형태에서는, 이러한 문제를 바람직하게 피할 수 있다.
도1에 있어서, 메모리 어레이 본체부(2)는, 좌우에 각각 4개의 메모리 플레 인(4)을 배치하고, 그 중앙에 메모리 동작(데이터의 판독, 기록, 소거 등)에 필요한 신호선(예를 들면, 어드레스신호, 데이터신호, 각종 제어신호)이 배선되어 있다. 도1중, 각 메모리 플레인(4)의 중앙측에는, 메모리 플레인마다, 메모리 플레인(4)의 선택회로와 메모리 동작에 필요한 제어회로(각종 디코더회로, 판독회로, 기록·소거회로 등)가 배치되어 있다. 구체적으로는, 도2에 나타내는 바와 같이, 구성되어 있다. 도2에 있어서, 복수의 메모리 블록을 좌우로 횡단해서 글로벌 비트선이 배치되고, 각 메모리 블록내에서는, 로컬 비트선이 열방향(도2중의 좌우방향)으로 설치되고, 각 메모리 블록내의 동일열의 플래시셀의 드레인 전극이 공통의 로컬 비트선에 접속되고, 로컬 비트선은 소정의 비트선 선택 트랜지스터를 통해 글로벌 비트선에 접속되는 계층적인 비트선 구조로 되어 있다. 이러한 구성에 의해, 제어회로(17)로부터의 각종 메모리 동작이 각 비트선을 통해서 선택된 메모리셀에 대해서 실행 가능해진다. 또한, 도시하지 않지만, 행방향(도2중의 상하방향)으로 워드선이 설치되고, 각 메모리 블록내의 동일행의 플래시셀의 게이트 전극이 공통의 워드선에 접속되고, 선택된 워드선에 의해 메모리셀을 행방향으로 선택가능하게 구성되어 있다. 부트블록부(3)도 기본적으로 각 메모리 플레인(4)과 유사한 구성으로 되어 있고, 각 메모리 플레인(4)과 동일한 메모리 동작에 필요한 제어회로(18)가 설치되어 있다.
다음에, 메모리 어레이 본체부(2)내의 메모리 블록(5)(블록 어드레스 "00000"∼"11110")의 1개에 블록 용장구제를 필요로 하는 불량블록인 경우에, 용장블록 어드레스 "11111"의 용장블록(6)으로 치환되는 본 발명 방법에 의한 블록 치 환처리에 대해서 설명한다.
우선, 블록 치환처리에 관련되는 회로구성에 대해서 설명한다. 도3에 나타내는 바와 같이, 외부로부터 입력된 외부블록 어드레스는, 어드레스 변환회로(10)와 부트블록 검지회로(11)(특정블록 어드레스 검지회로에 상당함)에 입력된다. 부트블록 검지회로(11)에서는, 외부블록 어드레스가 최상위 어드레스 "11111"의 특정블록 어드레스인 경우에 소정의 신호레벨(예를 들면, 고레벨)의 부트블록 선택신호(Sbb)를 출력한다.
어드레스 변환회로(10)는, 불량블록 어드레스의 각 어드레스 비트의 상태(1 또는 0)를 기억한 불량블록 어드레스 기억회로(12)로부터 출력되는 5비트의 불량블록 어드레스와 용장블록 어드레스(11111)의 불일치 부분에 대해서, 입력된 외부블록 어드레스의 상기 어드레스 비트를 반전처리함으로써 내부블록 어드레스로 변환해서 출력한다.
어드레스 변환회로(10)에서 변환된 내부블록 어드레스는, 상위 3비트의 플레인 어드레스가 플레인 디코더회로(13)에 입력되고, 8개의 플레인 선택신호(PSEL0∼7)를 출력한다. 플레인 선택신호(PSEL0∼7)의 1개가 플레인 어드레스의 값에 따라서 소정의 선택 레벨(예를 들면, 고레벨)을 출력하고, 다른 7개가 비선택 레벨(예를 들면, 저레벨)을 출력한다. 내부블록 어드레스의 하위 2비트의 블록 어드레스는, 블록 디코더회로(14)에 입력되고, 4개의 블록 선택신호(BSELO∼3)를 출력한다.
도2에 나타내는 바와 같이, 부트블록 검지회로(11)에서 생성된 부트블록 선택신호(Sbb), 플레인 디코더회로(13)에서 생성된 플레인 선택신호(PSEL0∼7), 블록 디코더회로(14)에서 생성된 블록 선택신호(BSEL0∼3)는 각 메모리 플레인의 플레인 선택회로(15) 및 부트블록 선택회로(16)에 입력된다. 또, 플레인 선택신호(PSELO∼7)는 대응하는 1개만이 플레인 선택회로(15)에 입력된다. 부트블록 선택신호(Sbb)가 고레벨인 경우는, 플레인 선택신호(PSEL0∼7)의 상태에 상관없이, 모든 플레인 선택회로(15)가 비선택상태로 되고, 부트블록 선택신호(Sbb)가 활성화되어 선택상태로 된다.
다음에, 본 발명 방법에 의해, 어느 1개의 메모리 플레인내에 불량블록이 포함되어 있으며, 그 불량블록 이외의 모든 메모리 블록(5)과 부트 블록부(3)를 선택하기 위한 회로구성에 대해서 설명한다.
도3에 나타내는 바와 같이, 블록 디코더회로(14)는, 블록 어드레스 외에, 소정의 테스트 모드에 있어서 복수의 메모리 블록(5)을 선택하는 경우에 소정의 신호레벨(예를 들면, 고레벨)로 천이되는 제1 복수블록 선택신호(Smb1)가 입력된다. 블록 디코더회로(14)는, 제1 복수블록 선택신호(Smb1)가 상기 소정의 신호레벨(고레벨)로 천이되면, 블록 어드레스의 상태에 상관없이, 블록 선택신호(BSEL0∼3)의 모든 신호레벨을 비선택상태(저레벨)로 한다.
또한, 부트블록 검지회로(11)는, 제2 복수블록 선택신호(Smb2)가 입력되어 있으며, 제2 복수블록 선택신호(Smb2)가 소정의 신호레벨(예를 들면, 고레벨)로 천이되면, 특정블록 어드레스의 입력시라도, 부트블록 선택신호(Sbb)를 특정블록 어드레스 비검출 상태(예를 들면, 저레벨)로 해서 출력한다. 이것에 의해, 특정블록 어드레스 입력시에 메모리 어레이 본체부(2)를 비선택상태로 하는 제어를 해제할 수 있다.
도2에 나타내는 바와 같이, 각 메모리 플레인의 플레인 선택회로(15) 및 부트블록 선택회로(16)에는, 부트블록 선택신호(Sbb), 플레인 선택신호(PSEL0∼7), 블록 선택신호(BSELO∼3) 이외에, 부트블록 검지회로(11)에 입력되는 제2 복수블록 선택신호(Smb2)가 입력된다.
플레인 선택회로(15)에는, 도4에 나타내는 바와 같이, 제2 복수블록 선택신호(Smb2)가 상기 소정의 신호레벨(고레벨)일 때에, 입력된 블록 선택신호(BSEL0∼3) 전체를 내부적으로 반전시키는 블록 선택신호 반전회로(20)가 설치되어 있다. 또, 블록 선택신호 반전회로(20)는, 도4에 나타내는 실시형태에서는, 배타적 논리합회로(21)(배타적 OR회로)로 구성되어 있다. 또한, 도4에 나타내는 바와 같이, 플레인 선택회로(15)는, 통상의 메모리 동작에서는, 입력된 플레인 선택신호(PSEL0∼7)가 비선택상태(저레벨)에서는, 입력된 블록 선택신호(BSEL0∼3) 전체를 내부적으로 비선택상태(저레벨)로 해서, 비선택의 메모리 플레인내의 메모리 블록은 선택되지 않도록 구성되어 있지만, 제2 복수블록 선택신호(Smb2)가 상기 소정의 신호레벨(고레벨)일 때에는, 블록 선택신호 반전회로(20)에 의해, 입력된 블록 선택신호(BSELO∼3) 전체를 내부적으로 선택상태(고레벨)로 한다. 메모리 플레인내의 각 메모리 블록은 블록 선택신호 반전회로(20)의 출력신호(BSEL'0∼3)에 의해 선택·비선택이 결정된다.
또한, 부트블록부(3)의 부트블록 선택회로(16)는, 부트블록 선택신호(Sbb)와 제2 복수블록 선택신호(Smb2)가 입력되고, 제2 복수블록 선택신호(Smb2)가 고레벨 일 때는, 부트블록부(3)내의의 모든 소메모리 블록이 선택상태로 되도록 구성되어 있다.
다음에, 블록 디코더회로(14)와 플레인 선택회로(15) 등의 상기 회로구성을 이용하여, 복수 메모리 블록을 동시에 선택하는 순서에 대해서 설명한다.
예를 들면, 스트레스 인가시험이나, 전체블록 일괄소거 모드 등에 있어서, 복수 메모리 블록을 동시에 선택할 필요가 생긴 경우에는, 본 발명 장치에 접속한 테스터가 어느 하나의 메모리 플레인내에 불량블록이 존재하는지의 여부를 판정한다. 상기 판정은, 예를 들면, 이미 실행된 동작 테스트의 내용을 조사해도 좋고, 또한, 이미 서술한 블록 용장구제로 이루어져 있는 경우에는, 블록구제의 유무를 조사해서 판단한다.
불량블록이 존재하는 경우에는, 제1 복수블록 선택신호(Smb1)는 저레벨로 해서, 블록 디코더회로(14)를 통상의 디코드 처리가능한 상태로 해 두고, 제2 복수블록 선택신호(Smb2)를 고레벨로 설정한다. 그리고, 외부로부터 플레인 어드레스 및 블록 어드레스로서, 불량블록에 각각 대응하는 어드레스를 입력한다. 여기에서, 후술하는 블록 용장구제를 위한 처리가 미처리이며, 어드레스 변환회로(10)는, 입력된 플레인 어드레스 및 블록 어드레스를 변환처리하지 않고 그대로 출력하는 것으로 가정한다.
따라서, 외부로부터 입력된 불량블록의 플레인 어드레스 및 블록 어드레스는 그대로 플레인 디코더회로(13)와 블록 디코더회로(14)에 입력된다. 각 디코더회로(13,14)는 통상의 메모리 동작시와 마찬가지로, 입력된 어드레스에 대해서 디코드 처리를 행하고, 플레인 선택신호(PSEL0∼7)와 블록 선택신호(BSEL0∼3)를 출력한다. 여기에서, 불량블록에 대응하는 플레인 선택신호(PSEL0∼7)의 1개와, 블록 선택신호(BSEL0∼3)의 1개가 각각 고레벨이며, 그 외는 저레벨로 되어 각 플레인 선택회로(15)에 입력된다.
불량블록을 포함하는 메모리 플레인은, 플레인 선택신호(PSELi)(i는 불량블록을 포함하는 플레인 번호라 함)가 고레벨이며, 부트블록 선택신호(Sbb)는 저레벨이므로, 블록 선택신호(BSEL0∼3)가 그대로, 블록 선택신호 반전회로(20)에 입력된다. 여기에서, 제2 복수블록 선택신호(Smb2)가 고레벨이므로, 블록 선택신호 반전회로(20)는, 입력된 블록 선택신호(BSELO∼3)를 반전해서 반전블록 선택신호(BSEL'0∼3)를 출력한다. 따라서, 불량블록에 대응하는 반전블록 선택신호(BSEL'j)(j는 불량블록번호라 함)가 저레벨로 되고, 다른 반전블록 선택신호(BSEL')가 고레벨로 되어, 불량블록 이외의 모든 메모리 블록이 선택된다.
한편, 불량블록을 포함하지 않는 메모리 플레인은, 플레인 선택신호(PSELk)(k는 불량블록을 포함하지 않는 플레인번호이며, k≠i)가 저레벨이며, 부트블록 선택신호(Sbb)는 저레벨이므로, 블록 선택신호(BSEL0∼3)는 모두 저레벨로 되어, 블록 선택신호 반전회로(20)에 입력된다. 여기에서, 제2 복수블록 선택신호(Smb2)가 고레벨이므로, 블록 선택신호 반전회로(20)는, 입력된 블록 선택신호(BSELO∼3)를 반전해서 반전블록 선택신호(BSEL'0∼3)를 출력한다. 따라서, 모든 반전블록 선택신호(BSEL'0∼3)가 고레벨로 되어, 모든 메모리 블록이 선택된다.
또한, 부트블록 선택회로(16)에 입력되는 제2 복수블록 선택신호(Smb2)가 고 레벨이므로, 부트블록부(3)내의 모든 소메모리 블록이 선택상태로 된다.
이상의 요령으로, 부트블록부(3)를 포함하는 불량블록 이외의 모든 메모리 블록이 선택된다. 그리고, 선택된 모든 메모리 블록에 대해서 소정의 전기적 스트레스 또는 전압을 인가해서, 소정의 테스트의 실행이 선택된 모든 메모리 블록에 대해서 동시에 실행할 수 있다.
다음에, 어느 하나의 메모리 플레인내에 불량블록이 존재하는지의 여부의 판정에 있어서, 불량블록이 존재하지 않는다고 판정된 경우는, 제1 복수블록 선택신호(Smb1)를 고레벨로 하고, 블록 디코더회로(14)의 모든 블록 선택신호(BSEL0∼3)의 신호레벨을 비선택상태(저레벨)로 한다. 이 경우, 어드레스 변환회로(10)에 입력되는 플레인 어드레스 및 블록 어드레스는 임의의 어드레스이면 좋다. 외부로부터 입력된 플레인 어드레스 및 블록 어드레스는 그대로 플레인 디코더회로(13)와 블록 디코더회로(14)에 입력된다. 플레인 디코더회로(13)는 통상의 메모리 동작시와 마찬가지로, 입력된 어드레스에 대해서 디코드처리를 행하고, 플레인 선택신호(PSELO∼7)를 출력한다. 한편, 블록 디코더회로(14)는 모두 비선택상태(저레벨)의 블록 선택신호(BSELO∼3)를 출력한다. 따라서, 모든 메모리 플레인의 각 플레인 선택회로(15)에는, 모두 비선택상태(저레벨)의 블록 선택신호(BSELO∼3)가 입력되므로, 플레인 선택신호(PSEL0∼7) 및 부트블록 선택신호(Sbb)의 신호레벨에 상관없이, 블록 선택신호 반전회로(20)에는, 모두 저레벨의 블록 선택신호(BSELO∼3)가 입력된다. 여기에서, 제2 복수블록 선택신호(Smb2)가 고레벨이므로, 블록 선택신호 반전회로(20)는, 입력된 블록 선택신호(BSEL0∼3)를 반전해서 반전블록 선택신호 (BSEL'0∼3)를 출력한다. 따라서, 모든 메모리 플레인에 있어서, 반전블록 선택신호(BSEL')는 고레벨로 되어, 모든 메모리 블록이 선택된다. 또한, 부트블록 선택회로(16)에 입력되는 제2 복수블록 선택신호(Smb2)가 고레벨이므로, 부트블록부(3)내의 모든 소메모리 블록이 선택상태로 된다.
이상의 요령으로, 부트블록부(3)를 포함하는 모든 메모리 블록이 선택된다. 그리고, 선택된 모든 메모리 블록에 대해서 소정의 전기적 스트레스 또는 전압을 인가해서, 소정의 테스트의 실행이 선택된 모든 메모리 블록에 대해서 동시에 실행할 수 있다.
다음에, 어드레스 변환회로(10)의 회로구성, 및 어드레스 변환처리의 알고리즘과 어드레스 변환처리후의 메모리 블록 선택방법에 대해서 설명한다.
도5에 나타내는 바와 같이, 어드레스 변환회로(10)는, 논리적으로는, 5개의 2입력 배타적 부정 논리합회로(배타적 NOR회로)(19)로 구성된다. 각 배타적 NOR회로(19)에는, 외부블록 어드레스의 각 어드레스 비트와 대응하는 불량블록 어드레스의 각 어드레스 비트가 각각 1비트씩 입력된다. 배타적 NOR처리는, 2개의 입력값(0 또는 1)이 일치하는 경우는 1을 출력하고, 일치하지 않는 경우에는 0을 출력한다. 본실시형태에서는, 용장블록 어드레스가 "11111"이므로, 불량블록 어드레스의 어드레스 비트가 O인 개소가, 용장블록 어드레스와의 불일치 개소에 해당된다. 따라서, 상기 배타적 NOR처리에 의해, 외부블록 어드레스의 각 어드레스 비트는, 불량블록 어드레스의 어드레스 비트가 0인 개소가 반전처리되어 내부블록 어드레스로 변환되게 된다. 즉, 외부블록 어드레스의 어드레스 비트가 1이면 0이 출력되고, 0이면 1 이 출력된다. 반대로, 불량블록 어드레스의 어드레스 비트가 1인 개소는 반전처리되지 않고, 외부블록 어드레스의 상기 어드레스 비트가 그대로 내부블록 어드레스의 상기 어드레스 비트로서 출력된다.
예를 들면, 불량블록 어드레스가 "01001"인 경우를 예로 들어서 설명하면, 불량블록 어드레스의 최하위 비트로부터 2, 3 및 5비트째가 반전처리되고, 내부블록 어드레스는 "11111"로 된다. 따라서, 외부블록 어드레스로서 이 불량블록 어드레스 "01001"이, 어드레스 변환회로(10)에 입력되면, 내부블록 어드레스 "11111"이 출력된다. 그리고, 내부블록 어드레스 "11111"이 플레인 디코더회로(13) 및 블록 디코더회로(14)에 입력되고, 메모리 플레인(7)의 블록(3)의 용장블록이 선택된다.
다음에, 모든 블록 어드레스에 대한 상기 배타적 NOR처리에 의한 어드레스 변환처리를 검증한다. 블록 어드레스의 상위 3비트의 플레인 어드레스와, 하위 2비트의 블록 어드레스로 나누어서 생각한다.
도6의 변환 테이블에 나타내는 바와 같이, 8개의 모든 메모리 플레인에 대해서, 2개씩 메모리 플레인이 쌍으로 되고, 각 쌍에 있어서 상호변환이 이루어진다. 마찬가지로, 각 메모리 플레인(4)내의 4개의 모든 블록에 대해서도, 2개씩 블록이 쌍으로 되고, 각 쌍에 있어서 상호변환이 이루어진다. 어떤 메모리 플레인이 쌍으로 되는지, 어떤 블록이 쌍으로 되는지는 불량블록 어드레스에 의해 결정된다. 본 실시형태에서는, 어드레스 변환회로(10)에 의해, 외부블록 어드레스(A)가 내부블록 어드레스(B)로 변환되는 경우에는, 외부블록 어드레스(B)는 내부블록 어드레스(A)로 변환되므로, 외부블록 어드레스와 내부블록 어드레스는 대칭의 관계에 있다.
여기에서, 메모리 플레인의 변환은, 각 메모리 플레인이 1개로 합쳐져서 변환되고, 메모리 블록의 변환은 메모리 플레인내에서 행해지므로, 같은 메모리 플레인내의 메모리 블록은 변환후에도 같은 메모리 플레인내로 이행하게 된다. 이 양태를, 도7에 모식적으로 나타낸다. 도7에서는, 물리 블록 어드레스를 메모리 어레이내의 각 메모리 블록의 실제의 배치장소와 물리적으로 대응하는 블록 어드레스로서 취급한다. 또한, 도7의 논리 블록 어드레스맵은, 물리적인 메모리 플레인 및 메모리 블록의 위치와 변환후의 논리 블록 어드레스와의 대응관계를 나타내고 있으며, 어드레스 변환처리에 의해, 물리적인 메모리 플레인 및 메모리 블록의 배치가 논리적으로 어떻게 변화되는지를 나타내고 있다. 좌우의 각 블록 어드레스맵에서, 같은 상하위치의 메모리 플레인 및 메모리 블록은 물리적으로 같은 실체를 나타내고 있다. 도7중의 화살표는, 외부블록 어드레스가, 불량블록을 나타내는 물리 블록 어드레스 "01001"을 입력해도, 어드레스 변환처리에 의해 내부블록 어드레스 "11111"로 변환되므로, 본래의 물리 블록 어드레스 "11111"에 위치하는 용장블록이 선택되는 양태를 나타내고 있다.
물리 블록 어드레스맵에서 불량블록(도8중의 크로스 해칭부분 참조)을 포함하는 메모리 플레인(P2)은, 논리 블록 어드레스맵에서는 메모리 플레인(P7)으로서 취급되고, 반대로, 물리 블록 어드레스맵의 부트블록을 논리적으로 포함하는 메모리 플레인(P7)은, 논리 블록 어드레스맵에서는 메모리 플레인(P2)으로서 취급된다. 따라서, 외부블록 어드레스(플레인 어드레스)로서 "010"이 입력되면, 내부블록 어드레스 공간에서의 (즉, 실제의 메모리 어레이에 있어서의) 메모리 플레인(P7)이 선택되고, 반대로, 외부블록 어드레스(플레인 어드레스)로서 "111"이 입력되면, 내부블록 어드레스 공간에서의 메모리 플레인(P2)이 선택되게 된다.
메모리 플레인내의 각 메모리 블록도 어드레스 변환처리에 의해, 동일한 변환이 이루어진다. 여기에서, 외부로부터 불량블록 어드레스 "01001"이 입력되면, 상기 어드레스 변환처리에 의해, 내부블록 어드레스 공간에서의 블록 어드레스 "11111"의 용장블록이 선택되고, 불량블록이 용장블록으로 치환되고, 결과적으로 불량블록이 용장블록에 의해 구제된다. 반대로, 외부로부터 부트블록부(3)를 선택하는 특정블록 어드레스 "11111"이 입력되면, 상기 어드레스 변환처리에 의해, 내부블록 어드레스 공간에서의 블록 어드레스 "01001"의 불량블록(도8중의 크로스 해칭부분 참조)이 선택되게 되지만, 그러면, 부트블록부(3)이 적정하게 선택되지 않으므로, 상술한 바와 같이, 부트블록 검지회로(11)에 의해 특정블록 어드레스 "11111"이 입력되면 강제적으로 부트블록부(3)를 선택하는 처리를 행한다.
불량블록이 존재하지 않는 경우는, 불량블록을 용장블록 어드레스와 같은 "11111"로 설정함으로써, 상기 배타적 NOR처리에 반전처리가 전혀 이루어지지 않으므로, 외부블록 어드레스는 그대로 내부블록 어드레스로서 출력된다.
본 실시형태에서는, 용장블록 어드레스가 "11111"이므로, 상기 배타적 NOR처리로 되지만, 용장블록 어드레스가 00000인 경우는, 불량블록 어드레스의 어드레스 비트의 1개의 개소가, 용장블록 어드레스와의 불일치 개소에 해당되므로, 배타적 NOR처리가 아닌, 배타적 OR처리가 적당하게 된다. 그러나, 배타적 OR처리는 배타적 NOR처리의 출력을 반전하면 되므로, 구체적인 회로구성에 있어서는, 적당히, 배타 적 NOR회로 또는 배타적 OR회로를 사용하면 된다.
여기에서, 불량블록 어드레스의 각 어드레스 비트를 어드레스 변환회로(10)에 출력하는 불량블록 어드레스 기억회로(12)는, 예를 들면, 각 어드레스 비트에 대해서, 1대의 플래시셀을 할당하고, 한쪽을 고임계값 전압으로, 다른 쪽을 저임계값 전압으로 설정함으로써, 어느 플래시셀이 고임계값 전압으로 기록되었는지에 따라 각 어드레스 비트의 상태(0 또는 1)를 기억할 수 있다. 또, 각 어드레스 비트에 대해서 2개의 플래시셀을 이용함으로써, 각 어드레스 비트의 상태를 저소비 전류로, 또한 확실하게 판독하는 것이 가능하게 된다.
또는, 각 어드레스 비트에 대해서, 1개의 플래시셀을 할당하고, 소거상태를 용장블록 어드레스에 대응시켜서, 불일치 개소만을 기록하도록 구성해도 상관없다. 이러한 구성에 의해, 용장블록 어드레스가 "11111"인 경우에 한정되지 않고, 같은 어드레스 변환회로(10)를 사용할 수 있다. 또한, 어드레스 변환회로(10)가 배타적 OR처리를 기본으로 하는 경우는, 플래시셀은, 불량블록 어드레스와 용장블록 어드레스의 일치 개소만을 기록하도록 해도 상관없다. 이러한 구성에 의하면, 불량블록이 존재하지 않는 경우는, 불량블록 어드레스 기억회로(12)에 대해서 디폴트의 불량블록 어드레스를 기억시킬 필요가 없다.
또, 상기 어느 구성이나 불량블록 어드레스 기억회로(12)의 플래시셀을 외부로부터 기록하거나, 또는 기록·소거 가능하게 구성하는 것이 바람직하다. 이 경우, 예를 들면, 외부로부터 특정의 명령을 접수하고, 불량블록 어드레스 기억회로(12)의 재기록 모드로 이행해서, 상기 각 플래시셀의 소거, 기록을 실행한다.
다음에, 부트블록 검지회로(11)에 대해서 간단히 설명한다. 본 실시형태에서는, 특정블록 어드레스가 "11111"이므로, 도9에 나타내는 바와 같이, 논리적으로는 5입력의 논리곱(AND)회로로 간단히 구성된다. 각 입력에는 외부블록 어드레스의 각 어드레스 비트를 입력한다. 또, 특정블록 어드레스가 "00000"인 경우는, 부트블록 검지회로(11)는 동일한 방법에 의해 논리적으로는 5입력의 부정 논리합(NOR) 회로로 간단히 구성할 수 있다.
다음에, 블록 용장구제처리가 실행되고, 불량블록 어드레스 기억회로(12)에 불량블록 어드레스가 기억되고, 어드레스 변환회로(10)가 불량블록과 용장블록을 치환하는 어드레스 변환 가능하게 설정된 후에, 복수 메모리 블록을 동시에 선택하는 순서에 대해서 설명한다. 이 경우는, 어느 하나의 메모리 플레인내에 불량블록이 존재하는지의 여부의 판정에 있어서, 당연히, 불량블록이 존재한다고 판정된다.
이 경우, 외부로부터 불량블록에 각각 대응하는 플레인 어드레스 및 블록 어드레스를 입력한 경우, 어드레스 변환회로(10)에 의해 용장블록 어드레스로 변환되므로, 외부로부터는 용장블록 어드레스인 특정블록 어드레스를 입력한다. 따라서, 어드레스 변환회로(10)는 불량블록에 각각 대응하는 플레인 어드레스 및 블록 어드레스를 출력한다. 또한, 상기 어드레스 입력과 동시에, 제1복수블록 선택신호(Smb1)는 저레벨로 해서, 블록 디코더회로(14)를 통상의 디코드 처리가능한 상태로 해 두고, 제2 복수블록 선택신호(Smb2)를 고레벨로 설정한다.
여기에서, 통상의 메모리 동작 모드에서는, 외부로부터 특정블록 어드레스가 입력되면, 부트블록 검지회로(11)가 그 입력을 검지해서 부트블록 선택신호(Sbb)를 고레벨로 해서 출력하지만, 제2 복수블록 선택신호(Smb2)가 고레벨이므로, 부트블록 선택신호(Sbb)는 저레벨로 고정된다. 따라서, 메모리 어레이 본체부(2)의 각 메모리 플레인은, 플레인 디코더회로(13)에서 통상대로 디코드 처리된, 플레인 선택신호(PSEL0∼7)에 기초해서 선택된다. 따라서, 어드레스 변환회로(10)는 불량블록에 각각 대응하는 플레인 어드레스 및 블록 어드레스를 출력하므로, 상술한 어드레스 변환처리가 이루어지지 않은 경우와 같은 처리가 행해지게 된다. 이후의 처리순서는 상술한 설명과 중복되므로, 생략한다.
다음에, 본 발명 장치의 다른 실시형태에 대해서 설명한다.
<1>상기 실시형태에서는, 블록 디코더회로(14)를 각 메모리 플레인(4)에 대해서 공통으로 설치하고, 그 디코드신호인 블록 선택신호(BSEL0∼3)를 각 플레인 선택회로(15)에 입력하는 구성이었지만, 이것에 대신해서, 블록 디코더회로(14)를 각 플레인 선택회로(15)내에 설치하도록 해도 상관없다. 이 경우, 각 플레인 선택회로(15)에는, 어드레스 변환회로(10)에서 변환된 내부블록 어드레스(하위 2비트)가 디코드 처리되지 않고 직접 입력된다.
블록 디코더회로(14)를 메모리 플레인마다 로컬로 설치하는 경우에는, 블록 디코더회로(14)의 제어를 개별적으로 행할 수 있다. 즉, 불량블록을 포함하지 않는 메모리 플레인에 대해서는, 상기 실시형태에 있어서의 불량블록을 포함하지 않는 경우와 동일 처리를 행할 수 있다. 예를 들면, 도10에 나타내는 바와 같이, 블록 디코더회로(14)에 입력하는 제1 복수블록 선택신호(Smb1)를 제2 복수블록 선택신호 (Smb2)의 부정 논리와 플레인 선택신호(PSEL0∼7)의 부정 논리합(NOR)으로 함으로써, 제2복수블록 선택신호(Smb2)가 고레벨이고, 메모리 플레인이 비선택(플레인 선택신호(PSEL0∼7)가 저레벨)일 때, 제1 복수블록 선택신호(Smb1)를 고레벨로 하는 구성이 생각된다. 도10에 나타내는 회로구성에 따르면, 통상의 메모리 동작시에는, 제2 복수블록 선택신호(Smb2)가 저레벨이므로, 메모리 플레인의 선택·비선택에 관계없이, 제1 복수블록 선택신호(Smb1)가 저레벨로 되고, 블록 디코더회로(14)는 통상의 디코드 처리를 실행한다. 또한, 제2 복수블록 선택신호(Smb2)가 고레벨일 때라도, 메모리 플레인의 선택상태(플레인 선택신호(PSEL0∼7)가 고레벨)이면, 제1 복수블록 선택신호(Smb1)가 저레벨로 되고, 블록 디코더회로(14)는, 통상의 디코드 처리를 실행한다.
따라서, 불량블록을 포함하지 않는 비선택 메모리 플레인에 대해서는, 블록 선택신호(BSELO∼3)가 모두 비선택상태로 되고, 블록 선택신호 반전회로(20)가, 입력된 블록 선택신호(BSELO∼3)의 전체를 내부적으로 선택상태(고레벨)로 한다. 따라서, 상기 실시형태에 있어서의, 불량블록을 포함하지 않는 경우와 같은 처리가 실행된다. 또한, 불량블록을 포함하는 선택 메모리 플레인에 대해서는, 통상의 디코드 처리가 실행되므로, 상기 실시형태에 있어서의, 불량블록을 포함하는 선택 메모리 플레인과 같은 처리가 실행된다.
여기에서, 또 다른 실시형태로서, 로컬의 블록 디코더회로(14)가, 제1 복수블록 선택신호(Smb1)가 고레벨일 때에, 모든 블록 선택신호(BSELO∼3)를 선택상태로 해서, 블록 선택신호 반전회로(20)를 제2 복수블록 선택신호(Smb2)가 고레벨 일 때에 비반전처리를 행하도록 변경해도 상관없다.
<2>상기 실시형태에서는, 본 발명 장치가 부트블록형의 플래시 메모리인 경우를 상정했지만, 본 발명에 따른 복수 메모리 블록 선택처리, 즉, 본 발명 방법은, 특정 메모리 블록이 부트블록이 아닌 균등 블록형의 플래시 메모리에 적용해도, 유효하게 기능한다.
<3>상기 실시형태에서는, 특정블록 어드레스가 "11111"인 경우를 상정했지만, 특정블록 어드레스는 블록 어드레스의 최상위 어드레스에 한정되는 것은 아니고, 최하위 어드레스이어도 좋고, 또, 그 중간 어드레스이어도 상관없다.
<4>상기 실시형태에서는, 불량블록 어드레스 기억회로(12)는 불량블록 어드레스를 기억하는 형태를 예시했지만, 특정블록 어드레스가 "111l1", 또는, "00000"인 경우는, 실질적으로는 용장블록 어드레스의 각 어드레스 비트와의 불일치부분,또는, 일치부분을 기억하고 있는 것과 등가이므로, 일반적으로, 불량블록 어드레스와 용장블록 어드레스의 불일치부분 또는 일치부분의 어드레스 비트를 기억하도록 해도 상관없다.
<5>상기 실시형태에서는, 용장블록(7)을 1개 구비한 메모리 어레이 본체부(2)와 부트블록부(3)로 구성된 메모리 어레이(1)가 1개인 경우를 설명했지만, 본 발명 장치는, 상기 메모리 어레이(1)를 복수개 구비하고 있어도 상관없다.
<6>상기 실시형태에서는, 메모리셀로서 플래시셀을 상정했지만, 메모리셀은 이것에 한정되는 것은 아니다. 또한, 메모리셀은, 기억상태의 차이가 메모리 트랜지스터의 임계값 전압의 차이로 되어 나타나는 것 이외에, MRAM, OUM, RRAM 등과 같이 가변저항 소자형의 메모리셀이어도, 동일한 본 발명의 블록 치환처리는 적용가능하다. 또한, 본 발명의 복수 메모리 블록 선택처리의 방법은, 그 외의 반도체 기억장치에 적용가능하다.
본 발명을 바람직한 실시형태와 관련하여 설명하였지만, 본 발명의 사상과 범위를 벗어나지 않고 당업자에 의해 다양한 변경 및 개조가 행해질 수 있다. 따라서, 본 발명은 이하의 특허청구범위에 의해 정의되는 것이다.
이상과 같이 본 발명에 의하면, 복수 메모리 블록에 대한 스트레스 인가시험 등에 있어서의 불량블록의 문제를 간이학게 해소할 수 있고, 또한, 불량블록에 대한 용장구제의 처리상태에 상관없이, 복수 메모리 블록 선택처리를 실시할 수 있다.

Claims (9)

  1. 반도체 기억장치로서,
    메모리셀을 어레이상으로 복수 배열해서 형성된 메모리 블록을 복수 배열해서 이루어지는 메모리 플레인의 1개 또는 복수개;
    상기 메모리 플레인내로부터 상기 메모리 블록을 선택하기 위한 블록 어드레스 신호를 디코드해서 상기 메모리 블록을 각각 따로따로 선택하는 블록 선택신호를 출력함과 아울러, 소정의 테스트 모드에 있어서, 상기 블록 선택신호를 모두 선택상태 또는 비선택상태로 해서 출력가능한 블록 디코더회로;
    상기 블록 선택신호의 신호레벨을 반전 또는 비반전시키는 블록 선택신호 반전회로;
    상기 메모리 블록의 1개와 같은 메모리셀수로 같은 구성의 용장블록; 및
    상기 메모리 플래인 내의 1개의 상기 메모리 블록이 불량블록인 경우에, 상기 불량블록을 상기 용장블록으로 치환하기 위해서, 적어도 상기 용장블록의 용장 블록 어드레스와 상기 불량블록 어드레스가 치환되는 내부 어드레스 치환조작을 하는 어드레스 변환회로를 구비하고,
    상기 용장 블록이, 상기 메모리 플레인 내의 특정한 1개의 상기 메모리블록을 선택하기 위한 특정블록 어드레스에 고정적으로 대응되고,
    상기 어드레스 변환회로가, 상기 불량블록의 상기 메모리 플레인 내의 존재개소에 관계없이, 상기 내부 어드레스 치환조작에 의해, 상기 불량블록어드레스를 상기 특정블록 어드레스로 변환하며,
    상기 블록 디코더회로가, 상기 어드레스 변환회로로 변환한 후의 블록 어드레스를 입력으로서 접수하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 소정의 테스트 모드에 있어서, 상기 메모리 플레인내에 불량블록이 존재하는 경우에, 상기 블록 디코더회로에 대해서 상기 불량블록의 블록 어드레스를 입력해서 통상의 디코드 처리를 시키고, 상기 블록 선택신호 반전회로에 대해서 상기 반전처리를 시키는 제어를 행하고, 상기 메모리 플레인내에 불량블록이 존재하지 않는 경우에, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제어를 행하는 플레인 제어회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 플레인 제어회로는, 상기 메모리 플레인내에 불량블록이 존재하지 않는 경우에, 상기 블록 디코더회로에 대해서 상기 블록 선택신호를 모두 선택상태로 해서 출력시키고, 상기 블록 선택신호 반전회로에 대해서 상기 비반전처리를 시키거나, 또는, 상기 블록 디코더회로에 대해서 상기 블록 선택신호를 모두 비선택상태로 해서 출력시키고, 상기 블록 선택신호 반전회로에 대해서 상기 반전처리를 시키는 제어를 행하는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 메모리 플레인을 복수 배열해서 이루어지는 메모리 어레이;
    상기 메모리 어레이내로부터 상기 메모리 플레인을 선택하기 위한 플레인 어드레스 신호를 디코드해서 상기 메모리 플레인을 각각 따로따로 선택하는 플레인 선택신호를 출력하는 플레인 디코더회로를 구비하고,
    상기 플레인 제어회로는, 상기 소정의 테스트 모드에 있어서, 상기 플레인 선택신호에 의해 비선택으로 되는 상기 메모리 플레인에 대해서, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제어를 행하는 것을 특징으로 하는 반도체 기억장치.
  5. 삭제
  6. 반도체 기억장치의 테스트방법으로서,
    상기 반도체 기억장치는, 메모리셀을 어레이상으로 복수 배열해서 형성된 메모리 블록을 복수 배열해서 이루어지는 메모리 플레인을 1개 또는 복수개 구비하고,
    상기 메모리 플레인내에 불량 메모리 블록이 있는지 없는지를 판정하는 판정단계;
    상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재한다고 판정된 경우에, 상기 메모리 플레인 내로부터 상기 메모리 블록을 선택하는 블록 어드레스로서, 상기 메모리 플레인 내의 상기 불량 메모리 블록의 존재개소에 관계없이, 특정 블록 어드레스를 입력하고, 상기 특정 블록 어드레스를 상기 불량 메모리 블록의 불량 블록 어드레스로 변환하며, 상기 불량 메모리 블록을 포함하는 상기 메모리 플레인에 대하여, 변환된 상기 불량블록 어드레스의 모든 디코드 신호를 반전시켜서 공급하고, 상기 불량 메모리 블록 이외의 모든 상기 메모리 블록을 선택하는 제1블록 선택단계; 및
    상기 메모리 플레인내의 선택된 모든 상기 메모리 블록에 대해서, 동시에 소정의 스트레스 또는 전압을 인가하는 인가단계를 갖는 것을 특징으로 하는 반도체 기억장치의 테스트방법.
  7. 제6항에 있어서, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재하지 않는다고 판정된 경우에, 상기 메모리 플레인에 대해서, 상기 블록 어드레스의 모든 디코드 신호를 선택상태로 해서 공급하고, 모든 상기 메모리 블록을 선택하는 제2블록 선택단계를 갖는 것을 특징으로 하는 반도체 기억장치의 테스트방법.
  8. 반도체 기억장치의 테스트방법으로서,
    상기 반도체 기억장치는, 메모리셀을 어레이상으로 복수 배열해서 형성된 메모리 블록을 복수 배열해서 이루어지는 메모리 플레인을 복수 구비하고,
    상기 복수의 메모리 플레인내에 불량 메모리 블록이 있는지의 여부를 판정하는 판정단계;
    상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재한다고 판정된 경우에, 상기 메모리 플레인을 선택하는 플레인 어드레스로서 상기 불량 메모리 블록을 포함하는 상기 메모리 플레인의 불량 플레인 어드레스를 입력하고, 상기 불량 메모리 블록을 포함하는 상기 메모리 플레인을 선택상태로 하고, 그 밖의 상기 메모리 플레인을 비선택상태로 하는 제1플레인 선택단계;
    상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재한다고 판정된 경우에, 상기 메모리 플레인 내로부터 상기 메모리 블록을 선택하는 블록 어드레스로서, 상기 메모리 플레인 내의 상기 불량 메모리 블록의 존재개소에 관계없이, 특정 블록 어드레스를 입력하고, 상기 특정 블록 어드레스를 상기 불량 메모리 블록의 불량 블록 어드레스로 변환하며,
    상기 제1플레인 선택단계에서 선택된 상기 메모리 플레인에 대해서, 변환된 상기 불량블록 어드레스의 모든 디코드 신호를 반전시켜서 공급하고, 상기 불량 메모리 블록 이외의 모든 상기 메모리 블록을 선택함과 아울러,
    상기 제1플레인 선택단계에서 선택되지 않은 상기 메모리 플레인에 대해서, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제3블록 선택단계; 및
    상기 복수의 메모리 플레인내의 선택된 모든 상기 메모리 블록에 대해서, 동시에 소정의 스트레스 또는 전압을 인가하는 인가단계를 갖는 것을 특징으로 하는 반도체 기억장치의 테스트방법.
  9. 제8항에 있어서, 상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재하지 않는다고 판정된 경우에, 상기 메모리 플레인을 선택하는 플레인 어드레스로서 임의의 플레인 어드레스를 입력하고, 상기 복수의 메모리 플레인의 1개를 선택상태로 하고, 그 밖의 상기 메모리 플레인을 비선택상태로 하는 제2플레인 선택단계; 및
    상기 판정단계에 있어서, 상기 불량 메모리 블록이 존재하지 않는다고 판정된 경우에, 상기 제2플레인 선택단계에서 선택된 상기 메모리 플레인에 대해서, 상기 블록 어드레스의 모든 디코드신호를 선택상태로 해서 공급하고, 모든 상기 메모리 블록을 선택함과 아울러,
    상기 제2플레인 선택단계에서 선택되지 않은 상기 메모리 플레인에 대해서, 상기 메모리 플레인내의 모든 상기 메모리 블록을 선택하는 제4블록 선택단계를 갖는 것을 특징으로 하는 반도체 기억장치의 테스트방법.
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