JP2603205B2 - 多段集積デコーダ装置 - Google Patents
多段集積デコーダ装置Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、少なくとも、選択プリデコーダおよび内
部プリデコーダユニットを有し、選択プリデコーダおよ
び各内部プリデコーダユニットが１−アウトオブ−ｎデ
コーダとして構成されている１つのプリデコーダ装置
と、複数個の選択デコーダおよび内部デコーダを有する
１つの主デコーダ装置とを備えている多段集積デコーダ
装置に関するものである。
部プリデコーダユニットを有し、選択プリデコーダおよ
び各内部プリデコーダユニットが１−アウトオブ−ｎデ
コーダとして構成されている１つのプリデコーダ装置
と、複数個の選択デコーダおよび内部デコーダを有する
１つの主デコーダ装置とを備えている多段集積デコーダ
装置に関するものである。
冒頭に記載した種類の装置は下記の刊行物から公知で
ある。
ある。
ａ）米国電気電子学会雑誌固体回路編（IEEE JOURNAL O
F SOLID−STATE CIRCUITS）、第SC−18巻、第５号、198
3年10月、第457〜462頁、“70ns高密度64K CMOSダイナ
ミックRAM" ｂ）1986年米国電気電子学会国際固体回路会議（IEEE I
nternational Solid−State Circuits Conference）、
第260〜261および365頁、“緩和されたタイミング要求
を有する46ns64KW×4b CMOS DRAM"両刊行物には、集
積半導体メモリとの関連で、冒頭に記載した種類の装置
が開示されている。それは本発明と同じくワード線デコ
ーダとしてもビット線デコーダとしても使用し得る。そ
れは少なくとも暗示的に主として３つの群の部分回路、
すなわちプリデコーダ、主デコーダおよびアフターデコ
ーダを備えている。本発明は、プリデコーダおよび主デ
コーダに関する部分から出発する。それはもちろん、当
業者に明らかなように、上記の刊行物の意味でアフター
デコーダと組み合わせ得る。
F SOLID−STATE CIRCUITS）、第SC−18巻、第５号、198
3年10月、第457〜462頁、“70ns高密度64K CMOSダイナ
ミックRAM" ｂ）1986年米国電気電子学会国際固体回路会議（IEEE I
nternational Solid−State Circuits Conference）、
第260〜261および365頁、“緩和されたタイミング要求
を有する46ns64KW×4b CMOS DRAM"両刊行物には、集
積半導体メモリとの関連で、冒頭に記載した種類の装置
が開示されている。それは本発明と同じくワード線デコ
ーダとしてもビット線デコーダとしても使用し得る。そ
れは少なくとも暗示的に主として３つの群の部分回路、
すなわちプリデコーダ、主デコーダおよびアフターデコ
ーダを備えている。本発明は、プリデコーダおよび主デ
コーダに関する部分から出発する。それはもちろん、当
業者に明らかなように、上記の刊行物の意味でアフター
デコーダと組み合わせ得る。
本発明の課題は、冒頭に記載した種類のデコーダ装置
をできるかぎり簡単な手段で、用途に応じて１つの半導
体メモリのメモリセルのたとえば１つのブロックの２つ
以上のワード線またはビット線を同時に、すなわち互い
に並列に応動させることを可能にするように拡張するこ
とである。
をできるかぎり簡単な手段で、用途に応じて１つの半導
体メモリのメモリセルのたとえば１つのブロックの２つ
以上のワード線またはビット線を同時に、すなわち互い
に並列に応動させることを可能にするように拡張するこ
とである。
この課題は、本発明によれば、冒頭に記載した種類の
デコーダ装置において、すべての内部プリデコーダユニ
ットに、能動化の際にすべての内部プリデコーダユニッ
トのすべての出力信号を非能動化する検査イネーブル信
号が供給されており、各選択デコーダの出力端の第１の
半部がトランスファトランジスタのソース端子を介して
第１の電位線と接続されており、また各選択デコーダの
出力端の第２の半部がトランスファトランジスタのソー
ス端子を介して第２の電位線と接続されており、両電位
が互いに無関係に２つの互いに相補性の論理レベルの１
つを有することにより解決される。有利な実施態様は請
求項２以下にあげられている。
デコーダ装置において、すべての内部プリデコーダユニ
ットに、能動化の際にすべての内部プリデコーダユニッ
トのすべての出力信号を非能動化する検査イネーブル信
号が供給されており、各選択デコーダの出力端の第１の
半部がトランスファトランジスタのソース端子を介して
第１の電位線と接続されており、また各選択デコーダの
出力端の第２の半部がトランスファトランジスタのソー
ス端子を介して第２の電位線と接続されており、両電位
が互いに無関係に２つの互いに相補性の論理レベルの１
つを有することにより解決される。有利な実施態様は請
求項２以下にあげられている。
ここで指摘すべきこととして本発明は、本件出願人の
同日付提出特許願（６）の明細書に記載されている有利
なデコーダ装置とも組み合わせ可能である。また本発明
は、本件出願人の同日付提出特許願（１）、（２）、
（３）および（４）の明細書に記載されている発明と結
び付けて特に良好に適用され得る。
同日付提出特許願（６）の明細書に記載されている有利
なデコーダ装置とも組み合わせ可能である。また本発明
は、本件出願人の同日付提出特許願（１）、（２）、
（３）および（４）の明細書に記載されている発明と結
び付けて特に良好に適用され得る。
以下、図面により本発明を一層詳細に説明する。
先ず、たとえば第６図に示されているような従来の技
術によるデコーダ装置の作動方法を簡単に説明してお
く。これは当業者によく知られている。
術によるデコーダ装置の作動方法を簡単に説明してお
く。これは当業者によく知られている。
バッファ回路BFのなかにアドレス入力信号XA0ないし
たとえばXAN−１（Ｎは整数）が中間記憶され、また場
合によってはここで仮定されるように真のアドレスA0な
いしAN−１およびそれらに対して相補性のアドレス▲
▼ないし▲▼としてプリデコーダPDECに伝達
される。プリデコーダPDECは選択プリデコーダSPDECお
よびたとえば（N/2）−１個の内部プリデコーダIPDECに
分割されている。Ｎの適当な値において（N/3）−１個
などの多くの内部プリデコーダIPDECが設けられていて
もよい。第６図による従来の技術では選択プリデコーダ
SPDECおよび内部プリデコーダIPDECはすべて等しい。そ
れぞれはいわゆる１−アウトオブ−ｎデコーダである
（具体的な例ではｎは２つの互いに無関係なアドレスAj
に等しい）。
たとえばXAN−１（Ｎは整数）が中間記憶され、また場
合によってはここで仮定されるように真のアドレスA0な
いしAN−１およびそれらに対して相補性のアドレス▲
▼ないし▲▼としてプリデコーダPDECに伝達
される。プリデコーダPDECは選択プリデコーダSPDECお
よびたとえば（N/2）−１個の内部プリデコーダIPDECに
分割されている。Ｎの適当な値において（N/3）−１個
などの多くの内部プリデコーダIPDECが設けられていて
もよい。第６図による従来の技術では選択プリデコーダ
SPDECおよび内部プリデコーダIPDECはすべて等しい。そ
れぞれはいわゆる１−アウトオブ−ｎデコーダである
（具体的な例ではｎは２つの互いに無関係なアドレスAj
に等しい）。
プリデコーダPDECの後に主デコーダMNDECが接続され
ている。主デコーダは複数個の選択デコーダSDECおよび
内部デコーダIDECを有する。各１つの選択デコーダSDEC
および１つの内部デコーダIDECは互いに機能的および電
気的に対応付けられている。内部デコーダIDECは内部プ
リデコーダIPDECの出力信号Z4…により駆動され、また
選択デコーダSDECは選択プリデコーダSPDECの出力信号Z
0ないしZ3により駆動される。ビット線デコーダとして
使用する場合には、選択デコーダSDECの各出力信号Y4j
…は図示されていないトランスファトランジスタを介し
て半導体メモリのメモリセルのたとえば１つのブロック
のまさに１つのビット線を駆動する。
ている。主デコーダは複数個の選択デコーダSDECおよび
内部デコーダIDECを有する。各１つの選択デコーダSDEC
および１つの内部デコーダIDECは互いに機能的および電
気的に対応付けられている。内部デコーダIDECは内部プ
リデコーダIPDECの出力信号Z4…により駆動され、また
選択デコーダSDECは選択プリデコーダSPDECの出力信号Z
0ないしZ3により駆動される。ビット線デコーダとして
使用する場合には、選択デコーダSDECの各出力信号Y4j
…は図示されていないトランスファトランジスタを介し
て半導体メモリのメモリセルのたとえば１つのブロック
のまさに１つのビット線を駆動する。
第１図ないし第５図による本発明によるデコーダ装置
は従来の技術によるデコーダ装置（第６図参照）と下記
の２つの点で相違する。
は従来の技術によるデコーダ装置（第６図参照）と下記
の２つの点で相違する。
ａ）（ｎ個のアドレス信号Aiの１つもしくはそれに対し
て相補性のアドレス信号▲▼に対するそれぞれｎ個
の入力端を有する2n個の論理ゲートを含んでいる）各内
部プリデコーダIPDECに別の入力端を介して、いまの例
では仮定されている正論理（“能動的:H"）において負
論理（“能動的:L"）で動作する検査イネーブル信号▲
▼が供給される。検査時（検査イネーブル信号▲
▼が能動的である）には、内部プリデコーダIPDECの
出力信号Z4…がいずれも論理“1"をとる、すなわち“能
動的になる”ことはない（内部プリデコーダIPDECの構
成部分としてANDゲートが示されているが、論理駆動を
相応に変更すれば、たとえばNORゲートのような他の論
理機能ももちろん可能である。）。それによって内部デ
コーダIDECの各々のなかで、そこに存在する事前選択線
Djが確実に、通常のように最近の集積回路の供給電位VC
Cに相当する論理１の値をとる。しかし、それによっ
て、選択デコーダSDECのなかに含まれているｎチャネル
トランスファトランジスタTTの各々は導通する。
て相補性のアドレス信号▲▼に対するそれぞれｎ個
の入力端を有する2n個の論理ゲートを含んでいる）各内
部プリデコーダIPDECに別の入力端を介して、いまの例
では仮定されている正論理（“能動的:H"）において負
論理（“能動的:L"）で動作する検査イネーブル信号▲
▼が供給される。検査時（検査イネーブル信号▲
▼が能動的である）には、内部プリデコーダIPDECの
出力信号Z4…がいずれも論理“1"をとる、すなわち“能
動的になる”ことはない（内部プリデコーダIPDECの構
成部分としてANDゲートが示されているが、論理駆動を
相応に変更すれば、たとえばNORゲートのような他の論
理機能ももちろん可能である。）。それによって内部デ
コーダIDECの各々のなかで、そこに存在する事前選択線
Djが確実に、通常のように最近の集積回路の供給電位VC
Cに相当する論理１の値をとる。しかし、それによっ
て、選択デコーダSDECのなかに含まれているｎチャネル
トランスファトランジスタTTの各々は導通する。
ｂ）従来の技術（第６図参照）では選択デコーダSDECの
出力端はこれらのトランスファトランジスタTTのソース
端子を介してスイツチング可能に基準電位VSSと接続さ
れている。しかし、本発明によれば、トランスファトラ
ンジスタTTの第１の半部のソースは第１の電位線Pot1と
接続されており、またトランスファトランジスタTTの第
２の半部は第２の電位線Pot2と接続されている。両電位
線Pot1、Pot2は互いに無関係に駆動に応じて２つの互い
に相補性のレベルの１つを有する。たとえば両方は正常
作動中に基準電位VSSを有し、このことは半導体メモリ
のビット線の通常の駆動を可能にする。たとえば各第２
のビット線のみが同時に能動化されるべき検査作動中は
（検査パターン“チェッカーボード”に対する並列な書
込みまたは読出し；ワード線が接続されていてもよ
い）、第１の電位線Pot1に論理レベルとして半導体メモ
リの供給電位VCCが与えられており、また第２の電位線P
ot2に論理レベルとして半導体メモリの基準電位VSSが与
えられている。相応のレベルを検査時に選択デコーダSD
ECの出力端も有する。
出力端はこれらのトランスファトランジスタTTのソース
端子を介してスイツチング可能に基準電位VSSと接続さ
れている。しかし、本発明によれば、トランスファトラ
ンジスタTTの第１の半部のソースは第１の電位線Pot1と
接続されており、またトランスファトランジスタTTの第
２の半部は第２の電位線Pot2と接続されている。両電位
線Pot1、Pot2は互いに無関係に駆動に応じて２つの互い
に相補性のレベルの１つを有する。たとえば両方は正常
作動中に基準電位VSSを有し、このことは半導体メモリ
のビット線の通常の駆動を可能にする。たとえば各第２
のビット線のみが同時に能動化されるべき検査作動中は
（検査パターン“チェッカーボード”に対する並列な書
込みまたは読出し；ワード線が接続されていてもよ
い）、第１の電位線Pot1に論理レベルとして半導体メモ
リの供給電位VCCが与えられており、また第２の電位線P
ot2に論理レベルとして半導体メモリの基準電位VSSが与
えられている。相応のレベルを検査時に選択デコーダSD
ECの出力端も有する。
両電位線Pot1、Pot2に、たとえば供給電位VCCおよび
基準電位VSSの値に互いに無関係に設定可能である論理
レベルを有する検査信号TEST1、TEST2が与えられている
ことは有利である（第１図参照）。
基準電位VSSの値に互いに無関係に設定可能である論理
レベルを有する検査信号TEST1、TEST2が与えられている
ことは有利である（第１図参照）。
別の実施例（第２図参照）として、検査信号TEST1、T
EST2が、入力側でそれぞれ第１または第２の検査補助信
号▲▼、▲▼を与えられておりま
たソース側で供給電位VCCと基準電位VSSとの間に接続さ
れているCMOSインバータの出力信号であることは有利で
ある。
EST2が、入力側でそれぞれ第１または第２の検査補助信
号▲▼、▲▼を与えられておりま
たソース側で供給電位VCCと基準電位VSSとの間に接続さ
れているCMOSインバータの出力信号であることは有利で
ある。
本発明の有利な実施例（第３図）では、選択デコーダ
SDECごとに、一般的に言って、出力端Y4j、…の少なく
とも１つの群ないし最大全部がそれぞれ付属のトランス
ファトランジスタTTのソース端子を介して固有の電位線
Pot1…Pot4と接続されている。すべての電位線Pot1ない
しPot4は互いに無関係に駆動に応じて２つの互いに相補
性の論理レベルのそれぞれ１つを有する。
SDECごとに、一般的に言って、出力端Y4j、…の少なく
とも１つの群ないし最大全部がそれぞれ付属のトランス
ファトランジスタTTのソース端子を介して固有の電位線
Pot1…Pot4と接続されている。すべての電位線Pot1ない
しPot4は互いに無関係に駆動に応じて２つの互いに相補
性の論理レベルのそれぞれ１つを有する。
これは検査パターン“チェッカーボード”（“101
0"）のほかに複雑化されたチェッカーボードに類似の検
査パターン（たとえば“11001100"）も検査可能であ
り、また“すべて1"のような全く簡単な検査パターンも
検査可能であるという利点を有する。
0"）のほかに複雑化されたチェッカーボードに類似の検
査パターン（たとえば“11001100"）も検査可能であ
り、また“すべて1"のような全く簡単な検査パターンも
検査可能であるという利点を有する。
第４図および第５図には簡単化された有利な実施例が
示されている。第４図による実施例は２つの電位線Pot
1、Pot2の代わりに単一の電位線Potのみを有する。各選
択デコーダSDECの出力端Y4j、Y4j＋１、…はトランスフ
ァトランジスタTTのソース端子を介してこの電位線Pot
と接続されている。
示されている。第４図による実施例は２つの電位線Pot
1、Pot2の代わりに単一の電位線Potのみを有する。各選
択デコーダSDECの出力端Y4j、Y4j＋１、…はトランスフ
ァトランジスタTTのソース端子を介してこの電位線Pot
と接続されている。
第５図による実施例は第２図および第４図による実施
例を組み合わせたものである。その作動方法は上記の実
施例の説明から当業者に自明である。
例を組み合わせたものである。その作動方法は上記の実
施例の説明から当業者に自明である。
第４図および第５図による実施例では、使用可能な検
査パターンの数は確かに制限される。しかし、これらの
実施例では、構造がより簡単であり、また占有面積がよ
り節減されるという利点が得られる（通常大きな空間を
占める少なくとも１つの電位線が省略される）。
査パターンの数は確かに制限される。しかし、これらの
実施例では、構造がより簡単であり、また占有面積がよ
り節減されるという利点が得られる（通常大きな空間を
占める少なくとも１つの電位線が省略される）。
本発明の重要な利点は、ビット線デコーダとして使用
する際に、通常の冗長メカニズムが（たとえばレーザー
リンクを介して）能動化される（これはたいてい非可逆
的である）必要なしに、冗長メモリセルをも検査し得る
ことにある。本発明によりすべてのビット線の（図示さ
れていない）隔離トランジスタがたとえば並列に能動化
し得ることにより、冗長ビット線の隔離トランジスタも
能動化される。
する際に、通常の冗長メカニズムが（たとえばレーザー
リンクを介して）能動化される（これはたいてい非可逆
的である）必要なしに、冗長メモリセルをも検査し得る
ことにある。本発明によりすべてのビット線の（図示さ
れていない）隔離トランジスタがたとえば並列に能動化
し得ることにより、冗長ビット線の隔離トランジスタも
能動化される。
第１図ないし第５図は本発明の有利な実施例の回路図、
第６図は公知のデコーダ装置の回路図である。 XA0、XA1、XAj、XAN−１……アドレス入力信号 A0、A1、Aj、AN−１……真のアドレス A0、A1、Aj、AN−１……相補性アドレス PDEC……プリデコーダ SPDEC……選択プリデコーダ IPDEC……内部プリデコーダ MNDEC……主デコーダ SDEC……選択デコーダ IDEC……内部デコーダ Z0、〜、Z2（Ｎ−１）＋３……出力信号 TE……検査イネーブル信号 Dj……事前選択線 TT……トランスファトランジスタ VSS……基準電位 VCC……供給電位 Pot1〜Pot4……電位線 TEST;TEST1、〜……検査信号 TEST;TEST1、〜……検査補助信号 Y4j……出力端
第６図は公知のデコーダ装置の回路図である。 XA0、XA1、XAj、XAN−１……アドレス入力信号 A0、A1、Aj、AN−１……真のアドレス A0、A1、Aj、AN−１……相補性アドレス PDEC……プリデコーダ SPDEC……選択プリデコーダ IPDEC……内部プリデコーダ MNDEC……主デコーダ SDEC……選択デコーダ IDEC……内部デコーダ Z0、〜、Z2（Ｎ−１）＋３……出力信号 TE……検査イネーブル信号 Dj……事前選択線 TT……トランスファトランジスタ VSS……基準電位 VCC……供給電位 Pot1〜Pot4……電位線 TEST;TEST1、〜……検査信号 TEST;TEST1、〜……検査補助信号 Y4j……出力端
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マンフレート、パウル ドイツ連邦共和国ウンターフエーリン グ、フイヒテンシユトラーセ18 (56)参考文献 特開 昭61−292298（ＪＰ，Ａ)
Claims (6)
- 【請求項１】少なくとも、選択プリデコーダおよび内部
プリデコーダユニットを有し、選択プリデコーダおよび
各内部プリデコーダユニットが１−アウトオブ−ｎデコ
ーダとして構成されている１つのプリデコーダ装置と、
複数個の選択デコーダおよび内部デコーダを有する１つ
の主デコーダ装置とを備えている多段集積デコーダ装置
において、 すべての内部プリデコーダユニット（IPDEC）に、能動
化の際にすべての内部プリデコーダユニット（IPDEC）
のすべての出力信号（Z4、Z5、Z6、Z7;Z8、…；…;Z2
（Ｎ−１）、…、Z2（Ｎ−１）＋３）を非能動化する検
査イネーブル信号（TE）が供給されており、 各選択デコーダ（SDEC）の出力端の第１の半部（Y4j、Y
4j＋２）がトランスファトランジスタ（TT）のソース端
子を介して第１の電位線（Pot1）と接続されており、ま
た各選択デコーダ（SDEC）の出力端の第２の半部（Y4j
＋１、Y4j＋３）がトランスファトランジスタ（TT）の
ソース端子を介して第２の電位線（Pot2）と接続されて
おり、 両電位（Pot1、Pot2）が互いに無関係に２つの互いに相
補性の論理レベルの１つを有する ことを特徴とする半導体メモリ用の多段集積デコーダ装
置。 - 【請求項２】各内部プリデコーダユニット（IPDEC）
が、ｎ個のアドレス信号（Ai）の１つもしくはそれに対
して相補性の１つのアドレス信号（Ai）に対するｎ個の
入力端と、各ゲートの出力端を残りのｎ個の入力端に現
在与えられている信号組合わせに無関係に非能動化する
検査イネーブル信号（TE）に対する別の入力端とを有す
る2n個の論理ゲートを含んでいることを特徴とする請求
項１記載の多段集積デコーダ装置。 - 【請求項３】電位線（Pot1、Pot2）に、互いに無関係に
設定可能な論理レベルを有する検査信号（TEST1、TEST
2）が与えられていることを特徴とする請求項１または
２記載の多段集積デコーダ装置。 - 【請求項４】検査信号（TEST1、TEST2）が、入力側でそ
れぞれ１つの検査補助信号（TEST1、TEST2）を与えられ
ておりまたソース側で供給電位（VCC）と基準電位（VS
S）との間に接続されているそれぞれ１つのCMOSインバ
ータの出力信号であることを特徴とする請求項３記載の
多段集積デコーダ装置。 - 【請求項５】各選択デコーダ（SDEC）の出力端（Y4j、
…）の少なくとも１つの群ないし最大全部がそれぞれ付
属のトランスファトランジスタ（TT）のソース端子を介
して固有の電位線（Pot1、Pot2、Pot3、Pot4）と接続さ
れており、またこれらの電位線（Pot1、Pot2、Pot3、Po
t4）が互いに無関係に２つの互いに相補性の論理レベル
のそれぞれ１つを有することを特徴とする請求項１ない
し４の１つに記載の多段集積デコーダ装置。 - 【請求項６】２つの電位線（Pot1、Pot2）の代わりに、
選択的に２つの互いに相補性の論理レベルの１つを有す
る単一の電位線（Pot）のみを有し、また各選択デコー
ダ（SDEC）の出力端（Y4j、Y4j＋１、…）がトランスフ
ァトランジスタ（TT）のソース端子を介してこの電位線
（Pot）と接続されていることを特徴とする請求項１な
いし５の１つに記載の多段集積デコーダ装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3708523 | 1987-03-16 | ||
| DE3708525.5 | 1987-03-16 | ||
| DE3708523.9 | 1987-03-16 | ||
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