JPS5990291A - メモリ - Google Patents
メモリInfo
- Publication number
- JPS5990291A JPS5990291A JP57200553A JP20055382A JPS5990291A JP S5990291 A JPS5990291 A JP S5990291A JP 57200553 A JP57200553 A JP 57200553A JP 20055382 A JP20055382 A JP 20055382A JP S5990291 A JPS5990291 A JP S5990291A
- Authority
- JP
- Japan
- Prior art keywords
- word lines
- memory
- word line
- word
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリに関し、特にデコーダー回路に関
するものである。
するものである。
近年手導体メモリは大容量化の方向へ進んでいる。この
ために回路、微細素子、微細配線等の技術の開発によっ
てチップ面積を増大させることなく高密度化を達成する
努力がなされている。
ために回路、微細素子、微細配線等の技術の開発によっ
てチップ面積を増大させることなく高密度化を達成する
努力がなされている。
しかしながら、記憶容量の増大によってチップ面積が増
加することが避けられないことは、過去の例より明らか
である。この微細化とチップ面積の相乗作用によって、
チップの歩留りの畿可級数的な減少がおきている。その
歩留の減少の内かなシの数の不良モードが１ビツトない
し数ビットの不良、あるいは１ワードから数ワードの不
良等のように全体の１％以下のビットの不良によるもの
である。
加することが避けられないことは、過去の例より明らか
である。この微細化とチップ面積の相乗作用によって、
チップの歩留りの畿可級数的な減少がおきている。その
歩留の減少の内かなシの数の不良モードが１ビツトない
し数ビットの不良、あるいは１ワードから数ワードの不
良等のように全体の１％以下のビットの不良によるもの
である。
このような不良の救済対策として、回路に冗長性を持た
せ不良ビットをおきかえる方法、あるいは一部の不良を
除いた大多数の動作するビットを利用する方法（Ｍｏｓ
ｔｌｙ ｇｏｏｄ）などが考えられている。しかしなが
ら従来のメモリでは、前述の救済方法を効率よく実現で
きない。その原因はその大容量メモリを実現させるだめ
のさまざまな制約によって生じている。
せ不良ビットをおきかえる方法、あるいは一部の不良を
除いた大多数の動作するビットを利用する方法（Ｍｏｓ
ｔｌｙ ｇｏｏｄ）などが考えられている。しかしなが
ら従来のメモリでは、前述の救済方法を効率よく実現で
きない。その原因はその大容量メモリを実現させるだめ
のさまざまな制約によって生じている。
まず第１にこのようガ大容量のメモリに対して１トラン
ジスタ型セルが１ビット当りの面積が小さいために使用
されているが、このセルはダイナミックセルであシ、書
込んだ内容が一定の時間がたつと消えてしまう。このた
め時間内に、リフレソシーと呼ばれる再ダ（込のサイク
ルを実行しなければ々ら々い。このリフレッシ−はメモ
リマトリックスの１ワード即ち１行をアクセスすること
によシ、その１ワードに接続されるすべてのメモリセル
がリフレッシ−される。例えば１６にのダイナミックメ
モリでは１２８行×１２８列のマトリックスの各行をア
クセスし合計１２８回のアクセスによって全ビットのり
フレンシーがなされる。
ジスタ型セルが１ビット当りの面積が小さいために使用
されているが、このセルはダイナミックセルであシ、書
込んだ内容が一定の時間がたつと消えてしまう。このた
め時間内に、リフレソシーと呼ばれる再ダ（込のサイク
ルを実行しなければ々ら々い。このリフレッシ−はメモ
リマトリックスの１ワード即ち１行をアクセスすること
によシ、その１ワードに接続されるすべてのメモリセル
がリフレッシ−される。例えば１６にのダイナミックメ
モリでは１２８行×１２８列のマトリックスの各行をア
クセスし合計１２８回のアクセスによって全ビットのり
フレンシーがなされる。
このリフレッシュサイクル中は他のビットはアクセスで
きないため、ダイナミックメモリはこのリフレッシュ回
数を一定値以下におさえることが按求される。例えば５
４にメモリでは１２８行×５１２列のマトリックスを構
成しこのリフレッシュサイクルの増加を防いでいる。こ
のような構成にしたことによシチップが細長くなること
を避けるため、従来より第１図に示されるような配置が
とられている。第１図のメモリマトリックス１０１ 、
１０２は各々１２８行×２５６列の３２にのメモリマト
リックスであシそれぞれデコーダ一群１０３，１０４を
設けられる。メモリがアクセス又はリフレッシ−される
ときはデコーダ一群１０３，１０４共に一本のリード線
を選択し同時に５１２（２５６Ｘ２）ビットのセルが選
択されリフレッシ−され、本来の目的を達成している。
きないため、ダイナミックメモリはこのリフレッシュ回
数を一定値以下におさえることが按求される。例えば５
４にメモリでは１２８行×５１２列のマトリックスを構
成しこのリフレッシュサイクルの増加を防いでいる。こ
のような構成にしたことによシチップが細長くなること
を避けるため、従来より第１図に示されるような配置が
とられている。第１図のメモリマトリックス１０１ 、
１０２は各々１２８行×２５６列の３２にのメモリマト
リックスであシそれぞれデコーダ一群１０３，１０４を
設けられる。メモリがアクセス又はリフレッシ−される
ときはデコーダ一群１０３，１０４共に一本のリード線
を選択し同時に５１２（２５６Ｘ２）ビットのセルが選
択されリフレッシ−され、本来の目的を達成している。
ところで、１トランジスタ型セルが小さくなったため、
セルのピッチとデコーダーのピッチを比較するとデコー
タ゛−のピッチが大きくなることからくる制約がある。
セルのピッチとデコーダーのピッチを比較するとデコー
タ゛−のピッチが大きくなることからくる制約がある。
即ち１個のデコーダーか１個のワード線を直線状に配置
することはできないため１個のデコーダーを複数個のワ
ード線に対して配し、これらワード線の内の一本のみが
選択レベルとなるようにすることによってこのピッチと
の差の問題を解消している。
することはできないため１個のデコーダーを複数個のワ
ード線に対して配し、これらワード線の内の一本のみが
選択レベルとなるようにすることによってこのピッチと
の差の問題を解消している。
例えば１５ＫＲＡＭでは２本のワード線が、６９ＫＲＡ
Ｍでは４本のワード線が１個のデコーダーに対応せしめ
られている。第２図は６４にのデコーダー０例について
示すものである。ＤＯＩ、ＤＯ２は第１図のデコーダ一
群１０３の一部を示しＤｌｌは第１図のデコーダ一群１
０４の中の１つを示す。
Ｍでは４本のワード線が１個のデコーダーに対応せしめ
られている。第２図は６４にのデコーダー０例について
示すものである。ＤＯＩ、ＤＯ２は第１図のデコーダ一
群１０３の一部を示しＤｌｌは第１図のデコーダ一群１
０４の中の１つを示す。
ＢＯＩ〜ＢｌｌはデコーダーのＮＯＲ，部を表わし各々
正補のアドレス群Ａ ｉ ／Ａ ｉのいずれかを入力と
して持ちデコーダーＤＯＩ〜Ｄｌｌの選択を決定する。
正補のアドレス群Ａ ｉ ／Ａ ｉのいずれかを入力と
して持ちデコーダーＤＯＩ〜Ｄｌｌの選択を決定する。
ここでマトリックス１０１に対するＮＯＲ部ＢＯＩとマ
トリックス１０２に対するＢｌｌは同一の入力を持つ。
トリックス１０２に対するＢｌｌは同一の入力を持つ。
これらの対応するＮｏ）１部は同一のアドレス入力で選
択され各々の３２にのメモリマトリックスを選ぶ。もち
ろん他のノア回路ＢＯ２についても同様のものがマトリ
ックス１０２に対して設けられる。トランジスタＱｌ
０１１〜Ｑ１１１４はドライブトランジスタであシ各々
接点ＮＯ１〜Ｎｉｌの”ＩＩＪ、ＨＯ”状態によジオン
、オフが決定され、オフしていれば各トランジスタに接
続されている各ワード線ＷＬＯＩＩ〜ＷＬ１１４は６０
″状態としオン状態であれば選択信号φＡ１〜φＡ４の
１″′、″０″の状態をリード線ＷＬＯＩＩ〜ＷＬ１１
４に与える。トランジスタＱ２０１１〜Ｑ２１１４はデ
カップルトランジスタであり、信号φ０をゲート入力に
し接点ＮＯ１〜Ｎ１．１の状態をドライブトランジスタ
ＱＩＯＩＩ〜Ｑ１１１４に与える。例えばノア回路ＢＯ
１が選択されるとすればノア回路Ｂｌｌも選択されトラ
ンジスタＱ １０１１ Ａ＋Ｑ １０１４ 、 Ｑ １
１１１〜Ｑ１１１４がＯＮ状態にあり選択信号φＡ１〜
φＡ４ の内の１つが”１″レベルとなυ他は”０″レ
ベルを保つよう動作をする。
択され各々の３２にのメモリマトリックスを選ぶ。もち
ろん他のノア回路ＢＯ２についても同様のものがマトリ
ックス１０２に対して設けられる。トランジスタＱｌ
０１１〜Ｑ１１１４はドライブトランジスタであシ各々
接点ＮＯ１〜Ｎｉｌの”ＩＩＪ、ＨＯ”状態によジオン
、オフが決定され、オフしていれば各トランジスタに接
続されている各ワード線ＷＬＯＩＩ〜ＷＬ１１４は６０
″状態としオン状態であれば選択信号φＡ１〜φＡ４の
１″′、″０″の状態をリード線ＷＬＯＩＩ〜ＷＬ１１
４に与える。トランジスタＱ２０１１〜Ｑ２１１４はデ
カップルトランジスタであり、信号φ０をゲート入力に
し接点ＮＯ１〜Ｎ１．１の状態をドライブトランジスタ
ＱＩＯＩＩ〜Ｑ１１１４に与える。例えばノア回路ＢＯ
１が選択されるとすればノア回路Ｂｌｌも選択されトラ
ンジスタＱ １０１１ Ａ＋Ｑ １０１４ 、 Ｑ １
１１１〜Ｑ１１１４がＯＮ状態にあり選択信号φＡ１〜
φＡ４ の内の１つが”１″レベルとなυ他は”０″レ
ベルを保つよう動作をする。
例えばφＡ４がルベルとなれば、ワード線ＷＬＯ１４と
Ｗ１１４がルベルとなシ２本のワード線が各々２５６個
のビットを読み出す。このような１個のデコーダーから
複数本のリード線を取り出しだ時ワード線のメモリマト
リックス上の物理的配置は同一デコーダーから出るワー
ド線は互いに隣接する・よう従来では配置してあった。
Ｗ１１４がルベルとなシ２本のワード線が各々２５６個
のビットを読み出す。このような１個のデコーダーから
複数本のリード線を取り出しだ時ワード線のメモリマト
リックス上の物理的配置は同一デコーダーから出るワー
ド線は互いに隣接する・よう従来では配置してあった。
このような配置は前述の冗長回路を持つメモリあるいは
Ｍｏｓｔｌｙｇｏｏｄ のメモリを作る時に不利益を生
じることとなる。
Ｍｏｓｔｌｙｇｏｏｄ のメモリを作る時に不利益を生
じることとなる。
一部のメモリが不良となる、不良モードの内ワード線間
のショートによる不良は無視できない量である。このよ
うな不良モードに対しては従来の配列は不必要に多くの
ワード線不良を発生してしまう。これはワード線のショ
ートがすべての隣接すをワード線間で等しい確率を持つ
と考えることは順当であシ、等しい確率でショートが発
生ずるとすれば従来例では発生の３／４が同一デコーダ
−から出力されるワード線であることは明白でおる。今
このようなショートがワードｇＷＬＯ１２とワード線Ｗ
ＬＯ１３の間で発生したとする。ワード線ＷＬＯ１３が
選択された時は接点ＮＯＩはルベルにありトランジスタ
ＱＩＯＩＩ〜Ｑ１０１４けオン状態にある。一方ワード
線ＷＬ１１３も同様に選択されるためトランジスタＱ、
１１．１１〜Ｑ１１１４もオン状態となる。
のショートによる不良は無視できない量である。このよ
うな不良モードに対しては従来の配列は不必要に多くの
ワード線不良を発生してしまう。これはワード線のショ
ートがすべての隣接すをワード線間で等しい確率を持つ
と考えることは順当であシ、等しい確率でショートが発
生ずるとすれば従来例では発生の３／４が同一デコーダ
−から出力されるワード線であることは明白でおる。今
このようなショートがワードｇＷＬＯ１２とワード線Ｗ
ＬＯ１３の間で発生したとする。ワード線ＷＬＯ１３が
選択された時は接点ＮＯＩはルベルにありトランジスタ
ＱＩＯＩＩ〜Ｑ１０１４けオン状態にある。一方ワード
線ＷＬ１１３も同様に選択されるためトランジスタＱ、
１１．１１〜Ｑ１１１４もオン状態となる。
ワード線ＷＬＯ１３とＷＬＯ１４がショートしているた
め信号φＡ３はトランジスタＱ１０１３−ワード線ＷＬ
Ｏ１３−ワード紳ＷＬＯ１４−）ランジスタＱ１０１４
を通して信号φＡ４と接続されてし１う。このため信号
φへ３レベルは低下し信号φＡ４０レベルは浮きあがる
ことになる。従ってもう一組のワード線ＷＬ１１３とＷ
Ｌ１１４は各々正しいレベルが入力されないためワード
線〜ＶＬｔｔ３とＷＬ１１４に接続されたセル寸でも不
良と判定される。これは他のワード線ＷＬＯ１４が選択
されても同様である。このような不良モードを冗長回路
で救済する時１ｆｉｉのワード線ＷＬＯ１３，ＷＬＱ１
４と他の糺のワード線ＷＬＩ １３ 、ＷＬＩ １４の
どちらが不良と判定するかの区別ができ々い。たとえ区
別できても２つのトランジスタＱ１０１３とＱｘｏｎの
オン、オフの状態は接点ＮＯＩで決定されるため一方を
オン、他方をオフ状態にすることはできずこの欠陥を救
済するためには２本の冗長回路が必要となる。もちろん
Ｍ ｏｓ ｔ Ｉｙ ｇｏｏｄデバイスも１絹のワード
線の不良が２組のワード線の不良として判定されてしま
いこのような救済方法もさほど有効に使用できなくなる
し 本発明はこのような欠点を解消した有効なワード線の配
置構造のメモリ回路を提供するものである。
め信号φＡ３はトランジスタＱ１０１３−ワード線ＷＬ
Ｏ１３−ワード紳ＷＬＯ１４−）ランジスタＱ１０１４
を通して信号φＡ４と接続されてし１う。このため信号
φへ３レベルは低下し信号φＡ４０レベルは浮きあがる
ことになる。従ってもう一組のワード線ＷＬ１１３とＷ
Ｌ１１４は各々正しいレベルが入力されないためワード
線〜ＶＬｔｔ３とＷＬ１１４に接続されたセル寸でも不
良と判定される。これは他のワード線ＷＬＯ１４が選択
されても同様である。このような不良モードを冗長回路
で救済する時１ｆｉｉのワード線ＷＬＯ１３，ＷＬＱ１
４と他の糺のワード線ＷＬＩ １３ 、ＷＬＩ １４の
どちらが不良と判定するかの区別ができ々い。たとえ区
別できても２つのトランジスタＱ１０１３とＱｘｏｎの
オン、オフの状態は接点ＮＯＩで決定されるため一方を
オン、他方をオフ状態にすることはできずこの欠陥を救
済するためには２本の冗長回路が必要となる。もちろん
Ｍ ｏｓ ｔ Ｉｙ ｇｏｏｄデバイスも１絹のワード
線の不良が２組のワード線の不良として判定されてしま
いこのような救済方法もさほど有効に使用できなくなる
し 本発明はこのような欠点を解消した有効なワード線の配
置構造のメモリ回路を提供するものである。
本発明によるメモリは、複数のワード線に対して１つの
デコーダーを共通に設けたメモリにおいて、メモリマト
リックス上で互いに隣接するワード線は異なるデコーダ
ーに接続するようにしたことを特徴とする。
デコーダーを共通に設けたメモリにおいて、メモリマト
リックス上で互いに隣接するワード線は異なるデコーダ
ーに接続するようにしたことを特徴とする。
以下本発明を実施例に従って説明する。
第３図は本発明の実施例の一つを示したワード線の配置
、を示すものであり第２図と同一の記号は同じ機能を有
するものを示す。
、を示すものであり第２図と同一の記号は同じ機能を有
するものを示す。
実施例の特徴は互いに隣接するワード線は異なるデコー
ダーにより選択されるよう配置゛することである。今＠
接するワード線ＷＬＯ１３とＷＬＯ２３がショートした
とすれは、ワード線ＷＬ０１３が選択された時にはトラ
ンジスタＱ １ｏｔａはオン状棲でろるがトランジスタ
Ｑ １０２３はオフ状態にあるために選択信号φＡ３
ｒφＡ４ 内に導通はないためにφＡ３の信号の低下φ
Ａ４の浮きあがシはなくいため同時に選択さ松でいる他
のメモリマトリックスのワード線への影響はないく、不
良ワード線は２本にとどまる。又冗長回路を使用しても
ワード線ＷＬｌｏ１３又はＷＬ１０２３ の一方をおき
かえただけでよい。
ダーにより選択されるよう配置゛することである。今＠
接するワード線ＷＬＯ１３とＷＬＯ２３がショートした
とすれは、ワード線ＷＬ０１３が選択された時にはトラ
ンジスタＱ １ｏｔａはオン状棲でろるがトランジスタ
Ｑ １０２３はオフ状態にあるために選択信号φＡ３
ｒφＡ４ 内に導通はないためにφＡ３の信号の低下φ
Ａ４の浮きあがシはなくいため同時に選択さ松でいる他
のメモリマトリックスのワード線への影響はないく、不
良ワード線は２本にとどまる。又冗長回路を使用しても
ワード線ＷＬｌｏ１３又はＷＬ１０２３ の一方をおき
かえただけでよい。
これは、残ったワード線には１ ｂｉｔ分に２個のセル
が接続されることになるためである。従って冗長回路の
有効利用が可能である。
が接続されることになるためである。従って冗長回路の
有効利用が可能である。
をらに渾発明の実施例では選択信号が隣接するトランジ
スタへ入力されることに々るためたとえば、）・ランジ
スタＱ１０１．１とトランジスタＱ１０２１のドレイン
領域を共通にし信号のコンタクトも一つですむことがら
ｃｈｉｐ の面積を従来よシも減少させることも回部で
ある。、説明ではデコーダー１個が４本のワード線の選
択を決定した例を示したが複数個であれば有効であるこ
とは明白である。
スタへ入力されることに々るためたとえば、）・ランジ
スタＱ１０１．１とトランジスタＱ１０２１のドレイン
領域を共通にし信号のコンタクトも一つですむことがら
ｃｈｉｐ の面積を従来よシも減少させることも回部で
ある。、説明ではデコーダー１個が４本のワード線の選
択を決定した例を示したが複数個であれば有効であるこ
とは明白である。
又本発明は冗長回路を持つメモリであって一組のデコー
ダーに複数個のワード線が接続される構造を持つならば
、同時に読み出すワード線が１本であっても有効である
ことは説明より明らかである。
ダーに複数個のワード線が接続される構造を持つならば
、同時に読み出すワード線が１本であっても有効である
ことは説明より明らかである。
第１図はメモリマトリックスの配置例を示し、第２図は
従来のデコーダー、ワード線の１置を示す図、第３図は
本発明の実施例を示す図である。 １０１．１０２・・・・・・メモリマトリックス。 第 １ 図
従来のデコーダー、ワード線の１置を示す図、第３図は
本発明の実施例を示す図である。 １０１．１０２・・・・・・メモリマトリックス。 第 １ 図
Claims (1)
- 複数のワード線に対して１つのデコーダーを共通に設け
たメモリにおいて、互いに隣接するワード線は異なるデ
コーダーに接続したことを特徴とするメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200553A JPS5990291A (ja) | 1982-11-16 | 1982-11-16 | メモリ |
| DE8383111438T DE3380467D1 (en) | 1982-11-16 | 1983-11-15 | Semiconductor memory device with decoding arrangement |
| EP83111438A EP0117903B1 (en) | 1982-11-16 | 1983-11-15 | Semiconductor memory device with decoding arrangement |
| US06/552,221 US4584674A (en) | 1982-11-16 | 1983-11-16 | Semiconductor memory device with improved memory arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200553A JPS5990291A (ja) | 1982-11-16 | 1982-11-16 | メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990291A true JPS5990291A (ja) | 1984-05-24 |
Family
ID=16426219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200553A Pending JPS5990291A (ja) | 1982-11-16 | 1982-11-16 | メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4584674A (ja) |
| EP (1) | EP0117903B1 (ja) |
| JP (1) | JPS5990291A (ja) |
| DE (1) | DE3380467D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| US4661724A (en) * | 1985-05-06 | 1987-04-28 | Motorola, Inc. | Row decoder |
| JP2603206B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
| JP2603205B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
| US4843261A (en) * | 1988-02-29 | 1989-06-27 | International Business Machines Corporation | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories |
| JPH0628861A (ja) * | 1992-07-07 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| DE69324694T2 (de) * | 1993-12-15 | 1999-10-07 | St Microelectronics Srl | Doppelreihige Adressendekodierung- und Auswahlschaltung für eine elektrisch löschbare und programmierbare nichtflüchtige Speicheranordnung mit Redundanz, insbesondere für Flash-EEPROM Anordnungen |
| GB2527363B (en) * | 2014-06-20 | 2019-06-19 | Advanced Risc Mach Ltd | Read assist techniques in a memory device |
| US10726922B2 (en) * | 2018-06-05 | 2020-07-28 | Sandisk Technologies Llc | Memory device with connected word lines for fast programming |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241425A (en) * | 1979-02-09 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Organization for dynamic random access memory |
| JPS56112122A (en) * | 1980-02-08 | 1981-09-04 | Fujitsu Ltd | Decoder circuit |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
-
1982
- 1982-11-16 JP JP57200553A patent/JPS5990291A/ja active Pending
-
1983
- 1983-11-15 EP EP83111438A patent/EP0117903B1/en not_active Expired
- 1983-11-15 DE DE8383111438T patent/DE3380467D1/de not_active Expired
- 1983-11-16 US US06/552,221 patent/US4584674A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0117903A2 (en) | 1984-09-12 |
| DE3380467D1 (en) | 1989-09-28 |
| US4584674A (en) | 1986-04-22 |
| EP0117903B1 (en) | 1989-08-23 |
| EP0117903A3 (en) | 1986-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6307804B1 (en) | Semiconductor memory device capable of efficient memory cell select operation with reduced element count | |
| JPS5928560Y2 (ja) | 冗長ビットを有する記憶装置 | |
| US7079426B2 (en) | Dynamic multi-Vcc scheme for SRAM cell stability control | |
| US5386386A (en) | Redundancy circuit having a spare memory block replacing defective memory cells in different blocks | |
| JP2008176910A (ja) | 半導体記憶装置 | |
| JPH04232693A (ja) | スタティック型半導体記憶装置 | |
| US8634260B2 (en) | Semiconductor device and control method therefor | |
| KR20000062506A (ko) | 용장메모리회로를 갖는 반도체 메모리장치 | |
| US5228000A (en) | Test circuit of semiconductor memory device | |
| US5930183A (en) | Semiconductor memory device | |
| JPS5990291A (ja) | メモリ | |
| JP2006108394A (ja) | ヒューズ回路及びそれを利用した半導体装置 | |
| DE60115745T2 (de) | Halbleiterspeicheranordnung | |
| US6522595B2 (en) | Methods for forming and programming aligned fuses disposed in an integrated circuit | |
| KR20050101877A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
| JPH0676596A (ja) | 半導体記憶装置 | |
| US11282569B2 (en) | Apparatus with latch balancing mechanism and methods for operating the same | |
| JP4066357B2 (ja) | 半導体記憶装置 | |
| US5359563A (en) | Memory system with adaptable redundancy | |
| KR20180022140A (ko) | 메모리 장치 및 이를 포함하는 시스템 | |
| JPH10106286A (ja) | 半導体記憶装置およびそのテスト方法 | |
| TW594754B (en) | Semiconductor memory device | |
| US6784043B2 (en) | Methods for forming aligned fuses disposed in an integrated circuit | |
| JP2015207329A (ja) | 半導体装置およびその制御方法 | |
| US7443745B2 (en) | Byte writeable memory with bit-column voltage selection and column redundancy |