JPS63244394A - 多段集積デコーダ装置 - Google Patents
多段集積デコーダ装置Info
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- JPS63244394A JPS63244394A JP63059196A JP5919688A JPS63244394A JP S63244394 A JPS63244394 A JP S63244394A JP 63059196 A JP63059196 A JP 63059196A JP 5919688 A JP5919688 A JP 5919688A JP S63244394 A JPS63244394 A JP S63244394A
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- 101100298225 Caenorhabditis elegans pot-2 gene Proteins 0.000 claims description 12
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- 101100298222 Caenorhabditis elegans pot-1 gene Proteins 0.000 claims description 7
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、・少なくとも、選択プリデコーダおよび内
部プリデコーダユニットを有し、選択プリデコーダおよ
び各内部プリデコーダユニットが１−アウトオブ−ｎデ
コーダとして構成されている１つのプリデコーダ装置と
、複数個の選択デコーダおよび内部デコーダを有する１
つの主デコーダ装置とを備えている多段集積デコーダ装
置に関するものである。
部プリデコーダユニットを有し、選択プリデコーダおよ
び各内部プリデコーダユニットが１−アウトオブ−ｎデ
コーダとして構成されている１つのプリデコーダ装置と
、複数個の選択デコーダおよび内部デコーダを有する１
つの主デコーダ装置とを備えている多段集積デコーダ装
置に関するものである。
冒頭に記載した種類の装置は下記の刊行物から公知であ
る。
る。
ａ）米国電気電子学会雑誌固体回路１ｉ（ＩＥＩ！Ｅ
ＪＯｌｌＲＮＡＬ ＯＦ ５ＯＬＩＤ−５ＴＡＴＩｌＩ
ＣＩＲＣＵｒＴＳ）、第５Ｃ−１８巻、第５号、１９８
３年１０月、第４５７〜４６２頁、’７Ｏｎｓ高密度６
４Ｋ ＣＭＯＳダイナミックＲＡＭ’ ｂ）１９８６年米国電気電子学会国際固体回路会議（Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−５
ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）、
第２６０〜２６１および３６５頁、“緩和されたタイミ
ング要求を有する４６ｎｓ６４ＫＷＸ４ｂ ＣＭＯ３
ＤＲＡＭ”両刊行物には、集積半導体メモリとの関連で
、冒頭に記載した種類の装置が開示されている。それは
本発明と同じくワード線デコーダとしてもビット線デコ
ーダとしても使用し得る。それは少なくとも暗示的に主
として３つの群の部分回路、すなわちプリデコーダ、主
デコーダおよびアフターデコーダを備えている０本発明
は、プリデコーダおよび主デコーダに関する部分から出
発する。それはもちろん、当業者に明らかなように、上
記の刊行物の意味でアフターデコーダと組み合わせ得る
。
ＪＯｌｌＲＮＡＬ ＯＦ ５ＯＬＩＤ−５ＴＡＴＩｌＩ
ＣＩＲＣＵｒＴＳ）、第５Ｃ−１８巻、第５号、１９８
３年１０月、第４５７〜４６２頁、’７Ｏｎｓ高密度６
４Ｋ ＣＭＯＳダイナミックＲＡＭ’ ｂ）１９８６年米国電気電子学会国際固体回路会議（Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−５
ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）、
第２６０〜２６１および３６５頁、“緩和されたタイミ
ング要求を有する４６ｎｓ６４ＫＷＸ４ｂ ＣＭＯ３
ＤＲＡＭ”両刊行物には、集積半導体メモリとの関連で
、冒頭に記載した種類の装置が開示されている。それは
本発明と同じくワード線デコーダとしてもビット線デコ
ーダとしても使用し得る。それは少なくとも暗示的に主
として３つの群の部分回路、すなわちプリデコーダ、主
デコーダおよびアフターデコーダを備えている０本発明
は、プリデコーダおよび主デコーダに関する部分から出
発する。それはもちろん、当業者に明らかなように、上
記の刊行物の意味でアフターデコーダと組み合わせ得る
。
本発明の課題は、冒頭に記載した種類のデコーダ装置を
できるかぎり簡単な手段で、用途に応じて１つの半導体
メモリのメモリセルのたとえば１つのブロックの２つ以
上のワード線またはビット線を同時に、すなわち互いに
並列に応動させることを可能にするように拡張すること
である。
できるかぎり簡単な手段で、用途に応じて１つの半導体
メモリのメモリセルのたとえば１つのブロックの２つ以
上のワード線またはビット線を同時に、すなわち互いに
並列に応動させることを可能にするように拡張すること
である。
〔課題を解決するための手段］
この課題は、本発明によれば、冒頭に記載した種類のデ
コーダ装置において、すべての内部ブリデコーダユニッ
トに、能動化の際にすべての内部プリデコーダユニット
のすべての出力信号を非能動化する検査イネーブル信号
が供給されており、各選択デコーダの出力端の第１の半
部がトランスファトランジスタのソース端子を介して第
１の電位線と接続されており、また各選択デコーダの出
力端の第２の半部がトランスファトランジスタのソース
端子を介して第２の電位線と接続されており、同電位が
互いに無関係に２つの互いに相補性の論理レベルの１つ
を有することにより解決される。有利な実施態様は請求
項２以下にあげられている。
コーダ装置において、すべての内部ブリデコーダユニッ
トに、能動化の際にすべての内部プリデコーダユニット
のすべての出力信号を非能動化する検査イネーブル信号
が供給されており、各選択デコーダの出力端の第１の半
部がトランスファトランジスタのソース端子を介して第
１の電位線と接続されており、また各選択デコーダの出
力端の第２の半部がトランスファトランジスタのソース
端子を介して第２の電位線と接続されており、同電位が
互いに無関係に２つの互いに相補性の論理レベルの１つ
を有することにより解決される。有利な実施態様は請求
項２以下にあげられている。
ここで指摘すべきこととして本発明は、本件出願人の同
日付提出特許願（６）の明細書に記載されている有利な
デコーダ装置とも組み合わせ可能である。また本発明は
、本件出願人の同日付提出特許願（１）、（２）、（３
）および（４）の明細書に記載されている発明と結び付
けて特に良好に適用され得る。
日付提出特許願（６）の明細書に記載されている有利な
デコーダ装置とも組み合わせ可能である。また本発明は
、本件出願人の同日付提出特許願（１）、（２）、（３
）および（４）の明細書に記載されている発明と結び付
けて特に良好に適用され得る。
以下、図面により本発明を一層詳細に説明する。
先ず、たとえば第６図に示されているような従来の技術
によるデコーダ装置の作動方法を簡単に説明しておく、
これは当業者によく知られている。
によるデコーダ装置の作動方法を簡単に説明しておく、
これは当業者によく知られている。
バッファ回路ＢＦのなかにアドレス入力信号ＸＡＯない
したとえばＸＡＮ−１（Ｎは整数）が中間記憶され、ま
た場合によってはここで仮定されるように真のアドレス
ＡＱないしＡＮ−１およびそれらに対して相補性のアド
レスＫ）ないしＡＮ−１としてプリデコーダＰＤＥＣに
伝達される。
したとえばＸＡＮ−１（Ｎは整数）が中間記憶され、ま
た場合によってはここで仮定されるように真のアドレス
ＡＱないしＡＮ−１およびそれらに対して相補性のアド
レスＫ）ないしＡＮ−１としてプリデコーダＰＤＥＣに
伝達される。
プリデコーダＰＤＥＣは選択プリデコーダ５ＰＤＥＣお
よびたとえば（Ｎ／２）−１個の内部プリデコーダＩ
ＰＤＥＣに分割されている。Ｎの適当な値において（Ｎ
／３）−１個などの多くの内部プリデコーダＩ ＰＤＥ
Ｃが設けられていてもよい。
よびたとえば（Ｎ／２）−１個の内部プリデコーダＩ
ＰＤＥＣに分割されている。Ｎの適当な値において（Ｎ
／３）−１個などの多くの内部プリデコーダＩ ＰＤＥ
Ｃが設けられていてもよい。
第６図による従来の技術では選択プリデコーダ５ＰＤＥ
Ｃおよび内部プリデコーダＩ ＰＤＥＣはすべて等しい
、それぞれはいわゆる１−アウトオブ−ｎデコーダであ
る（具体的な例ではｎは２つの互いに無関係なアドレス
Ａｊに等しい）。
Ｃおよび内部プリデコーダＩ ＰＤＥＣはすべて等しい
、それぞれはいわゆる１−アウトオブ−ｎデコーダであ
る（具体的な例ではｎは２つの互いに無関係なアドレス
Ａｊに等しい）。
プリデコーダＰＤＥＣの後に主デコーダＭＮＤＥＣが接
続されている。主デコーダは複数個の選択デコーダ５Ｄ
ＥＣｉよび内部デコーダＩ ＤＥＣを有する。各１つの
選択デコーダ５ＤＥＣおよび１つの内部デコーダＩ Ｄ
ＥＣは互いに機能的および電気的に対応付けられている
。内部デコーダ！ＤＥＣは内部プリデコーダＩ ＰＤＥ
Ｃの出力信号Ｚ４・・・により駆動され、また選択デコ
ーダ５ＤＥＣは選択プリデコーダ５ＰＤＥＣの出力信号
ＺＯないしＺ３により駆動される。ビット線デコーダと
して使用する場合には、選択デコーダ５ＤＥＣの各出力
信号Ｙ４ｊ・・・は図示されていないトランスファトラ
ンジスタを介して半導体メモリのメモリセルのたとえば
１つのブロックのまさに１つのビット線を駆動する。
続されている。主デコーダは複数個の選択デコーダ５Ｄ
ＥＣｉよび内部デコーダＩ ＤＥＣを有する。各１つの
選択デコーダ５ＤＥＣおよび１つの内部デコーダＩ Ｄ
ＥＣは互いに機能的および電気的に対応付けられている
。内部デコーダ！ＤＥＣは内部プリデコーダＩ ＰＤＥ
Ｃの出力信号Ｚ４・・・により駆動され、また選択デコ
ーダ５ＤＥＣは選択プリデコーダ５ＰＤＥＣの出力信号
ＺＯないしＺ３により駆動される。ビット線デコーダと
して使用する場合には、選択デコーダ５ＤＥＣの各出力
信号Ｙ４ｊ・・・は図示されていないトランスファトラ
ンジスタを介して半導体メモリのメモリセルのたとえば
１つのブロックのまさに１つのビット線を駆動する。
第１図ないし第５図による本発明によるデコーダ装置は
従来の技術によるデコーダ装置（第６図参照）と下記の
２つの点で相違する。
従来の技術によるデコーダ装置（第６図参照）と下記の
２つの点で相違する。
ａ）（ｎ個のアドレス信号Ａｔの１つもしくはそれに対
して相補性のアドレス信号Ａｉに対するそれぞれｎ個の
入力端を有する２″個の論理ゲートを含んでいる）各内
部プリデコーダＩＰＤＥＣに別の入力端を介して、いま
の例では仮定されている正論理（゛能動的：Ｈ”）にお
いて負論理（“能動的＝Ｌ″）で動作する検査イネーブ
ル信号ＴＥが供給される。検査時（検査イネーブル信号
ＴＥが能動的である）には、内部プリデコーダＩＰＤＥ
Ｃの出力信号Ｚ４・・・かいずれも論理“１”をとる、
すなわち“能動的になる”ことはない（内部プリデコー
ダＩ ＰＤＥＣの構成部分としてＡＮＤゲートが示され
ているが、論理駆動を相応に変更すれば、たとえばＮＯ
Ｒゲートのような他の論理機能ももちろん可能である。
して相補性のアドレス信号Ａｉに対するそれぞれｎ個の
入力端を有する２″個の論理ゲートを含んでいる）各内
部プリデコーダＩＰＤＥＣに別の入力端を介して、いま
の例では仮定されている正論理（゛能動的：Ｈ”）にお
いて負論理（“能動的＝Ｌ″）で動作する検査イネーブ
ル信号ＴＥが供給される。検査時（検査イネーブル信号
ＴＥが能動的である）には、内部プリデコーダＩＰＤＥ
Ｃの出力信号Ｚ４・・・かいずれも論理“１”をとる、
すなわち“能動的になる”ことはない（内部プリデコー
ダＩ ＰＤＥＣの構成部分としてＡＮＤゲートが示され
ているが、論理駆動を相応に変更すれば、たとえばＮＯ
Ｒゲートのような他の論理機能ももちろん可能である。
）。それによって内部デコーダ夏ＤＥＣの各々のなかで
、そこに存在する事前選択線ＤＪが確実に、通常のよう
に最近の集積回路の供給電位ＶＣＣに相当する論理１の
値をとる。しかし、それによって、選択デコーダ５ＤＥ
Ｃのなかに含まれているｎチャネルトランスファトラン
ジスタＴＴの各々は導通する。
、そこに存在する事前選択線ＤＪが確実に、通常のよう
に最近の集積回路の供給電位ＶＣＣに相当する論理１の
値をとる。しかし、それによって、選択デコーダ５ＤＥ
Ｃのなかに含まれているｎチャネルトランスファトラン
ジスタＴＴの各々は導通する。
ｂ）従来の技術（第６図参照）では選択デコーダ５ＤＥ
Ｃの出力端はこれらのトランスファトランジスタＴＴの
ソース端子を介してスイッチング可能に基準電位ｖＳＳ
と接続されている。しかし、本発明によれば、トランス
ファトランジスタＴＴの第１の半部のソースは第１の電
位線Ｐｏｔｌと接続されており、またトランスファトラ
ンジスタＴＴの第２の半部は第２の電位線ＰｏＬ２と接
続されている０両型位線Ｐｏｔｌ、Ｐｏｔ２は互いに無
関係に駆動に応じて２つの互いに相補性のレベルの１つ
を存する。たとえば両方は正常作動中に基準電位■ＳＳ
を有し、このことは半導体メモリのビット線の通常の駆
動を可能にする。たとえば各第２のビット線のみが同時
に能動化されるべき検査作動中は（検査パターン“チェ
ッカーボード”に対する並列な書込みまたは続出し；ワ
ード線が接続されていてもよい）、第１の電位線Ｐｏｔ
ｌに論理レベルとして半導体メモリの供給電位ｖｃｃが
与えられており、また第２の電位線Ｐｏｔ２に論理レベ
ルとして半導体メモリの基準電位ｖｓｓが与えられてい
る。相応のレベルを検査時に選択デコーダ５ＤＥＣの出
力端も有する。
Ｃの出力端はこれらのトランスファトランジスタＴＴの
ソース端子を介してスイッチング可能に基準電位ｖＳＳ
と接続されている。しかし、本発明によれば、トランス
ファトランジスタＴＴの第１の半部のソースは第１の電
位線Ｐｏｔｌと接続されており、またトランスファトラ
ンジスタＴＴの第２の半部は第２の電位線ＰｏＬ２と接
続されている０両型位線Ｐｏｔｌ、Ｐｏｔ２は互いに無
関係に駆動に応じて２つの互いに相補性のレベルの１つ
を存する。たとえば両方は正常作動中に基準電位■ＳＳ
を有し、このことは半導体メモリのビット線の通常の駆
動を可能にする。たとえば各第２のビット線のみが同時
に能動化されるべき検査作動中は（検査パターン“チェ
ッカーボード”に対する並列な書込みまたは続出し；ワ
ード線が接続されていてもよい）、第１の電位線Ｐｏｔ
ｌに論理レベルとして半導体メモリの供給電位ｖｃｃが
与えられており、また第２の電位線Ｐｏｔ２に論理レベ
ルとして半導体メモリの基準電位ｖｓｓが与えられてい
る。相応のレベルを検査時に選択デコーダ５ＤＥＣの出
力端も有する。
両型位線Ｐｏｔｌ、Ｐｏｔ２に、たとえば供給電位■Ｃ
Ｃおよび基準電位■ＳＳの値に互いに無関係に設定可能
である論理レベルを有する検査信号ＴＥＳＴＩ、ＴＥＳ
Ｔ２が与えられていることは有利である（第１図参照）
。
Ｃおよび基準電位■ＳＳの値に互いに無関係に設定可能
である論理レベルを有する検査信号ＴＥＳＴＩ、ＴＥＳ
Ｔ２が与えられていることは有利である（第１図参照）
。
別の実施例（第２図参照）として、検査信号ＴＥＳＴ１
、ＴＥＳＴ２が、入力側でそれぞれ第１または第２の検
査補助信号ＴＥＳＴＩ、ＴＥＳＴ２を与えられておりま
たソース側で供給電位■ＣＣと基準電位ｖＳＳとの間に
接続されているＣＭＯＳインバータの出力信号であるこ
とは有利である。
、ＴＥＳＴ２が、入力側でそれぞれ第１または第２の検
査補助信号ＴＥＳＴＩ、ＴＥＳＴ２を与えられておりま
たソース側で供給電位■ＣＣと基準電位ｖＳＳとの間に
接続されているＣＭＯＳインバータの出力信号であるこ
とは有利である。
本発明の有利な実施例（第３図）では、選択デコーダ５
ＤＥＣごとに、一般的に言って、出力端Ｙ４Ｊ、・・・
の少なくとも１つの群ないし最大全部がそれぞれ付属の
トランスファトランジスタＴＴのソース端子を介して固
有の電位線Ｐｏｔｌ・・・ＰｏＬ４と接続されている。
ＤＥＣごとに、一般的に言って、出力端Ｙ４Ｊ、・・・
の少なくとも１つの群ないし最大全部がそれぞれ付属の
トランスファトランジスタＴＴのソース端子を介して固
有の電位線Ｐｏｔｌ・・・ＰｏＬ４と接続されている。
すべての電位線Ｐｏｔ１ないしＰｏｔ４は互いに無関係
に駆動に応じて２つの互いに相補性の論理レベルのそれ
ぞれ１つを有する。
に駆動に応じて２つの互いに相補性の論理レベルのそれ
ぞれ１つを有する。
これは検査パターン“チェッカーボード″ （“１０１
０”）のほかに複雑化されたチェッカーボードに類似の
検査パターン（たとえば“１１００１１００”）も検査
可能であり、また“すべて１″のような全←簡単な検査
パターンも検査可能であるという利点を有する。
０”）のほかに複雑化されたチェッカーボードに類似の
検査パターン（たとえば“１１００１１００”）も検査
可能であり、また“すべて１″のような全←簡単な検査
パターンも検査可能であるという利点を有する。
第４図および第５図には簡単化された有利な実施例が示
されている。第４図による実施例は２つの電位線Ｐｏｔ
ｌ、Ｐｏｔ２の代わりに単一の電位ＩＪＩＰｏｔのみを
有する。各選択デコーダ５ＤＥＣの出力端Ｙ４ Ｌ Ｙ
４ ｊ＋１、・・・はトランスファトランジスタＴＴの
ソース端子を介してこの電位線Ｐｏｔと接続されている
。
されている。第４図による実施例は２つの電位線Ｐｏｔ
ｌ、Ｐｏｔ２の代わりに単一の電位ＩＪＩＰｏｔのみを
有する。各選択デコーダ５ＤＥＣの出力端Ｙ４ Ｌ Ｙ
４ ｊ＋１、・・・はトランスファトランジスタＴＴの
ソース端子を介してこの電位線Ｐｏｔと接続されている
。
第５図による実施例は第２図および第４図による実施例
を組み合わせたものである。その作動方法は上記の実施
例の説明から当業者に自明である。
を組み合わせたものである。その作動方法は上記の実施
例の説明から当業者に自明である。
第４図および第５図による実施例では、使用可能な検査
パターンの数は確かに制限される。しかし、これらの実
施例では、構造がより簡単であり、また占有面積がより
節減されるという利点が得られる（通常大きな空間を占
める少なくとも１つの電位線が省略される）。
パターンの数は確かに制限される。しかし、これらの実
施例では、構造がより簡単であり、また占有面積がより
節減されるという利点が得られる（通常大きな空間を占
める少なくとも１つの電位線が省略される）。
本発明の重要な利点は、ビット線デコーダとして使用す
る際に、通常の冗長メカニズムが（たとえばレーザーリ
ンクを介して）能動化される（これはたいてい非可逆的
である）必要なしに、冗長メモリセルをも検査し得るこ
とにある０本発明によりすべてのビット線の（図示され
ていない）隔離トランジスタがたとえば並列に能動化し
得ることにより、冗長ビット線の隔離トランジスタも能
動化される。
る際に、通常の冗長メカニズムが（たとえばレーザーリ
ンクを介して）能動化される（これはたいてい非可逆的
である）必要なしに、冗長メモリセルをも検査し得るこ
とにある０本発明によりすべてのビット線の（図示され
ていない）隔離トランジスタがたとえば並列に能動化し
得ることにより、冗長ビット線の隔離トランジスタも能
動化される。
第１図ないし第５図は本発明のを利な実施例の回路図、
第６図は公知のデコーダ装置の回路図である。 ＸＡＯ，ＸＡＩ、ＸＡｊ、ＸＡＮ−１・・・アドレス入
力信号 ＡＯｌＡｌ、Ａｊ、、ＡＮ−１・・・真のアドレスＡＯ
ＳＡｌ、ＡＪ、ＡＮ−１・・・相補性アドレスＰＤＥＣ
・・・プリデコーダ ５ＰＤＥＣ・・・選択プリデコーダ Ｉ ＰＤＥＣ・・・内部プリデコーダ ＭＮＤＥＣ・・・主デコーダ ５ＤＥＣ・・・選択デコーダ Ｉ ＤＥＣ・・・内部デコーダ ２０、〜、Ｚ２（Ｎ−１）＋３・・・出力信号ＴＥ・・
・検査イネーブル信号 Ｄｊ・・・事前選択線 ＴＴ・・・トランスファトランジスタ ＶＳＳ・・・基準電位 ＶＣＣ・・・供給電位 Ｐｏむ１〜Ｐｏｔ４・・・電位線 ＴＥＳＴｉＴＥＳＴｌ、〜・・・検査信号ＴＥＳＴ；
ＴＥＳＴｌ、〜・・・検査補助信号Ｙ４ｊ・・・出力端 １ｔｂ１４１ヒ５１Ｊ
第６図は公知のデコーダ装置の回路図である。 ＸＡＯ，ＸＡＩ、ＸＡｊ、ＸＡＮ−１・・・アドレス入
力信号 ＡＯｌＡｌ、Ａｊ、、ＡＮ−１・・・真のアドレスＡＯ
ＳＡｌ、ＡＪ、ＡＮ−１・・・相補性アドレスＰＤＥＣ
・・・プリデコーダ ５ＰＤＥＣ・・・選択プリデコーダ Ｉ ＰＤＥＣ・・・内部プリデコーダ ＭＮＤＥＣ・・・主デコーダ ５ＤＥＣ・・・選択デコーダ Ｉ ＤＥＣ・・・内部デコーダ ２０、〜、Ｚ２（Ｎ−１）＋３・・・出力信号ＴＥ・・
・検査イネーブル信号 Ｄｊ・・・事前選択線 ＴＴ・・・トランスファトランジスタ ＶＳＳ・・・基準電位 ＶＣＣ・・・供給電位 Ｐｏむ１〜Ｐｏｔ４・・・電位線 ＴＥＳＴｉＴＥＳＴｌ、〜・・・検査信号ＴＥＳＴ；
ＴＥＳＴｌ、〜・・・検査補助信号Ｙ４ｊ・・・出力端 １ｔｂ１４１ヒ５１Ｊ
Claims (1)
- 【特許請求の範囲】 １）少なくとも、 選択プリデコーダおよび内部プリデコーダ ユニットを有し、選択プリデコーダおよび各内部プリデ
コーダユニットが１−アウトオブ−ｎデコーダとして構
成されている１つのプリデコーダ装置と、 複数個の選択デコーダおよび内部デコーダ を有する１つの主デコーダ装置と を備えている多段集積デコーダ装置におい て、 すべての内部プリデコーダユニット（ＩＰ ＤＥＣ）に、能動化の際にすべての内部プリデコーダユ
ニット（ＩＰＤＥＣ）のすべての出力信号（Ｚ４、Ｚ５
、Ｚ６、Ｚ７；Ｚ８、・・・；・・・；Ｚ２（Ｎ−１）
、・・・、Ｚ２（Ｎ−１）＋３）を非能動化する検査イ
ネーブル信号（＠ＴＥ＠）が供給されており、 各選択デコーダ（ＳＤＥＣ）の出力端の第 １の半部（Ｙ４ｊ、Ｙ４ｊ＋２）がトランスファトラン
ジスタ（ＴＴ）のソース端子を介して第１の電位線（Ｐ
ｏｔ１）と接続されており、また各選択デコーダ（ＳＤ
ＥＣ）の出力端の第２の半部（Ｙ４ｊ＋１、Ｙ４ｊ＋３
）がトランスファトランジスタ（ＴＴ）のソース端子を
介して第２の電位線（Ｐｏｔ２）と接続されており、 両電位（Ｐｏｔ１、Ｐｏｔ２）が互いに無 関係に２つの互いに相補性の論理レベルの１つを有する ことを特徴とする多段集積デコーダ装置。 ２）各内部プリデコーダユニット（ＩＰＤＥＣ）が、ｎ
個のアドレス信号（＠Ａｉ＠）の１つもしくはそれに対
して相補性の１つのアドレス信号（＠Ａｉ＠）に対する
ｎ個の入力端と、各ゲートの出力端を残りのｎ個の入力
端に現在与えられている信号組合わせに無関係に非能動
化する検査イネーブル信号（＠ＴＥ＠）に対する別の入
力端とを有する２＾ｎ個の論理ゲートを含んでいること
を特徴とする請求項１記載の多段集積デコーダ装置。 ３）電位線（Ｐｏｔ１、Ｐｏｔ２）に、互いに無関係に
設定可能な論理レベルを有する検査信号（ＴＥＳＴ１、
ＴＥＳＴ２）が与えられていることを特徴とする請求項
１または２記載の多段集積デコーダ装置。 ４）検査信号（ＴＥＳＴ１、ＴＥＳＴ２）が、入力側で
それぞれ１つの検査補助信号（＠ＴＥＳＴ１＠、＠ＴＥ
ＳＴ２＠）を与えられておりまたソース側で供給電位（
ＶＣＣ）と基準電位（ＶＳＳ）との間に接続されている
それぞれ１つのＣＭＯＳインバータの出力信号であるこ
とを特徴とする請求項３記載の多段集積デコーダ装置。 ５）各選択デコーダ（ＳＤＥＣ）の出力端（Ｙ４ｊ、・
・・）の少なくとも１つの群ないし最大全部がそれぞれ
付属のトランスファトランジスタ（ＴＴ）のソース端子
を介して固有の電位線（Ｐｏｔ１、Ｐｏｔ２、Ｐｏｔ３
、Ｐｏｔ４）と接続されており、またこれらの電位線（
Ｐｏｔ１、Ｐｏｔ２、Ｐｏｔ３、Ｐｏｔ４）が互いに無
関係に２つの互いに相補性の論理レベルのそれぞれ１つ
を有することを特徴とする請求項１ないし４の１つに記
載の多段集積デコーダ装置。 ６）２つの電位線（Ｐｏｔ１、Ｐｏｔ２）の代わりに、
選択的に２つの互いに相補性の論理レベルの１つを有す
る単一の電位線（Ｐｏｔ）のみを有し、また各選択デコ
ーダ（ＳＤＥＣ）の出力端（Ｙ４ｊ、Ｙ４ｊ＋１、・・
・）がトランスファトランジスタ（ＴＴ）のソース端子
を介してこの電位線（Ｐｏｔ）と接続されていることを
特徴とする請求項１ないし５の１つに記載の多段集積デ
コーダ装置。
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