JP4643315B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に、不揮発性半導体記憶装置を有した半導体集積回路装置に関する。

不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは読み出し、書き込みはページ(例えば、２ＫＢ)単位で実行され、消去はブロック(例えば、１２８ＫＢ)単位で実行される。このように消去単位が、書き込み単位よりも大きくなるフラッシュメモリにおける上書き動作について考える。

論理ブロックａ中のあるページに対し、上書きをする、とする。

フラッシュメモリ空間上では論理ブロックａのデータは、物理ブロック（実際のメモリアドレス）Ａに保持されている。フラッシュメモリに上書きをするためには、上書きをする部分に記憶されているデータを、一度、消去しないといけない。しかも、ＮＡＮＤ型フラッシュメモリの場合、該当ページだけでなく、該当ページを含む物理ブロック全体の出データが消去される。そこで、次のように処理されることがある。

既に消去状態にあって、どこの論理ブロックとも対応していないスペアブロック（物理ブロックＢ）を用意しておく。そして、書き込み要求のあった該当ページを含む物理ブロックＡの全ページをコピー（このとき上書きしたいページのデータは更新される）した後、元データのあるブロックを消去する。論理ブロックａのデータは、この動作により物理ブロックＡではなく物理ブロックＢに保持されたことになる。

そこで、フラッシュメモリは、アクセスのために、論理ブロックと物理ブロックとのアドレス対応テーブル（マッピングテーブル）を作成する。このような技術は、例えば、特許文献１、２に記載されている。即ち、論理アドレス／物理アドレス変換を行なう。この変換に際し、論理アドレス／物理アドレス変換テーブル、即ち、マッピングテーブルが用いられるのである。論理アドレスを物理アドレスに変換する変換手段は、論理ブロックアドレス入力に対し、物理ブロックアドレスを出力する機能を備える。例えば、論理ブロックａが入力されると、上記上書き動作前は物理ブロックＡに対応する物理アドレスを出力し、上書き動作後は物理ブロックＢに対応するアドレスを出力してメモリをアクセスする。

従来、上記論理アドレス／物理アドレス変換には、ＳＲＡＭが使用されている。しかし、ＳＲＡＭを使用すると、ＳＲＡＭ用のセンスアンプや、ＳＲＡＭを制御する制御回路が必要である。

さらに、論理アドレスを、ＳＲＡＭアクセスのためにデコードする論理アドレスデコーダ、さらには、フラッシュメモリをアクセスするために、ＳＲＡＭから出力された物理アドレスをデコードする物理アドレスデコーダが必要であり、上記ＳＲＡＭをフラッシュメモリチップに集積しようとすると、アドレスデコーダとアドレスバスとが２重に必要である。

このように、論理アドレス／物理アドレス変換に使用する手段、例えば、ＳＲＡＭをフラッシュメモリチップに集積しようとすると、そのチップ面積が増加する、という事情があった。
特開平１０−１２４３８４号公報 特開平１１−１１０２８３号公報

この発明は、チップ面積の増加を抑制しつつ、論理アドレス／物理アドレス変換機能を１チップ中に備えることが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。

この発明の一の態様に係る半導体集積回路装置は、メモリセルが接続されたワード線をそれぞれ含む複数のブロックと、前記ワード線を選択するロウデコーダと、前記ブロックを選択するブロックデコーダと、を備え、前記ブロックデコーダは、前記複数のブロックに対応する論理ブロックアドレスを保持する論理アドレスレジスタ、及びブロックステータスを保持するブロックステータスレジスタを含み、入力されたブロックアドレス、及び入力されたブロックステータスの双方が、保持された論理ブロックアドレス、及び保持されたブロックステータスに一致するブロックを選択する。

また、この発明の他の態様に係る半導体集積回路装置は、メモリセルが接続されたワード線を含む複数のブロックと、前記ワード線を選択するロウデコーダと、前記ブロックを選択するブロックデコーダと、を備え、前記ブロックデコーダは、入力されたブロックアドレスを、実メモリ空間の物理アドレスに変換する変換テーブルを含み、前記変換テーブルは、前記複数のブロックに対応する論理ブロックアドレス及びブロックステータスを保持し、前記ブロックデコーダは入力されたブロックアドレス、及び入力されたブロックステータスの双方が、保持された論理ブロックアドレス、及び保持されたブロックステータスに一致するブロックを選択する。

この発明によれば、チップ面積の増加を抑制しつつ、論理アドレス／物理アドレス変換機能を１チップ中に備えることが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。

以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
図１は、この発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図である。本例は、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例示するが、この発明は、ＮＡＮＤ型フラッシュメモリに限って適用されるものはない。

メモリセルアレイ１の各メモリセルのワード線ＷＬは、アドレスコントローラ７で指定される各アドレスのうち、ブロックアドレスとロウアドレスによって選択される。ブロックアドレスはブロックデコーダ３に入力され、対応するブロック１つが選択される。図２にメモリセルアレイ１の一構成例を示す。

図２に示すように、メモリセルアレイ１は、例えば、１０２４個のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３を含む。ブロックは、例えば、消去の最小単位である。ブロックＢＬＯＣＫは、１個あたり、例えば、４２５６個のＮＡＮＤ型メモリユニットを含む。ＮＡＮＤ型メモリユニットは、直列に接続された複数個の不揮発性半導体メモリセルトランジスタＭ、例えば、４個のメモリセルトランジスタＭと、これら４個のメモリセルトランジスタＭの列の一端に接続された選択ゲートトランジスタＳ１と、その他端に接続された選択ゲートトランジスタＳ２とを含む。選択ゲートトランジスタＳ１のゲートはドレイン側選択ゲート線ＳＧＤに接続され、その電流通路はメモリセルトランジスタＭとビット線ＢＬとの間に直列に接続される。選択ゲートトランジスタＳ２のゲートはソース側選択ゲート線ＳＧＳに接続され、その電流通路はメモリセルトランジスタＭとセルソース線Ｃ-sourceとの間に直列に接続される。４個のメモリセルトランジスタＭ各々のゲートは、それぞれワード線ＷＬ０〜ＷＬ３に接続される。データの書き込み、及び読み出しは、１本のワード線ＷＬに接続された、例えば、４２５６個のメモリセルトランジスタＭに対して同時に実行される。１個のメモリセルトランジスタＭがそれぞれ記憶する１ビットのデータ、もしくは多ビットのデータが、本例では４２５６個集まり、ページとなる。ページは、書き込み、及び読み出しの最小単位である。

通常、入力ブロックアドレスは論理ブロックアドレスである。本例では、ブロックデコーダ３内に各物理ブロックに対応づけられた論理ブロックアドレスを保持しておき、入力アドレスと保持アドレスが一致した物理ブロックが選択される。

ブロックデコーダ３で選択された物理ブロックは、選択信号が“Ｈ”となり、各物理ブロックで共通の回路が使われているロウデコーダ２に入力される。ブロック選択信号が“Ｈ”となったブロックのロウデコーダ２は、別に入力されたロウアドレスにしたがって１本のワード線ＷＬを選択する。

メモリセルのビット線ＢＬはページバッファ４に接続される。ページバッファは、読み出し時はビット線電位を検知してメモリセルデータを確定させるセンスアンプと、書き込み時は書き込みデータに応じてビット線ＢＬに所定電圧を印加する書き込みバイアスとの両方の機能を備える。読み出したデータはページバッファ４に保持される。この後、カラムスイッチ５を介して、カラム選択線デコーダ６の出力によって指定されたカラムデータを内部バスに出力する。一方、書き込みデータを入力するときは、内部バスに入力されたデータを、カラムスイッチ５を介して、同じくカラム選択線デコーダ６の出力によって指定されたページバッファ４に入力する。

メモリコントロール回路９は、チップＩ／Ｆ回路８に入力された、外部ホスト、もしくはフラッシュコントローラからの読み出し、書き込み、又は消去の要求に従って、各シーケンスに基づいて、アドレスコントローラ７、及び内部電源電圧発生回路１０を制御し、読み出し、書き込み、又は消去の動作を実行する。

次に、ブロックデコーダ３の動作について説明する。

論理ブロックアドレスがブロックデコーダ３に入力される。ブロックデコーダ３は各物理ブロックに１つずつ備えられており、それぞれ対応する論理ブロックアドレスデータを保持している。そして、入力された論理ブロックアドレスと、保持している論理ブロックアドレスとが一致した場合にＨＩＴ信号を出力する。このＨＩＴ信号はロウデコーダ２に入力され、該当する物理ブロックのみがアクティブになる。

本例のブロックデコーダ３は以下の機能を備える。

１．論理アクセスモード
入力された論理ブロックアドレスに対し、これに対応した物理ブロックを選択する。これは上述の通りである。

２．物理アクセスモード
入力されたアドレスを物理ブロックアドレスとしてとらえ、入力されたアドレスに従った物理ブロックを選択する。

３．論理アドレス入力モード
物理ブロックをアクセスするのではなく、入力された論理ブロックアドレスを内部データ保持部にデータとして書き込む。

以上を実現する１つの物理ブロックに対してのブロックデコーダの一構成例を図３に示す。

図３に示すように、ブロックデコーダ３は、論理アドレスレジスタ３１、ブロックステータスレジスタ３２、排他的論理和回路３３、マルチプレクサ３４、物理アドレスデコーダ３５、及びレジスタ書き込みスイッチ３６を備える。

論理アドレスレジスタ３１は、例えば、対応する論理ブロックアドレスを保持する。

ステータスレジスタ３２は、例えば、各ブロックのブロックステータスを保持する。ブロックステータスは、例えば、ブロックが、データブロックであるか、スペアブロックであるか、バッドブロックであるかを示す情報である。

排他的論理和回路（ＥＸＯＲ）３３は、論理アドレスレジスタ３１の値、ステータスレジスタ３２の値、入力された論理ブロックアドレスＡｄｄｒｅｓｓ、及び入力されたブロックステータスＳｔａｔｕｓの値をビット毎に排他的論理和をとって、全てのビットが一致したときに論理ヒット信号（論理アドレスデコード結果）ＬＯＧｉを出力する。

マルチプレクサ３４は、選択信号Ｓｅｌｅｃｔに従って、論理アクセスモード、及び物理アクセスモードのいずれかに切り替え、論理ヒット信号（論理アドレスデコード結果）ＬＯＧｉ、及び物理アドレスデコード結果ＰＨＹＳｉのいずれかをブロック選択信号ＢＬＫｉとして出力する。

物理アドレスデコーダ３５は、従来のブロックデコーダに相当するもので、物理ブロックアドレスをデコードし、上記物理アドレスデコード結果ＰＨＹＳｉを出力する。

レジスタ書き込みスイッチ３６は、更新信号Ｕｐｄａｔｅに従って、更新データを、論理アドレスレジスタ３１、及びブロックステータスレジスタ３２のどちらに書き込むのかを制御する。

論理アクセスモードでは、物理ブロックのステータスが、データブロック、スペアブロック、及びバッドブロックの３つのステータスに大きくわけられる。

データブロックは論理ブロックアドレスがアサインされているブロックである。このブロックには、例えば、データが書き込まれている。

スペアブロックは論理ブロックアドレスがアサインされていないブロックである。このブロックにおいては、例えば、データが消去されている。

バッドブロックはアクセスが禁止されているブロックである。

ブロックデコーダ３は、対応する論理ブロックアドレスに加え、上記３つの状態を決めるフラグ情報、例えば、ブロックステータスを、テーブルデータとしてブロックステータスレジスタ３２に保持する。論理アドレスレジスタ３１に保持される論理ブロックアドレスと、ブロックステータスレジスタ３２に保持されるブロックステータスとの関係、即ち、マッピングテーブルの一例を図４に示す。

一例におけるブロックステータスは、
００： データブロック
０１： スペアブロック
１１： バッドブロック
とする。

図４に示すマッピングテーブルは、入力されたブロックアドレスを、実メモリ空間の物理アドレスに変換する変換テーブルに相当する。ブロックデコーダ３は、例えば、この変換テーブルを参照してブロックを選択する動作を行う。本例では、変換テーブルを、例えば、レジスタ回路を用いてハード的に構成する例を示す。即ち、論理ブロックアドレスを書き込む論理ブロックアドレスメモリ領域、及びブロックステータスを書き込むブロックステータスメモリ領域に、論理アドレスレジスタ３１、及びブロックステータスレジスタ３２を用いる。変換テーブルは、論理ブロックアドレスメモリ領域、及びブロックステータスメモリ領域を、複数のブロック毎、例えば、全てのブロック毎に備える。なお、変換テーブルは、プログラムを用いてソフト的に実現することも可能である。

（論理アクセスモード時）
ブロックステータスレジスタ３２の値が“００”のデータブロックについては、論理アドレスレジスタ３１の値として論理ブロックアドレスが保持される。

ブロックステータスレジスタ３２の値が“０１”のスペアブロックについては、対応する論理ブロックが存在しない。このため、論理アドレスレジスタ３１の値としてスペアブロックのアロケーションテーブルが保持される。アロケーションテーブルは、どのスペアブロックを選択すべきかを決めるための、スペアブロックグループ内のアドレスに相当するデータである。

ブロックステータスレジスタ３２の値が“１１”のバッドブロックについては、アクセス禁止であるので、通常はアクセスしない。アドレスレジスタ３１の値は不定であるが、本例では、仮に０ｈに統一する。

論理アクセスモード時は、図１に示すアドレスコントローラ７のブロックアドレス制御部４１は論理ブロックアドレスとともに、アクセスすべきステータスもブロックデコーダ３にわたす。例えば、論理ブロック２をアクセスしたいのであれば、アドレス“２ｈ”とともに、アクセスステータス“００ｂ”を出力する。本例においては、図４に示すように、物理ブロック１が選択される。

また、書き込みのためにスペアブロックを選択する際は、スペアステータス“０１ｂ”とともに、何番目のスペアブロックを選択するかを示す情報（アロケーションテーブル）を、アドレスとして出力する。例えば、スペアブロック２を選択したいのであれば、スペアステータス“０１ｂ”とともに、アロケーションテーブルアドレス“２ｈ”を出力する。本例においては、図４に示すように、物理ブロック５が選択される。

（物理アクセスモード時）
マッピングテーブルが確定していないパワーオン時や、テスト時には、論理アドレスではなく物理アドレスでアクセスしたい場合がある。そこで、ブロックデコーダ３は、従来のブロックデコーダと同じ物理アドレスデコーダ３５を備える。各物理ブロックに対応したアドレスが入力されるとＰＨＹＳｉが“Ｈ”となる。そして、物理アクセスモード時、選択信号Ｓｅｌｅｃｔに従って、マルチプレクサ３４がＰＨＹＳｉを選択する。

（論理アドレス入力モード時）
マッピングテーブルはダイナミックなテーブルである。メモリが書き込み／消去を繰り返すたびに、物理ブロック１〜物理ブロック５に対応する論理ブロックアドレスは変化する。そこで、テーブルデータ、つまりレジスタ３１、３２の値を更新する必要が生じる。

このためには、例えば、以下のような方法を用いる。

まず、更新したい物理ブロックを、物理ブロックアドレスによって選択する。つまり、物理デコーダ３５を用いて、対応する物理ブロックを確定する。

次に、更新したい論理ブロックアドレス、及び更新したいブロックステータスを入力する。そして、論理ブロックレジスタ３１に更新したい論理ブロックアドレスを保持させ、ブロックステータスレジスタ３２に更新したいブロックステータスを保持させる。これにより、テーブルデータ、つまりレジスタ３１、３２の値を更新できる。

これら一連の動作は、レジスタ書き込みスイッチ３６によって制御されれば良い。

なお、論理アドレス入力モード時、実際にはメモリセルは選択しない。不用意なメモリセルの選択を避けるためには、例えば、ブロックデコーダ３の出力が“Ｈ”とならないようにすれば良い。

第１実施形態によれば、ブロックデコーダ３が、入力された論理アドレスを、実メモリ空間の物理アドレスに変換する変換テーブル、即ち、マッピングテーブルを持つ。ブロックデコーダ３は、マッピングテーブルに従って、入力された論理アドレスに応じた物理ブロックを選択する。このようなブロックデコーダ３を、フラッシュメモリのロウデコーダにあわせて配置することで、フラッシュメモリをアクセスするための、物理アドレスを無くすことができる。

参考例を図１２に示す。論理アドレス／物理アドレス変換にＳＲＡＭを使用し、このＳＲＡＭをフラッシュメモリチップに集積した場合には、図１２に示すような構成となる。即ち、マッピングテーブルを保持するＳＲＡＭ（ＳＲＡＭ(mapping)、アドレスデコーダ、センスアンプを含む）、及びＳＲＡＭを制御する制御回路（ＳＲＡＭ Ｃｏｎｔｒｏｌ）が必要である。さらに、ＳＲＡＭをフラッシュメモリチップに集積するから、ＳＲＡＭのアドレスデコーダ、フラッシュメモリのアドレスデコーダ、物理アドレスバス（ＳＲＡＭの出力）、論理アドレスバス（アドレスコントローラの出力）が２重に必要である。

その点、第１実施形態では、マッピングテーブルを、ブロックデコーダ３に持たせるので、ＳＲＡＭを排除することができる。そして、ＳＲＡＭが排除されることで、アドレスデコーダやアドレスバスを２重に設ける必要もなくなる。

従って、第１実施形態によれば、チップ面積の増加を抑制しつつ、論理アドレス／物理アドレス変換機能を１チップ中に備えることが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を得ることができる。

（第２実施形態）
図５は、この発明の第２実施形態に係る不揮発性半導体記憶装置が有するブロックデコーダの一構成例を示すブロック図である。

図５に示すブロックデコーダ３´は、第１実施形態と同様の論理アドレス/物理アドレス変換機能の他、同じブロックステータスを持つ複数のブロックを、同時に選択する多重選択機能を持つ。これらの機能の切り替えは、例えば、信号ＩＧＮＯＲＥによって行われる。

（信号ＩＧＮＯＲＥ＝Ｈ）
本例のブロックデコーダ３´は、信号IGNOREを“Ｈ”レベルとすると、論理和回路（ＯＲ）３７の出力は、排他的論理和回路３３-１の出力に関係なく、“Ｈ”レベルに固定される。このため、排他的論理和回路（ＥＸＯＲ）３３-１による論理ブロックアドレス一致/不一致判定、及び排他的論理和回路（ＥＸＯＲ）３３-２によるブロックステータス一致/不一致判定のうち、論理ブロックアドレス一致/不一致判定が無視される。即ち、論理和回路３７は、排他的論理和回路３３-１の出力に関係なく、この排他的論理和回路３３-１の出力を無効とする。

論理積回路（ＡＮＤ）３８の一方の入力には、論理和回路３７の出力、本例では“Ｈ”レベルが与えられるので、論理積回路３８の出力は、排他的論理和回路３３-２の出力に応じて、“Ｈ”レベル、又は“Ｌ”レベルのいずれかの値をとる。

このように、ブロックデコーダ３´は、信号IGNOREが“Ｈ”レベルの間、排他的論理和回路（ＥＸＯＲ）３３-２によるブロックステータス判定のみが有効となり、論理ブロックアドレスに関係なく、ステータスレジスタ３２に保持されたブロックステータスと入力ブロックステータスＳｔａｔｕｓとが一致したブロックが全て選択される。

例えば、図４に示すマッピングテーブル例を参照すると、入力ブロックステータスＳｔａｔｕｓが“０１ｂ”であったと仮定すると、スペアブロックが全て選択される。つまり、物理ブロック３、及び物理ブロック５が同時に選択される。

（信号ＩＧＮＯＲＥ＝Ｌ）
この状態は、ブロックデコーダ３´を、例えば、第１実施形態において説明した論理アクセスモードのように使用したいときに設定される。

ブロックデコーダ３´は、信号IGNOREを“Ｌ”レベルとすると、論理和回路３７の出力は、排他的論理和回路３３-１の出力に応じて、“Ｈ”レベル、又は“Ｌ”レベルのいずれかの値をとる。論理積回路３８は、論理和回路３７の出力、及び排他的論理和回路３３-２の出力の双方が“Ｈ”レベルのとき、その出力を“Ｈ”レベルとする。

従って、ブロックデコーダ３´は、第１実施形態と同様に、入力された論理ブロックアドレスと論理アドレスレジスタ３１の値が一致、及び入力されたブロックステータスとブロックステータスレジスタ３２の値が一致するものにおいて、論理ヒット信号ＬＯＧｉを出力することができる。

このように、第２実施形態では、複数のブロック、例えば、同じブロックステータスを持つ複数のブロックを同時に選択することが可能である。このため、第１実施形態から得られる利点に加え、例えば、動作の高速化に有利、という利点を得ることができる。

また、ブロックステータスレジスタ３２のビット数を増やし、例えば、“消去選択ステータス”という新たなブロックステータスを設定すれば、複数のブロックのメモリセルに対して、同時に消去バイアスを与えることも可能となる。これによれば、特に、消去動作の高速化に有利となる。

（第３実施形態）
次に、この発明の実施形態に係る半導体集積回路装置を利用したアプリケーション例のいくつかを、第３実施形態として説明する。

図６は、この発明の実施形態に係る半導体集積回路装置を利用したメモリカードの一例を示す図である。

図６に示すように、メモリカード１００は、この発明の実施形態に従った不揮発性半導体記憶装置１１０を有する。半導体記憶装置１１０は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

メモリカード１００に搭載された半導体記憶装置１１０には、データ、アドレス、若しくは、コマンドを転送する信号線(DAT)、信号線DATにコマンドが転送されていることを示すコマンドラインイネーブル信号線(CLE)、信号線DATにアドレスが転送されていることを示すアドレスラインイネーブル信号線(ALE)、及び、半導体記憶装置１１０が動作可能か否かを示すレディービジー信号線(R/B)が接続される。

図７は、この発明の実施形態に係る半導体集積回路装置を利用したメモリカードの他例を示す図である。

図７に示す他例が、図６に示すメモリカード１００と異なる点は、半導体記憶装置１１０を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ１２０を有することである。コントローラ１２０は、例えば、フラッシュコントローラに対応する。コントローラ１２０は、それぞれ半導体記憶装置１１０及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（I/F）１２１、１２２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部(MPU)１２３と、データを一時的に記憶するバッファラム(Buffer RAM)１２４と、誤り訂正符合を生成する誤り訂正部(ECC)１２５を有している。また、メモリカード１００にはコマンド信号線(CMD)、クロック信号線(CLK)、信号線(DAT)が接続される。

これらメモリカード１００の例において、制御信号の本数、信号線のビット幅、もしくはコントローラ１２０の構成は種々の変形が可能である。

図８は、この発明の実施形態に係る半導体集積回路装置を利用した電子機器の一例を示す図である。図８には、電子機器の一例として、携帯電子機器、例えば、携帯電話端末が示されている。

上記実施形態は、不揮発性半導体記憶装置であり、例えば、携帯電話端末内の書き替え可能なＲＯＭ（ＥＥＰＲＯＭ）に利用することができる。もちろん、ＥＥＰＲＯＭばかりでなく、携帯電話端末内のＲＯＭにも利用可能である。

図９は、携帯電話端末のシステム例を示すブロック図である。以下、携帯電話端末を、そのシステム例とともに説明する。

図８、及び図９に示すように、携帯電話端末は、通信部、及び制御部を含む。通信部は、送受信アンテナ３１１、アンテナ共用器３１２、受信器３１３、ベースバンド処理部３１４、音声コーデックとして用いられるＤＳＰ（Digital Signal Processor）３１５、スピーカ３１６、マイクロホン３１７、送信器３１８、及び周波数シンセサイザ３１９を備えている。

制御部は、ＣＰＵ３２１、及びＣＰＵ３２１にＣＰＵバス３３０を介して接続されるＲＯＭ３２２、ＲＡＭ３２３、ＥＥＰＲＯＭ３２４を備えている。ＲＯＭ３２２は、ＣＰＵ３２１において実行されるプログラム、例えば、通信プロトコルや、表示用のフォント等の必要となるデータを記憶する。ＲＡＭ３２３は作業領域として主に用いられ、例えば、ＣＰＵ３２１がプログラム実行中において、計算途中のデータなどを必要に応じて記憶したり、制御部と制御部以外の各部との間でやり取りされるデータを一時的に記憶したりする。書き替え可能なＲＯＭ（ＥＥＰＲＯＭ）３２４は不揮発性メモリシステムであり、携帯電話端末の電源がオフにされても、これに記憶されているデータは消滅しない。このため、ＥＥＰＲＯＭ３２４は、例えば、直前の設定条件などを記憶し、次の電源オン時に同じ設定にするような使用方法をとる場合に、それらの設定パラメータ等を記憶する。上記実施形態に係る不揮発性メモリシステムは、ＥＥＰＲＯＭ３２４に利用することができる。もちろん、ＲＯＭ３２２にも利用可能である。

本例に係る携帯電話端末は、さらに、キー操作部３４０、ＬＣＤコントローラ３５０、リンガ３６０、外部入出力端子３７０、外部メモリスロット３８０、及びオーディオ再生処理部３９０を備えている。

キー操作部３４０は、インターフェース回路（Ｉ／Ｆ）３４１を介してＣＰＵバス３３０に接続される。キー操作部３４０からキー入力されたキー入力情報は、例えば、ＣＰＵ３２１に伝えられる。

ＬＣＤコントローラ３５０は、例えば、ＣＰＵ３２１からの表示情報を、ＣＰＵバス３３０を介して受け、ＬＣＤ（液晶ディスプレイ）３５１を制御するＬＣＤ制御情報に変換し、ＬＣＤ３５１に伝える。

リンガ３６０は、例えば、呼び出し音等を発生する。

外部入出力端子３７０は、インターフェース回路３７１を介してＣＰＵバス３３０に接続され、携帯電話端末に外部から情報を入力したり、あるいは携帯電話端末から外部へ情報を出力したりする際の端子として機能する。

外部メモリスロット３８０にはメモリカード等の外部メモリ４００が挿入される。外部メモリスロット３８０は、インターフェース回路３８１を介してＣＰＵバス３３０に接続される。

携帯電話端末にスロット３８０を設けると、携帯電話端末からの情報を外部メモリ１００に書き込んだり、あるいは外部メモリ１００に記憶された情報を読み出し、携帯電話端末に入力したりすることが可能となる。外部メモリ１００は、例えば、メモリカードである。メモリカードは、上述のように、記憶部として不揮発性半導体記憶装置を持つ。このメモリカードにも、上記実施形態に係る不揮発性半導体記憶装置を利用できる。

オーディオ再生処理部３９０は、携帯電話端末に入力されたオーディオ情報、あるいは外部メモリ４００に記憶されたオーディオ情報を再生する。再生されたオーディオ情報は、外部端子３９１を介して、例えば、ヘッドフォン、携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。例えば、携帯電話端末にオーディオ再生処理部３９０を設けることにより、オーディオ情報の再生が可能となる。

このように、この発明の実施形態に係る不揮発性半導体記憶装置は、電子機器、例えば、携帯電話端末やメモリカードに利用することができる。

また、この発明の実施形態に係る不揮発性半導体記憶装置を利用したメモリカード１００は、図１０Ａ〜１０Ｆ、図１１Ａ〜図１１Ｅに示すように、例えば、デジタルスチルカメラ／ビデオカメラ（図１０Ａ）、テレビジョン（図１０Ｂ）、オーディオ／ビジュアル機器（図１０Ｃ）、オーディオ機器（図１０Ｄ）、ゲーム機器（図１０Ｅ）、電子楽器（図１０Ｆ）、パーソナルコンピュータ（図１１Ａ）、パーソナルデジタルアシスタント：ＰＤＡ（図１１Ｂ）、ボイスレコーダ（図１１Ｃ）、ＰＣカード（図１１Ｄ）、電子書籍端末（図１１Ｅ）等の記録メディアとしても利用することができる。

以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

例えば、各実施形態では、ブロックデコーダに、論理ブロックアドレスを書き込む論理ブロックアドレスメモリ領域（論理アドレスレジスタ３１）と、ブロックステータスを書き込むブロックステータスメモリ領域（ブロックステータスレジスタ３２）とを持つ変換テーブル（マッピングテーブル）を示した。しかし、変換テーブルは、論理ブロックアドレスメモリ領域のみ、あるいはブロックステータスメモリ領域のみを持つように変形することもできる。

また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明を不揮発性半導体記憶装置、特に、ＮＡＮＤフラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤフラッシュメモリに限られるものではない。また、そのような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１はこの発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図 図２はメモリセルアレイの一構成例を示す図 図３はブロックデコーダの一構成例を示すブロック図 図４は論理アドレスとステータス情報の一例を示す図 図５はこの発明の第２実施形態に係る不揮発性半導体記憶装置が有するブロックデコーダの一構成例を示すブロック図である。 図６はこの発明の実施形態に係る半導体集積回路装置を利用したメモリカードの一例を示す図 図７はこの発明の実施形態に係る半導体集積回路装置を利用したメモリカードの一例を示す図 図８はこの発明の実施形態に係る半導体集積回路装置を利用した電子機器の一例を示す図 図９は携帯電話端末のシステム例を示すブロック図 図１０Ａ〜図１０Ｆはこの発明の実施形態に係る半導体集積回路装置を利用したメモリカードを使用する電子機器を示す図 図１１Ａ〜図１１Ｅはこの発明の実施形態に係る半導体集積回路装置を利用したメモリカードを使用する電子機器を示す図 図１２はこの発明の参考例に係る半導体集積回路装置を示すブロック図

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…ブロックデコーダ、３１…論理アドレスレジスタ、３２…ブロックステータスレジスタ。

Claims (5)

1. メモリセルが接続されたワード線を含む複数のブロックと、
   前記ワード線を選択するロウデコーダと、
   前記ブロックを選択するブロックデコーダと、を備え、
   前記ブロックデコーダは、前記複数のブロックに対応する論理ブロックアドレスを保持する論理アドレスレジスタ、及びブロックステータスを保持するブロックステータスレジスタを含み、入力されたブロックアドレス、及び入力されたブロックステータスの双方が、保持された論理ブロックアドレス、及び保持されたブロックステータスに一致するブロックを選択することを特徴とする半導体集積回路装置。
2. 前記ブロックデコーダは、物理アドレスデコーダを、さらに備え、
   前記ブロックデコーダは、
   論理アクセスモード時において、入力されたブロックアドレスが、前記保持された論理ブロックアドレスに一致するブロックを選択し、
   物理アクセスモード時において、入力されたブロックアドレスを前記物理アドレスデコーダによってデコードし、デコード結果に従って、ブロックを選択することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記保持された論理ブロックアドレス、及び前記保持されたブロックステータスを更新するとき、
   入力されたブロックアドレスを前記物理アドレスデコーダによってデコードし、デコード結果に従って、更新すべきブロックに対応した前記論理アドレスレジスタ、及び前記ブロックステータスレジスタを選択することを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記ブロックデコーダは、
   入力されたブロックアドレスと前記保持された論理ブロックアドレスとの一致/不一致を検出する第１の一致/不一致検出回路と、
   入力されたブロックステータスと前記保持されたブロックステータスとの一致/不一致を検出する第２の一致/不一致検出回路と、
   前記第１の一致/不一致検出回路の出力を無効とする回路とを、さらに備えることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
5. メモリセルが接続されたワード線を含む複数のブロックと、
   前記ワード線を選択するロウデコーダと、
   前記ブロックを選択するブロックデコーダと、を備え、
   前記ブロックデコーダは、入力されたブロックアドレスを、実メモリ空間の物理アドレスに変換する変換テーブルを含み、
   前記変換テーブルは、前記複数のブロックに対応する論理ブロックアドレス及びブロックステータスを保持し、
   前記ブロックデコーダは入力されたブロックアドレス、及び入力されたブロックステータスの双方が、保持された論理ブロックアドレス、及び保持されたブロックステータスに一致するブロックを選択することを特徴とする半導体集積回路装置。

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