JP2003151285A

JP2003151285A - 半導体メモリ

Info

Publication number: JP2003151285A
Application number: JP2001342792A
Authority: JP
Inventors: Harunobu Nakagawa; 治信中川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-11-08
Filing date: 2001-11-08
Publication date: 2003-05-23
Also published as: US6735126B1; KR100852923B1; KR20030038320A

Abstract

(57)【要約】【課題】電気的に書き換え可能な不揮発性のメモリセ
ルを有する半導体メモリにおいて、最小の消去単位であ
る複数のメモリ領域を効率よく選択する。【解決手段】最小の消去単位である複数のメモリ領域
で構成された複数のメモリブロックを有している。消去
選択回路は、消去コマンドに対応して供給される消去制
御信号が第１消去モードを示すとき、第１アドレス信号
により選択されるメモリブロック内の全メモリ領域を選
択する。消去制御回路は、消去選択回路により選択され
たメモリ領域のデータを消去する。すなわち、消去制御
信号が第１消去モードを示すとき、データの消去は、メ
モリブロック単位で実行される。１回の消去コマンドで
データを消去する複数のメモリ領域を一度に選択できる
ため、消去コマンドの入力回数を削減できる。したがっ
て、半導体メモリを制御するCPU等が実行するシステム
プログラムを簡素にできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性の半導体メモリに関する。

【０００２】

【従来の技術】フラッシュメモリ等の不揮発性の半導体
メモリは、消去動作をチップ全体またはセクタ単位で実
行できる。図５は、セクタ単位でデータを消去するため
の半導体メモリ内の制御回路の例を示している。セクタ
デコーダ１は、アドレス信号ADD（セクタアドレス）に
応じてセクタ選択信号SEC0-255のいずれかを活性化す
る。セクタラッチ回路２は、セクタ選択信号SEC0-255を
それぞれラッチし、ラッチした信号を消去フラグ信号EF
LG0-255として出力するラッチSL0-255を有している。ラ
ッチSL0-255は、メモリアレイのセクタ（図示せず）に
対応してそれぞれ形成されている。そして、セクタ選択
信号SEC0-255に応じて活性化された消去フラグ信号EFLG
0-255に対応するセクタが選択され、これ等セクタ内の
データが消去される。

【０００３】図６は、セクタ単位でデータを消去する際
の動作を示している。この例では、書き込みイネーブル
信号/WEに同期してアドレス信号ADDおよびデータ信号DQ
が入力される。まず、第１バスサイクルでアドレス信号
ADDに555h（"h"は16進数を示す）、データ信号DQにAAh
が供給され、第２バスサイクルでアドレス信号ADDに2AA
h、データ信号DQに55hが供給され、フラッシュメモリの
内部回路が活性化される。次に、第３バスサイクルでア
ドレス信号ADDに555h、データ信号DQに80hが供給される
と、フラッシュメモリは、消去コマンドが供給されたと
認識し、消去動作を制御する制御回路の動作を開始す
る。

【０００４】この後、第４および第５バスサイクルで、
アドレス信号ADDに555h、2AAh、データ信号DQにAAh、55
hが順次供給される。セクタ消去の際は、第６バスサイ
クルでデータ信号DQに30h（セクタアドレスSAの供給を
示す）が供給される。このとき、アドレス信号ADDが、
データを消去するセクタアドレスSA0として供給され
る。図５に示したセクタデコーダ１は、セクタアドレス
SAをデコードする。セクタラッチ回路２は、セクタデコ
ーダ１から出力されるセクタ選択信号SEC（SEC0-255の
いずれか）をラッチし、消去フラグ信号EFLGを活性化す
る。

【０００５】複数のセクタを消去する場合、第７バスサ
イクル以降に、セクタアドレスSAとデータ信号DQ（30
h）が、書き込みイネーブル信号/WEに同期して順次供給
される。セクタデコーダ１は、上述と同様に、セクタア
ドレスSAを順次デコードする。セクタラッチ回路２は、
セクタデコーダ１出力されるセクタ選択信号SEC（SEC0-
255のいずれか）を順次ラッチし、消去フラグ信号EFLG
を活性化する。そして、最後に供給されたコマンド（セ
クタアドレス）から所定の期間後に、消去動作が開始さ
れ、セクタラッチ回路２に活性化されている消去フラグ
信号EFLGに対応するセクタのデータが消去される。ここ
で、第１〜第６バスサイクルを消去コマンド入力期間と
称し、第７バスサイクルから消去動作が開始されるまで
の期間をタイムアウト期間と称している。なお、第６バ
スサイクルでデータ信号DQに10hが供給されると、フラ
ッシュメモリは、所定の期間後、全てのセクタのデータ
を消去するチップ一括消去を実行する。

【０００６】

【発明が解決しようとする課題】従来のフラッシュメモ
リでは、複数のセクタのデータを消去するためには、そ
れらセクタを示すセクタアドレスを１つずつ入力してい
く必要があった。今後、フラッシュメモリ等の半導体記
憶装置の記憶容量が増えるにしたがい、セクタ数が増加
することは明らかである。例えば、１セクタの容量を64
kバイトとすると、8Mビット（1Mワード×8ビット）のフ
ラッシュメモリでは、セクタ数は16になる。しかし、25
6Mビット（32Mワード×8ビット）では、セクタ数は512
になる。この場合、例えば、データを消去する200個の
セクタを選択する場合、200バスサイクルが必要にな
る。このように、今後メモリ容量が増えた場合、複数の
セクタのデータを消去するために、長大なタイムアウト
期間が必要になる。データを消去するセクタを指定する
ためのバスサイクル数が増加すると、半導体メモリに消
去動作を指示する際にシステムの負荷が増大する。ま
た、半導体メモリを制御するCPU等が実行する制御プロ
グラムが複雑になる。

【０００７】本発明の目的は、電気的に書き換え可能な
不揮発性のメモリセルを有する半導体メモリにおいて、
データを消去する最小単位である複数のメモリ領域を効
率よく選択することにある。本発明の別の目的は、半導
体メモリを制御するシステムの負荷を軽減し、制御プロ
グラムを簡素にすることにある。

【０００８】

【課題を解決するための手段】請求項１の半導体メモリ
は、データを消去するための最小の消去単位である複数
のメモリ領域で構成された複数のメモリブロックを有し
ている。各メモリ領域は、電気的に書き換え可能な不揮
発性のメモリセルを含むメモリ領域を有している。消去
選択回路は、消去コマンドに対応して供給される消去制
御信号が第１消去モードを示すとき、消去制御信号とと
もに供給される第１アドレス信号により選択されるメモ
リブロック内の全てのメモリ領域を選択する。消去制御
回路は、消去選択回路により選択されたメモリ領域のデ
ータを消去する。すなわち、消去制御信号が第１消去モ
ードを示すとき、データの消去は、メモリブロック単位
で実行される。１回の消去コマンドで、データを消去す
る複数のメモリ領域を一度に選択できるため、消去コマ
ンドの入力回数を削減できる。したがって、半導体メモ
リを制御するCPU等が実行するシステムプログラムを簡
素にできる。また、データを消去するメモリ領域を選択
するためのサイクル数（消去コマンドの入力期間）が少
なくなるため、半導体メモリに消去動作を指示するシス
テムの負荷を軽減できる。

【０００９】請求項２の半導体メモリでは、消去選択回
路は、消去制御信号が第２消去モードを示すとき、消去
制御信号とともに供給される第２アドレス信号に応じて
メモリ領域のいずれかを選択する。消去制御回路は、消
去選択回路により選択された１つのメモリ領域のデータ
を消去する。消去制御信号により第１または第２消去モ
ードを識別することで、消去制御信号に応じて、消去す
るメモリ領域をメモリブロック単位またはメモリ領域単
位で選択できる。この結果、データを消去するメモリ領
域を、少ないサイクル数で効率よく選択できる。

【００１０】請求項３の半導体メモリでは、消去制御信
号が、消去コマンドに対応して複数回変化したとき、消
去選択回路は、消去制御信号の変化に応じて、メモリブ
ロック内の全てのメモリ領域または１つのメモリ領域を
順次選択する。この後、消去制御回路は、消去選択回路
により選択されたメモリ領域のデータを消去する。この
ため、１回の消去コマンドでデータを消去すべきメモリ
領域を全て選択し、これ等メモリ領域のデータを消去で
きる。半導体メモリを制御するシステムは、例えば、メ
モリブロック内の全メモリ領域を選択するとき、低レベ
ルの消去制御信号を半導体メモリに供給し、１つのメモ
リ領域を選択するとき、高レベルの消去制御信号を半導
体メモリに供給する。このように、消去制御信号を変化
させるだけで、メモリ領域またはメモリブロックを自在
に選択できるため、システムによる半導体メモリの消去
制御が容易になる。

【００１１】請求項４の半導体メモリでは、消去選択回
路は、データを消去するメモリ領域に対応する消去フラ
グをセットするラッチ回路を有している。消去フラグ
は、消去コマンドに対応して消去制御信号とともに順次
供給される第１または第２アドレス信号に応じてセット
される。消去制御回路は、ラッチ回路にセットされた消
去フラグに応じて、複数のメモリ領域のデータを消去す
る。このため、複数のバスサイクルに亘って供給される
情報（データを消去するメモリ領域を示す第１および第
２アドレス信号）を、簡易なラッチ回路により容易に保
持できる。したがって、消去選択回路の回路規模を小さ
くできる。

【００１２】請求項５の半導体メモリでは、消去選択回
路は、デコーダを有している。デコーダは、消去制御信
号が第１消去モードを示すときに、第１アドレス信号に
より選択されるメモリブロック内の全メモリ領域にそれ
ぞれ対応する複数の消去イネーブル信号を活性化する。
また、デコーダは、消去制御信号が第２消去モードを示
すときに、第２アドレス信号により選択されるメモリ領
域に対応する消去イネーブル信号を活性化する。ラッチ
回路は、活性化されたイネーブル信号に応じてセットさ
れる。デコーダは、通常のアドレスデコーダと同様に簡
易に形成可能である。また、他の回路で使用するアドレ
スデコーダの一部を共有することもできる。この結果、
ラッチ回路をセットするイネーブル信号を容易に生成で
きる。消去選択回路の回路規模をさらに小さくできる。

【００１３】請求項６の半導体メモリでは、消去制御回
路は、第１または第２アドレス信号の最後の入力から所
定の期間後に、複数のメモリ領域の消去動作を開始す
る。換言すれば、消去動作は、第１または第２アドレス
信号が所定の期間入力されないときに開始される。この
ため、データを消去するメモリ領域を選択するためのサ
イクル数は任意になる。このように、消去動作の開始を
データを消去するメモリ領域の選択に必要なサイクル数
に応じて可変にすることで、消去コマンドから消去動作
の完了までの期間を常に最適にできる。

【００１４】請求項７の半導体メモリでは、消去制御信
号は、１ビットの第３アドレス信号として供給される。
消去動作は、複数のメモリセルを含むメモリ領域を最小
単位として実行される。このため、消去動作に必要なア
ドレス信号のビット数は、読み出し動作または書き込み
動作に必要なアドレス信号のビット数より常に少なくな
る。読み出し動作または書き込み動作のみに使用するア
ドレス信号のうち１ビット（第３アドレス信号）を、消
去動作時に消去制御信号として使用することで、外部端
子数の増加を防止できる。この結果、半導体メモリのチ
ップサイズが増加することを防止できる。

【００１５】請求項８の半導体メモリでは、第１および
第２アドレス信号は、それぞれ別のアドレス端子を介し
て供給される。このため、半導体メモリ内において、第
１および第２アドレスを分離する回路が不要になる。こ
の結果、半導体メモリの回路規模を削減できる。また、
半導体メモリを制御するシステムにおいて、第１および
第２アドレスを共通の端子から出力するための合成回路
が不要になる。

【００１６】請求項９の半導体メモリでは、第１および
第２アドレス信号の少なくとも一部は、同一のアドレス
端子を介して供給される。このため、半導体メモリ内に
おいて、第１および第２アドレス信号を消去選択回路ま
で伝達する信号線の数を削減できる。アドレス信号を伝
達する信号線のレイアウト面積が減るため、半導体メモ
リのチップサイズを小さくできる。

【００１７】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの一実
施形態を示している。従来技術で説明した回路・信号と
同一の回路・信号については、同一の符号を付し、これ
等については、詳細な説明を省略する。太線で示した信
号線は、複数本で構成されている。この半導体メモリ
は、電気的に書き換え可能な不揮発性のメモリセルを有
する128Mビット（8Mワード×16ビット）のフラッシュメ
モリとして形成されている。8Mワードのアドレス空間を
識別するため、23ビットのアドレス信号A22-0が供給さ
れている。読み出し動作および書き込み動作は、アドレ
ス信号A22-0を使用して実行され、消去動作は、アドレ
ス信号A22-11を使用して実行される。

【００１８】フラッシュメモリは、例えば、携帯電話等
のシステム基板にCPU等のコントローラとともに搭載さ
れている。フラッシュメモリのアクセス（読み出し動
作、書き込み動作、および消去動作）は、CPUが実行す
る制御プログラムにより行われる。なお、フラッシュメ
モリは、単体のデバイスでもよく、システムLSI等に形
成されるメモリコアでもよい。フラッシュメモリは、コ
マンドレジスタ１０、消去選択回路１２、消去制御回路
１４、入出力バッファ１６、データラッチ１８、および
メモリアレイ２０を有している。

【００１９】コマンドレジスタ１０は、チップイネーブ
ル信号/CEの活性化時に、書き込みイネーブル信号/WEに
同期してデータ信号DQ0-15（コマンド）を受信し、受信
したコマンドに応じて、消去制御回路１４およびメモリ
アレイ２０を制御する制御信号を出力する。ここで、信
号名の頭の"/"は、負論理を示している。消去選択回路
１２は、１ビットのアドレス信号A11（消去制御信
号）、４ビットのアドレス信号A15-12（第１アドレス信
号）、および８ビットのアドレス信号A22-16（第２アド
レス信号）を受信し、受信したアドレス信号に応じて消
去フラグ信号EFLG0-255を出力する。消去フラグ信号EFL
G0-255は、後述するセクタS0-255にそれぞれ対応してお
り、データを消去するセクタを示している。

【００２０】消去制御回路１４は、アドレス信号A10-0
およびコマンドレジスタ１０から出力される消去動作を
示す制御信号に応じて、メモリセルのデータを消去する
ための制御信号を出力する。入出力バッファ１６は、出
力イネーブル信号/OEが低レベルのときに、データラッ
チ１８に保持されているデータをデータ信号DQ0-15とし
て外部に出力し、出力イネーブル信号/OEが高レベルの
ときに、外部からのデータ信号DQ0-15をコマンドレジス
タ１０およびデータラッチ１８に供給する。データラッ
チ１８は、書き込み動作時に入出力バッファ１６から供
給されたデータをメモリアレイ２０に出力し、読み出し
動作時にメモリアレイ２０から読み出されたデータを入
出力バッファ１６に出力する。

【００２１】メモリアレイ２０は、16個のメモリブロッ
クBLK0-15を有している。メモリブロックBLK0-15は、そ
れぞれ16個のセクタS0-15（または、S16-31、S32-4
7、...、S224-255）を有している。メモリブロックBLK
およびセクタSの容量は、それぞれ1Mワード×16ビッ
ト、64kワード×16ビットである。セクタS0-255は、メ
モリセルに書き込まれたデータを消去するための最小の
単位（メモリ領域）である。メモリアレイ２０は、アド
レス信号A10-0をデコードするデコーダ（図示せず）を
有している。

【００２２】図２は、図１に示した消去選択回路１２の
詳細を示している。消去選択回路１２は、セクタデコー
ダ２２、メモリブロックBLK0-15にそれぞれ対応する16
個のプリセクタデコーダ２４ａ〜２４ｐ、およびセクタ
ラッチ回路２６を有している。セクタデコーダ２２は、
アドレス信号A22-16をデコードすることで消去選択信号
SEL0-255のいずれかを活性化する。

【００２３】プリセクタデコーダ２４ａは、アドレス信
号A11が低レベル（第１消去モード）かつアドレス信号A
15-12のレベルが"0000"のとき、消去イネーブル信号SEC
0-15を全て活性化（高レベル）する。また、プリセクタ
デコーダ２４ａは、アドレス信号A11が高レベルのとき
（第２消去モード）、消去選択信号SEL0-15のいずれか
の活性化に応じて消去イネーブル信号SEC0-15のいずれ
かを活性化する。

【００２４】プリセクタデコーダ２４ｂは、アドレス信
号A11が低レベルで、アドレス信号A15-12のレベルが"00
01"のとき、消去イネーブル信号SEC16-31を全て活性化
（高レベル）する。また、プリセクタデコーダ２４ａ
は、アドレス信号A11が高レベルのとき、消去選択信号S
EL16-31のいずれかの活性化に応じて消去イネーブル信
号SEC16-31のいずれかを活性化する。

【００２５】プリセクタデコーダ２４ｃ〜２４ｐは、受
信する消去選択信号SEL、出力する消去イネーブル信号S
EC、および全ての消去イネーブル信号SECを活性化する
ためのアドレス信号A15-12の論理レベルが異なることを
除き、プリセクタデコーダ２４ａ、２４ｂと同じであ
る。セクタラッチ回路２６は、セクタS0-255にそれぞれ
対応する256個のラッチSL0-255を有している。ラッチSL
0-255は、消去イネーブル信号SEC0-255の活性化（高レ
ベル）によりそれぞれセットされ、高レベルの消去フラ
グ信号EFLG0-255を出力する。セクタラッチ回路２６
は、データを消去するセクタSに対応する消去フラグを
セットするラッチ回路として動作する。

【００２６】図３は、図２に示したプリセクタデコーダ
２４ａの詳細を示している。プリセクタデコーダ２４ｂ
〜２４ｐは、プリセクタデコーダ２４ａと同じ回路であ
るため図示を省略する。プリセクタデコーダ２４ａは、
アドレス信号A11の低レベル時に動作し、アドレス信号A
15-12の"0000"をデコードするデコーダ２８ａと、アド
レス信号A11の高レベル時に動作し、消去選択信号SEL0-
15の論理レベルをそれぞれ反転する複数のデコーダ２８
ｂと、デコーダ２８ａ、２８ｂの出力をそれぞれ受け、
消去イネーブル信号SEC0-15を出力する複数の負論理のO
Rゲート２８ｃとを有している。

【００２７】図４は、上述したフラッシュメモリにおい
て、セクタ単位でデータを消去する際の動作を示してい
る。図６と同じ動作については、詳細な説明を省略す
る。図６と同様に、第６バスサイクルまでが消去コマン
ド入力期間であり、第７バスサイクルから消去動作が開
始されるまでの期間は、タイムアウト期間である。フラ
ッシュメモリは、各バスサイクルにおいて、書き込みイ
ネーブル信号/WEの立ち下がりエッジおよび立ち上がり
エッジで、それぞれアドレス信号およびデータ信号をラ
ッチする。

【００２８】第１〜第５バスサイクルは、図６と同じで
ある。すなわち、第１および第２バスサイクルのコマン
ド入力で、フラッシュメモリの内部回路が活性化され
る。次に、第３バスサイクルのコマンド入力で、フラッ
シュメモリは、消去コマンドが供給されたと認識し、消
去制御回路１４（図１）の動作を開始する。この後、第
４および第５バスサイクルで、アドレス信号ADDに555
h、2AAh、データ信号DQにAAh、55hが順次供給される。

【００２９】第６バスサイクル以降は、アドレス信号A1
0-0は使用されず、アドレス信号A22-11が使用される。
アドレス信号A11が低レベルのとき（第１消去モー
ド）、アドレス信号A15-12が有効になる。このとき、デ
ータを消去するメモリブロックBLK内の全てのセクタSを
選択するためのブロックアドレスBA（BA0、BA1、BA
2、...）が、アドレス信号A15-12として供給される。一
方、アドレス信号A11が高レベルのとき（第２消去モー
ド）、アドレス信号A22-16が有効になる。このとき、デ
ータを消去する１つのセクタSを選択するためのセクタ
アドレスSA（SA0、SA1、SA2、...）が、アドレス信号A2
2-16として供給される。このように、アドレス信号A11
は、消去動作時に消去モードを選択する消去制御信号と
して機能し、読み出し動作および書き込み動作時に通常
のアドレス信号として機能する。

【００３０】アドレス信号A11が低レベルのとき、図２
に示したプリセクタデコーダ２４ａ〜２４ｐのデコーダ
２８ａのうちいずれかが動作し、16個の消去イネーブル
信号SEC（例えば、SEC0-15）が同時に活性化される。そ
して、セクタラッチ回路２６の16個のラッチSLがセット
され、16個の消去フラグ信号EFLG（例えば、EFLG0-15）
が同時に活性化される。アドレス信号A11が高レベルの
とき、プリセクタデコーダ２４ａ〜２４ｐのデコーダ２
８ｂのうちいずれかが動作し、消去イネーブル信号SEC0
-255のいずれかが活性化される。そして、セクタラッチ
回路２６のラッチSLが１つだけセットされ、消去フラグ
信号EFLG0-255のいずれかが活性化される。

【００３１】この実施形態では、例えば、セクタS0-39
までのデータを消去する場合、メモリブロックBLK0、1
の選択に２バスサイクル、セクタS32-39の選択に８バス
サイクルを使用するだけでよい。これに対して従来は、
消去するセクタS0-39の数と同じ40バスサイクルが必要
である。消去制御回路１４は、最後に供給されたコマン
ド（セクタアドレスSAまたはブロックアドレスBA）から
所定の期間後に、メモリアレイ２０に消去動作の開始を
指示し、活性化されている消去フラグ信号EFLGに対応す
るセクタSのデータを消去する。なお、第６バスサイク
ルでデータ信号DQに10hが供給されると、フラッシュメ
モリは、アドレス信号A22-11にかかわりなく、所定の期
間後、全てのセクタSのデータを消去するチップ一括消
去を実行する。

【００３２】以上、本実施形態では、アドレス信号A11
が低レベルのとき（第１消去モード）、データを消去す
る複数のセクタSは、同時に選択される。１回の消去コ
マンドでデータを消去する複数のセクタSを一度に選択
できるため、消去コマンドの入力回数を削減できる。し
たがって、フラッシュメモリを制御するCPU等が実行す
るシステムプログラムを簡素にできる。また、データを
消去するセクタSを指定するためのバスサイクル数が少
なくなるため、フラッシュメモリに消去動作に指示する
システムの負荷を軽減できる。

【００３３】アドレス信号A11が高レベルのとき（第２
消去モード）、データを消去するセクタSは、１つだけ
選択される。このため、アドレス信号A11を１つの消去
コマンドに対応して複数回変化させることで、１回の消
去コマンドでデータを消去すべきセクタSを全て選択
し、これ等セクタSのデータを消去できる。このよう
に、消去制御信号を変化させるだけで、セクタSを自在
に選択できるため、システムによる半導体メモリの消去
制御が容易になる。

【００３４】消去選択回路１２にセクタS0-255にそれぞ
れ対応するラッチSL0-255を形成した。これ等ラッチSL0
-255には、データを消去するセクタSを示す消去フラグ
（消去フラグ信号EFLG0-255）がセットされる。また、
消去選択回路１２に、アドレス信号A15-12またはアドレ
ス信号A22-16をデコードし、メモリブロックBLK内の全
てのセクタSに対応する16個のラッチSLまたは１つのセ
クタSに対応するラッチSLをセットするセクタデコーダ
２２およびプリセクタデコーダ２４ａ〜２４ｐを形成し
た。そして、ラッチSLにセットされた消去フラグ信号EF
LGに応じて複数のセクタSのデータが消去される。この
ため、複数のバスサイクルに亘って供給される消去すべ
きセクタSの情報（アドレス信号A22-11）を、簡易なデ
コーダに識別し、簡易なラッチ回路により保持できる。
この結果、消去選択回路１２の回路規模を小さくでき
る。

【００３５】消去制御回路１４は、最後に供給されたコ
マンド（セクタアドレスSAまたはブロックアドレスBA）
から所定の期間後に、複数のセクタSの消去動作の開始
を指示する。このため、データを消去するセクタSを選
択するためのバスサイクル数は任意になる。このよう
に、消去動作の開始をデータを消去するセクタSの選択
に必要なバスサイクルに応じて可変にすることで、消去
コマンドから消去動作の完了までの期間を常に最適にで
きる。

【００３６】読み出し動作または書き込み動作のみで使
用するアドレス信号A11を、消去動作時に消去制御信号
として使用したので、外部端子数が増加することを防止
できる。この結果、フラッシュメモリのチップサイズが
増加することを防止できる。16個のセクタSを同時に選
択するためのアドレス信号A15-12（第１アドレス信号）
と、１つのセクタSのみを選択するためのアドレス信号A
22-16（第２アドレス信号）とは、それぞれ別のアドレ
ス端子を介して供給される。このため、フラッシュメモ
リ内において、アドレス信号A15-12とアドレス信号A22-
16とを分離する回路が不要になる。この結果、フラッシ
ュメモリの回路規模を削減できる。また、フラッシュメ
モリを制御するシステムにおいて、アドレス信号A15-12
とアドレス信号A22-16とを共通の端子から出力するため
の合成回路が不要になる。

【００３７】なお、上述した実施形態では、消去動作時
にセクタSを選択するアドレス信号A15-12（第１アドレ
ス信号）およびアドレス信号A22-16（第２アドレス信
号）を、それぞれ別のアドレス端子を介して受信する例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、アドレス信号A15-12（第１アド
レス信号）およびアドレス信号A22-16（第２アドレス信
号）の少なくとも一部を、同一のアドレス端子を介して
受信してもよい。この場合、フラッシュメモリ内におい
て、これ等アドレス信号を消去選択回路１２まで伝達す
る信号線の本数を削減できる。アドレス信号の信号線の
レイアウト面積が減るため、フラッシュメモリのチップ
サイズを小さくできる。

【００３８】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【００３９】

【発明の効果】請求項１の半導体メモリでは、１回の消
去コマンドでデータを消去する複数のメモリ領域を一度
に選択でき、消去コマンドの入力回数を削減できる。し
たがって、半導体メモリを制御するCPU等が実行するシ
ステムプログラムを簡素にできる。また、データを消去
するメモリ領域を指定するためのサイクル数（消去コマ
ンドの入力期間）が短縮されるため、半導体メモリの消
去動作に伴うシステムの負荷を軽減できる。

【００４０】請求項２の半導体メモリでは、データを消
去するメモリ領域を、少ないバスサイクルで効率よく選
択できる。請求項３の半導体メモリでは、１回の消去コ
マンドでデータを消去すべきメモリ領域を全て選択し、
これ等メモリ領域のデータを消去できる。消去制御信号
を変化させるだけで、メモリ領域またはメモリブロック
を自在に選択できるため、システムによる半導体メモリ
の消去制御が容易になる。

【００４１】請求項４の半導体メモリでは、複数のバス
サイクルに亘って供給されるメモリ領域の情報を、簡易
なラッチ回路により容易に保持できる。したがって、消
去選択回路を回路規模を小さくできる。請求項５の半導
体メモリでは、デコーダを、通常のアドレスデコーダと
同様に簡易に形成できる。また、他の回路で使用するア
ドレスデコーダの一部を共有することもできる。この結
果、ラッチ回路をセットするイネーブル信号を容易に生
成できる。消去選択回路の回路規模をさらに小さくでき
る。

【００４２】請求項６の半導体メモリでは、消去動作の
開始をデータを消去するメモリ領域の選択に必要なバス
サイクルに応じて可変にすることで、消去コマンドから
消去動作の完了までの期間を常に最適にできる。請求項
７の半導体メモリでは、外部端子数が増加することを防
止できる。この結果、半導体メモリのチップサイズが増
加することを防止できる。

【００４３】請求項８の半導体メモリでは、半導体メモ
リ内において、第１および第２アドレスを分離する回路
が不要になる。この結果、半導体メモリの回路規模を削
減できる。また、半導体メモリを制御するシステムにお
いて、第１および第２アドレスを共通の端子から出力す
るための合成回路が不要になる。請求項９の半導体メモ
リでは、半導体メモリ内において、第１および第２アド
レス信号を消去選択回路まで伝達する信号線の数を削減
できる。アドレス信号を伝達する信号線のレイアウト面
積が減るため、半導体メモリのチップサイズを小さくで
きる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施形態を示すブ
ロック図である。

【図２】図１の消去選択回路の詳細を示すブロック図で
ある。

【図３】図２のプリセクタデコーダの詳細を示す回路図
である。

【図４】本発明の半導体記憶装置において、セクタ単位
でデータを消去する際の動作を示すタイミング図であ
る。

【図５】従来の半導体記憶装置の制御回路を示すブロッ
ク図である。

【図６】従来の半導体記憶装置において、セクタ単位で
データを消去する際の動作を示すタイミング図である。

【符号の説明】

１０コマンドレジスタ１２消去選択回路１４消去制御回路１６入出力バッファ１８データラッチ２０メモリアレイ２２セクタデコーダ２４ａ〜２４ｐプリセクタデコーダ２６セクタラッチ回路２８ａ、２８ｂデコーダ２８ｃ ORゲート /CE チップイネーブル信号 DQ0-15 データ信号 A11 アドレス信号（消去制御信号） A15-12 アドレス信号（第１アドレス信号） A22-16 アドレス信号（第２アドレス信号） BLK0-15 メモリブロック EFLG0-255 消去フラグ信号 /OE 出力イネーブル信号 S0-255 セクタ SEC0-255 消去イネーブル信号 SEL0-255 消去選択信号 /WE 書き込みイネーブル信号

Claims

【特許請求の範囲】

【請求項１】電気的に書き換え可能な不揮発性のメモ
リセルを有し、該メモリセルに書き込まれたデータを消
去するための最小の消去単位である複数のメモリ領域
と、複数の前記メモリ領域で構成された複数のメモリブロッ
クと、消去コマンドに対応して供給される消去制御信号が第１
消去モードを示すとき、前記消去制御信号とともに供給
される第１アドレス信号に応じて前記メモリブロック内
の全ての前記メモリ領域を選択する消去選択回路と、前記消去選択回路により選択された前記メモリ領域のデ
ータを消去する消去制御回路とを備えていることを特徴
とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、前記消去選択回路は、前記消去制御信号が第２消去モー
ドを示すとき、前記消去制御信号とともに供給される第
２アドレス信号に応じて前記複数のメモリ領域のいずれ
かを選択することを特徴とする半導体メモリ。
【請求項３】請求項２記載の半導体メモリにおいて、前記消去制御信号が、前記消去コマンドに対応して複数
回変化したとき、前記消去選択回路は、前記消去制御信
号の変化に応じて、前記メモリブロック内の全ての前記
メモリ領域または１つの前記メモリ領域を順次選択し、前記消去制御回路は、前記消去選択回路により選択され
た前記メモリ領域のデータを消去することを特徴とする
半導体メモリ。
【請求項４】請求項３記載の半導体メモリにおいて、前記消去選択回路は、データを消去する前記メモリ領域
に対応する消去フラグを、前記消去制御信号とともに供
給される前記第１または第２アドレス信号に応じてセッ
トするラッチ回路を備え、前記消去制御回路は、前記ラッチ回路にセットされた前
記消去フラグに応じて、複数の前記メモリ領域のデータ
を消去することを特徴とする半導体メモリ。
【請求項５】請求項４記載の半導体メモリにおいて、前記消去選択回路は、前記消去制御信号が前記第１消去
モードを示すときに、前記第１アドレス信号により選択
される前記メモリブロック内の全ての前記メモリ領域に
それぞれ対応する複数の消去イネーブル信号を活性化
し、前記消去制御信号が前記第２消去モードを示すとき
に、前記第２アドレス信号により選択される前記メモリ
領域に対応する前記消去イネーブル信号を活性化するデ
コーダを備え、前記ラッチ回路は、活性化された前記イネーブル信号に
応じてセットされることを特徴とする半導体メモリ。
【請求項６】請求項３記載の半導体メモリにおいて、前記消去制御回路は、前記第１または第２アドレス信号
の最後の入力から所定の期間後に、複数の前記メモリ領
域の消去動作を開始することを特徴とする半導体メモ
リ。
【請求項７】請求項３記載の半導体メモリにおいて、前記消去制御信号は、１ビットの第３アドレス信号であ
ることを特徴とする半導体メモリ。
【請求項８】請求項２記載の半導体メモリにおいて、前記第１および第２アドレス信号は、それぞれ別のアド
レス端子を介して供給されることを特徴とする半導体メ
モリ。
【請求項９】請求項２記載の半導体メモリにおいて、前記第１および第２アドレス信号の少なくとも一部は、
同一のアドレス端子を介して供給されることを特徴とす
る半導体メモリ。