JP2002367383A - 選択的倍速動作モードをもつ不揮発性半導体メモリ装置 - Google Patents
選択的倍速動作モードをもつ不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 各種倍速モードに従う別途のチップ設計及び
製造なしに、オプションだけを以って、ユーザが所望す
る倍速で半導体メモリを動作させることができる不揮発
性半導体メモリ装置を提供すること。 【解決手段】 複数のワードラインにコントロールゲー
トがそれぞれ対応連結されストリング選択トランジスタ
と接地選択トランジスタとの間でドレイン‐ソースチャ
ンネルが互いに直列に連結されたフローティングゲート
メモリセルトランジスタからなるセルストリングを複数
にもつセルアレイブロックを複数に含むメモリセルアレ
イを備えた不揮発性半導体メモリ装置において、倍速オ
プション信号を生成する倍速モードオプション部と、倍
速オプション信号の状態に応じてメモリセルアレイのペ
ージ及びブロックサイズを互いに異に指定するアドレシ
ング回路と、を具備する。
製造なしに、オプションだけを以って、ユーザが所望す
る倍速で半導体メモリを動作させることができる不揮発
性半導体メモリ装置を提供すること。 【解決手段】 複数のワードラインにコントロールゲー
トがそれぞれ対応連結されストリング選択トランジスタ
と接地選択トランジスタとの間でドレイン‐ソースチャ
ンネルが互いに直列に連結されたフローティングゲート
メモリセルトランジスタからなるセルストリングを複数
にもつセルアレイブロックを複数に含むメモリセルアレ
イを備えた不揮発性半導体メモリ装置において、倍速オ
プション信号を生成する倍速モードオプション部と、倍
速オプション信号の状態に応じてメモリセルアレイのペ
ージ及びブロックサイズを互いに異に指定するアドレシ
ング回路と、を具備する。
Description
【０００１】
【発明の属する技術の分野】本発明は、電気的に消去及
びプログラム可能な不揮発性半導体メモリ装置に係るも
ので、特にオプションに従い選択的倍速動作モードをも
つ不揮発性半導体メモリ装置に関する。
びプログラム可能な不揮発性半導体メモリ装置に係るも
ので、特にオプションに従い選択的倍速動作モードをも
つ不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】通常、不揮発性半導体メモリ装置は、外
部の電源供給が中断されてもメモリセル内にその内容を
永久的に保存することができるため、電源供給の有無に
かかわらずに保存されるべき内容を記憶させるのに主に
用いられる。MROM、PROM、EPROMの場合には、一般のユ
ーザらが電子的システムを通じ、自発的に消去及び書き
込み（またはプログラム）を行う作業が自由でない。
部の電源供給が中断されてもメモリセル内にその内容を
永久的に保存することができるため、電源供給の有無に
かかわらずに保存されるべき内容を記憶させるのに主に
用いられる。MROM、PROM、EPROMの場合には、一般のユ
ーザらが電子的システムを通じ、自発的に消去及び書き
込み（またはプログラム）を行う作業が自由でない。
【０００３】即ち、オンボード状態でプログラムされた
内容を消去するか、または再プログラムすることが容易
でないのである。これとは異なって、電気的に消去及び
プログラム可能なEEPROMの場合、電気的に消去及び書き
込み（またはプログラム）を行う作業がシステム自体可
能であるので、継続的な内容更新が必要なシステムプロ
グラム蓄積装置及び補助記憶装置としてのその応用が持
続的に拡大されつつある。
内容を消去するか、または再プログラムすることが容易
でないのである。これとは異なって、電気的に消去及び
プログラム可能なEEPROMの場合、電気的に消去及び書き
込み（またはプログラム）を行う作業がシステム自体可
能であるので、継続的な内容更新が必要なシステムプロ
グラム蓄積装置及び補助記憶装置としてのその応用が持
続的に拡大されつつある。
【０００４】特に、最近のコンピューターまたはマイク
ロプロセッサにより制御される様々な電子的装置は、高
密度の電気的に消去及びプログラム可能なEEPROMの開発
を一層要求しており、さらに、携帯用コンピューターま
たはノートブックサイズのバッテリ電源コンピューター
システムにおいて、補助メモリ装置として回転磁気ディ
スクを有するハードディスク装置を使用するのは、相対
的に広い面積を占めるため、このようなシステムの設計
者らは、より小さい面積を占有する高密度、高性能のEE
PROMの開発に大きな興味を感じてきた。
ロプロセッサにより制御される様々な電子的装置は、高
密度の電気的に消去及びプログラム可能なEEPROMの開発
を一層要求しており、さらに、携帯用コンピューターま
たはノートブックサイズのバッテリ電源コンピューター
システムにおいて、補助メモリ装置として回転磁気ディ
スクを有するハードディスク装置を使用するのは、相対
的に広い面積を占めるため、このようなシステムの設計
者らは、より小さい面積を占有する高密度、高性能のEE
PROMの開発に大きな興味を感じてきた。
【０００５】高密度EEPROMを達成するためには、メモリ
セルが占有する面積を減らすことが主な重要課題であ
る。そのような課題を解決するため、セル当たりの選択
トランジスタ個数、及びビットラインとの接続開口の個
数を減らすことができるNAND構造となったメモリセルを
有するEEPROMが本分野で開発された。NAND構造セルは、
以前から本技術分野で1988年に発行されたIEDM、ページ
412乃至415でタイトル“NEW DEVICE TECHNOLOGIES FOR
5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL”の下
に開示されている。
セルが占有する面積を減らすことが主な重要課題であ
る。そのような課題を解決するため、セル当たりの選択
トランジスタ個数、及びビットラインとの接続開口の個
数を減らすことができるNAND構造となったメモリセルを
有するEEPROMが本分野で開発された。NAND構造セルは、
以前から本技術分野で1988年に発行されたIEDM、ページ
412乃至415でタイトル“NEW DEVICE TECHNOLOGIES FOR
5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL”の下
に開示されている。
【０００６】EEPROM設計技術が進歩するに従い出現し
た、フラッシュ消去機能を有するNAND型フラッシュEEPR
OMはNOR型またはAND型のEEPROMに比べ集積化が容易であ
り、相対的に安価なので大容量補助記憶装置への応用に
非常に有利である。最近、NAND型フラッシュメモリを用
いる市場の要求が漸次多様化されるに従い、このような
市場の要求に対応できるように、設計の際に各種機能的
オプションを入れる必要があることになった。
た、フラッシュ消去機能を有するNAND型フラッシュEEPR
OMはNOR型またはAND型のEEPROMに比べ集積化が容易であ
り、相対的に安価なので大容量補助記憶装置への応用に
非常に有利である。最近、NAND型フラッシュメモリを用
いる市場の要求が漸次多様化されるに従い、このような
市場の要求に対応できるように、設計の際に各種機能的
オプションを入れる必要があることになった。
【０００７】以下、後述の本発明に対する徹底した理解
を提供する意図の外には他の意図なしで、上記のような
特性をもつNAND型フラッシュメモリのセルアレイ構造を
説明する。図１０には通常のNAND型フラッシュEEPROMの
セルアレイ構成及びNAND型フラッシュセルストリングが
図示される。図面の左側で示されるように、NAND型フラ
ッシュメモリ装置はメモリセルアレイ950と、入力アド
レスを受信してワードラインW/Lを選択するためのロー
デコーダ960と、選択されたメモリセルにデータを入出
力するため、それぞれのビットラインB/Lに連結される
ページバッファ970と、コラムデコーディングのための
コラムデコーダ980とを備える。
を提供する意図の外には他の意図なしで、上記のような
特性をもつNAND型フラッシュメモリのセルアレイ構造を
説明する。図１０には通常のNAND型フラッシュEEPROMの
セルアレイ構成及びNAND型フラッシュセルストリングが
図示される。図面の左側で示されるように、NAND型フラ
ッシュメモリ装置はメモリセルアレイ950と、入力アド
レスを受信してワードラインW/Lを選択するためのロー
デコーダ960と、選択されたメモリセルにデータを入出
力するため、それぞれのビットラインB/Lに連結される
ページバッファ970と、コラムデコーディングのための
コラムデコーダ980とを備える。
【０００８】メモリセルアレイ950は符号951,952,953で
示したように、セルストリングを複数もつセルアレイブ
ロックを複数含む。即ち、メモリセルアレイ950は複数
個のブロック単位で構成され、一つのブロックはセルス
トリングからなる複数個のメモリセルトランジスタ、例
えば、４Kバイト個のメモリセルトランジスタから構成
される。一方、図面の右側を参照すると、複数のセルス
トリングから構成されるセルアレイブロックの例が見せ
られる。
示したように、セルストリングを複数もつセルアレイブ
ロックを複数含む。即ち、メモリセルアレイ950は複数
個のブロック単位で構成され、一つのブロックはセルス
トリングからなる複数個のメモリセルトランジスタ、例
えば、４Kバイト個のメモリセルトランジスタから構成
される。一方、図面の右側を参照すると、複数のセルス
トリングから構成されるセルアレイブロックの例が見せ
られる。
【０００９】NAND型フラッシュメモリセルアレイをなす
基本単位は、セルストリング（“NANDセルユニット”と
もいう）である。一つのセルアレイブロック内にはドレ
インが対応ビットラインに接続開口を通じて接続された
第１選択トランジスタ900と、ソースが共通ソースライ
ンGSLに接続された第２ト選択ランジスタ901と、第１選
択トランジスタのソースと第２選択トランジスタのドレ
インとの間でドレイン‐ソースチャンネルが互いに直列
に接続されたｎ個のメモリトランジスタM1,M2,...,Mnか
らなったセルストリングと、が複数構成される。
基本単位は、セルストリング（“NANDセルユニット”と
もいう）である。一つのセルアレイブロック内にはドレ
インが対応ビットラインに接続開口を通じて接続された
第１選択トランジスタ900と、ソースが共通ソースライ
ンGSLに接続された第２ト選択ランジスタ901と、第１選
択トランジスタのソースと第２選択トランジスタのドレ
インとの間でドレイン‐ソースチャンネルが互いに直列
に接続されたｎ個のメモリトランジスタM1,M2,...,Mnか
らなったセルストリングと、が複数構成される。
【００１０】ここで、第１選択トランジスタ900は、選
択されたセルストリングをビットラインB/Lに連結また
は遮断させるための役割をし、第２選択トランジスタ90
1はセルストリングの接地経路を作るために用いられ
る。NAND型のセルストリングは通常P型半導体基板上に
形成され、それぞれのメモリセルトランジスタはそのソ
ースとドレイン領域間のチャンネル領域上にゲート酸化
膜を介して形成されたフローティングゲート（または浮
遊ゲート）と、層間絶縁膜を通じてフローティングゲー
ト上に形成された制御ゲート（またはコントロールゲー
ト）とを有する。
択されたセルストリングをビットラインB/Lに連結また
は遮断させるための役割をし、第２選択トランジスタ90
1はセルストリングの接地経路を作るために用いられ
る。NAND型のセルストリングは通常P型半導体基板上に
形成され、それぞれのメモリセルトランジスタはそのソ
ースとドレイン領域間のチャンネル領域上にゲート酸化
膜を介して形成されたフローティングゲート（または浮
遊ゲート）と、層間絶縁膜を通じてフローティングゲー
ト上に形成された制御ゲート（またはコントロールゲー
ト）とを有する。
【００１１】セルストリング内のフローティングゲート
を有するメモリセルトランジスタM1,M2,...,Mnを選択す
るため、第１方向、例えば横軸方向に複数のワードライ
ン（以下、W/L）が存在し、第１方向とは直角方向、例
えば、縦軸方向に複数のビットライン（以下、B/L）が
配置される。ここで、W/Lはメモリセルトランジスタの
コントロールゲートと電気的に連結している。実質的に
製造工程で作られたW/Lはそれ自体でコントロールゲー
トの役割を兼ねている。セルストリング内に選択された
メモリトランジスタをプログラムするためには、セルス
トリング内のすべてのメモリトランジスタを、一時に消
去させた後にプログラミング動作を行う。
を有するメモリセルトランジスタM1,M2,...,Mnを選択す
るため、第１方向、例えば横軸方向に複数のワードライ
ン（以下、W/L）が存在し、第１方向とは直角方向、例
えば、縦軸方向に複数のビットライン（以下、B/L）が
配置される。ここで、W/Lはメモリセルトランジスタの
コントロールゲートと電気的に連結している。実質的に
製造工程で作られたW/Lはそれ自体でコントロールゲー
トの役割を兼ねている。セルストリング内に選択された
メモリトランジスタをプログラムするためには、セルス
トリング内のすべてのメモリトランジスタを、一時に消
去させた後にプログラミング動作を行う。
【００１２】すべてのメモリトランジスタの同時消去動
作（通常、フラッシュ消去という。）は、メモリセルの
消去動作はF-Nトンネリングを起こすため、すべての制
御ゲートに0Vを印加し、P型ウェル領域とN型基板とに20
Vの高電圧を印加することにより行われ、すべてのメモ
リトランジスタのフローティングゲートから電子がP型
ウェルに均一に放出されるようにする。その結果、それ
ぞれのメモリトランジスタのしきい電圧は約‐4Vの負の
電圧となり、２進論理“１”が貯蔵された状態と仮定さ
れるディプリーションモードのトランジスタの状態にな
る。
作（通常、フラッシュ消去という。）は、メモリセルの
消去動作はF-Nトンネリングを起こすため、すべての制
御ゲートに0Vを印加し、P型ウェル領域とN型基板とに20
Vの高電圧を印加することにより行われ、すべてのメモ
リトランジスタのフローティングゲートから電子がP型
ウェルに均一に放出されるようにする。その結果、それ
ぞれのメモリトランジスタのしきい電圧は約‐4Vの負の
電圧となり、２進論理“１”が貯蔵された状態と仮定さ
れるディプリーションモードのトランジスタの状態にな
る。
【００１３】選択されたメモリトランジスタをプログラ
ムするため、第１選択トランジスタのゲートと選択され
たメモリトランジスタの制御ゲートには20Vの高電圧を
印加し、第２選択トランジスタのゲートには0Vを、そし
て非選択のメモリトランジスタのそれぞれの制御ゲート
には7Vの中間電圧を印加する。仮に、選択されたメモリ
トランジスタを２進論理“０”で書き込みまたはプログ
ラムすると、NANDセルユニットと接続されたビットライ
ンに0Vが印加され、これにより選択されたメモリトラン
ジスタのフローティングゲートに電子が注入され、エン
ハンスメントモードのトランジスタ状態になる。
ムするため、第１選択トランジスタのゲートと選択され
たメモリトランジスタの制御ゲートには20Vの高電圧を
印加し、第２選択トランジスタのゲートには0Vを、そし
て非選択のメモリトランジスタのそれぞれの制御ゲート
には7Vの中間電圧を印加する。仮に、選択されたメモリ
トランジスタを２進論理“０”で書き込みまたはプログ
ラムすると、NANDセルユニットと接続されたビットライ
ンに0Vが印加され、これにより選択されたメモリトラン
ジスタのフローティングゲートに電子が注入され、エン
ハンスメントモードのトランジスタ状態になる。
【００１４】反面、選択されたメモリトランジスタを２
進論理“１”でプログラムすると、対応ビットラインに
はプログラム防止電圧の中間電圧7Vが印加され、選択さ
れたメモリトランジスタのプログラム動作は防止され
る。従って、選択されたメモリトランジスタは該トラン
ジスタのドレインからフローティングゲートに正孔のF-
Nトンネリングによりプログラムされる。
進論理“１”でプログラムすると、対応ビットラインに
はプログラム防止電圧の中間電圧7Vが印加され、選択さ
れたメモリトランジスタのプログラム動作は防止され
る。従って、選択されたメモリトランジスタは該トラン
ジスタのドレインからフローティングゲートに正孔のF-
Nトンネリングによりプログラムされる。
【００１５】上記のようなNANDフラッシュメモリのメモ
リセルアレイ構造において、同じワードラインに共通し
て制御ゲートが連結されたメモリセルトランジスタをペ
ージといい、同じストリング選択ラインSSLを共有する
複数個のページの束をブロックという。通常、データ読
み出し及びプログラム動作はページ単位で行われ、消去
の場合にブロック単位で進行される。
リセルアレイ構造において、同じワードラインに共通し
て制御ゲートが連結されたメモリセルトランジスタをペ
ージといい、同じストリング選択ラインSSLを共有する
複数個のページの束をブロックという。通常、データ読
み出し及びプログラム動作はページ単位で行われ、消去
の場合にブロック単位で進行される。
【００１６】ページサイズとブロックサイズはフラッシ
ュメモリの設計の際にハードウェア的に予め決定され
る。NAND型フラッシュメモリは、バイト(x8)またはワー
ド(x16)単位でランダムアクセスによりデータを読み出
すNOR型フラッシュメモリとは異なって、比較的長い時
間（〜10us）に亘ってページ単位でデータを感知してペ
ージバッファに蓄積する。フラッシュメモリに連結され
た制御装置、例えばCPUではフラッシュメモリのリード
イネーブルピン（nRE×pin）をトグルしてページバッフ
ァに蓄積されたデータを順次パッチする。
ュメモリの設計の際にハードウェア的に予め決定され
る。NAND型フラッシュメモリは、バイト(x8)またはワー
ド(x16)単位でランダムアクセスによりデータを読み出
すNOR型フラッシュメモリとは異なって、比較的長い時
間（〜10us）に亘ってページ単位でデータを感知してペ
ージバッファに蓄積する。フラッシュメモリに連結され
た制御装置、例えばCPUではフラッシュメモリのリード
イネーブルピン（nRE×pin）をトグルしてページバッフ
ァに蓄積されたデータを順次パッチする。
【００１７】このようにフラッシュメモリではデータ読
出の際に比較的長い待ち時間を必要とするが、一応感知
されてページバッファに蓄積されたデータを入出力する
動作側面ではデータ入出力レートが相対的に優れた長所
を有する。フラッシュメモリの場合、ページサイズを大
きくするほどデータ入出力レートは向上する。しかし、
データ入出力レートの向上のため無制限にページサイズ
を拡張するのは困難である。その理由はページサイズを
大きくすると、消去の際に基本単位となるブロックサイ
ズも共に大きくなるため、比較的小さい単位のデータを
書替える場合には不便さを伴うためである。
出の際に比較的長い待ち時間を必要とするが、一応感知
されてページバッファに蓄積されたデータを入出力する
動作側面ではデータ入出力レートが相対的に優れた長所
を有する。フラッシュメモリの場合、ページサイズを大
きくするほどデータ入出力レートは向上する。しかし、
データ入出力レートの向上のため無制限にページサイズ
を拡張するのは困難である。その理由はページサイズを
大きくすると、消去の際に基本単位となるブロックサイ
ズも共に大きくなるため、比較的小さい単位のデータを
書替える場合には不便さを伴うためである。
【００１８】従って、比較的大きいサイズのデータを書
替え、ハイデータ出力レートを所望するユーザは、ペー
ジサイズとブロックサイズとが大きいフラッシュメモリ
を要求し、比較的小さいサイズのデータを書替える場
合、ユーザは小さいブロックサイズを要求する。そのた
め、一旦設計してしまうと、物理的にページサイズとブ
ロックサイズとが決定するフラッシュメモリの場合、ユ
ーザの多様なサイズ要求に対し、別途の製品を設計・製
造しようとすれば、コストがかかるという問題点があっ
た。そこで、ユーザのサイズ要求に逐一適合した製品
を、別途に設計・製造することなく、そのようなサイズ
要求を充足させることができる、改善された技術が本技
術分野で要望される。
替え、ハイデータ出力レートを所望するユーザは、ペー
ジサイズとブロックサイズとが大きいフラッシュメモリ
を要求し、比較的小さいサイズのデータを書替える場
合、ユーザは小さいブロックサイズを要求する。そのた
め、一旦設計してしまうと、物理的にページサイズとブ
ロックサイズとが決定するフラッシュメモリの場合、ユ
ーザの多様なサイズ要求に対し、別途の製品を設計・製
造しようとすれば、コストがかかるという問題点があっ
た。そこで、ユーザのサイズ要求に逐一適合した製品
を、別途に設計・製造することなく、そのようなサイズ
要求を充足させることができる、改善された技術が本技
術分野で要望される。
【００１９】
【発明が解決しようとする課題】本発明の目的は、上記
のような問題点を解決することができる不揮発性半導体
メモリ装置を提供することである。また、本発明の目的
は、ユーザのページサイズ及びブロックサイズの要求に
適確に対応して動作することができるNAND型フラッシュ
メモリ装置を提供することである。また、本発明の目的
は、オプションに従い多様な倍速動作をもつNAND型フラ
ッシュメモリを提供することである。また、本発明の目
的は、オプションに従いそれぞれ２種類以上のページサ
イズとブロックサイズとを択一的に有して動作すること
ができるNAND型フラッシュメモリ装置の構造及びそれに
従う動作方法を提供することである。さらに、本発明の
目的は、ワイヤボンディングオプションに従い、選択さ
れた倍速動作モードを有するNANDフラッシュEEPROM及び
その駆動方法を提供することである。
のような問題点を解決することができる不揮発性半導体
メモリ装置を提供することである。また、本発明の目的
は、ユーザのページサイズ及びブロックサイズの要求に
適確に対応して動作することができるNAND型フラッシュ
メモリ装置を提供することである。また、本発明の目的
は、オプションに従い多様な倍速動作をもつNAND型フラ
ッシュメモリを提供することである。また、本発明の目
的は、オプションに従いそれぞれ２種類以上のページサ
イズとブロックサイズとを択一的に有して動作すること
ができるNAND型フラッシュメモリ装置の構造及びそれに
従う動作方法を提供することである。さらに、本発明の
目的は、ワイヤボンディングオプションに従い、選択さ
れた倍速動作モードを有するNANDフラッシュEEPROM及び
その駆動方法を提供することである。
【００２０】
【課題を解決するための手段】このような目的を達成す
るため、本発明による不揮発性半導体メモリ装置は、複
数のワードラインにコントロールゲートがそれぞれ対応
連結され、ストリング選択トランジスタと接地選択トラ
ンジスタとの間でドレイン‐ソースチャンネルが互いに
直列に連結されたフローティングゲートメモリセルトラ
ンジスタからなる、セルストリングを複数備えたセルア
レイブロックを複数含むメモリセルアレイを備え、倍速
オプション信号を生成する倍速モードオプション部と、
倍速オプション信号の状態に応じてメモリセルアレイの
ページサイズ及びブロックサイズを互いに異に指定する
アドレシング回路とを具備することを特徴とする。
るため、本発明による不揮発性半導体メモリ装置は、複
数のワードラインにコントロールゲートがそれぞれ対応
連結され、ストリング選択トランジスタと接地選択トラ
ンジスタとの間でドレイン‐ソースチャンネルが互いに
直列に連結されたフローティングゲートメモリセルトラ
ンジスタからなる、セルストリングを複数備えたセルア
レイブロックを複数含むメモリセルアレイを備え、倍速
オプション信号を生成する倍速モードオプション部と、
倍速オプション信号の状態に応じてメモリセルアレイの
ページサイズ及びブロックサイズを互いに異に指定する
アドレシング回路とを具備することを特徴とする。
【００２１】また、本発明による不揮発性半導体メモリ
装置の駆動方法は、複数のワードラインにコントロール
ゲートがそれぞれ対応連結され、ストリング選択トラン
ジスタと接地選択トランジスタとの間でドレイン‐ソー
スチャンネルが互いに直列に連結されたフローティング
ゲートメモリセルトランジスタからなる、セルストリン
グを複数備えたセルアレイブロックを複数含むメモリセ
ルアレイを備えた不揮発性半導体メモリ装置の装置的オ
プションに従い、倍速オプション信号を生成する倍速モ
ードオプション部を装置内に備え、倍速オプション信号
の状態に応じ、メモリセルアレイのページサイズ及びブ
ロックサイズを２倍以上に拡張するアドレシングを行
い、リード、ライト及び消去動作を倍速モード動作で行
うことを特徴とする。
装置の駆動方法は、複数のワードラインにコントロール
ゲートがそれぞれ対応連結され、ストリング選択トラン
ジスタと接地選択トランジスタとの間でドレイン‐ソー
スチャンネルが互いに直列に連結されたフローティング
ゲートメモリセルトランジスタからなる、セルストリン
グを複数備えたセルアレイブロックを複数含むメモリセ
ルアレイを備えた不揮発性半導体メモリ装置の装置的オ
プションに従い、倍速オプション信号を生成する倍速モ
ードオプション部を装置内に備え、倍速オプション信号
の状態に応じ、メモリセルアレイのページサイズ及びブ
ロックサイズを２倍以上に拡張するアドレシングを行
い、リード、ライト及び消去動作を倍速モード動作で行
うことを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳しく説明する。図面において互いに同
一または類似した部分は、説明及び理解の便宜上、同一
または類似した符号を付する。まず、64MBitメモリセル
アレイにおいて、512+16=528バイトのページサイズと８
Kバイトのブロックサイズとをもつ、1024個のセルアレ
イブロックにアクセスする場合を１倍速動作モードと
し、２倍速動作モードでは入出力レートを２倍に増加さ
せるため1024+32=1056バイトのページサイズと16Kバイ
トのブロックサイズとをもつ、512個のセルアレイブロ
ックにアクセスする。
て図面を用いて詳しく説明する。図面において互いに同
一または類似した部分は、説明及び理解の便宜上、同一
または類似した符号を付する。まず、64MBitメモリセル
アレイにおいて、512+16=528バイトのページサイズと８
Kバイトのブロックサイズとをもつ、1024個のセルアレ
イブロックにアクセスする場合を１倍速動作モードと
し、２倍速動作モードでは入出力レートを２倍に増加さ
せるため1024+32=1056バイトのページサイズと16Kバイ
トのブロックサイズとをもつ、512個のセルアレイブロ
ックにアクセスする。
【００２３】ここで、比較的大きいサイズのデータを書
替え、ハイデータ出力レートを所望するユーザは２倍速
動作モードを所望し、比較的小さいサイズのデータを書
替えることを所望するユーザは１倍速動作モードを所望
するだろう。２倍速動作モードまたは２倍速以上の動作
モードは、データ入出力レートが１倍速動作モードより
も該当倍速だけ増加するという長所を有し、それに従う
ページプログラムの回数の増加に起因してメモリセルの
寿命が相対的に短いという短所を有する。
替え、ハイデータ出力レートを所望するユーザは２倍速
動作モードを所望し、比較的小さいサイズのデータを書
替えることを所望するユーザは１倍速動作モードを所望
するだろう。２倍速動作モードまたは２倍速以上の動作
モードは、データ入出力レートが１倍速動作モードより
も該当倍速だけ増加するという長所を有し、それに従う
ページプログラムの回数の増加に起因してメモリセルの
寿命が相対的に短いという短所を有する。
【００２４】同じ容量をもつメモリセルアレイを該当用
途に適合した倍速で動作させることを所望する場合、そ
れにそれぞれ対応される倍速動作をもつフラッシュメモ
リを毎回設計し製造すると、設計及び製造費用が増加し
てメモリ製品のコストが上昇するだろう。従って、この
ような場合にオプション制御を用いて選択された倍速で
動作できるフラッシュメモリを提供すれば、かなり合理
的である。
途に適合した倍速で動作させることを所望する場合、そ
れにそれぞれ対応される倍速動作をもつフラッシュメモ
リを毎回設計し製造すると、設計及び製造費用が増加し
てメモリ製品のコストが上昇するだろう。従って、この
ような場合にオプション制御を用いて選択された倍速で
動作できるフラッシュメモリを提供すれば、かなり合理
的である。
【００２５】図１は、本発明の実施の形態である選択的
倍速動作モードをもつ不揮発性半導体メモリ装置のブロ
ック図である。図示したように、メモリセルアレイを構
成するセルアレイ200,210、ロープレデコーディング信
号を受信してセルアレイ200,210のワードラインを選択
するローデコーダ230,231,240,241、セルアレイ200,210
のビットラインに連結されて選択されたメモリセルトラ
ンジスタにデータを入出力するための第１、第２ページ
バッファ250,251、コラムプレデコーディング信号に応
じて第１、第２ページバッファ250,251を選択する第
１、第２Yゲート260,261、入出力データをバッファーリ
ング及びラッチするため第１、第２Ｙゲート260,261に
連結されたI/Oバッファ及びラッチ270、I/Oバッファ及
びラッチ270に連結されてデータを入出力するI/O部28
0、倍速オプション信号及び入力ローアドレスをプレデ
コーディングしてローデコーダ230,231,240,241にロー
プレデコーディング信号を印加するロープレデコーダ10
0、ローデコーダ230,231,240,241を制御し、高電圧を印
加するコントロールロジック及び高電圧発生器110、倍
速オプション信号に応じて第１、第２ページバッファ25
0,251を制御するページバッファコントロールロジック1
20、倍速オプション信号及び入力コラムアドレスをプレ
デコーディングして第１、第２Yゲート260,261にコラム
プレデコーディング信号を印加するコラムプレデコーダ
130、及びI/Oバッファとラッチ270に連結されてコマン
ドを印加するコマンドレジスタ140を備える。
倍速動作モードをもつ不揮発性半導体メモリ装置のブロ
ック図である。図示したように、メモリセルアレイを構
成するセルアレイ200,210、ロープレデコーディング信
号を受信してセルアレイ200,210のワードラインを選択
するローデコーダ230,231,240,241、セルアレイ200,210
のビットラインに連結されて選択されたメモリセルトラ
ンジスタにデータを入出力するための第１、第２ページ
バッファ250,251、コラムプレデコーディング信号に応
じて第１、第２ページバッファ250,251を選択する第
１、第２Yゲート260,261、入出力データをバッファーリ
ング及びラッチするため第１、第２Ｙゲート260,261に
連結されたI/Oバッファ及びラッチ270、I/Oバッファ及
びラッチ270に連結されてデータを入出力するI/O部28
0、倍速オプション信号及び入力ローアドレスをプレデ
コーディングしてローデコーダ230,231,240,241にロー
プレデコーディング信号を印加するロープレデコーダ10
0、ローデコーダ230,231,240,241を制御し、高電圧を印
加するコントロールロジック及び高電圧発生器110、倍
速オプション信号に応じて第１、第２ページバッファ25
0,251を制御するページバッファコントロールロジック1
20、倍速オプション信号及び入力コラムアドレスをプレ
デコーディングして第１、第２Yゲート260,261にコラム
プレデコーディング信号を印加するコラムプレデコーダ
130、及びI/Oバッファとラッチ270に連結されてコマン
ドを印加するコマンドレジスタ140を備える。
【００２６】図１において、メモリセルアレイを構成す
るセルアレイブロック200,210が２つ図示されている
が、これは説明の便宜上のためのもので、実際のメモリ
装置では複数個のセルアレイブロックが配置されるよう
になる。セルアレイブロック中、説明の便宜上、一方の
セルアレイブロック200をMAT1と称し、残りの他方のセ
ルアレイブロック210をMAT2と称する。それぞれMAT1,2
の200,210はアドレシングのみが異なり、物理的に同一
な構造を有する。通常512バイトのページバッファを有
し、読み出しまたはプログラムを512バイト単位で行う
ことを１倍速フラッシュメモリと称すると、１Kバイト
のページバッファを有するNAND型フラッシュメモリの場
合に２倍速フラッシュメモリになり、２Kバイトのペー
ジバッファを有する場合に４倍速デバイスになる。本発
明の実施の形態では、便宜上１倍速/２倍速オプション
を有するフラッシュメモリデバイスの場合を挙げる。
るセルアレイブロック200,210が２つ図示されている
が、これは説明の便宜上のためのもので、実際のメモリ
装置では複数個のセルアレイブロックが配置されるよう
になる。セルアレイブロック中、説明の便宜上、一方の
セルアレイブロック200をMAT1と称し、残りの他方のセ
ルアレイブロック210をMAT2と称する。それぞれMAT1,2
の200,210はアドレシングのみが異なり、物理的に同一
な構造を有する。通常512バイトのページバッファを有
し、読み出しまたはプログラムを512バイト単位で行う
ことを１倍速フラッシュメモリと称すると、１Kバイト
のページバッファを有するNAND型フラッシュメモリの場
合に２倍速フラッシュメモリになり、２Kバイトのペー
ジバッファを有する場合に４倍速デバイスになる。本発
明の実施の形態では、便宜上１倍速/２倍速オプション
を有するフラッシュメモリデバイスの場合を挙げる。
【００２７】図１で示されるMAT1,2の200,210はそれぞ
れ以下のようなアレイ構成を有することが出きる。NAND
型の一つのセルストリングに16個のメモリセルトランジ
スタが直列に連結され、ビットライン１個ごとに１個ず
つ連結されるページバッファがある。一つのMATのメイ
ンフィールドには512バイトのビットラインがあり、ス
ペアフィールドには16バイトのビットラインがある。
れ以下のようなアレイ構成を有することが出きる。NAND
型の一つのセルストリングに16個のメモリセルトランジ
スタが直列に連結され、ビットライン１個ごとに１個ず
つ連結されるページバッファがある。一つのMATのメイ
ンフィールドには512バイトのビットラインがあり、ス
ペアフィールドには16バイトのビットラインがある。
【００２８】一つのMATに対しページサイズは512+16=52
8バイトになり、１倍速読み出し及びプログラムを支援
する。また、一つのブロックは直列に連結された16個の
ページ束になるため、消去の際に最少単位（ブロックサ
イズ）は１MATに対し8k+256バイトになる。それぞれのM
ATは縦軸（ここではY軸）に計512個のブロックがある。
そして、データの入出力はバイト単位になされる。スペ
アフィールドはユーザがエラーコレクションコード(EC
C)、またはブロック情報を蓄積するための特別な用途で
用いられるエキストラアレイ領域である。メインフィー
ルドという用語はスペアフィールドとの区別のために便
宜上用いた。
8バイトになり、１倍速読み出し及びプログラムを支援
する。また、一つのブロックは直列に連結された16個の
ページ束になるため、消去の際に最少単位（ブロックサ
イズ）は１MATに対し8k+256バイトになる。それぞれのM
ATは縦軸（ここではY軸）に計512個のブロックがある。
そして、データの入出力はバイト単位になされる。スペ
アフィールドはユーザがエラーコレクションコード(EC
C)、またはブロック情報を蓄積するための特別な用途で
用いられるエキストラアレイ領域である。メインフィー
ルドという用語はスペアフィールドとの区別のために便
宜上用いた。
【００２９】以下、１倍速読み出し及びプログラム動作
モードの場合に必要なアドレス信号の個数を説明する。
一つのMATに対し一つのワードラインを選択するために
は512個のブロック中で一つのブロックを選択した後、1
6個のページの中から一つのページを選択すべきである
ため、ローアドレス個数は9+4=13となる。ここにブロッ
クを選択するためのアドレスを追加すると、ローアドレ
スは計14個が必要であることがわかる。
モードの場合に必要なアドレス信号の個数を説明する。
一つのMATに対し一つのワードラインを選択するために
は512個のブロック中で一つのブロックを選択した後、1
6個のページの中から一つのページを選択すべきである
ため、ローアドレス個数は9+4=13となる。ここにブロッ
クを選択するためのアドレスを追加すると、ローアドレ
スは計14個が必要であることがわかる。
【００３０】一方、コラムアドレスは512バイトの中か
ら一バイトずつアクセスすべきであるため、９個のアド
レスが必要であり、特別にスペアフィールド側のデータ
入出力のための一つのスペアイネーブルアドレスが追加
されて、１MATに対し計10個のコラムアドレスが必要で
ある。このようにそれぞれのMATに対し、１倍速読み出
し/プログラムを所望し、消去のためのブロックサイズ
が8Kバイトのデバイスをオプションにより２倍速読み出
し/プログラムと消去のためのブロックサイズが16Kバイ
トのデバイスとして使用するためには、１倍速と２倍速
動作とを区分するオプションデバイスが必要である。
ら一バイトずつアクセスすべきであるため、９個のアド
レスが必要であり、特別にスペアフィールド側のデータ
入出力のための一つのスペアイネーブルアドレスが追加
されて、１MATに対し計10個のコラムアドレスが必要で
ある。このようにそれぞれのMATに対し、１倍速読み出
し/プログラムを所望し、消去のためのブロックサイズ
が8Kバイトのデバイスをオプションにより２倍速読み出
し/プログラムと消去のためのブロックサイズが16Kバイ
トのデバイスとして使用するためには、１倍速と２倍速
動作とを区分するオプションデバイスが必要である。
【００３１】オプションデバイスは、メタルオプショ
ン、ヒューズオプション、またはボンディングオプショ
ンなどを用いることができる。本発明の実施例では図１
でのようなボンディングパッドによるオプション素子を
用いる。ボンディングパッドで現れる倍速オプション信
号FX2は２つの場合の倍速モードであれば、ローまたは
ハイレベルの信号を有する。倍速オプション信号FX2は
図４のようなオプション情報出力回路により生成でき
る。
ン、ヒューズオプション、またはボンディングオプショ
ンなどを用いることができる。本発明の実施例では図１
でのようなボンディングパッドによるオプション素子を
用いる。ボンディングパッドで現れる倍速オプション信
号FX2は２つの場合の倍速モードであれば、ローまたは
ハイレベルの信号を有する。倍速オプション信号FX2は
図４のようなオプション情報出力回路により生成でき
る。
【００３２】図４は、図１のボンディングパッドと連結
されて倍速オプション信号を生成するオプション情報出
力回路の一例図で、ボンディングパッドBP（図４ではFX
2x）の入力端に連結されたインバーターI1と、インバー
ターI1の出力を反転するインバーターI2と、インバータ
ーI1の入力端と接地点との間をドレイン‐ソースチャン
ネルに連結し、ゲートからパワーアップ信号PWRUPを受
信するN型MOSトランジスタN1と、インバーターI1の入力
端と接地点との間をドレイン‐ソースチャンネルに連結
し、ゲートでインバーターI1からの出力を受信するN型M
OSトランジスタN2と、から構成される。
されて倍速オプション信号を生成するオプション情報出
力回路の一例図で、ボンディングパッドBP（図４ではFX
2x）の入力端に連結されたインバーターI1と、インバー
ターI1の出力を反転するインバーターI2と、インバータ
ーI1の入力端と接地点との間をドレイン‐ソースチャン
ネルに連結し、ゲートからパワーアップ信号PWRUPを受
信するN型MOSトランジスタN1と、インバーターI1の入力
端と接地点との間をドレイン‐ソースチャンネルに連結
し、ゲートでインバーターI1からの出力を受信するN型M
OSトランジスタN2と、から構成される。
【００３３】図４において、ボンディングパッドBPを備
え電源電圧、例えばVCCのパッドとワイヤボンディング
との製造工程を通じて連結すると、出力信号の倍速オプ
ション信号FX2が論理的ハイに活性化されて２倍速オプ
ションを示し、パッドFX2xが接地電圧に連結またはフロ
ーティングされてあれば、パワーアップの以後に倍速オ
プション信号FX2は論理的ローにディスエーブルされ
て、デフォルトオプションの１倍速動作を所望する。一
方、ハードウェア的に決定された容量をもつメモリセル
アレイを２倍速動作モードで駆動するためには、１倍速
動作モードで設定されるページサイズとブロックサイズ
とを２倍に拡張すべきである。２倍速動作モードの場
合、コラムアドレスが１倍速動作モードの場合よりも１
個だけ多く必要となる。
え電源電圧、例えばVCCのパッドとワイヤボンディング
との製造工程を通じて連結すると、出力信号の倍速オプ
ション信号FX2が論理的ハイに活性化されて２倍速オプ
ションを示し、パッドFX2xが接地電圧に連結またはフロ
ーティングされてあれば、パワーアップの以後に倍速オ
プション信号FX2は論理的ローにディスエーブルされ
て、デフォルトオプションの１倍速動作を所望する。一
方、ハードウェア的に決定された容量をもつメモリセル
アレイを２倍速動作モードで駆動するためには、１倍速
動作モードで設定されるページサイズとブロックサイズ
とを２倍に拡張すべきである。２倍速動作モードの場
合、コラムアドレスが１倍速動作モードの場合よりも１
個だけ多く必要となる。
【００３４】本実施の形態では、このために１倍速モー
ドでMAT選択アドレスとして用いられるローアドレスAX<
9>をコラムアドレスに変えて使用する。新しく追加され
るコラムアドレスはコラムプリデコーダ130にコラムア
ドレスを印加するため、コラムアドレスカウンタから出
力されるようにすべきである。コラムアドレスカウンタ
は１倍速動作モードで10進カウンタとして動作するの
で、２倍速動作モードでは11進カウンタで動作する機能
を有すべきである。
ドでMAT選択アドレスとして用いられるローアドレスAX<
9>をコラムアドレスに変えて使用する。新しく追加され
るコラムアドレスはコラムプリデコーダ130にコラムア
ドレスを印加するため、コラムアドレスカウンタから出
力されるようにすべきである。コラムアドレスカウンタ
は１倍速動作モードで10進カウンタとして動作するの
で、２倍速動作モードでは11進カウンタで動作する機能
を有すべきである。
【００３５】図５には倍速動作モードに従い、進数カウ
ンティング動作を異にするコラムアドレスカウンタの構
造が図示される。図１のコラムプレデコーダと連結さ
れ、オプション制御を受けるコラムアドレスカウンタを
示した図５を参照すると、複数のD型フリップフロップ4
01〜405及び信号セレクタ406がコラムアドレスカウンタ
コントローラ400に連結された構成からなる。
ンティング動作を異にするコラムアドレスカウンタの構
造が図示される。図１のコラムプレデコーダと連結さ
れ、オプション制御を受けるコラムアドレスカウンタを
示した図５を参照すると、複数のD型フリップフロップ4
01〜405及び信号セレクタ406がコラムアドレスカウンタ
コントローラ400に連結された構成からなる。
【００３６】図５のコラムアドレスカウンタは、選択さ
れたページに対するシリアルデータ入出力時の開始点ア
ドレスで、始めてクロック信号CLKによりアドレスを順
次増加させる。そして、メインフィールドの最後のコラ
ムまでカウンティングした後、スペアフィールドイネー
ブル信号ASを生成し、スペアフィールドに対するデータ
入出力を続けて行うようにする。２倍速動作モードの場
合、スペアフィールドに対するカウンティング動作へス
キップする前に、新しく追加されたDフリップフロップ4
02を通じてカウントが一つだけ行われる。
れたページに対するシリアルデータ入出力時の開始点ア
ドレスで、始めてクロック信号CLKによりアドレスを順
次増加させる。そして、メインフィールドの最後のコラ
ムまでカウンティングした後、スペアフィールドイネー
ブル信号ASを生成し、スペアフィールドに対するデータ
入出力を続けて行うようにする。２倍速動作モードの場
合、スペアフィールドに対するカウンティング動作へス
キップする前に、新しく追加されたDフリップフロップ4
02を通じてカウントが一つだけ行われる。
【００３７】１倍速動作の場合、Dフリップフロップ402
によるカウンティングはスキップされ、Dフリップフロ
ップ401のキャリがスペアフィールドイネーブルのためD
フリップフロップ403のデータ入力端DIに連結されるよ
うにすべきである。このため、信号セレクタ406は出力
信号CLKSを生成する。即ち、信号セレクタ406は、倍速
オプション信号FX2の論理状態レベルに従い、Dフリップ
フロップ402のキャリまたはDフリップフロップ401のキ
ャリをDフリップフロップ403に伝達する。コラムアドレ
スカウンタコントローラ400は、初期アドレスセッティ
ングなどのコラムアドレスカウンタのクロッキング、リ
セットなどを制御する回路である。
によるカウンティングはスキップされ、Dフリップフロ
ップ401のキャリがスペアフィールドイネーブルのためD
フリップフロップ403のデータ入力端DIに連結されるよ
うにすべきである。このため、信号セレクタ406は出力
信号CLKSを生成する。即ち、信号セレクタ406は、倍速
オプション信号FX2の論理状態レベルに従い、Dフリップ
フロップ402のキャリまたはDフリップフロップ401のキ
ャリをDフリップフロップ403に伝達する。コラムアドレ
スカウンタコントローラ400は、初期アドレスセッティ
ングなどのコラムアドレスカウンタのクロッキング、リ
セットなどを制御する回路である。
【００３８】図６は、図５に用いられたDフリップフロ
ップのうちの一つの詳細図である。図６に示すように、
クロックCLKを反転するインバータI2、入力信号DIをク
ロックCLKに従い後端に伝送する複数の伝送ゲートPG1,
PG2,PG3,PG4、セットSET及びリセットRST信号に一側
入力端が連結されたNORゲートNOR1,NOR2,NOR3,NOR4、及
び出力反転用インバータI2が連結された構成が、一つの
Dフリップフロップを形成している。
ップのうちの一つの詳細図である。図６に示すように、
クロックCLKを反転するインバータI2、入力信号DIをク
ロックCLKに従い後端に伝送する複数の伝送ゲートPG1,
PG2,PG3,PG4、セットSET及びリセットRST信号に一側
入力端が連結されたNORゲートNOR1,NOR2,NOR3,NOR4、及
び出力反転用インバータI2が連結された構成が、一つの
Dフリップフロップを形成している。
【００３９】一方、２倍速動作のためには、ロープレデ
コーダ100のデコーディング動作をも変えなければなら
ない。一つのMATに対し計512個のブロックのうち一つを
デコーディングするため９個のアドレスが用いられる。
ここでは、デコーディング信号バスラインを減らすた
め、アドレスを３個ずつ束ねて３個のプレデコーダを図
７のように構成した。P,Qプレデコーダ101,102は、MAT
1,MAT2に対し共通に用いられ、R1プレデコーダ103とR2
プレデコーダ104とはそれぞれMAT1,MAT2を独立的に制御
する。即ち、P,Qプレデコーダ101,102とは異なり、Rプ
レデコーダ103,104はMAT選択アドレスの制御を受ける。
コーダ100のデコーディング動作をも変えなければなら
ない。一つのMATに対し計512個のブロックのうち一つを
デコーディングするため９個のアドレスが用いられる。
ここでは、デコーディング信号バスラインを減らすた
め、アドレスを３個ずつ束ねて３個のプレデコーダを図
７のように構成した。P,Qプレデコーダ101,102は、MAT
1,MAT2に対し共通に用いられ、R1プレデコーダ103とR2
プレデコーダ104とはそれぞれMAT1,MAT2を独立的に制御
する。即ち、P,Qプレデコーダ101,102とは異なり、Rプ
レデコーダ103,104はMAT選択アドレスの制御を受ける。
【００４０】図８にはRプレデコーダ103,104の詳細が図
示されている。１倍速動作のときに非選択MATに対応す
るRプレデコーダの出力信号は、全てディスエーブルさ
れるため、選択されたMATでP,Q,Rデコーディングにより
一つのブロックだけが選択される。２倍速でのブロック
サイズは、メインフィールドを基準にして8Kバイトから
16Kバイトに増えなければならないので、選択されるブ
ロックはP, Q, RデコーディングによりそれぞれのMAT
で8Kバイトブロックが１個ずつ選択されて計16Kバイト
大きさをもつブロックにならなければならない。２倍速
動作のときにMAT選択アドレスがコラムアドレスに転用
されたので、２倍速であるときにRプレデコーダを制御
するためのMAT選択信号MAT1,MAT2はソリッドハイにイネ
ーブルされる。
示されている。１倍速動作のときに非選択MATに対応す
るRプレデコーダの出力信号は、全てディスエーブルさ
れるため、選択されたMATでP,Q,Rデコーディングにより
一つのブロックだけが選択される。２倍速でのブロック
サイズは、メインフィールドを基準にして8Kバイトから
16Kバイトに増えなければならないので、選択されるブ
ロックはP, Q, RデコーディングによりそれぞれのMAT
で8Kバイトブロックが１個ずつ選択されて計16Kバイト
大きさをもつブロックにならなければならない。２倍速
動作のときにMAT選択アドレスがコラムアドレスに転用
されたので、２倍速であるときにRプレデコーダを制御
するためのMAT選択信号MAT1,MAT2はソリッドハイにイネ
ーブルされる。
【００４１】図９は、１倍速及び２倍速に対しMAT選択
信号をデコーディングするために、MAT選択信号デコー
ディング部を示した図である。倍速オプション信号とMA
T選択アドレス信号とをデコーディングしてデコーディ
ングMAT選択アドレス信号を生成するマット選択信号デ
コーディング部は、第１、第２NORゲートNOR1,NOR2、及
び第１、第２NORゲートNOR1,NOR2の出力をそれぞれ反転
するインバーターI1,I2から構成される。
信号をデコーディングするために、MAT選択信号デコー
ディング部を示した図である。倍速オプション信号とMA
T選択アドレス信号とをデコーディングしてデコーディ
ングMAT選択アドレス信号を生成するマット選択信号デ
コーディング部は、第１、第２NORゲートNOR1,NOR2、及
び第１、第２NORゲートNOR1,NOR2の出力をそれぞれ反転
するインバーターI1,I2から構成される。
【００４２】図面においてFX2信号がハイにイネーブル
されて２倍速動作を所望する場合、デコーディングMAT
選択アドレス信号のMAT1,MAT2はソリッドハイになり、F
X2信号がローにディスエーブルされて１倍速動作を所望
する場合、MAT1,MAT2はMAT選択アドレスAX<9>により一
方のMATのみが選択される。MAT選択信号デコーディング
部は図６と連結される。
されて２倍速動作を所望する場合、デコーディングMAT
選択アドレス信号のMAT1,MAT2はソリッドハイになり、F
X2信号がローにディスエーブルされて１倍速動作を所望
する場合、MAT1,MAT2はMAT選択アドレスAX<9>により一
方のMATのみが選択される。MAT選択信号デコーディング
部は図６と連結される。
【００４３】つまり、全体的なロー及びコラムアドレシ
ングを見ると、２倍速動作のためにローアドレスの一つ
がコラムアドレスに転用されたので、２倍速でのローア
ドレスは１倍速と比較して一つが減った13個となり、コ
ラムアドレスが１個増えて11個になる。よって、メモリ
セルアレイのページサイズ及びブロックサイズが２倍以
上に拡張するようなアドレシングを行い、リード、ライ
ト及び消去動作が倍速モード動作で行われる。
ングを見ると、２倍速動作のためにローアドレスの一つ
がコラムアドレスに転用されたので、２倍速でのローア
ドレスは１倍速と比較して一つが減った13個となり、コ
ラムアドレスが１個増えて11個になる。よって、メモリ
セルアレイのページサイズ及びブロックサイズが２倍以
上に拡張するようなアドレシングを行い、リード、ライ
ト及び消去動作が倍速モード動作で行われる。
【００４４】以下、このような構成による１倍速オプシ
ョン及び２倍速オプション動作を説明する。図２は１倍
速オプションによる図１の装置のセルアレイブロックア
クセスを示した図である。ボンディングパッドBPを接地
電圧に連結するかまたはフローティングさせると、倍速
オプション信号FX2は論理的ローとしてディスエーブル
される。そして、１倍速動作オプションが設定される。
ョン及び２倍速オプション動作を説明する。図２は１倍
速オプションによる図１の装置のセルアレイブロックア
クセスを示した図である。ボンディングパッドBPを接地
電圧に連結するかまたはフローティングさせると、倍速
オプション信号FX2は論理的ローとしてディスエーブル
される。そして、１倍速動作オプションが設定される。
【００４５】64Mビットでページサイズが528バイト、ブ
ロックサイズが8Kバイトとすれば、図９のMAT選択信号
デコーディング部の出力MAT1、MAT2は選択アドレスAX<9
>によりMAT2のみがハイレベルになる。ロープレデコー
ダ100は14個の入力ローアドレス信号をプレデコーディ
ングして、図２に示されるMAT2(210)の一つのブロック
を選択する。
ロックサイズが8Kバイトとすれば、図９のMAT選択信号
デコーディング部の出力MAT1、MAT2は選択アドレスAX<9
>によりMAT2のみがハイレベルになる。ロープレデコー
ダ100は14個の入力ローアドレス信号をプレデコーディ
ングして、図２に示されるMAT2(210)の一つのブロック
を選択する。
【００４６】一方、図５のコラムアドレスカウンタは10
進カウンタとして動作して10個のカラムアドレスを生成
し、コラムプレデコーダ130は第２Yゲート261がデコー
ディングを行い得るようにするコラムプレデコーディン
グ信号を印加する。よって、デフォルトモード動作の１
倍速オプション動作では528バイトのページサイズ及び8
Kバイトのブロックサイズが選択されて、読み出しまた
はプログラムがページ単位に、消去動作がブロック単位
に行われる。
進カウンタとして動作して10個のカラムアドレスを生成
し、コラムプレデコーダ130は第２Yゲート261がデコー
ディングを行い得るようにするコラムプレデコーディン
グ信号を印加する。よって、デフォルトモード動作の１
倍速オプション動作では528バイトのページサイズ及び8
Kバイトのブロックサイズが選択されて、読み出しまた
はプログラムがページ単位に、消去動作がブロック単位
に行われる。
【００４７】図３は、２倍速オプションによる図１の装
置のセルアレイブロックアクセスを示した図である。ボ
ンディングパッドBPを電源電圧、例えばVCCのパッドと
ワイヤボンディングとの製造工程を通じて連結すると、
出力信号の倍速オプション信号FX2が論理的ハイに活性
化されて２倍速オプションを設定する。この場合、ロー
プレデコーダ100は13個の入力ローアドレス信号をプレ
デコーディングして、図３で示されるMAT1,2(200,210)
のそれぞれ一つのブロックを選択する。
置のセルアレイブロックアクセスを示した図である。ボ
ンディングパッドBPを電源電圧、例えばVCCのパッドと
ワイヤボンディングとの製造工程を通じて連結すると、
出力信号の倍速オプション信号FX2が論理的ハイに活性
化されて２倍速オプションを設定する。この場合、ロー
プレデコーダ100は13個の入力ローアドレス信号をプレ
デコーディングして、図３で示されるMAT1,2(200,210)
のそれぞれ一つのブロックを選択する。
【００４８】一方、図５のコラムアドレスカウンタは、
11進カウンタとして動作して11個のコラムアドレスを生
成し、コラムプレデコーダ130は第１、第２Yゲート260,
261がデコーディングを行い得るようにするコラムプレ
デコーディング信号を印加する。よって、２倍速オプシ
ョン動作では1056バイトのページサイズ及び16Kバイト
のブロックサイズが選択されて、読み出しまたはプログ
ラムが1056バイトのページ単位に、消去動作が16Kサイ
ズのブロック単位に行われる。
11進カウンタとして動作して11個のコラムアドレスを生
成し、コラムプレデコーダ130は第１、第２Yゲート260,
261がデコーディングを行い得るようにするコラムプレ
デコーディング信号を印加する。よって、２倍速オプシ
ョン動作では1056バイトのページサイズ及び16Kバイト
のブロックサイズが選択されて、読み出しまたはプログ
ラムが1056バイトのページ単位に、消去動作が16Kサイ
ズのブロック単位に行われる。
【００４９】従って、上記のように半導体メモリの回路
設計をする場合、追加的な製品開発なしで簡単なボンデ
ィングオプションだけで二つのモードをもってユーザ要
求に対応することができる。また、本発明の他の実施の
形態として、本発明による不揮発性半導体メモリ装置に
出力回路を追加し、多重倍速オプション信号のステータ
スに応答し、デバイス識別信号（デバイスID）を出力さ
せてもよい。
設計をする場合、追加的な製品開発なしで簡単なボンデ
ィングオプションだけで二つのモードをもってユーザ要
求に対応することができる。また、本発明の他の実施の
形態として、本発明による不揮発性半導体メモリ装置に
出力回路を追加し、多重倍速オプション信号のステータ
スに応答し、デバイス識別信号（デバイスID）を出力さ
せてもよい。
【００５０】この場合、NOR型フラッシュメモリでは、
自動選択モード中にデバイスID（デバイス識別情報）を
出力する。また、NAND型フラッシュデバイスでは、デバ
イスID出力用コマンドが入力された後、読出し可能ピン
トグルによってデバイスIDを出力する。なお、多重倍速
オプションなので、速度によりデバイスIDも異なること
は明らかである。出力回路としてデバイスIDコード発生
器を採用したときのブロック図を図１１に示す。
自動選択モード中にデバイスID（デバイス識別情報）を
出力する。また、NAND型フラッシュデバイスでは、デバ
イスID出力用コマンドが入力された後、読出し可能ピン
トグルによってデバイスIDを出力する。なお、多重倍速
オプションなので、速度によりデバイスIDも異なること
は明らかである。出力回路としてデバイスIDコード発生
器を採用したときのブロック図を図１１に示す。
【００５１】図１１を参照しながら説明すると、まず最
初に、コマンドレジスタ140からのID（フラグ信号）と
倍速オプション信号FX2とがデバイスIDコード発生器110
1に入力される。デバイスIDコード発生器1101は両信号
に基づいてデバイスIDコード（図１１では、ID<7:0>）
を生成して出力する。上記説明は、本発明の実施の実施
の形態を中心にして示した添付図面に沿って、例を挙げ
て限定したが、これは一例にすぎず、本発明の技術的思
想を外れない範囲内で変化や変形が可能なのは明らかで
ある。
初に、コマンドレジスタ140からのID（フラグ信号）と
倍速オプション信号FX2とがデバイスIDコード発生器110
1に入力される。デバイスIDコード発生器1101は両信号
に基づいてデバイスIDコード（図１１では、ID<7:0>）
を生成して出力する。上記説明は、本発明の実施の実施
の形態を中心にして示した添付図面に沿って、例を挙げ
て限定したが、これは一例にすぎず、本発明の技術的思
想を外れない範囲内で変化や変形が可能なのは明らかで
ある。
【００５２】例えば、１倍速と２倍速動作モードと共
に、２倍速/４倍速などの多様なオプションを付加する
ことができる。また、NOR型及びAND型のような思案の異
なったメモリの場合、ボンディングオプションによる多
重倍速モードを実現させることができるのは明らかであ
る。また、１倍速及び２倍速モードのときにボンディン
グオプションを反対にすることが可能であるし、多重倍
速モードを選択的に実現することもできる。さらに、添
付図面で示した論理ゲートは、他の等価的回路素子また
は他の論理素子に代替可能なのは明らかである。
に、２倍速/４倍速などの多様なオプションを付加する
ことができる。また、NOR型及びAND型のような思案の異
なったメモリの場合、ボンディングオプションによる多
重倍速モードを実現させることができるのは明らかであ
る。また、１倍速及び２倍速モードのときにボンディン
グオプションを反対にすることが可能であるし、多重倍
速モードを選択的に実現することもできる。さらに、添
付図面で示した論理ゲートは、他の等価的回路素子また
は他の論理素子に代替可能なのは明らかである。
【００５３】
【発明の効果】このように、本発明の選択的多重倍速モ
ードを有する不揮発性半導体メモリ装置よると、各種倍
速モードに従う別途のチップ設計及び製造なしに、オプ
ションだけを以って、ユーザが所望する倍速で半導体メ
モリを動作させることができる。
ードを有する不揮発性半導体メモリ装置よると、各種倍
速モードに従う別途のチップ設計及び製造なしに、オプ
ションだけを以って、ユーザが所望する倍速で半導体メ
モリを動作させることができる。
【図１】本発明の実施の形態である不揮発性半導体メモ
リ装置のブロック図。
リ装置のブロック図。
【図２】各倍速オプションによるセルアレイアクセスを
示した図。
示した図。
【図３】各倍速オプションによるセルアレイアクセスを
示した図。
示した図。
【図４】本発明の実施の形態であるオプション情報出力
回路の図。
回路の図。
【図５】本発明の実施の形態であるコラムアドレスカウ
ンタのブロック図。
ンタのブロック図。
【図６】本発明の実施の形態であるDフリップフロップ
のうち一つを表した図。
のうち一つを表した図。
【図７】本発明の実施の形態であるロープレデコーダの
ブロック図。
ブロック図。
【図８】本発明の実施の形態であるRプレデコーダの回
路図。
路図。
【図９】本発明の実施の形態であるMAT選択アドレス発
生回路。
生回路。
【図１０】従来のNAND型フラッシュEEPROMのセルアレイ
構成及びNAND型フラッシュセルストリングを示す図。
構成及びNAND型フラッシュセルストリングを示す図。
【図１１】デバイスＩＤコード発生器のブロック図。
１００ ロープレデコーダ １１０ コントロールロジック及び高電圧発生器 １２０ ページバッファコントロールロジック １３０ コラムプレデコーダ １４０ コマンドレジスタ ２００ セルアレイマット１ ２１０ セルアレイマット２ ２３０ ローデコーダ１−１ ２３１ ローデコーダ１−２ ２４０ ローデコーダ２−１ ２４１ ローデコーダ２−２ ２５０ 第１ページバッファ ２５１ 第２ページバッファ ２６０ 第１Ｙゲート ２６１ 第２Ｙゲート ２７０ Ｉ／Ｏバッファ及びラッチ ２８０ Ｉ／Ｏ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１３ ６１２Ｆ (72)発明者 崔 善 美 大韓民国京畿道水原市八達区牛滿洞518− ８ Ｆターム(参考） 5B025 AA01 AD01 AD02 AD04 AD05 AE05
Claims (12)
- 【請求項１】 複数のワードラインにコントロールゲー
トがそれぞれ対応連結され、ストリング選択トランジス
タと接地選択トランジスタとの間でドレイン‐ソースチ
ャンネルが互いに直列に連結されたフローティングゲー
トメモリセルトランジスタからなる、セルストリングを
複数備えたセルアレイブロックを複数含むメモリセルア
レイを備えた不揮発性半導体メモリ装置において、 倍速オプション信号を生成する倍速モードオプション部
と、 前記倍速オプション信号の状態に応じて前記メモリセル
アレイのページサイズ及びブロックサイズを互いに異に
指定するアドレシング回路とを具備することを特徴とす
る不揮発性半導体メモリ装置。 - 【請求項２】 請求項１に記載の不揮発性半導体メモリ
装置において、 前記倍速モードオプション部は、電源電圧に選択的に連
結されるボンディングパッドを含むことを特徴とする不
揮発性半導体メモリ装置。 - 【請求項３】 請求項１に記載の不揮発性半導体メモリ
装置において、 前記倍速モードオプション部は切断可能なヒューズまた
はメタルオプションでなることを特徴とする不揮発性半
導体メモリ装置。 - 【請求項４】 請求項１に記載の不揮発性半導体メモリ
装置において、 前記アドレシング回路は、 前記倍速オプション信号に応じて入力ローアドレス信号
のうちMAT選択アドレス信号をデコーディングし、デコ
ーディングしたMAT選択アドレス信号と入力ローアドレ
ス信号とを受信して倍速モード動作では、デフォルトモ
ード動作のページサイズの２倍以上のページサイズを選
択するローデコーディング信号を生成するローデコーデ
ィング部と、 前記倍速オプション信号の状態に従い、進数カウンティ
ング動作を互いに異に行うコラムアドレス信号を生成す
るコラムアドレスカウンタと、 前記コラムアドレスカウンタから出力されるコラムアド
レス信号をデコーディングして前記倍速モード動作では
前記デフォルトモード動作のブロックサイズの２倍以上
のブロックサイズを選択するコラムデコーディング信号
を生成するコラムデコーディング部とを含むことを特徴
とする不揮発性半導体メモリ装置。 - 【請求項５】 請求項１に記載の不揮発性半導体メモリ
装置において、 多重倍速オプション信号のステータスに応答し、デバイ
ス識別信号を出力する出力回路を具備したことを特徴と
する不揮発性半導体メモリ装置。 - 【請求項６】 請求項４に記載の不揮発性半導体メモリ
装置において、 前記ローデコーディング部は、 前記倍速オプション信号と前記MAT選択アドレス信号と
をデコーディングし、デコーディングMAT選択アドレス
信号を生成するMAT選択信号デコーディング部と、 前記入力ローアドレス信号のうち第１グループアドレス
をプレデコーディングするPプレデコーダと、 前記入力ローアドレス信号のうち前記第１グループアド
レスよりも上位にある第２グループアドレスをプレデコ
ーディングするQプレデコーダと、 前記入力ローアドレス信号のうち前記第２グループアド
レスよりも上位にある残りの第３グループアドレスを前
記デコーディングMAT選択アドレス信号に応じてそれぞ
れプレデコーディングするR1及びR2プレデコーダとを含
むことを特徴とする不揮発性半導体メモリ装置。 - 【請求項７】 請求項４に記載の不揮発性半導体メモリ
装置において、 前記コラムアドレスカウンタは、 コラムアドレスカウンタコントローラに複数のD型フリ
ップフロップ及び信号セレクタが連結され、前記倍速オ
プション信号の状態に従い10進カウンタまたは11進カウ
ンタとして動作することを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項８】 複数のワードラインにコントロールゲー
トがそれぞれ対応連結され、ストリング選択トランジス
タと接地選択トランジスタとの間でドレイン‐ソースチ
ャンネルが互いに直列に連結されたフローティングゲー
トメモリセルトランジスタからなる、セルストリングを
複数備えたセルアレイブロックを複数含むメモリセルア
レイを備えた不揮発性半導体メモリ装置において、 倍速オプション信号を生成する倍速モードオプション部
と、 前記倍速オプション信号に応じ、入力ローアドレス信号
のうちMAT選択アドレス信号をデコーディングし、デコ
ーディングされたMAT選択アドレス信号と入力ローアド
レス信号とを受信して、倍速モード動作ではデフォルト
モード動作のページサイズの２倍以上のページサイズを
選択するローデコーディング信号を生成するローデコー
ディング部と、 前記倍速オプション信号の状態に従い、進数カウンティ
ング動作を互いに異に行うコラムアドレス信号を生成す
るコラムアドレスカウンタと、 前記コラムアドレスカウンタで出力されるコラムアドレ
ス信号をデコーディングし、前記倍速モード動作では前
記デフォルトモード動作のブロックサイズの２倍以上の
ブロックサイズを選択するコラムデコーディング信号を
生成するコラムデコーディング部と、 前記倍速オプション信号の状態に従い、ページサイズ及
びブロックサイズに対応するページバッファの駆動を制
御するページバッファコントロール部とを含むことを特
徴とする不揮発性半導体メモリ装置。 - 【請求項９】 請求項８に記載の不揮発性半導体メモリ
装置において、 前記コラムアドレスデコーダは、前記倍速オプション信
号の状態に従い、アドレスを増減してデコーディングす
ることを特徴とする不揮発性半導体メモリ装置。 - 【請求項１０】 請求項８に記載の不揮発性半導体メモ
リ装置において、 前記ローデコーダは、前記倍速オプション信号の状態に
従い、ローアドレスを増減してデコーディングすること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項１１】 複数のワードラインにコントロールゲ
ートがそれぞれ対応連結され、ストリング選択トランジ
スタと接地選択トランジスタとの間でドレイン‐ソース
チャンネルが互いに直列に連結されたフローティングゲ
ートメモリセルトランジスタからなる、セルストリング
を複数備えたセルアレイブロックを複数含むメモリセル
アレイを備えた不揮発性半導体メモリ装置の駆動方法に
おいて、 装置的オプションに従い、倍速オプション信号を生成す
る倍速モードオプション部を装置内に備え、 前記倍速オプション信号の状態に応じ、前記メモリセル
アレイのページサイズ及びブロックサイズを２倍以上に
拡張するアドレシングを行い、 リード、ライト及び消去動作を倍速モード動作で行うこ
とを特徴とする不揮発性半導体メモリ装置の駆動方法。 - 【請求項１２】 フラッシュメモリセルを有する半導体
メモリ装置であり、ハードウェア的に決められたブロッ
クサイズとページサイズとをデバイスオプションに従っ
て変化させるオプション制御を受けるアドレスカウンタ
と、 コラムデコーダとローデコーダとを具備したことを特徴
とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-030750 | 2001-06-01 | ||
| KR10-2001-0030750A KR100422445B1 (ko) | 2001-06-01 | 2001-06-01 | 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002367383A true JP2002367383A (ja) | 2002-12-20 |
| JP4290374B2 JP4290374B2 (ja) | 2009-07-01 |
Family
ID=19710284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002062102A Expired - Lifetime JP4290374B2 (ja) | 2001-06-01 | 2002-03-07 | 選択的倍速動作モードをもつ不揮発性半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6724682B2 (ja) |
| JP (1) | JP4290374B2 (ja) |
| KR (1) | KR100422445B1 (ja) |
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| JP2005011497A (ja) * | 2003-06-19 | 2005-01-13 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置 |
| JP2006107691A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | 半導体メモリ装置、そのパッケージ及びそれを用いたメモリカード |
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| KR100851545B1 (ko) * | 2006-12-29 | 2008-08-11 | 삼성전자주식회사 | 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템 |
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- 2001-06-01 KR KR10-2001-0030750A patent/KR100422445B1/ko active IP Right Grant
-
2002
- 2002-03-07 JP JP2002062102A patent/JP4290374B2/ja not_active Expired - Lifetime
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