KR100612422B1 - 다중 배속 동작 모드를 갖는 반도체 메모리 장치 - Google Patents
다중 배속 동작 모드를 갖는 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR100612422B1 KR100612422B1 KR1020050004621A KR20050004621A KR100612422B1 KR 100612422 B1 KR100612422 B1 KR 100612422B1 KR 1020050004621 A KR1020050004621 A KR 1020050004621A KR 20050004621 A KR20050004621 A KR 20050004621A KR 100612422 B1 KR100612422 B1 KR 100612422B1
- Authority
- KR
- South Korea
- Prior art keywords
- high voltage
- operation mode
- speed operation
- voltage generator
- memory device
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Abstract
본 발명은 다중 배속 동작 모드를 갖는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 셀 어레이, 고전압 발생기, 그리고 타임 컨트롤러를 포함한다. 상기 셀 어레이는 다중 배속 동작 모드를 갖도록 구성된다. 상기 고전압 발생기는 상기 다중 배속 동작 모드에 관계없이 일정한 사이즈를 가지며, 상기 셀 어레이에 전원전압보다 높은 고전압을 제공한다. 그리고 상기 타임 컨트롤러는 상기 다중 배속 동작 모드에 따라 상기 고전압 발생기의 동작 시간을 제어한다. 본 발명에 따른 반도체 메모리 장치는 타임 컨트롤을 통해 고전압 발생기의 용량과 사이즈를 증가하지 않고도 다중 배속 동작 모드를 구현할 수 있다.
Description
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 다중 배속 동작 모드에 따른 고전압 발생기의 동작 시간을 보여주는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 메모리 장치 110 : 셀 어레이
120 : 고전압 발생기 130 : 타임 컨트롤러
200 : 호스트
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 다중 배속 동작 모드를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램 (Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 낸드 플래시 메모리 장치(NAND flash memory device)와 노아 플래시 메모리 장치(NOR flash memory device) 등으로 구분된다.
선택적 배속 동작 모드를 갖는 불휘발성 반도체 메모리 장치가 U.S. Patent NO. 6,724,682(이하, 682 특허라 한다.)에 개시되어 있다. 682 특허에서는 1 배속 또는 2 배속 동작 모드를 갖는 플래시 메모리 장치가 실시예로서 개시되어 있다. 통상적으로 1 배속 동작 모드를 갖는 플래시 메모리 장치는 512 바이트(Byte; B)의 페이지 사이즈(page size)를 가지며, 읽기 또는 프로그램 동작을 512B 단위로 수행한다. 이에 비해 2 배속 동작 모드를 갖는 플래시 메모리 장치는 1KB의 페이지 사이즈를 갖는다.
종래 기술에 따른 다중 배속 동작 모드를 갖는 플래시 메모리 장치에서는, 1 배속 동작 모드를 기준으로 이보다 높은 배속의 동작 모드를 구현하기 위해서는 고전압 발생기(High Voltage Generator)의 용량이 배속에 맞도록 증가되어야 한다. 고전압 발생기의 용량을 증가하기 위해서는 고전압 발생기의 사이즈가 증가되어야 하는데, 이는 전체 칩의 사이즈를 증가시키는 요인이 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 고전압 발생기의 용량 및 사이즈를 증가하지 않고 다중 배속 동작 모드를 구현할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 낸드 플래시 메모리 장치는 셀 어레이, 고전압 발생기, 그리고 타임 컨트롤러를 포함한다. 상기 셀 어레이는 배속 동작 모드에 따라 소정의 페이지 사이즈 및 블록 사이즈를 갖는다. 상기 고전압 발생기는 상기 배속 동작 모드에 관계없이 일정한 사이즈를 가지며, 상기 셀 어레이에 전원전압보다 높은 고전압을 제공한다. 그리고 상기 타임 컨트롤러는 상기 배속 동작 모드에 따라 상기 고전압 발생기의 동작 시간을 제어한다.
실시예로서, 상기 타임 컨트롤러는 외부에서 제공되는 커맨드에 응답하여 상기 고전압 발생기의 동작 시간을 제어한다.
또한, 본 발명에 따른 반도체 메모리 장치는 셀 어레이, 고전압 발생기, 그리고 타임 컨트롤러를 포함한다. 상기 셀 어레이는 다중 배속 동작 모드를 갖도록 구성된다. 상기 고전압 발생기는 상기 셀 어레이에 전원전압보다 높은 고전압을 제공한다. 그리고 상기 타임 컨트롤러는 상기 다중 배속 동작 모드에 따라 상기 고전압 발생기의 동작 시간을 제어한다.
실시예로서, 상기 고전압 발생기는 상기 다중 배속 동작 모드에 관계없이 일 정한 사이즈를 갖는다.
실시예로서, 상기 타임 컨트롤러는 외부에서 제공되는 커맨드에 응답하여 상기 고전압 발생기의 동작 시간을 제어한다.
실시예로서, 상기 셀 어레이는 상기 다중 배속 동작 모드에 따라 소정의 페이지 사이즈 및 블록 사이즈를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치(100)는 셀 어레이(110), 고전압 발생기(120), 그리고 타임 컨트롤러(130)를 포함한다.
상기 셀 어레이(100)는 다중 배속 동작 모드를 갖는다. 예를 들어, 상기 셀 어레이(100)는 64 메가 비트(Mega bit; Mb)의 데이터를 저장할 수 있는 낸드 플래시 메모리 장치의 셀 어레이라고 가정하자. 1 배속 동작 모드에서는 (512+16) 바이트(Byte; B)의 페이지 사이즈와 8 킬로 바이트(Kilo Byte; KB)의 블록 사이즈를 가지는 1024개의 메모리 블록들이 액세스된다. 여기에서, 512B의 페이지 사이즈는 메인 영역(main field)의 페이지 사이즈를 의미하며, 16B는 스페어 영역(spare field)의 페이지 사이즈를 의미한다. 2 배속 동작 모드에서는 입출력 레이트(data in/out rate)를 2배로 증가시키기 위해 (1024+32)B의 페이지 사이즈와 16KB의 메모리 블록 사이즈를 갖는 512개의 메모리 블록들이 액세스된다. 4 배속 동작 모드를 갖는 낸드 플래시 메모리 장치는 페이지 사이즈가 (2048+64)B이고, 블록 사이즈가 32KB가 된다.
2 배속 동작 모드 또는 그 이상의 동작 모드에서는 데이터 입출력 레이트가 1 배속 동작 모드보다 해당 배속만큼 증가된다. 따라서 비교적 큰 사이즈의 데이터를 입출력 하고자 하는 경우에는 2 배속 또는 그 이상의 배속 동작 모드가 사용되고, 상대적으로 작은 사이즈의 데이터를 입출력 하고자 하는 경우에는 1 배속 동작 모드가 사용된다.
도 1에서, 상기 셀 어레이(100)는 n개의 셀 어레이들(111, 112, …. 11n)로 구성된다. 각각의 셀 어레이(111, 112, …. 11n)는 동일한 페이지 사이즈 및 블록 사이즈를 갖는다. 1 배속 동작 모드에서는 제 1 셀 어레이(111)가 액세스되며, 2 배속 동작 모드에서는 제 1 및 제 2 셀 어레이(111, 112)가 액세스된다. 그리고 n 배속 동작 모드에서는 제 1 내지 제 n 셀 어레이(111, 112, …. 11n)가 모두 액세스된다.
상기 고전압 발생기(120)는 상기 셀 어레이(110)에 전원전압보다 높은 고전압(Vp)을 제공한다. 예를 들면, 상기 고전압 발생기(120)는 낸드 플래시 메모리 장치의 프로그램 동작 시에 선택된 워드라인으로 15V~20V의 고전압을 제공한다. 상기 고전압 발생기(120)는 읽기 동작 시에는 약 4.5V의 고전압을 상기 셀 어레이(110)에 제공한다. 상기 셀 어레이(110)가 다중 배속 동작 모드를 가지더라도, 상기 고전압 발생기(120)는 일정한 용량과 사이즈를 갖는다.
상기 타임 컨트롤러(130)는 다중 배속 동작 모드에 따라 상기 고전압 발생기 (120)의 동작 시간을 제어한다. 상기 타임 컨트롤러(130)는 호스트(200)에서 제공되는 커맨드에 응답하여 상기 고전압 발생기(120)의 동작 시간을 제어한다. 1 배속 동작 모드에서는 상기 타임 컨트롤러(130)는 제 1 제어신호(T1)를 제공한다. 이때, 상기 고전압 발생기(120)는 상기 제 1 제어신호(T1)에 응답하여 소정의 시간(t1) 동안 전하 펌핑(charge pumping) 동작을 수행하고 고전압(Vp)을 발생한다. 2 배속 동작 모드에서는 상기 타임 컨트롤러(130)는 제 2 제어신호(T2)를 제공한다. 이때, 상기 고전압 발생기(120)는 상기 제 2 제어신호(T2)에 응답하여 소정의 시간(t2) 동안 전하 펌핑(charge pumping) 동작을 수행하고 고전압(Vp)을 발생한다. 마찬가지로, n 배속 동작 모드에서는 상기 타임 컨트롤러(130)는 제 n 제어신호(Tn)를 제공한다. 이때, 상기 고전압 발생기(120)는 상기 제 n 제어신호(Tn)에 응답하여 소정의 시간(tn) 동안 전하 펌핑(charge pumping) 동작을 수행하고 고전압(Vp)을 발생한다.
도 2는 다중 배속 동작 모드에 따른 고전압 발생기의 동작 시간을 보여주는 그래프이다. 도 2를 참조하면, 1 배속 동작 모드(A1)에서는 t1 시간 동안에 고전압(Vp)이 발생되는 것을 볼 수 있다. 2 배속 동작 모드(A2)에서는 t2 시간 동안에 고전압(Vp)이 발생되며, n 배속 동작 모드(An)에서는 tn 시간 동안에 고전압(Vp)이 발생된다.
종래 기술에 따른 반도체 메모리 장치는 다중 배속 동작 모드를 갖도록 구성된 복수개의 셀 어레이들을 액세스하기 위해서는 배속에 맞도록 고전압 발생기의 용량과 사이즈를 변경해 주어야 한다. 따라서 고전압 발생기의 용량과 사이즈가 증 가하여 전체 칩 사이즈가 증가되는 문제점이 있었다.
그러나 본 발명에 따른 반도체 메모리 장치는 타임 컨트롤(time control)을 통해 고전압 발생기의 용량 및 사이즈를 증가하지 않고도 다중 배속 동작을 구현할 수 있다. 따라서 본 발명에 의하면, 다중 배속 동작 모드를 갖는 반도체 메모리 장치에서 고전압 발생기의 용량과 사이즈 증가로 인해 전체 칩 사이즈가 증가되는 문제점을 해결할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 타임 컨트롤을 통해 고전압 발생기의 용량과 사이즈를 증가하지 않고도 다중 배속 동작 모드를 구현할 수 있다.
Claims (6)
- 배속 동작 모드에 따라 소정의 페이지 사이즈 및 블록 사이즈를 갖는 셀 어레이;상기 배속 동작 모드에 관계없이 일정한 사이즈를 가지며, 상기 셀 어레이에 전원전압보다 높은 고전압을 제공하는 고전압 발생기; 및상기 배속 동작 모드에 따라 상기 고전압 발생기의 동작 시간을 제어하는 타임 컨트롤러를 포함하는 낸드 플래시 메모리 장치.
- 제 1 항에 있어서,상기 타임 컨트롤러는, 외부에서 제공되는 커맨드에 응답하여 상기 고전압 발생기의 동작 시간을 제어하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 다중 배속 동작 모드를 갖도록 구성된 셀 어레이;상기 셀 어레이에 전원전압보다 높은 고전압을 제공하는 고전압 발생기; 및상기 다중 배속 동작 모드에 따라 상기 고전압 발생기의 동작 시간을 제어하는 타임 컨트롤러를 포함하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 고전압 발생기는, 상기 다중 배속 동작 모드에 관계없이 일정한 사이즈 를 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 타임 컨트롤러는, 외부에서 제공되는 커맨드에 응답하여 상기 고전압 발생기의 동작 시간을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 셀 어레이는, 상기 다중 배속 동작 모드에 따라 소정의 페이지 사이즈 및 블록 사이즈를 갖는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050004621A KR100612422B1 (ko) | 2005-01-18 | 2005-01-18 | 다중 배속 동작 모드를 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050004621A KR100612422B1 (ko) | 2005-01-18 | 2005-01-18 | 다중 배속 동작 모드를 갖는 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060083706A KR20060083706A (ko) | 2006-07-21 |
KR100612422B1 true KR100612422B1 (ko) | 2006-08-16 |
Family
ID=37174012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050004621A KR100612422B1 (ko) | 2005-01-18 | 2005-01-18 | 다중 배속 동작 모드를 갖는 반도체 메모리 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100612422B1 (ko) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730076A (ja) * | 1993-07-13 | 1995-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその動作制御方法 |
KR960035655A (ko) * | 1995-03-29 | 1996-10-24 | 사또 후미오 | 반도체 메모리 장치 |
JPH09265794A (ja) * | 1996-03-26 | 1997-10-07 | Oki Micro Design Miyazaki:Kk | 昇圧回路 |
KR20020091932A (ko) * | 2001-06-01 | 2002-12-11 | 삼성전자 주식회사 | 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치 |
KR20050101868A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전원 공급 장치 및 방법 |
-
2005
- 2005-01-18 KR KR1020050004621A patent/KR100612422B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730076A (ja) * | 1993-07-13 | 1995-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその動作制御方法 |
KR960035655A (ko) * | 1995-03-29 | 1996-10-24 | 사또 후미오 | 반도체 메모리 장치 |
JPH09265794A (ja) * | 1996-03-26 | 1997-10-07 | Oki Micro Design Miyazaki:Kk | 昇圧回路 |
KR20020091932A (ko) * | 2001-06-01 | 2002-12-11 | 삼성전자 주식회사 | 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치 |
KR20050101868A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전원 공급 장치 및 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20060083706A (ko) | 2006-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8000142B1 (en) | Semi-volatile NAND flash memory | |
KR100673023B1 (ko) | 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치 | |
KR101344347B1 (ko) | 프로그램 시작 전압을 조절하는 불휘발성 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리시스템 | |
KR100822805B1 (ko) | 다중 배속 동작 모드를 가지는 플래시 메모리 장치 | |
US20050273548A1 (en) | Memory system with user configurable density/performance option | |
US20050273549A1 (en) | Memory device with user configurable density/performance | |
KR100729353B1 (ko) | 통합된 레귤레이터/펌프 구조를 갖는 플래시 메모리 장치 | |
KR100672984B1 (ko) | 프로그램 시간을 줄일 수 있는 플래시 메모리 장치 | |
KR101212739B1 (ko) | 비휘발성 메모리장치 및 이의 동작방법 | |
KR100813627B1 (ko) | 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를제어하는 메모리 제어기와 그것을 포함한 메모리 시스템 | |
KR20060032507A (ko) | 불휘발성 메모리 장치 및 그것의 고속 프로그램 방법 | |
US11579782B2 (en) | Storage controller and an operation method of the storage controller | |
KR20080047408A (ko) | 고밀도 데이터 저장이 가능한 고성능 플래시 메모리디바이스 | |
KR102643488B1 (ko) | 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 | |
US8582358B2 (en) | Memory system, controller, and method for controlling memory system | |
KR20120119334A (ko) | 비휘발성 메모리 장치 | |
US9123440B2 (en) | Non-volatile semiconductor memory device and method of improving reliability using soft erasing operations | |
KR20060070947A (ko) | 낸드 플래시 메모리 장치의 프로그램 방법 | |
JP2009536423A (ja) | 不揮発性メモリをリフレッシュする方法 | |
KR100612422B1 (ko) | 다중 배속 동작 모드를 갖는 반도체 메모리 장치 | |
KR20080019115A (ko) | 플래시 메모리 장치 | |
KR100953062B1 (ko) | 불휘발성 메모리 소자의 어드레스 입력 방법 및 동작 방법 | |
KR20130138019A (ko) | 비휘발성 메모리 장치 및 그 제어 방법 | |
KR101553375B1 (ko) | 플래시 메모리 장치 | |
KR20100055101A (ko) | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100729 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |