KR20080047408A - 고밀도 데이터 저장이 가능한 고성능 플래시 메모리디바이스 - Google Patents

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Abstract

메모리 셀들(201)의 어레이(102)를 포함하는 비휘발성 메모리 어레이를 프로그래밍하는 방법이 제공되며, 여기서, 상기 메모리 셀들(201) 각각은 기판(310), 제어 게이트(328), 전하 저장 소자(322), 소스 영역(203), 및 드레인 영역(202)을 포함한다. 이 방법은, 상기 어레이 내에 프로그래밍되어야 하는 소정 개수의 비트들을 포함하고 있는 프로그래밍 윈도우를 수신하는 단계(700)와, 그리고 상기 소정 개수의 비트들 중 어느 것이 상기 메모리 어레이 내에 프로그래밍되어야 할지를 결정하는 단계(703)를 포함한다. 상기 소정 개수의 비트들은 상기 어레이 내의 대응하는 메모리 셀들에 동시에 프로그래밍 된다(705). 상기 어레이 내의 상기 소정 개수의 비트들의 프로그래밍 상태가 동시에 검증된다(708).
메모리 셀, 비휘발성 메모리, 비트

Description

고밀도 데이터 저장이 가능한 고성능 플래시 메모리 디바이스{HIGH PERFORMANCE FLASH MEMORY DEVICE CAPABLE OF HIGH DENSITY DATA STORAGE}
본 발명은 일반적으로 비휘발성 메모리 디바이스에 관한 것으로, 특히 비휘발성 메모리 디바이스와 관련된 동작을 개선하는 것에 관한 것이다.
플래시 메모리는 일반적인 형태의 비휘발성 반도체 메모리 디바이스이다. 비휘발성은 전원이 꺼져도 저장된 데이터가 유지되는 것을 말한다. 플래시 메모리는 비휘발성이기 때문에, 예를 들어 배터리 전력공급 셀룰러 폰, PDA(Personal Digital Assistants)에서, 그리고 메모리 스틱과 같은 휴대용 대용량 저장 장치에서와 같은 저전력 애플리케이션에서 일반적으로 사용된다.
플래시 메모리 장치는 전형적으로 기판 상에 혹은 기판 내에 복수의 개별 컴포넌트들을 포함한다. 예를 들어, 플래시 메모리는 단일 기판 상에 형성되는 하나 또는 그 이상의 고밀도 코어 영역과 저밀도 주변 영역을 포함할 수 있다. 고밀도 코어 영역은 전형적으로는 개별적으로 어드레싱(addressing)가능하고 실질적으로 동일한 플로팅-게이트 타입 메모리 셀들의 어레이를 포함한다. 저밀도 주변 부분은 입력/출력(Input/Output, I/O) 회로를 포함할 수 있고, 개별 셀들을 선택적으로 어드레싱하는 회로(예를 들어, 프로그래밍, 판독, 혹은 소거와 같은 셀의 지정된 동 작을 달성하기 위해, 선택된 셀들의 소스, 게이트, 드레인을 소정의(predetermined) 전압 또는 임피던스에 연결시키는 디코더(decoders))와 전압 조절 및 공급 회로를 포함할 수 있다.
종래 플래시 메모리 아키텍처에서, 코어 부분 내의 메모리 셀들은, 각각의 메모리 셀이 드레인, 소스, 및 적층 게이트를 구비하는 회로 구성으로 함께 연결된다. 동작시, 메모리 셀들은 상기 주변 부분에서의 회로에 의해 어드레싱될 수 있어, 예를 들어, 메모리 셀들의 판독, 소거, 및 프로그래밍과 같은 기능들을 수행한다.
플래시 메모리는 전형적으로는 두 개의 별개의 타입, 즉 NOR 플래시 메모리와 NAND 플래시 메모리를 포함한다. 일반적으로 말하면, 종래 NOR 플래시 메모리는 코드-레벨 메모리로 고려되며, 반면에 NAND 플래시 메모리는 데이터-레벨 메모리로 고려된다. 특히, NOR 플래시 메모리는 전형적으로 매우 신뢰성있는 저장 환경을 제공하도록 구성되고, 또한 디바이스 내의 각각의 메모리 셀의 고속 판독 및 랜덤 판독을 가능하게 한다. 이것은 디바이스 내의 각각의 셀에 대해 개별 접촉을 제공함으로써 달성된다. NOR 아키텍처의 랜덤 액세스 성질 및 신뢰도로, NOR 플래시 메모리는, 예를 들어 모바일 폰 및 셋탑 박스 운영 체제, 등과 같은 코드 저장에 특히 적합하다. 불행하게도, 종래 NOR 플래시 메모리 셀의 개별적으로 어드레싱가능한 성질은 셀들이 프로그래밍되고 소거되는 속도를 제한하는 경향이 있고 뿐만 아니라 디바이스 크기의 빠른 감소를 제한한다. 전형적인 NOR 플래시 메모리 디바이스는 대략 초당 0.4 메가바이트(0.4 MB/s)의 프로그램 속도를 가지며 대략 0.3 MB/s의 소거 속도를 갖는다.
반면에, NAND 플래시 메모리는 그 안에 저장된 데이터에 대한 직렬 혹은 페이지 기반의 액세스가 가능하도록 구성된다. 이것은 메모리 셀들을 서로 연결시키고, 단지 그룹 또는 페이지로서 이 셀들에 대한 액세스를 제공함으로써 달성된다. 이러한 아키텍처로 디바이스 크기를 감소시킬 수 있고 빠른 기입 시간을 제공할 수 있는 장점이 있다. 그러나, 각각의 셀은 개별적으로 어드레싱가능하지 않기 때문에, NAND 디바이스들은 일반적으로 신뢰성이 낮은 것으로 고려되고 있으며, 따라서 코드 저장보다 데이터 저장에 대해 더 적합한 것으로 고려되고 있다. 전형적인 NAND 플래시 메모리 디바이스들은 약 8 MB/s의 프로그램 속도 및 약 60 MB/s의 소거 속도를 가지를 있다.
본 발명의 일 실시형태는, 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 어레이를 프로그래밍하는 방법에 관한 것이고, 여기서, 상기 메모리 셀들 각각은 기판, 제어 게이트, 전하 저장 소자, 소스 영역, 및 드레인 영역을 포함한다. 이 방법은, 상기 어레이 내에 프로그래밍되어야 하는 소정 개수의 비트들(predetermined number of bits)을 포함하고 있는 프로그래밍 윈도우를 수신하는 단계와, 그리고 상기 소정 개수의 비트들 중 어느 것이 상기 메모리 어레이 내에 프로그래밍되어야 할지를 결정하는 단계를 포함한다. 상기 소정 개수의 비트들은 상기 어레이 내의 대응하는 메모리 셀들에 동시에 프로그래밍 된다. 상기 어레이 내의 상기 소정 개수의 비트들의 프로그래밍 상태가 동시에 검증된다.
또 다른 실시형태는 비휘발성 메모리 셀들의 적어도 하나의 어레이를 포함하는 메모리 디바이스에 관한 것이다. 전압 공급 컴포넌트가 복수의 상기 메모리 셀들을 동시에 프로그래밍하기 위한 프로그래밍 전압을 발생시키도록 구성되고, 상기 전압 공급 컴포넌트는 고전압 펌프 또는 DC-DC 컨버터(DC to DC converter)를 포함할 수 있다.
또 다른 실시형태는 비휘발성 메모리 셀들의 적어도 하나의 어레이를 가지는 코어 어레이(core array)를 포함하는 메모리 디바이스에 관한 것이다. 상기 적어도 하나의 어레이는, 복수의 비트 라인들(그 각각은 복수의 상기 메모리 셀들의 소스 영역 또는 드레인 영역에 연결됨)과 상기 비트 라인들에 대해 직교하여 정렬되는 복수의 워드 라인들(워드 라인들 각각은 복수의 상기 메모리 셀들의 게이트 영역들에 연결됨)을 포함할 수 있다. 복수의 감지 증폭기들이 비트 라인들에 연결된 메모리 셀들에 대한 임계 전압을 감지하기 위해 복수의 비트 라인들에 동작가능하게 연결될 수 있다. 고전압 공급 컴포넌트가 복수의 메모리 셀들을 동시에 프로그래밍하기 위한 프로그래밍 전압을 발생시키도록 구성될 수 있고, 고전압 공급 컴포넌트는 DC-DC 컨버터를 포함할 수 있다. 제어 로직이 적어도 하나의 어레이에 프로그래밍되어야 하는 소정 개수의 비트들을 포함하고 있는 프로그래밍 윈도우를 수신하도록 구성될 수 있고, 그리고 상기 소정 개수의 비트들 중 어느 것이 메모리 어레이 내에 프로그래밍 되어야 하는지 여부를 결정하도록 구성될 수 있다. 제어 로직이 소정 개수의 비트들과 관련된 비트 라인들을 사전-충전하도록 구성될 수 있다. 제어 로직이 소정 개수의 비트들을 어레이 내의 대응하는 메모리 셀에 동시에 프로그래밍하도록 구성될 수 있다. 제어 로직이 어레이 내의 소정 개수의 비트들의 프로그래밍 상태를 동시에 검증하도록 구성될 수 있다.
참조를 위해 도면이 첨부되며, 여기서 동일한 참조 번호 표시를 갖는 요소들은 명세서 전반에 걸쳐 동일한 요소들을 나타낼 수 있다.
도 1은 메모리 디바이스의 예시적인 하이-레벨 실시예를 도시한 블럭도이다.
도 2는 도 1에 도시된 코어 영역에 구현된 메모리 셀들의 어레이의 예시적 일부를 나타내고 있는 도면이다.
도 3 및 도 4는 도 2에 도시된 메모리 셀들 중 예시적인 하나의 단면을 나타내고 있는 도면이다.
도 5는 프로그래밍 윈도우의 개념을 설명하는 도면이다.
도 6은 전형적인 NOR 메모리 디바이스의 예시적 프로그래밍을 나타낸 흐름도이다.
도 7은 도 1에 도시된 메모리 디바이스와 같은 메모리 디바이스의 예시적인 프로그래밍을 나타낸 흐름도이다.
도 8은 예시적인 워드 라인 및 그 대응하는 메모리 셀들의 그룹을 나타낸 도면이다.
도 9는 도 7에 도시된 하나의 예시적 검증 프로세스를 나타낸 흐름도이다.
도 10은 도 1에 도시된 메모리 디바이스와 같은 메모리 디바이스의 예시적 판독을 나타낸 흐름도이다.
아래에서 설명되는 기술은 플래시 메모리 프로그래밍 및 판독 기술에 관한 것으로, 여기서 프로그램 속도 및 판독 속도는 향상된 전력 소비 방식으로 증가된다.
메모리 디바이스 개관
도 1은 메모리 디바이스(100)의 예시적인 하이-레벨 실시예를 나타내고 있는 블럭도이다. 메모리 디바이스(100)는 집적 회로로 구현되는 플래시 메모리 디바이스일 수 있다.
도 1에 도시된 바와 같이, 메모리 디바이스(100)는 코어 어레이(102)를 포함한다. 코어 어레이(102)는 고밀도 메모리 셀들의 어레이를 포함할 수 있으며, 고밀도 메모리 셀들의 예로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)-타입 메모리 셀들이 있고, 여기서 나이트라이드 층(nitride layer)은 전하 저장 소자로서 동작한다. 특히, 코어 어레이(102)는 실질적으로 동일한 메모리 셀들의 복수의 M×N 메모리 어레이들을 포함할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 코어 어레이(102)는 순차적 액세스 메모리일 수 있고, 여기서 메모리 셀들은 지정된 그룹들, 예를 들어 페이지들 혹은 부분적 페이지들로 액세스될 수 있다. 이러한 방식으로, 코어 어레이(102)는, 메모리 디바이스(100)에 포함된 고유한 물리적 NOR 어레이 구조에 상관없이, 대응물인 NAND에 비교될 수 있거나 대응하는 NAND보다 훨씬 더 좋은 고속 데이터 전달 및 데이터 버퍼링을 가능하게 하는 인터페이스 구조를 채택할 수 있다. 물리적으로, 본 발명의 원리를 따르는 일 실시예에서, 데이터의 페이지는 코어 어레이(102) 내의 메모리 셀들의 일련의 로우(row)들(예를 들어, 네 개의 순차적인 워드 라인들)을 언급하는 것일 수 있다. 데이터의 페이지는 임의의 적당한 개수의 로우(row)를 포함할 수 있다는 것을 이해해야만 한다. 논리적으로, 페이지는 메모리 디바이스(100)가 액세스될 수 있는 소정의 크기를 갖는 데이터의 블럭으로서 생각될 수 있다. 일 실시예에서, 메모리 디바이스(100)에 대한 페이지 크기는 대략 이천 바이트(즉, 2k 바이트)이다.
코어 어레이(102)는 어드레스 라인(104)을 통해 페이지에 대한 어드레스를 어드레스 시퀀서(address sequencer)(106)에 제공함으로써 액세스될 수 있다. 어드레스 시퀀서(106)는 입력 어드레스 값들을 수신할 수 있고, 이들은 Y-디코더(108)와 X-디코더(110)에 배포할 수 있다. 디코더들(108 및 110)은 어드레스 값들을 디코딩할 수 있어, 수신된 어드레스들에 의해 알려진 메모리 셀들의 소스, 게이트, 및 드레인이 활성화되고 그리고 이들의 데이터 값이 판독되고, 프로그래밍되고, 혹은 소거된다. 디코딩된 어드레스들은 사용될 메모리 셀 어레이(들) 내의 적당한 물리적 라인을 특정한다. 예를 들어, 데이터의 페이지는 활성화될 수 있고, 병렬로 코어 어레이(102)로부터 판독될 수 있다. 판독 데이터는, 입력/출력(I/O) 버퍼(114)에 클락킹(clocking) 되기 전 그리고 I/O 라인(116)을 통해 판독되기 전에, 출력 메모리(112)에 기입될 수 있다. Y-디코더(108)는 또한 적당한 감지 증폭기 회로를 포함할 수 있다. 감지 증폭기들은 코어 어레이(102) 내의 메모리 셀들의 프로그래밍 상태 또는 프로그랭밍 되지 않은 상태를 감지하기 위해 사용될 수 있다. 본 발명에 따른 감지 증폭기는, 아래에서 추가적으로 상세히 설명되는 바와 같이, 저 전력 감지 증폭기일 수 있다.
일부 실시예들에서, 어레이(102) 내의 메모리 셀들은 각각의 메모리 셀이 두 개 혹은 그 이상의 비트들을 저장할 수 있도록 구현될 수 있다. MirrorBit™로 불리는, 이러한 메모리 셀당 복수-비트 기술에서, 플래시 메모리 어레이의 고유 밀도는 메모리 셀의 반대쪽 면에 두 개의 물리적으로 별개의 전하를 저장함으로써 두 배가될 수 있다. 셀 내의 비트를 나타내는 각각의 전하는 바이너리 단위의 데이터(예를 들어, "1" 또는 "0")로서의 역할을 한다. 메모리 셀의 한쪽 면을 판독하거나 프로그래밍하는 것은 셀의 반대쪽 면 상에 저장된 데이터와는 독립적으로 일어난다.
출력 메모리(112)는, 코어 어레이(102)와 I/O 버퍼(114) 사이에서 메모리 캐시의 역할을 할 수 있는, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 타입 메모리를 포함할 수 있다. 따라서, 출력 메모리(112)는 휘발성 메모리(즉, 전원 차단시 그 데이터를 잃어 버림)일 수 있고, 그리고 코어 어레이(102) 내의 메모리 셀들과 비교하여, 고속 메모리일 수 있다.
도 1에 또한 도시된 바와 같이, 메모리 디바이스(100)는, 코어 어레이(102)에 대한 판독/기입을 보조하는, 많은 추가적인 로직 컴포넌트들을 포함할 수 있다. 특히, 도시된 바와 같이, 메모리 디아비스(100)는 상태 제어 컴포넌트(120), 프로그램 전압 발생기(122), 소거 전압 발생기(124), 및 선택 스위치(126)를 포함한다. 이러한 소자들은 개별 소자로서 도 l에 도시되어 있다. 이해할 것으로, 두 개 또는 그 이상의 이러한 컴포넌트들에 의해 수행되는 여러 기능들은 대안적으로 단일 컴 포넌트에 의해 수행될 수 있다.
상태 제어 컴포넌트(120)는, 리셋 라인(132), 기입 인에이블(Write Enable, WE) 라인(134), 바이트 라인(136), 칩 인에이블(Chip Enable, CE) 라인(138), 출력 인에이블(Output Enable, OE) 라인(140)과 같은 신호로서 도시된 신호뿐만 아니라 판독 제어, 기입 보호 등의, 많은 제어 신호들에 기초하여 메모리 디바이스(100)의 기능을 지시하는 상태 머신을 구현할 수 있다. 리셋 라인(132)은 활성화되면 메모리 디바이스(100)가 하드웨어 리셋되도록 한다. 기입 인에이블 라인(134)은 코어 어레이(102)에 대한 데이터의 기입을 가능하게 한다. 바이트 라인(136)은 출력 데이터 버스의 폭을 선택한다. 예를 들어, 바이트 라인(136)은, 바이트 라인(136)의 상태에 따라, I/O 라인(116)이 팔 비트 데이터 버스 혹은 십육 비트 데이터 버스의 기능을 하도록 할 수 있다. 칩 인에이블 라인(138)은 메모리 디바이스(100)에 대한 데이터의 판독/기입을 가능하게 한다. 칩 인에이블 라인(138)이 그 지정된 비활성 레벨에서 유지될 때, 메모리 디바이스(100)의 출력 핀들은 높은 임피던스(비활성) 상태에 놓일 수 있다. 메모리 디바이스(100)를 활성화시키기 위해, 칩 인에이블 라인(138)은 그 활성 상태에서 유지될 수 있다. 출력 인에이블 라인(140)은 코어 어레이(102)로부터의 데이터 판독을 가능하게 하고 그리고 I/O 라인(116)을 통한 데이터 출력을 가능하게 한다.
프로그램 전압 발생기(122)와 소거 전압 발생기(124)는 코어 어레이(102)로부터/코어 어레이(102)로의 판독, 기입, 및 소거를 위해 필요한 적당한 전압을 발생시킬 수 있다. 예를 들어, 일 실시예에서, 코어 어레이(102)는 코어 어레이(102) 내의 메모리 셀들을 소거하고 프로그래밍하기 위해 상대적으로 높은 전압을 요구할 수 있다. 이러한 높은 전압은 프로그램 전압 발생기(122)와 소거 전압 발생기(124)로부터 제공될 수 있다.
종래 프로그램 전압 발생기는 전형적으로 어레이(102) 내의 하나 또는 그 이상의 비트들을 프로그래밍하기 위해 요구되는 전압 레벨에 도달하도록 전압 소스를 증가시키기거나 또는 증폭시키기 위한 전하 펌프(charge pump)를 포함한다. 종래 기술에서 일반적으로 알려진, 전하 범프는 일련의 스테이지(stage)들을 포함할 수 있으며, 이 스테이지들 각각은, 입력 공급 전압보다 더 큰 출력 전압을 제공하기 위해 전하 범프의 다양한 스테이지들을 통해 전하를 "푸시(push)"하도록 동작하는, 다이오드(들)과 커패시터(들)을 포함한다. 그 다음으로 이 출력 전압은 전압 펄스로서 메모리 셀들의 다양한 부분에 인가될 수 있다.
불행하게도, 전하 범프는 전형적으로 메모리 디바이스 상에서 가장 큰 전력 소모원(예를 들어, 전류)이다. 더욱이, 이러한 전하 범프는 전형적으로 대략 45%의 효율을 가진다. 예를 들어, 프로그램 동작 동안, 1.8 볼트 입력 전압을 가지고 1.0 mA 출력 전류와 7.0 볼트 출력 전압을 요구하는 메모리 디바이스에서, 종래 전하 범프는 디바이스를 프로그래밍하기 위해 약 8.64 mA의 전류 인출을 요구한다는 것을 알 수 있다.
본 발명의 원리에 따른 일 실시예에 따르면, 프로그램 전압 발생기(122)는 전형적으로 전하 펌프에 의해 수행되는 전압 증폭을 수행하기 위해 DC-DC 컨버터를 포함할 수 있다. DC-DC 컨버터(123)는 인덕터를 포함함으로써 전압 증폭을 수행한 다. DC-DC 컨버터(123)를 사용함으로써, 결과적으로 종래 프로그램 전압 발생기(122)와 관련하여 효율이 약 80% 개선된다. 따라서, 상기 예에서, 단지 약 4.86 mA의 전류 인출이 1.8 볼트 디바이스를 프로그래밍하기 위해 요구될 수 있다.
선택 스위치(126)는 코어 어레이(102)에 연결된 선택 트랜지스터들을 포함할 수 있다. 각각의 선택 스위치는 메모리 셀들의 컬럼(column)과 같은 일련의 메모리 셀들을 제어하기 위해 사용될 수 있다.
도 2는 메모리 어레이(210)로 명명된, 코어 영역(102) 내에 구현되는 메모리 셀들의 어레이의 예시적 일부분을 나타낸 도면이다. 이 어레이는 다수의 실질적으로 동일한 메모리 셀들(210)을 포함한다. 각각의 메모리 셀(201)은 드레인(202), 소스(203), 및 적층된 게이트 영역(204)을 포함한다. 드레인(202)과 소스(203)는 인가된 전압에 따라 메모리 셀 내에서 교환가능하고 그리고 서로에 관해 스위칭(switching)될 수 있다. 도 2에 도시된 구성은 워드 라인들(워드 라인 WL1 내지 WLN)을 포함하며, 그 각각은 행으로 다수의 메모리 셀들의 게이트 영역(204)에 연결되어 있다. 비트 라인들은 어레이(210) 내에 워드 라인들과 직교하여 정렬되어 있다. 비트 라인들은 하나 또는 그 이상의 추가적인 비트 라인들(215)에 그 각각이 연결되는 글로벌 비트 라인들(GBLi -1 내지 GBLi +4)을 포함한다. 글로벌 비트 라인(GBL)을 통해 추가적인 비트 라인들(215)에 인가되는 전압은 선택 트랜지스터(또는 선택 스위치로 불리기도 함)(S0 내지 S7)를 통해 제어될 수 있다.
도 2에 도시된 바와 같이, 선택 트랜지스터(S0 내지 S7)는 선택 트랜지스터 의 그룹(225)을 반복하여 정렬될 수 있다. 다수의 그룹들 내의 선택 트랜지스터들을 대응시키는 것은 동일한 제어 신호에 의해 제어될 수 있다. 예를 들어, 선택 트랜지스터(S0)를 활성화시킴으로써 S0에 연결된 특별한 비트 라인을 GBLi, GBLi +2 등에 인가된 전압에 연결할 수 있다. 만약 선택 트랜지스터(S1)가 또한 활성화된다면, GBLi +1, GBLi +3, 등이 또한 메모리 어레이(210) 내의 다수의 메모리 셀들의 반대 소스/드레인에 연결된다. 또한 워드 라인(WL)을 활성화시킴으로써, 각각의 그룹(225) 내의 하나의 메모리 셀은 그 소스, 드레인, 및 게이트 단자들이 모두 활성화되도록 할 수 있고 따라서 이 선택 메모리 셀(201)의 프로그래밍 혹은 판독이 가능하게 할 수 있다. 그룹(225) 내의 특별한 메모리 셀(201)(예를 들어, 도 2에서 점선으로 표시된 원 내에 있는 메모리 셀)을 선택하는 예로서, 전압이 WL1 상에 인가되고, 그리고 S0 및 S1이 턴온되며, 전압이 GBLi 및 GBLi +1 상에 인가된다고 가정하자. 이 지점에서, 셀의 게이트, 소스, 및 드레인에는 전압이 인가되고 그리고 셀은 프로그래밍 혹은 판독될 수 있다. 다른 그룹(225) 내의 다른 메모리 셀(201)은 동일한 WL 및 선택 트랜지스터의 활성에 기초하여 동시에 선택될 수 있다.
도 2에는 단지 여섯 개의 글로벌 비트 라인과 네 개의 워드 라인이 도시되었지만, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 전형적인 메모리 셀 아키텍처는 어레이 내에 더 많은 셀들을 포함할 수 있다는 것을 알 수 있다. 예를 들어, 일 실시예에서, 코어 어레이(102)는 복수의 메모리 셀 어레이들을 포함할 수 있고, 각각의 메모리 셀 어레이는 2048개의 비트 라인과 256개의 워드 라인을 포함 할 수 있다. 2048개의 비트 라인은 선택 트랜지스터의 256개의 여덟 메모리 셀 그룹(225)에 대응한다.
일부 실시예들에서, 코어 영역(102) 내의 메모리 셀(201)이 NOR 메모리로서 사용되고 있을지라도, 메모리 디바이스(100)의 주변 영역에서의 회로는 NAND-타입 플래시 메모리에 의해 정상적으로 제공되는 외부 인터페이스를 모방한 외부 인터페이스를 제공할 수 있다. 이러한 상황에서, 메모리 디바이스(100)는, 사용자/회로 설계자의 관점에서는, 코어 영역(102)이 NOR-타입 플래시 메모리로서 사용될지라도 사실상 NAND-타입 플래시 디바이스로서 생각될 수 있다.
도 3은 메모리 셀들(201) 중 예시적인 하나의 단면도를 더 상세히 나타낸 도면이다. 메모리 셀(201)은 기판(310) 상에 형성될 수 있고 그리고 드레인(202), 소스(203), 및 적층된 게이트(204)를 포함한다. 기판(310)은 실리콘, 게르마늄, 혹은 실리콘-게르마늄과 같은 반도전성 물질로 형성될 수 있다. 드레인 영역(202)과 소스 영역(203)은 인 혹은 비소와 같은 n-형 불순물로 도핑된 영역일 수 있다. 앞서 언급된 바와 같이, 인가된 전압 값에 따라, 드레인 영역(202)과 소스 영역(203)의 기능은 바뀔 수 있다.
도 3에 도시된 바와 같이, 적층된 게이트(204)는 채널 영역(315) 상에 형성된다. 적층된 게이트(204)는 복수의 층들을 포함하며, 이 층들은 상대적으로 얇은 게이트 유전체 층(320), 전하 저장 층(322), 제 2 유전체 층(324), 및 제어 게이트(328)를 포함한다. 유전체 층(320)은 실리콘 옥사이드(예를 들어, SiO2)와 같은 산화물을 포함할 수 있다.
전하 저장 층(322)은 게이트 유전체 층(320) 상에 형성될 수 있고, 그리고 질화물(예를 들어, 실리콘 나이트라이드)과 같은 유전체 물질을 포함할 수 있다. 층(322)은 메모리 셀(201)에 대한 전하 저장 층으로서 동작한다.
전하 저장 층(322)은 하나 또는 그 이상의 비트의 정보를 저장하는데 사용될 수 있다. 예시적 실시예에서, 전하 저장 층(322)은, 제 1 전하와 제 2 전하를 전하 저장 층(322)의 왼쪽 면과 오른쪽 면 각각으로 국부화시킴으로써 두 개의 개별 비트의 데이터를 나타내는 전하들을 저장할 수 있다. 메모리 셀(201)의 두 개의 전하들 각각은 전하 저장 층(322)의 각각의 면 상에 전하를 저장하기 위해, 예를 들어 채널 핫 전자 주입(channel hot electron injection)에 의해, 독립적으로 프로그래밍될 수 있다. 이러한 방식으로, 전하 저장 층(322) 내의 전하들은 전하 저장 층(322)의 각각 면 상에 효과적으로 트랩핑(trapping)되고, 그리고 결과적인 메모리 어레이의 밀도는 셀 당 단지 한 비트의 데이터를 저장하는 메모리 디바이스들과 비교하여 증가될 수 있다. 대안적인 실시예에서, 전하 저장 층(322)은 각각의 메모리 셀(201)에 대해 세 개 혹은 그 이상의 비트의 데이터를 나타내는 전하들을 저장할 수 있다.
제 2 유전체 층(324)은 층(322) 상에 형성될 수 있고, 그리고 제 1 실리콘 옥사이드 층(325)과 제 2 고유전 상수(하이-K(high-K)) 층(326)과 같은 복수-층 구조를 포함할 수 있다. 하이-K 층(326)은, 예를 들어, Al2O3와 같은 알루미나를 포함 할 수 있다. 유전체 층들(325 및 326)은 함께 메모리 셀들(201)에 대한 게이트간 유전체로서의 기능을 할 수 있다. 대안적인 실시예에서, 유전체 층(324)은 실리콘 옥사이드 혹은 알루미나와 같은 단일 층을 포함할 수 있다.
제어 게이트(328)는 제 2 유전체 층(324) 위에 형성될 수 있다. 제어 게이트(328)는, 예를 들어 폴리실리콘으로 형성될 수 있고, 그리고 메모리 셀(201)의 워드 라인에 연결될 수 있다.
동작시, 메모리 디바이스(100)의 코어 영역(102)은 전자들을 전하 저장 층(322)에 주입하는 채널 핫 전자 주입 공정에 의해 프로그래밍될 수 있다. 주입된 전자들은 소거 동작이 수행될 때까지 전하 저장 층(322)에 트래핑되게 된다.
코어 어레이(102) 내의 메모리 셀들(201)은, 상대적으로 높은 전압(예를 들어, 7 볼트)을 워드 라인들(WL) 중 하나(예를 들어, WL1)에 인가함으로써, 프로그래밍될 수 있는데, 이것은 WL1에 연결되는 메모리 셀들의 제어 게이트들(328)에 전압을 효과적으로 인가한다. 동시에, 그룹(225) 내의 메모리 셀들 중 하나의 드레인(202) 및 소스(203) 양단에 전압이 인가될 수 있다. 예를 들어, 대략 오 볼트가 GBLi에 인가될 수 있고, 그리고 GBLi +1가 접지될 수 있다. 또한, 선택 트랜지스터(S0 및 S1)가 적당한 전압을 S1에 인가함으로써 턴온될 수 있다. 이러한 전압은 소스로부터 드레인까지의 채널의 길이를 따라, 활성화된 메모리 셀(들)(예를 들어, 도 2에서 원으로 표시된 메모리 셀)에서 수직 전기장 및 측면 전기장을 발생시킨다. 이러한 전기장은 전자들이 소스로부터 인출되도록 하며 드레인을 향해 가속화되도록 한다. 이들이 채널의 길이를 따라 이동함에 따라, 이들은 에너지를 얻는다. 만약 이들이 충분한 에너지를 얻는다면, 이들은 유전체 층(320)의 전위 장벽을 뛰어 넘어 전하 저장 층(322)의 한쪽 면으로 갈 수 있고, 그리고 트랩핑될 수 있게 된다. 트래핑된 전자들은 메모리 셀의 전기적 성질을 변경시킨다. 판독 동작시, 소스 단자와 드레인 단자는 상호교환가능하다. 예를 들어, 대응하는 판독 동작은 대략 삼 볼트 전압을 WL1에 인가하고, GBLi를 접지시키고, GBLi +1에 대략 1.5 볼트 전압을 인가함으로써 수행될 수 있다.
두 개의 비트들이 전하 저장 층(322)에 저장될 때, 소스 단자와 드레인 단자가 양쪽 방향에서 바뀐다는 것을 제외하고는, 제 2 비트는 제 1 비트와 유사한 방식으로 프로그래밍 된다. 도 4는 도 3에 도시된 예시적 메모리 셀의 단면도를 나타낸 도면이다. 추가적으로, 도 4는 메모리 셀(201)이 두 개의 독립적인 비트들을 나타내는 전하들을 저장하는데 사용될 때의 판독 및 프로그램 방향을 나타내고 있다. 메모리 셀(201)은 전하 저장 층(322) 내에 두 개의 개별 전하 저장 영역들(432 및 434)을 포함한다. 각각의 저장 영역(432 및 434)은 하나의 비트를 정의할 수 있다. 왼쪽 영역(432)을 프로그래밍하기 위해서 또는 오른쪽 영역(434)을 판독하기 위해서, 영역(203)은 드레인으로서 동작하고, 그리고 소스로서 동작하는 영역(202)과 비교하여 상대적으로 높은 전압을 수용한다. 오른쪽 영역(434)을 프로그래밍하기 위해 혹은 왼쪽 영역(432)을 판독하기 위해, 영역(202)은 드레인으로서 동작하고, 그리고 소스로서 동작하는 영역(203)과 비교하여 상대적으로 높은 전압을 수용한 다. 도 4에서의 화살표는 전하 흐름의 방향을 도식적으로 나타내고 있다.
메모리 디바이스 프로그래밍
앞서 설명된 바와 같이, 본 발명의 원리를 따르면, 일렬로 있는 복수의 메모리 셀들(201)(즉, 공통 워드 라인을 갖는 메모리 셀들(201))은 워드 라인과 다른 그룹들(225) 내의 여러 쌍의 선택 트랜지스터들(S0 내지 S7)을 활성화시킴으로써 동시에 혹은 병렬로 프로그래밍될 수 있다. 복수의 메모리 셀들(201)을 병렬 프로그래밍하는 것은 개념적으로 "프로그램 윈도우(program window)" 내에서 복수의 메모리 셀들을 프로그래밍하는 것으로 생각될 수 있다. 본 명세서에서 설명되는 예시적 실시예에서, 프로그램 윈도우 크기의 폭은 256 비트로서 설명된다. 즉, 프로그래밍은 256 비트 청크(chunk)로 수행된다. 본 발명의 기술분야에서 통상의 기술을 가진 자는 512 비트와 같은 다른 윈도우 크기가 사용될 수도 있다는 것을 알게 될 것이다.
도 6은 전형적인 NOR 메모리 디바이스의 예시적인 프로그래밍을 나타낸 흐름도이다. 종래 기술에서 공지된 바와 같이, 종래 NOR 메모리 어레이에서, 8-비트 그룹의 제 1 세트(예를 들어 여덟 개의 8-비트 그룹)가 초기에 식별된다(동작(600)). 다음으로 각각의 8-비트 그룹들은 순차적으로 프로그래밍 될 수 있다(동작(602)). 제 1 세트의 각각의 8-비트 그룹의 프로그래밍 이후에, 제 1 세트 전체(예를 들어, 64 비트)가 프로그램 검증된다(동작(604)). 다음으로, 전체 워드 라인이 프로그래밍 되었는지 여부가 결정된다(동작(606)). 만약 그렇다면, 동작은 종료된다. 그러나, 만약 전체 워드 라인이 프로그래밍 되지 않았다면, 프로세스는 다음 세트의 프 로그래밍을 위해 동작(602)으로 되돌아 간다. 이 프로세스는 전체 워드 라인이 프로그래밍/검증될 때까지 반복된다.
불행하게도, 프로그램/검증 동작이 수행될 수 있는 속도는, 높은 프로그램 전압의 주기적 램핑업(ramping up) 및 램핑다운(ramping down) 뿐만 아니라 감지 증폭기 회로의 주기적 성질로 인해, 저하된다.
본 발명의 원리에 따르면, 동일한 물리적 어레이가 일련의 프로그래밍 윈도우/서브-윈도우로 전기적으로 나누어질 수 있다. 일단 이렇게 되면, 윈도우-기반 프로그래밍 동작이 출력 메모리 버퍼(112)를 사용함으로써 고전압 회로 혹은 감지 증폭기 회로를 재설정할 필요없이 전체 워드 라인을 따라 수행될 수 있다. 출력 메모리 버퍼(112)는 사용자로부터의 프로그래밍 데이터뿐만 아니라 감지 증폭기 회로(108)로부터의 검증 데이터를 저장하기 위해 사용될 수 있다. 따라서, 종래 시스템과 같이 스위칭 동작 모드에서 나타나는 오버헤드 시간이 크게 감소되고, 그럼으로써 디바이스 효율이 개선된다.
하나의 프로그래밍 윈도우(515)가 도 5에 도시되어 있다. 프로그래밍 윈도우(515)는 코어 영역(102)에 기입될 256 비트를 포함할 수 있다. 프로그래밍 윈도우(515)에서의 비트들 각각에 기초하여, 메모리 디바이스(100)는 물리적 메모리 셀(201) 또는 이 비트에 대응하는 메모리 셀(201)의 일부가 프로그래밍될 필요가 있는지 여부를 결정할 수 있다. 프로그래밍 원도우(515)는 또한 서브-윈도우들(520)로 세분화될 수 있는데, 이것은 예를 들어, 프로그래밍 윈도우(520) 내의 256 비트들을 네 개의 64-비트 윈도우로 세분화함으로써 세분화될 수 있다. 512-비 트 프로그래밍 원도우에 대해, 네 개의 128 비트 서브-윈도우가 사용될 수 있다. 다음으로, 네 개의 64-비트 원도우(520)가 코어 영역(102)에 대해 병렬 프로그래밍될 수 있다. 64-비트 프로그래밍 서브-윈도우를 사용하여 메모리 디바이스(100)를 동시에 프로그래밍함으로써, 디바이스의 프로그래밍은 종래 NOR 메모리 디바이스들 보다 대략 여덟배 더 빠르게 달성될 수 있다. 128-비트 프로그래밍 서브-윈도우에 대해, 이 속도는 열여섯 배까지 증가된다.
메모리 프로그래밍이 또한 64-비트 서브-윈도우(520)에 기초하여 본 명세서에서 설명된다. 본 발명의 기술분야에서 통상의 기술을 가진 자는 다른 프로그래밍 서브-윈도우 크기가 사용될 수도 있다는 것을 알게 된다. 예를 들어, 앞서 간단히 설명된 바와 같이, 128-비트 서브-원도우는 프로그램 윈도우가 512 비트인 경우 사용될 수 있다. 또한, 서브-윈도우를 포함하는 프로그래밍 원도우를 갖는 개념은 대안적으로는 서브-원도우가 없는 단일 프로그래밍 윈도우로서 혹은 더 많은 개수(예를 들어, 8 혹은 그 이상)의 서브-윈도우를 갖는 단일 프로그래밍 윈도우로서 구현될 수 있다.
병렬 프로그래밍은 프로그래밍 펄스들을 많은 메모리 셀들에 동시에 인가할 필요가 있기 때문에, 이 프로그래밍을 달성하기 위해서는 추가적인 전력이 필요하다는 위험이 있다. 예를 들어, 종래 프로그래밍 기술을 사용하여, 64-비트 프로그램 윈도우에 대해, 단일 프로그래밍 동작 동안 64 비트 만큼 많은 비트들을 프로그래밍할 필요가 있을 수 있다. 이러한 요건은 가용한 전력 공급 능력을 넘을 수 있거나 또는 프로그램 전압 발생기(122)의 전력 관리 능력을 넘을 수 있다.
전력을 효율적으로 사용하기 위해, 역 프로그래밍 방법(inverse programming method)으로서 본 명세서에서 언급되는 프로그램 기술이 저전력 관리 방식으로서 사용될 수 있어, 기껏해야 이러한 병렬 비트들의 단지 반(즉, 32)만이 임의의 단일 프로그래밍 동작 동안 그들의 각각의 메모리 셀들에 실제로 프로그래밍될 필요가 있게 된다. 추가적으로, 실질적 데이터와 관련되지 않은 메모리 구성 비트들은 또한 이러한 32 (최대) 개의 비트들로 프로그래밍될 필요가 있을 수 있다. 이러한 구성 비트들은 예비 비트(spare bit), 표시 비트(indication bit), 및 동적 참조 비트(dynamic reference bit)와 같은 비트들을 포함할 수 있다. 일 실시예에서, 최대 다섯 개의 구성 비트들이 각각의 서브-윈도우(520)에 대해 프로그래밍될 필요가 있을 수 있고, 각각의 64-비트 서브-윈도우(520)에 대한 프로그래밍을 위해서는 37 개의 전체 최대 비트들이 주어진다.
동작시, 역 프로그래밍 방법은 서브-윈도우(520) 내의 데이터에 기초하여 프로그래밍되는 셀(201)을 해석하는 방법을 동적으로 선택한다. 예를 들어, 만약 프로그래밍되지 않은 메모리 셀(201)(즉, 저장된 전하가 없는 셀)은 정상적으로는 논리적 일(1)로서 해석되고, 그리고 서브-윈도우(520)가 모두 논리적 영(0)을 포함한다면, 서브-윈도우(520) 내의 모든 비트들(즉, 64 비트들)을 프로그래밍하는 대신에, 서브-윈도우(520) 내의 프로그래밍되지 않은 메모리 셀들(201)이 대신 로직 영에 대응하는 것으로서 해석될 수 있다. 이러한 방식으로, 서브-윈도우(520)의 모든 64 비트들을 프로그래밍하는 대신에, 서브-윈도우(520) 내의 어떠한 비트들도 프로그래밍될 필요가 없고, 결과적으로 시간 및 전력이 크게 절약된다. 이 예에서, 단 지 하나의 구성 비트, 예를 들어 표시 비트가 서브-윈도우 내의 메모리 셀이 반대로 해석되어야 하는 것을 표시하도록 프로그래밍 될 수 있는데, 여기서 프로그래밍 되지 않은 메모리 셀은 종래 논리적 일이라기보다는 오히려 로직 영에 대응한다.
역 프로그래밍 기술의 유리한 점은 프로그래밍 되는 비트 당 평균 전력 소비가 더 작아질 수 있다는 것이고, 프로그래밍 윈도우 당 요구된 최대 전류가 더 작아질 수 있다는 것이다. 이것의 예로서, 하나의 메모리 셀을 프로그래밍하는데 0.1 밀리암페어(mA)가 필요하고, 64-비트 프로그래밍 윈도우가 사용되는 예시적인 상황을 고려하자. 본 명세서에서 설명된 프로그래밍 기술이 없다면, 64-비트 윈도우는 프로그래밍을 위해 6.4 mA 만큼 많은 전체 전류가 필요할 수 있다. 만약 프로그램 전압 발생기(122)가 예를 들어 4 mA의 전류를 공급하도록 제한되어 있다면, 64-비트 윈도우는 사용될 수 없다. 그러나, 앞서 설명된 프로그래밍 기술을 사용한다면, 64-비트 프로그램 윈도우에 대해 필요한 최대 전체 전류는 32 비트와 구성 비트(예를 들어, 표시 비트)를 합한 비트를 프로그래밍하기 위해 거의 반(대략 3.3 mA)으로 줄어들 수 있다. 이러한 상황에서, 64 비트 프로그래밍 윈도우는 프로그램 전압 발생기(122)의 용량을 초과하지 않으면서 사용될 수 있다.
도 7은 메모리 디바이스(100)와 같은 메모리 디바이스의 예시적 프로그래밍을 나타낸 흐름도이다. 메모리에 기입될 비트들을 포함하는, 프로그램 윈도우(515)와 같은, 프로그램 윈도우가 획득된다(동작(700)). 언급된 바와 같이, 프로그램 윈도우에 대해 한가지 가능한 크기는 256-비트 프로그램 윈도우일 수 있다. 프로그램 윈도우는 네 개의 64-비트 서브-윈도우와 같은 서브-윈도우(520)로 나누어질 수 있 다(동작(701)). 다음으로 프로그래밍 윈도우(515)에 대응하는 워드 라인은 9V와 같은 상대적으로 높은 전압을 워드 라인에 인가함으로써 활성화될 수 있다(동작(702)). 다음으로 각각의 서브-윈도우(520)에 대응하는 데이터가 메모리 셀들(201)에 순차적으로 기입될 수 있다. 일부 가능한 실시예들에서, 복수의 서브-윈도우들이 동시에 기입될 수 있다.
기입될 선택 서브-윈도우(520)에 대해, 예를 들어 Y-디코더 회로(108) 혹은 상태 제어(120) 내의 로직과 같은 메모리 디바이스(100) 내의 로직이, 선택된 서브-윈도우 내의 어떤 비트들이 프로그램밍을 요구하는지 결정할 수 있다(동작(703)). 역 프로그래밍 방법이, 프로그래밍될 필요가 있는 요구된 개수의 메모리 셀들(201)을 최소화시키기 위해 사용될 수 있다.
코어 어레이(102)의 물리적 속성은 결과적으로는 종래 방식에서 많은 개수의 비트들을 동시에 프로그래밍할 때의 펄스 언더슈트(pulse undershoot)일 수 있다. 예를 들어, 어레이(102)는 "길이가 긴(tall)" 구성 및 긴 비트 라인을 포함하도록 구성될 수 있다. 잠재적인 펄스 언더슈트는 펄스의 피크 진폭과 요구된 정상-상태 펄스 레벨 간의 차이로서 정의될 수 있다. 펄스 언더슈트는 프로그래밍될 많은 비트들(예를 들어, 32 비트)을 포함하는 서브-윈도우의 프로그래밍 이후에 가장 심할 수 있다. 이러한 상황에서, 각각의 긴 비트 라인은 일정한 전류 공급을 필요로 하기 때문에, 프로그램 전압 발생기(122)는 큰 전류 배출을 할 수 있다. 종래 동작에서, 이것은 다음 서브-윈도우의 프로그래밍을 가능하게 하기 위해 시간 지연 및 큰 충전 전류를 필요로 할 수 있다.
본 발명에 따른 일 실시예에 따르면, 이 언더슈트 조건은 임의의 프로그래밍 펄스들을 인가하기 전에 프로그래밍 동작과 관련된 비트 라인을 사전-충전시킴으로써(동작(704)), 피할 수 있거나 감소될 수 있다. 일 실시예에서, 비트 라인은 전압 공급(Vcc) 레벨까지 사전 충전된다(예를 들어, 약 1.8 볼트 내지 약 3.3 볼트). 프로그램될 셀들(201)에 대응하는 비트 라인을 사전 충전시킴으로써, 비트 라인은 더 빠르게 요구된 전압 레벨에 도달하고 안정화될 수 있다. 추가적으로, 비트 라인에 펄스 인가를 위해 요구되는 충전 전류가 감소하는데, 왜냐하면 비트 라인은 사전 충전되었기 때문이다. 더욱이, 모든 비트 라인을 사전 충전시키지 않음으로써, 불필요한 전력 소비를 피할 수 있다. 비트 라인 사전 충전 이후에, 프로그래밍되어야 하는 메모리 셀들(201)에 대응하는 비트 라인은 비트 라인들에 펄스를 인가함으로써 활성화될 수 있다(동작(705)).
앞서 설명된 바와 같이, 64 비트 프로그래밍 윈도우(520)의 64 비트의 반 혹은 이보다 적은 것이 실제로 프로그래밍될 필요가 있을 수 있다. 프로그래밍되지 않은 그룹들에 대한 선택 트랜지스터들(S0-S7)은 "오프(off)"(즉, 비활성화된) 상태에 머물러 있을 수 있다. 즉, 어떠한 전압도 프로그래밍되지 않은 그룹들 각각에 대한 선택 트랜지스터들(S0-S7)의 게이트에 인가될 수 없다.
도 8은 예시적 워드 라인(WL)과 여덟 개의 메모리 셀들(801-1 내지 801-8)의 그룹을 나타낸 도면으로, 메모리 셀들 각각은 대응하는 선택 트랜지스터(S0-S7)에 의해 제어되는 비트 라인을 갖는다. 64 비트 프로그래밍 원도우(520)는 메모리 셀 들(201)의 이러한 그룹의 64 비트 각각에서의 한 비트에 대응할 수 있다. 예를 들어, 메모리 셀(801-2)에서의 왼쪽 비트가 프로그래밍되어야 한다고 가정하자. 이러한 상황에서, 메모리 셀(801-2)의 왼쪽은 드레인이고 메모리 셀(801-2)의 오른쪽은 소스이다. 따라서, 전압(예를 들어, 약 4.5 볼트)이 비트 라인(GBLi)에 인가될 수 있고, 선택 트랜지스터(S0)가 활성화될 수 있으며, 비트 라인(GBLi +1)이 접지될 수 있고, 그리고 선택 트랜지스터(S1)가 활성화될 수 있다. WL, GBLi, 및 GBLi +1에 인가되는 전압은 프로그램 전압 발생기(122)에 의해 발생될 수 있다.
현재의 서브-윈도우의 프로그래밍 이후에, 동작(703-705)은 프로그래밍 윈도우(515) 내의 다른 서브-윈도우들에 대해 반복될 수 있다. 프로그램 윈도우(515) 또는 서브-윈도우(520)에 의해 지정된 메모리 비트들의 프로그래밍 이후에, 각각의 메모리 셀에 인가되는 프로그래밍 전압이, 프로그래밍될 각각의 메모리 셀에 대한 임계 전압을, 적절한 메모리 셀들을 실제로 프로그래밍하기 위해 소정의 기준 전압까지 혹은 이 기준 전압 이상으로, 적절하게 상승시키는 것을 확실히 하기 위해, 프로그램 검증 프로세스가 수행된다. 본 발명의 원리에 따르면, 프로그램 검증 프로세스는 프로그램 윈도우 내의 각각의 비트를 동시에 혹은 병렬로 검증하는 것을 포함할 수 있다(동작(708)). 본 발명에 따른 일 실시예에서, 256 비트가 병렬로 프로그램 검증될 수 있다. 프로그램 윈도우(515) 내의 모든 256 비트를 동시에 검증함으로써, 메모리 디바이스(100)의 프로그램 검증은 종래 NOR 메모리 디바이스보다 대략 열여섯 배 내지 삼십이 배 더 빠르게 수행될 수 있다. 512 비트 프로그래밍 윈도우에 대해, 이 속도는 육십사 배로 증가하는 장점이 있다.
도 9는 본 발명의 원리에 따른 동작(708-710)의 하나의 예시적 검증 프로세스를 설명하는 흐름도이다. 도 7의 동작(706)에서 프로그램 윈도우 내의 각각의 메모리 셀(또는 대안적으로는 복수의 프로그램 윈도우들 내의 각각의 메모리 셀)이 프로그래밍되었다는 결정 이후에, 판독 혹은 검증 워드 라인 전압이 프로그램 윈도우에 인가된다(동작(900)). 다음으로, Y 디코더/감지 증폭기 회로(108) 내에 포함되어 있는 많은 개별 감지 증폭기들을 사용하여, 프로그램 윈도우와 관련된 각각의 비트 라인 상의 전압이 감지된다(동작(902)). 예를 들어, 만약 256 비트가 병렬 검증 혹은 판독되어야 한다면, 256개의 감지 증폭기가 필요하다.
이후, 감지된 전압이 기준 전압에 대해 비교된다(동작(904)). 그 다음으로, 감지된 측정치에 관한 데이터가 메모리(112) 내로 판독된다(동작(906)). 개별 감지 증폭기들(각각의 비트 라인에 대해 하나)이 사용되기 때문에, 병렬 검증을 수행하기 위해 필요한 전력 소비는, 동시에 검증되어야 하는 비트들의 수가 증가함에 따라, 실질적으로 증가한다. 이러한 전력 요건을 완화시키기 위해, 본 발명의 원리에 따른 메모리 디바이스(100)는, 감지 증폭기 회로(108) 내의 저전력 감지 증폭기를 포함하여 병렬 검증 동작 동안 전력 소지를 감소시킬 수 있다.
다음으로, 각각의 프로그램 윈도우 혹은 서브-윈도우가 검증되었는지 여부가 결정된다. 앞서 설명된 바와 같이, 복수의 프로그램 윈도우들 혹은 서브-윈도우들이 병렬로 검증될 수 있고, 그럼으로써 프로그래밍 속도가 증가할 수 있다. 만약 추가적인 프로그램 윈도우들이 검증될 필요가 있다면, 이 프로세스는 다음 프로그 램 윈도우로 이동하고(동작(910)), 그리고 프로세스는 동작(902)으로 되돌아 간다.
만약 모든 프로그램 윈도우가 검증되었다고 결정된다면, 감지된 전압이 기준 전압과 같은지 혹은 기준 전압보다 큰지 여부가 결정된다(동작(912)). 만약 감지된 전압 중 어느 것도 기준 전압과 같지 않거나 기준 전압을 초과하지 않는다면, 프로세스는 도 7의 동작(705)으로 되돌아 가며, 여기서 추가적인 프로그램 펄스가 인가되고 그리고 이하의 프로그래밍된 비트들은 다시 프로그램 검증된다. 그러나, 만약 각각의 측정된 비트가 기준 전압과 같거나 기준 전압보다 크다고 결정된다면, 프로그램 윈도우들은 검증된 것으로 고려되고, 그리고 현재의 프로그램 윈도우 혹은 프로그램 윈도우들의 그룹에 대한 프로세스는 종료한다. 본 발명의 원리에 따르면, 복수의 프로그래밍 윈도우들이 동시에 검증될 수 있다. 추가적으로, 본 발명의 프로그래밍 및 검증 프로세스는 각각의 동작에 대한 복수의 워드 라인들(예를 들어, 네 개의 워드 라인들)을 연결하는 페이지 모드로 동작할 수 있다.
메모리 디바이스(100)에 대한 프로그램 검증 및 판독 동작은 실질적으로 유사한데, 왜냐하면 각각의 프로세스는 디바이스(100) 내의 각각의 메모리 셀(201)의 프로그래밍 상태를 식별해야하기 때문이다. 두 동작 간의 차이는 현재 판독/검증되는 셀들(201)의 게이트에 인가된 전압에 있다. 도 10은 본 발명의 원리에 따른 하나의 예시적 판독 프로세스를 나타낸 흐름도이다. 처음에, 판독 워드 라인 전압이 판독될 프로그램 윈도우(들)과 관련된 워드 라인에 인가될 수 있다(동작(1000)). 이후, Y 디코더/감지 증폭기 회로(108) 내에 포함된 많은 개별 감지 증폭기들을 사용하여 프로그램 윈도우와 관련된 각각의 비트 라인 상의 전압이 감지된다(동 작(1002)). 예를 들어, 만약 256 비트가 병렬로 판독 혹은 검증되어야 한다면, 256 개의 감지 증폭기들이 필요하다.
이후, 감지된 전압은 기준 전압에 대해 비교된다(동작(1004)). 그 다음에, 감지된 측정치에 관한 데이터가 메모리(112) 내로 판독된다. 개별 감지 증폭기들(각각의 비트 라인에 대해 하나)이 사용되기 때문에, 병렬 판독을 수행하기 위해 필요한 전력 소비는, 동시에 판독되어야할 비트들의 개수가 증가함에 따라, 실질적으로 증가한다. 이 전력 요건을 완화하기 위해, 본 발명의 원리에 따른 메모리 디바이스(100)는 감지 증폭기 회로(108) 내에 저전력 감지 증폭기들을 포함할 수 있어, 병렬 판독 동작 동안 전력 소비를 감소시킬 수 있다.
이후, 각각의 프로그램 윈도우 혹은 서브-윈도우가 판독되었는지 여부가 결정된다. 앞서 설명된 바와 같이, 복수의 프로그램 윈도우 또는 서브-윈도우들이 병렬로 판독될 수 있고, 그럼으로써, 판독 속도가 증가한다. 만약 추가적인 프로그램 윈도우가 판독될 필요가 있다고 결정된다면, 프로세스는 다음 프로그램 윈도우로 이동하고(동작(1010)) 그리고 프로세스는 동작(1002)으로 돌아간다. 만약 모든 프로그램 윈도우들이 판독되었다고 결정된다면, 판독 동작은 종료한다.
결론
앞서 설명된 바와 같이, 병렬 프로세싱 및 전력 관리와 같은 많은 프로그래밍 기술들은 NOR-기반의 메모리 디바이스에서 프로그램 속도 및 전력 성능을 실질적으로 증진시키기 위해 수행될 수 있다. 결과적인 메모리 디바이스는 NOR-기반 디바이스의 코드-품질 성능을 보여주고, 동시에, 종래 NAND-기반 플래시 메모리 디바 이스의 프로그래밍 및 페이지 판독 속도 그리고 전력 관리 능력에 견줄만한 혹은 이보다 뛰어난 프로그래밍 및 페이지 판독 속도 그리고 효율적인 전력 관리 능력을 또한 보여준다.
본 발명의 앞서 설명된 예시적 실시예들은 본 발명을 이러한 개시되는 형태에 정확히 한정시키려 하거나 혹은 이것이 전부임을 나타내려는 것이 아니고, 단지 예시적이고 설명의 목적으로 제공되는 것이다. 여러 수정 및 변형이 앞서 설명된 기술에 따라 가능하며, 또한 본 발명의 실시로부터 얻어질 수 있다.
더욱이, 일련의 동작들이 도 6을 참조하여 설명되었지만, 이 동작들의 순서는 본 발명을 따르는 다른 실시예들에서는 변경될 수 있다. 더욱이, 종속적이지 않은 동작들이 병렬로 구현될 수 있다.
본 발명의 설명에서 사용되는 그 어떤 소자, 동작 혹은 명령도, 중요하거나 본질직인 것으로 명확하게 설명되지 않는 한, 중요하거나 본질적인 것으로 해석되어서는 안 된다. 또한 본 명세서에서 사용된 바와 같이, 용어 "임의의"는 하나 또는 그 이상의 아이템을 포함하는 것을 의미한다. 단지 하나의 아이템을 의미하는 경우, 용어 "하나" 혹은 이와 유사한 용어가 사용되었다. 더욱이 문구 "∼에 기초하여"는 명확하게 달리 설명되지 않는 경우, "∼에 적어도 부분적으로 기초하여"를 의미하는 것이다.

Claims (10)

  1. 메모리 셀들(201)의 어레이(102)를 포함하는 비휘발성 메모리 어레이를 프로그래밍하는 방법으로서, 상기 메모리 셀들 각각은 기판(310), 제어 게이트(328), 전하 저장 소자(322), 소스 영역(203), 및 드레인 영역(202)을 포함하고,
    상기 어레이 내에 프로그래밍되어야 하는 소정(predetermined) 개수의 비트들을 포함하고 있는 프로그래밍 윈도우를 수신하는 단계(700)와;
    상기 소정 개수의 비트들 중 어느 것이 상기 메모리 어레이 내에 프로그래밍되어야 할지를 결정하는 단계(703)와;
    상기 어레이 내의 대응하는 메모리 셀들에 상기 소정 개수의 비트들을 동시에 프로그래밍하는 단계(705)와; 그리고
    상기 어레이 내의 상기 소정 개수의 비트들의 프로그래밍 상태를 동시에 검증하는 단계(708)를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  2. 제 1 항에 있어서,
    상기 소정 개수의 비트들을 동시에 프로그래밍하는 단계 이전에 상기 소정 개수의 비트들과 관련된 비트 라인들을 사전-충전시키는 단계(704)를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  3. 제 2 항에 있어서,
    상기 소정 개수의 비트들과 관련된 비트 라인들을 사전-충전시키는 단계(704)는 전압 소스(122)에 대응하는 전압으로 비트 라인들을 사전-충전시키는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  4. 제 1 항에 있어서,
    상기 소정 개수의 비트들 중 어느 것이 상기 어레이 내에 프로그래밍되어야 할지를 결정하는 단계는 역 프로그래밍 방법(703)을 기반으로 하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  5. 제 4 항에 있어서,
    상기 역 프로그래밍 방법(703)은,
    상기 소정 개수의 비트들이 상기 프로그래밍 윈도우 내의 비트들의 개수의 이분의 일보다 더 큰지 여부를 결정하는 단계와, 여기서 상기 소정 개수의 비트들 내에 포함되지 않은 상기 프로그래밍 윈도우 내의 비트들은 잔존 비트들이고;
    만약 상기 소정 개수의 비트들이 상기 프로그래밍 윈도우 내의 비트들의 개수의 이분의 일보다 더 크다고 결정된다면, 상기 프로그래밍 윈도우 내의 상기 잔존 비트들에 대응하는 상기 어레이 내의 상기 메모리 셀들을 동시에 프로그래밍하는 단계와; 그리고
    상기 소정 개수의 비트들이 상기 프로그래밍 윈도우 내의 비트들의 개수의 이분의 일보다 더 큰지 여부를 표시하는 소정의 로직 상태에 표시 비트를 설정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  6. 제 1 항에 있어서,
    상기 동시에 검증하는 단계(708)는 상기 어레이 상의 상기 소정 개수의 비트들이 프로그래밍 되었는지 여부를 결정하는 것(908)을 포함하고,
    여기서 상기 방법은 상기 소정 개수의 비트들 내에 임의의 프로그래밍되지 않은 비트들을 재프로그래밍하는 단계(705)를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  7. 제 1 항에 있어서,
    상기 전하 저장 소자(322)는 상기 메모리 셀들(201) 각각에 대해 적어도 두 개의 독립 전하들(432, 434)을 저장하도록 구성되는 유전체 전하 저장 소자(322)를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 프로그래밍 방법.
  8. 메모리 디바이스(100)로서,
    비휘발성 메모리 셀들(201)의 적어도 하나의 어레이(102)와; 그리고
    복수의 상기 메모리 셀들(201)을 동시에 프로그래밍하기 위한 프로그래밍 전압을 발생시키도록 구성된 전압 공급 컴포넌트(122)를 포함하여 구성되며, 상기 전압 공급 컴포넌트(122)는 DC-DC 컨버터(123)를 포함하는 것을 특징으로 하는 메모 리 디바이스.
  9. 제 8 항에 있어서,
    비휘발성 메모리 셀들(201)의 상기 적어도 하나의 어레이(102)는,
    복수의 비트 라인들(215)과, 여기서 상기 복수의 비트 라인들(215) 각각은 복수의 상기 메모리 셀들(201)의 소스 영역(203) 또는 드레인 영역(202)에 연결되고;
    상기 비트 라인들(215)에 대해 직교하여 정렬되는 복수의 워드 라인들(WL)과, 여기서 상기 복수의 워들 라인들(WL) 각각은 복수의 상기 메모리 셀들(201)의 게이트 영역들(204)에 연결되고; 그리고
    프로그래밍될 소정 개수의 비트들(705)을 포함하는 프로그래밍 윈도우에 대응하는 비휘발성 메모리 셀들(201)의 상기 적어도 하나의 어레이(102) 내에 메모리 셀들을 동시에 프로그래밍하도록 구성된 제어 로직(120)을 포함하는 것을 특징으로 하는 메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 복수의 비트 라인들(215)에 동작가능하게 연결되는 복수의 감지 증폭기들(108)과, 여기서 상기 복수의 감지 증폭기들(108)은 저전력 감지 증폭기들(108)이고; 그리고
    각각의 메모리 셀에 대한 임계 전압을 상기 복수의 감지 증폭기들(708) 중 대응하는 하나로 모니터링함으로써 프로그래밍되는 메모리 셀들 내의 복수의 비트들을 동시에 검증하도록 구성되는 제어 로직(120)을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
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