KR100822805B1 - 다중 배속 동작 모드를 가지는 플래시 메모리 장치 - Google Patents

다중 배속 동작 모드를 가지는 플래시 메모리 장치 Download PDF

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Abstract

플래시 메모리의 다중 배속 동작시 피크 전류 감소 방법이 게시된다. 본 발명의 피크 전류 감소 방법은, 복수의 블록에 대해서 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법에 있어서 상기 복수의 블록은 제1 블록 및 제2 블록을 포함하고,상기 다중 배속 동작은 제1 동작 단계 및 제2 동작 단계를 포함하며, 상기 제1 동작 단계가 상기 제2 동작 단계 보다 많은 피크 전류 소모를 가지는 경우, 상기 제2 동작 단계에서는 상기 제1 블록 및 상기 제2 블록이 동시에 배속 동작하고 상기 제1 동작 단계에서는 상기 제1 블록 및 상기 제2 블록의 동작이 분주되어 동작하여 피크 전류가 소모되는 구간을 다르게 하는 것을 특징으로 한다.
상기와 같은 본 발명의 실시예에 따른 분주 방법은 다중 배속 동작하는 플래시 메모리 장치에 있어서 배속 동작시 피크 소모 전류를 줄이는 효과가 있다.
Figure R1020060102404
플래시, 다중, 배속, 전류, 감소, 비트라인

Description

다중 배속 동작 모드를 가지는 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING MULTIPLE SPEED OPERATION MODE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 플래시 메모리 장치의 어레이 구조를 보여주는 블록도이다.
도 2는 도 1에 도시된 어레이의 일부를 보여주는 회로도이다.
도 3은 도 1에 도시된 일반적인 플래시 메모리 장치의 프로그램 동작 동안 각구간의 전력 소모를 보여주는 도면이다.
도 4는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 5 및 도 6은 본 발명의 플래시 메모리 장치에 따른 배속 동작을 설명하기 위한 도면들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100A, 100B : 매트 200A, 200B : 읽기/쓰기 회로
300 : 입출력 인터페이스 400 : 고전압 발생 회로
본 발명은 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 다중 배속 동작하는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치(flash memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 낸드 플래시 메모리 장치(낸드 flash memory device)와 노아 플래시 메모리 장치(NOR flash memory device) 등으로 구분된다.
도 1은 일반적인 플래시 메모리 장치의 어레이 구조를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 일반적인 플래시 메모리 장치는 복수의 메모리 블록들(BLK0∼BLKn-1)로 구성된 어레이(또는 메모리 셀 어레이), 어레이를 통해 배열된 복수의 비트 라인들(BLei, BLoi)(i=0∼m-1), 그리고 페이지 버퍼들을 포함한다. 각 페이지 버퍼는 한 쌍의 비트 라인들(예를 들면, BLe0, BLo0)에 공통으로 연결되어 있다. 각 페이지 버퍼는 대응하는 쌍의 비트 라인들 모두 또는 어느 하나를 선택하도록 구성될 것이다. 예를 들면, 프로그램 동작의 비트 라인 셋업 구간 동안, 각 페이지 버퍼는 대응하는 쌍의 비트 라인들을 프리챠지 전압으로 구동하도록 그리고 대응하는 쌍의 비트 라인들 중 하나를 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동하도록 구성될 것이다.
도 2는 도 1에서 점선으로 표시된 어레이의 일부를 보여주는 회로도이다.
도 2를 참조하면, 비트 라인들(예를 들면, BLe0, BLo0)에는 각각 스트링들이 연결되어 있다. 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 스트링 선택 트랜지스터(SST), 공통 소오스 라인(CSL)에 연결된 소오스를 갖는 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에 직렬 연결된 메모리 셀들(또는 메모리 셀 트랜지스터들)(MC31∼MC0)을 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해서 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해서 제어되며, 메모리 셀들(MC31∼MC0)은 대응하는 워드 라인들(WL31∼WL0)에 의해서 각각 제어된다. 도 2에서, 비트 라인들(BLe0, BLo0) 중 어느 하나는 도 1의 대응하는 페이지 버퍼에 의해서 프로그램 전압 또는 프로그램 금지 전압으로 구동될 것이다. 이때, 잘 알려진 바와 같이, 나머지 하나의 비트 라인은 차폐 라인(shield line)으로서 동작할 것이다. 프로그램 전압 또는 프로그램 금지 전압으로의 구동 이전에, 비트 라인들(BLe0, BLo0)은 도 1의 대응하는 페이지 버퍼에 의해서 프리챠지 전압으로 동시에 프리챠지될 것이다.
도 3은 도 1에 도시된 일반적인 플래시 메모리 장치의 프로그램 동작 동안 각구간의 전력 소모를 보여주는 도면이다.
도 3에 도시된 바와 같이, 프로그램 동작은 고전압 인에이블 구간(10), 비트 라인 셋업 구간(11), 프로그램 실행 구간(12), 그리고 검증 읽기 구간(13)을 포함할 것이다. 고전압 인에이블 구간(10) 동안 프로그램 실행 구간(12)에서 필요한 고전압이 생성될 것이다. 비트 라인 셋업 구간(11)에서는, 먼저, 모든 비트 라인들(BLei, BLoi)이 대응하는 페이지 버퍼들을 통해 프리챠지되고, 그 다음에 각 쌍의 비트 라인들 중 하나가 대응하는 페이지 버퍼를 통해 프로그램 전압 또는 프로그램 금지 전압으로 구동될 것이다. 프로그램 실행 구간(12)에서는, 선택된 워드 라인이 프로그램 전압으로 그리고 비선택된 워드 라인들이 패스 전압으로 구동될 것이다. 검증 읽기 구간(13)에서는, 선택된 워드 라인의 메모리 셀들, 즉, 선택된 페이지의 메모리 셀들이 정상적으로 프로그램되었는 지의 여부가 판별될 것이다. 여기서, 구간들(11∼13)은 프로그램 루프 즉, 단위 루프를 구성하며, 단위 루프는 선택된 페이지의 메모리 셀들이 정상적으로 프로그램될 때까지 반복적으로 수행될 것이다.
도 3에 도시된 바와 같이, 비트 라인 셋업 구간(11)에서 가장 많은 양의 전류가 소모된다. 이는 모든 비트 라인들(BLei, BLoi)이 프리챠지 전압으로 동시에 프리챠지되기 때문이다. 피크 전류는 도 3에서 “Imax”로 표기되어 있다. 비트 라인 셋업 구간(11) 또는 피크 전류 소모 구간에서 소모되는 전류의 양은 플래시 메모리 장치가 장착되는 시스템의 허용 가능한 한계치를 초과해서는 안 된다. 예를 들면, 2KB 페이지 뎁스(Page Depth)시 짝수/홀수(Even/Odd) 비트라인 구성 방식의 경우, 동작 피크 전류(Imax)는, 특히, 비트 라인 셋업 구간에서 총 2KB * 2 (=4KB)의 비트라인을 동시에 VCC로 프리차지할 때 생길 수 있다. 제품마다 차이가 있더라도 60mA 에서 120mA 정도의 큰 소모 전류를 보인다. 선택적으로 배속 동작 모드를 지원하는 플래시 메모리 장치의 경우, 그러한 구간에서 소모되는 피크 전류가 허용 가능한 한계치를 초과할 수 있다. 좀 더 구체적으로 설명하면 다음과 같다.
앞서 언급된 선택적 배속 동작 모드를 갖는 불휘발성 반도체 메모리 장치가 U.S. Patent NO. 6,724,682(이하, 682 특허라 한다.)에 개시되어 있다. 682 특허에서는 1배속 또는 2배속 동작 모드를 갖는 플래시 메모리 장치가 실시예로서 개시되어 있다. 통상적으로 1배속 동작 모드를 갖는 플래시 메모리 장치는 읽기 또는 프로그램 동작을 2KB 단위로 수행하며, 한번에 2KB (B; Byte, 바이트)의 비트라인을 구동한다. 단위는 512B 또는 1KB 등 다양하게 구성될 수 있다. 1배속 동작 모드를 갖는 플래시 메모리 장치라도 하나의 페이지 버퍼에 짝수/홀수 (Even/Odd) 비트라인이 쌍으로 연결되는 구조의 경우에는 한번에 4KB (=2KB * 2)의 비트 라인을 구동해야 한다.
플래시 메모리 장치를 내장한 모바일 제품의 경우 공급전원으로 주로 배터리를 사용하게 되는데, 이렇게 많은 비트 라인을 한꺼번에 구동하기 위한 배터리의 소모 전류 공급을 고려해야 한다. 1배속 동작의 경우 소모 전류가 허용 가능한 배터리가 사용되더라도 플래시 메모리 장치의 성능 향상을 위해 2배속 프로그램을 진행할 경우 구동해야 할 비트라인의 개수는 8KB (=4KB * 2)가 되어 동작시 피크 전 류 값은 더욱 급격히 증가하여 배터리의 허용 한계치를 넘을 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 배속 동작시 피크 소모 전류를 줄일 수 있는 플래시 메모리 장치 및 그것의 방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 복수의 블록에 대해서 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법에 있어서 상기 복수의 블록은 제1 블록 및 제2 블록을 포함하고, 상기 다중 배속 동작은 제1 동작 단계 및 제2 동작 단계를 포함하며, 상기 제1 동작 단계가 상기 제2 동작 단계 보다 많은 피크 전류 소모를 가지는 경우, 상기 제2 동작 단계에서는 상기 제1 블록 및 상기 제2 블록이 동시에 배속 동작하고 상기 제1 동작 단계에서는 상기 제1 블록 및 상기 제2 블록의 동작이 분주되어 동작하여 피크 전류가 소모되는 구간을 다르게 하는 것을 특징으로 한다.
바람직하게는 상기 제1 동작 단계는 비트라인 셋업 단계이며, 상기 제2 동작 단계는 프로그램 실행 단계이다.
더욱 바람직하게는 상기 비트라인 셋업 단계 이전에 고전압 인에이블 단계를 추가로 포함한다.
더욱 바람직하게는 상기 프로그램 실행 단계 다음에 검증 읽기 단계를 추가적으로 포함하며, 상기 검증 읽기 단계에서는 상기 제1 블록 및 상기 제2 블록이 동시에 배속 동작한다.
더욱 바람직하게는 플래시 메모리 장치는 낸드형 플래시 메모리 장치이다.
더욱 바람직하게는 다중 배속 동작은 독출 동작이다.
더욱 바람직하게는 다중 배속 동작은 소거 동작이다.
더욱 바람직하게는 블록은 매트 단위 또는 뱅크 단위로 구성된다.
본 발명의 다른 특징에 의하면, 플래시 메모리 장치는 적어도 제 1 및 제 2 매트들로 구성된 메모리 셀 어레이와; 상기 제 1 및 제 2 매트들에 대한 읽기/쓰기 동작을 수행하는 제 1 및 제 2 읽기/쓰기 회로들과; 그리고 상기 제 1 및 제 2 읽기/쓰기 회로들을 제어하는 제어기를 포함하며, 상기 제 1 및 제 2 매트들이 동시에 선택되는 배속 동작 모드에서, 상기 제 1 매트에 대한 읽기/쓰기 동작이 수행되고, 소정 시간 후에 상기 제 2 매트에 대한 읽기/쓰기 동작이 수행된다.
본 발명의 또 다른 특징에 의하면, 플래시 메모리 장치는 복수 개의 매트들로 구성된 메모리 셀 어레이와; 상기 매트들에 대한 읽기/쓰기 동작을 수행하는 읽기/쓰기 회로들과; 그리고 상기 읽기/쓰기 회로들을 제어하는 제어기를 포함하며, 상기 매트들이 동시에 선택되는 배속 동작 모드에서, 상기 매트들에 대한 읽기/쓰기 동작들이 시분할 방식에 따라 순차적으로 수행된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 다중 배속 동작 모드를 갖는 플래시 메모리 장치에 있어서 배속 동작시 피크 소모 전류를 줄이는 방법을 상세히 설명한다.
도 4는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하는 메모리 셀들의 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 적어도 2개의 매트들(100A, 100B)을 포함할 것이다. 하지만, 메모리 셀 어레이가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 메모리 셀 어레이는 M개의 매트들(M은 3 또는 그 보다 큰 정수)로 구성될 수 있다. 각 매트(100A, 100B)는 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 플래시 메모리 장치(1000)는 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B), 입출력 인터페이스(300), 고전압 발생 회로(400), 그리고 제어기(500)를 더 포함할 것이다. 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B)은 제어기(500)에 의해서 제어되며, 대응하는 매트들(100A, 100B)에 대한 읽기 및 쓰기 동작들을 수행한다. 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B) 각각은, 비록 도면에는 도시되지 않았지만, 페이지 버퍼들, 행 및 열 디코더 회로들, 등을 포함할 것이다. 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B) 각각의 페이지 버퍼들은 도 1에 도시된 바와 같은 구조, 즉, 페이지 버퍼 당 한 쌍의 비트 라인들이 연결된 구조를 갖도록 구성될 것이다. 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B) 각각으로의 데이터 전송은 제어기(500)의 제어 하에 입출력 인터페이스(300)를 통해 수행될 것이다. 고전압 발생 회로(400)는 제어기(500)에 의해서 제어되며, 동작 모드에 따라 필요한 고전압들(예를 들면, 프로그램 전압, 패스 전압, 소거 전압 등)을 발생하도록 구성될 것이다. 제어기(500)는 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로부터 제공되는 명령에 응답하여 플래시 메모리 장치(1000)의 전반적인 동작을 제어할 것이다. 특히, 본 발명의 플래시 메모리 장치에 따르면, 제어기(500)는 프로그램 동작을 위해서 입력된 명령이 배속 동작 모드를 나타내는 지의 여부에 따라 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B)을 제어할 것이다. 예를 들면, 1배속 동작 모드의 경우, 제어기(500)는 도 3에서 설명된 것과 같은 방식으로 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B) 중 어느 하나를 제어할 것이다. 2배속 동작 모드의 경우, 제어기(500)는 각 매트에 속한 비트 라인들을 프리챠지하는 동작이 시분할 방식(또는, 구간 분주 방식)으로 수행되도록 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B)을 제어할 것이다. 이는 이후 상세히 설명될 것이다. 따라서, 시분할 방식(또는, 구간 분주 방식)으로 각 매트의 비트 라인들을 프리챠지함으로써 피크 전류를 줄이는 것이 가능하다.
도 5는 본 발명의 플래시 메모리 장치에 따른 프로그램 동작에 대한 비트 라인 셋업 구간의 시분할 방식을 설명하기 위한 도면이다.
외부로부터 프로그램 명령이 입력되면, 제어기(500)는 입력된 프로그램 명령이 1배속 프로그램 동작(이하, 정상 프로그램 동작이라 칭함)을 나타내는 지 또는 2배속 프로그램 동작(이하, 배속 프로그램 동작)을 나타내는 지의 여부를 나타내는 지의 여부를 판별할 것이다. 만약 입력된 프로그램 명령이 정상 프로그램 동작을 나타내면, 제어기(500)는 대응하는 매트에 대한 프로그램 동작을 수행하도록 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B) 중 어느 하나를 제어할 것이다. 이러한 경우, 프로그램 동작은 도 3에서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 만약 입력된 프로그램 명령이 배속 프로그램 동작을 나타내면, 제어기(500)는 다음과 같은 시분할 방식에 따라 제 1 및 제 2 읽기/쓰기 회로들(200A, 200B)을 제어할 것이다.
도 5에 도시된 바와 같이, 고전압 인에이블 구간에 이은 비트 라인 셋업 구간 동안, 매트들(100A, 100B)에 대한 비트 라인 셋업 동작이 각각 수행될 것이다. 좀 더 구체적으로, 제어기(500)는 제 1 매트(100A)의 비트 라인들 모두가 프리챠지 전압으로 프리챠지되도록 제 1 읽기/쓰기 회로(200A)(즉, 페이지 버퍼들)를 제어할 것이다. 소정 시간(dT)이 경과한 후, 제어기(500)는 제 2 매트(100A)의 비트 라인들 모두가 프리챠지 전압으로 프리챠지되도록 제 2 읽기/쓰기 회로(200B)(즉, 페이지 버퍼들)를 제어할 것이다. 각 매트에 대한 프리챠지 동작이 완료된 후, 로드된 데이터에 따라 각 매트에 속하는 각 쌍의 비트 라인들 중 하나가 프로그램 전압 또는 프로그램 금지 전압으로 설정될 것이다. 이후, 앞서 설명된 것과 마찬가지로, 각 매트(100A, 100B)의 프로그램 실행 및 검증 읽기 동작들이 동시에 수행될 것이다. 구간들(202, 203, 204)으로 이루어진 단위 루프는 정해진 횟수 내에서 반복될 것이다.
앞서 설명된 바와 같이, 2배속 프로그램 동작시에는 피크 전류 소모의 감소를 위해 제 1 매트(100A)와 제 2 매트(100B)에 대한 비트라인 셋업 구간을 분주한다. 비트라인 셋업 구간에 필요한 시간이, 예를 들면, 5us 정도라고 가정하면, 분주하는데 필요한 시간은 1.5us 정도 필요하다. 총 프로그램 시간을 고려하여 볼 때, 분주전 (통상 단위 프로그램 루프시간 = 50us) 에 비해 미약한 증가시간을 보인다. 시간의 증가를 대략 분석하면, 4회 루프에 의해 페이지 프로그램이 완료 된다고 볼 때, 분주전에는 200us (=4 * 50us) 가량이며, 분주에 의해서는 6us (=1.5us * 4)만 증가한 206us 의 시간이 소요된다. 즉 3% 정도의 시간 증가라는 미미한 영향을 보여준다. 이상의 분주 방법은 2배속의 프로그램을 예로 들었으나, 3배속 또는 그 이상의 배속 처리에서도 응용이 가능하다.
이 실시예에 있어서, 비트라인 셋업 구간은 제 1 동작 단계로서 프로그램하기 위한 준비단계이며, 프로그램 실행 구간은 제 2 동작 단계로서 실제로 프로그램 동작이 진행되는 단계이다. 제 1 동작 단계에서는 피크 전류 소모가 최대(Imax)이므로, 제 1 매트(100A)에 대한 동작 중 피크 전류 소모 구간과 제 2 매트(100B)에 대한 피크 전류 소모 구간이 서로 중첩되지 않도록 동작하여 최대 전류 소모가 생기지 않도록 하는 것이 바람직하다.
도 6은 는 본 발명의 플래시 메모리 장치에 따른 프로그램 동작에 대한 비트 라인 셋업 구간의 다른 시분할 방식을 설명하기 위한 도면이다.
도 6의 구간들(301, 303, 304)은 도 5의 구간들(201, 203, 204)에 각각 대응하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 6에 도시된 비트 라인 셋업 구간(302)은 매트에 속하는 비트 라인들에 대해서 시분할 방식(즉, 구간 분주 방식)이 적용된다는 점에서 도 5에 도시된 것과 다르다. 좀 더 구체적으로는, 제 1 및 제 2 매트들(100A, 100B) 각각에 속하는 비트 라인들은 적어도 2개의 그룹들로 나눠진다고 가정하자. 이러한 가정에 따르면, 제 1 및 제 2 매트들(100A, 100B) 각각에 속하는 제 1 그룹의 비트 라인들이 먼저 프리챠지되고, 소정 시간 후에 제 1 및 제 2 매트들(100A, 100B) 각각에 속하는 제 2 그룹의 비트 라인들이 그 다음에 프리챠지될 것이다. 예를 들면, 각 매트에 배열된 2KB 비트라인이 1KB 씩 분주되고, 분주된 비트라인들에 대한 비트라인 셋업동작이 일부 구간 오버랩되도록 시퀀스를 구성할 수 있다. 즉, 제 1 페이지 및 제 2 페이지를 동일한 시퀀스로 처리하지만, 각 페이지에서 2KB 비트라인을 1KB 씩 분주하는 것도 가능하다. 일부 구간 오버랩하는 방법은 피크 전류소모 구간을 서로 다르게 하기 위한 것이다.
이러한 분주방법은 프로그램 동작 이외에도 독출 및 소거 동작시에도 동작 피크 전류가 발생하는 하나 이상의 구간에 대해 분주 처리를 통해 피크 전류를 감소하는 방법으로도 활용가능하다. 또한 블록별로 분주하는 방법외에도 매트 또는 뱅크별로 분주하는 방법도 활용가능하다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 실시예에 따른 분주 방법은 다중 배속 동작 모드를 갖는 플래시 메모리 장치에 있어서 배속 동작시 피크 소모 전류를 줄이는 효과가 있다.

Claims (28)

  1. 복수의 블록에 대해서 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법에 있어서;
    상기 복수의 블록은 제1 블록 및 제2 블록을 포함하고,
    상기 다중 배속 동작은 제1 동작 단계 및 제2 동작 단계를 포함하며,
    상기 제2 동작 단계에서는 상기 제1 블록 및 상기 제2 블록이 동시에 배속 동작하고 상기 제1 동작 단계에서는 상기 제1 블록 및 상기 제2 블록의 동작이 분주되어 동작하여 피크 전류가 소모되는 구간을 다르게 하며, 상기 제1 동작 단계는 비트라인 셋업 단계이며, 상기 제2 동작 단계는 프로그램 실행 단계인 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비트라인 셋업 단계 이전에 고전압 인에이블 단계를 추가로 포함하며, 상기 고전압 인에이블 단계는 상기 제 1 및 제 2 블록들로 인가될 고전압이 생성되는 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  4. 제 1 항에 있어서,
    상기 프로그램 실행 단계 다음에 검증 읽기 단계를 추가로 포함하며, 상기 검증 읽기 단계에서는 상기 제1 블록 및 상기 제2 블록이 동시에 배속 동작하는 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  5. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  6. 제 1 항에 있어서,
    상기 다중 배속 동작은 독출 동작인 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  7. 제 1 항에 있어서,
    상기 다중 배속 동작은 소거 동작인 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  8. 제 1 항에 있어서,
    상기 블록들은 매트 단위로 구성되는 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  9. 복수의 블록에 대해서 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법에 있어서;
    제1 블록 및 제2 블록의 비트라인 셋업 단계,
    제1 블록 및 제2 블록의 프로그램 실행 단계, 및
    제1 블록 및 제2 블록의 검증/독출 단계를 포함하며 상기 제1 블록의 비트라인 셋업 단계와 상기 제2 블록의 비트라인 셋업 단계는 피크 전류 소모되는 구간을 다르게 하는 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  10. 제 9 항에 있어서,
    상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  11. 복수의 블록에 대해서 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법에 있어서;
    제1 블록 및 제2 블록의 고전압 인에이블 단계,
    상기 제1 블록의 비트라인으로 전원 전압 또는 접지 전압을 선택적으로 인가하는 제1 비트라인 셋업 단계,
    상기 제2 블록의 비트라인으로 상기 전원 전압 또는 상기 접지 전압을 선택적으로 인가하는 제2 비트라인 셋업 단계,
    상기 제1 블록 및 상기 제2 블록의 워드라인에 패스전압/프로그램전압을 선택적으로 인가하는 프로그램 실행 단계, 및
    상기 제1 블록 및 상기 제2 블록의 프로그램하고자하는 셀에 프로그램이 되었는 지 판별하는 검증 읽기 단계를 포함하며 상기 제1 비트라인 셋업 단계와 상기 제2 비트라인 셋업 단계는 피크 전류가 소모되는 구간이 다르게 되도록 결정되는 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  12. 제 11 항에 있어서,
    상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  13. 제 11 항에 있어서,
    상기 제 1 및 제 2 비트 라인 셋업 단계들은 제 1 동작 단계를 구성하고, 상기 프로그램 실행 단계는 제 2 동작 단계를 구성하며;
    상기 제 1 동작 단계의 피크량이 상기 제 2 동작 단계의 피크량보다 클 경우, 상기 제2 동작 단계에서는 상기 제1 블록 및 상기 제2 블록이 동시에 배속 동작하고 상기 제1 동작 단계에서는 상기 제1 블록 및 상기 제2 블록의 동작이 분주되어 동작하여 피크 전류 소모되는 구간을 다르게 하는 것을 특징으로 하는 다중 배속 동작하는 플래시 메모리 장치의 동작 구간 분주 방법.
  14. 적어도 제 1 및 제 2 매트들로 구성된 메모리 셀 어레이와;
    상기 제 1 및 제 2 매트들에 대한 읽기/쓰기 동작을 수행하는 제 1 및 제 2 읽기/쓰기 회로들과; 그리고
    상기 제 1 및 제 2 읽기/쓰기 회로들을 제어하는 제어기를 포함하며,
    상기 제 1 및 제 2 매트들이 동시에 선택되는 배속 동작 모드에서, 상기 제 1 매트에 대한 읽기/쓰기 동작이 수행되고, 소정 시간 후에 상기 제 2 매트에 대한 읽기/쓰기 동작이 수행되며, 상기 읽기/쓰기 동작은 비트 라인 셋업 구간을 포함하는 플래시 메모리 장치.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 매트들의 비트 라인 셋업 구간들은 시분할 방식으로 수행되는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 매트들 각각의 비트 라인들은 제 1 그룹과 제 2 그룹으로 구분되는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 매트들에 속하는 상기 제 1 그룹의 비트 라인들이 프랴차지되고, 소정 시간 후에 상기 제 1 및 제 2 매트들에 속하는 상기 제 2 그룹의 비트 라인들이 프랴차지되는 플래시 메모리 장치.
  19. 제 14 항에 있어서,
    상기 읽기/쓰기 동작은 프로그램 실행 구간과 검증 읽기 구간을 더 포함하는 플래시 메모리 장치.　　　
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 매트들에 대한 상기 프로그램 실행 구간들의 동작들은 동시에 수행되는 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 매트들에 대한 상기 검증 읽기 구간들의 동작들은 동시에 수행되는 플래시 메모리 장치.
  22. 제 14 항에 있어서,
    상기 제어기는 외부 프로그램 명령이 배속 프로그램 명령인 지의 여부에 따라 상기 제 1 및 제 2 읽기/쓰기 회로들을 제어하는 플래시 메모리 장치.
  23. 제 14 항에 있어서,
    상기 읽기/쓰기 동작은 멀티-블록 소거 동작을 포함하는 플래시 메모리 장치.
  24. 복수 개의 매트들로 구성된 메모리 셀 어레이와;
    상기 매트들에 대한 읽기/쓰기 동작을 수행하는 읽기/쓰기 회로들과; 그리고
    상기 읽기/쓰기 회로들을 제어하는 제어기를 포함하며,
    상기 매트들이 동시에 선택되는 배속 동작 모드에서, 상기 매트들에 대한 읽기/쓰기 동작들이 시분할 방식에 따라 순차적으로 수행되는 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 읽기/쓰기 동작은 비트 라인 셋업 구간을 포함하는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 매트들의 비트 라인 셋업 구간들은 시분할 방식으로 수행되는 플래시 메모리 장치.
  27. 제 25 항에 있어서,
    상기 매트들 각각의 비트 라인들은 제 1 그룹과 제 2 그룹으로 구분되는 플래시 메모리 장치.
  28. 제 27 항에 있어서,
    상기 매트들에 속하는 상기 제 1 그룹의 비트 라인들이 프랴차지되고, 소정 시간 후에 상기 제 1 및 제 2 매트들에 속하는 상기 제 2 그룹의 비트 라인들이 프랴차지되는 플래시 메모리 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427898B2 (en) 2010-02-19 2013-04-23 Samsung Electronics Co., Ltd. Method and apparatus for performing multi-block access operation in nonvolatile memory device
KR20150001134A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20220124600A (ko) * 2021-03-03 2022-09-14 샌디스크 테크놀로지스 엘엘씨 루프 의존 전압 램프 타깃 및 타이밍 제어를 통한 피크 전류 및 프로그래밍 시간의 최적화
KR102663261B1 (ko) 2016-09-08 2024-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101296289B1 (ko) * 2007-08-20 2013-08-14 삼성전자주식회사 비휘발성 메모리 장치의 프로그래밍 방법
KR101543763B1 (ko) * 2009-03-17 2015-08-12 삼성전자주식회사 집적 회로 카드
JP2011065708A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置
AU2014100558B4 (en) * 2010-01-11 2015-02-05 Apple Inc. Controlling and staggering operations to limit current spikes
US9564226B1 (en) * 2015-10-30 2017-02-07 Sandisk Technologies Llc Smart verify for programming non-volatile memory
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102532206B1 (ko) 2017-11-09 2023-05-12 삼성전자 주식회사 메모리 컨트롤러 및 그것을 포함하는 스토리지 장치
CN108052464A (zh) * 2018-01-12 2018-05-18 江苏华存电子科技有限公司 用于分散与降低非易失性储存装置峰值电流与功耗的方法
KR20210020697A (ko) * 2019-08-16 2021-02-24 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051186A (ko) * 1995-12-22 1997-07-29 가나이 츠토무 피크전류감소수단을 갖는 반도체 집적회로장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6438032B1 (en) 2001-03-27 2002-08-20 Micron Telecommunications, Inc. Non-volatile memory with peak current noise reduction
KR100422445B1 (ko) * 2001-06-01 2004-03-12 삼성전자주식회사 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치
US7085189B2 (en) * 2002-02-28 2006-08-01 Renesas Technology Corp. Nonvolatile semiconductor storage device
KR100476930B1 (ko) 2002-09-04 2005-03-16 삼성전자주식회사 피이크전류를 줄이는 플래쉬메모리
JP2005267821A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 不揮発性半導体メモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051186A (ko) * 1995-12-22 1997-07-29 가나이 츠토무 피크전류감소수단을 갖는 반도체 집적회로장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427898B2 (en) 2010-02-19 2013-04-23 Samsung Electronics Co., Ltd. Method and apparatus for performing multi-block access operation in nonvolatile memory device
US8593900B2 (en) 2010-02-19 2013-11-26 Samsung Electronics Co., Ltd. Method and apparatus for performing multi-block access operation in nonvolatile memory device
KR20150001134A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102081757B1 (ko) * 2013-06-26 2020-02-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102663261B1 (ko) 2016-09-08 2024-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20220124600A (ko) * 2021-03-03 2022-09-14 샌디스크 테크놀로지스 엘엘씨 루프 의존 전압 램프 타깃 및 타이밍 제어를 통한 피크 전류 및 프로그래밍 시간의 최적화
KR102599551B1 (ko) 2021-03-03 2023-11-06 샌디스크 테크놀로지스 엘엘씨 루프 의존 전압 램프 타깃 및 타이밍 제어를 통한 피크 전류 및 프로그래밍 시간의 최적화

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