KR20100054467A - 불휘발성 메모리 장치의 검증 방법 - Google Patents

Abstract

본원 발명의 불휘발성 메모리 장치의 검증 방법은 제m 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 패스전압을 설정하는 단계와, 상기 설정된 패스전압에 따라 검증동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치의 검증 방법은 제m 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제m 워드라인과 접속된 메모리 셀보다 먼저 프로그램 대상이 되었던 셀들에 대하여 제1 레벨의 패스전압을 설정하고, 상기 제m 워드라인과 접속된 메모리 셀의 프로그램 이후에 프로그램 대상이 될 셀들에 대하여 상기 제1 레벨보다 낮은 제2 레벨의 패스전압을 설정하는 단계와, 상기 설정된 패스전압에 따라 검증동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

BPD, 검증방법, 분포, 프로그램 순서

Description

불휘발성 메모리 장치의 검증 방법{Verifying method for non volatile memory device}

본원 발명은 불휘발성 메모리 장치의 검증 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작에 있어서, BPD 현상등에 의하여 문턱전압의 분포가 넓어지는 문제점이 알려지고 있다. 통상적인 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작은 특정 방향으로 순차적으로 진행된다. 예를 들어, 제1 워드라인과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들이 모두 소거 상태에 있으므로, 상기 셀 스트링에 흐르는 전류량이 최대가 된다. 그리고 프로그램이 순차적으로 진행될수록 셀 스트링에 흐르는 전류량은 감소하며, 마지막 순서의 워드라인과 접속된 메모리 셀들엔 대한 검증 동작시에는, 나머지 메모리 셀들에 대한 프로그램이 완료된 상태이므로 셀 스트링에 흐르는 전류량이 최소가 된다. 이와 같이 프로그램 순서에 따라 셀 스트링에 흐르는 전류량이 상이해지거나, 문턱전압의 분포가 넓어지는 현상을 개선할 필요가 있다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 프로그램 순서와 무관하게 셀 스트링에 흐르는 전류를 거의 일정하게 유지시켜 문턱전압의 분포를 좁힐 수 있는 불휘발성 메모리 장치의 검증 방법을 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 검증 방법은 제m 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 패스전압을 설정하는 단계와, 상기 설정된 패스전압에 따라 검증동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치의 검증 방법은 제m 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제m 워드라인과 접속된 메모리 셀보다 먼저 프로그램 대상이 되었던 셀들에 대하여 제1 레벨의 패스전압을 설정하고, 상기 제m 워드라인과 접속된 메모리 셀의 프로그램 이후에 프로그램 대상이 될 셀들에 대하여 상기 제1 레벨보다 낮은 제2 레벨의 패스전압을 설정하는 단계와, 상기 설정된 패스전압에 따라 검증동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

전술한 본원 발명의 과제 해결 수단에 따라 검증 대상 셀의 위치와 무관하게 셀 스트링에 흐르는 전류의 값을 거의 일정하게 유지할 수 있다. 그에 따라 BPD 현상에 의하여 문턱전압 분포가 넓어지는 현상을 최소화할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본원 발명이 적용되는 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.

상기 불휘발성 메모리 장치(100)는 메모리 셀 어레이(102), 페이지 버퍼(108), X/Y-디코더(104, 106), 고전압 발생기(110), 명령어 인터페이스 로직부(112), 명령어 레지스터(114), 어드레스 레지스터/카운터(116), 데이터 레지스터(118), IO 버퍼부(120)를 포함한다. 상기 불휘발성 메모리 장치의 동작을 살펴보기로 한다.

먼저, 상기 명령어 인터페이스 로직부(112)에 대하여 칩 인에이블 신호(/CE) 가 디스에이블되고, 라이트 인에이블 신호(/WE)가 토글되면, 이에 응답하여, 상기 명령어 인터페이스 로직부(112)가 상기 IO 버퍼부(110)와 명령어 레지스터(114)를 통하여 수신되는 명령어 신호를 수신하고, 그 명령어에 따라 프로그램 명령, 소거 명령 또는 독출 명령등을 발생시킨다. 이때, 상기 명령어 신호는 상기 불휘발성 메모리 장치의 동작 모드를 결정하는 페이지 프로그램 셋업 코드(page program setup code)를 포함한다. 한편, 상기 명령어 인터페이스 로직부(112)에서 출력되는 동작상태 신호(/R/B)는 일정 시간 동안 디스에이블되는데, 외부의 메모리 컨트롤러(미도시)는 상기 동작상태 신호(/R/B)를 수신하고 상기 불휘발성 메모리 장치가 프로그램/소거/독출 등의 동작 상태임을 인식한다. 즉, 상기 동작상태 신호(/R/B)가 디스에이블되는 시간 동안, 상기 메모리 셀 어레이 중 하나의 페이지에 대한 프로그램/소거/독출 등이 실행된다.

또한, 어드레스 레지스터/카운터(116)는 상기 IO 버퍼부(120)를 통하여 수신되는 어드레스 신호를 수신하고, 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생시킨다. 상기 어드레스 신호는 상기 메모리 셀 중 하나에 포함되는 페이지들 중 하나에 대응한다. 상기 데이터 레지스터(118)는 상기 IO 버퍼부(120)를 통하여 수신되는 각종 데이터들을 임시저장하고, Y-디코더(106)로 전달한다.

상기 고전압 발생기(110)는 상기 프로그램 명령, 소거 명령 또는 독출 명령에 응답하여 바이어스 전압들을 발생하고 이를 페이지 버퍼(108), X-디코더(104) 등에 공급한다. 본원 발명에서는 프로그램 동작 수행후 검증 동작에서 각 워드라인 별로 인가되는 패스 전압이 각 워드라인의 위치에 따라 상이하게 인가되도록 제어한다. 상세한 제어 방법은 추후 설명하기로 한다.

상기 X-디코더(104)는 상기 로우 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 블록들 중 하나에 상기 고전압 발생기(110)로 부터 공급받은 바이어스 전 압들을 메모리 셀 어레이(102)에 공급한다. 상기 Y-디코더(106)는 상기 컬럼 어드레스 신호에 응답하여, 상기 페이지 버퍼를 통하여 상기 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들(미도시)에 데이터 신호를 공급한다.

상기 페이지 버퍼(108)는 상기 IO 버퍼부(110) 및 상기 Y-디코더(106)를 통하여 수신되는 데이터 신호를 래치하여 상기 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들(미도시)에 출력한다.

이제 불휘발성 메모리 장치의 통상적인 검증동작에 대해 살펴보기로 한다.

도 2는 통상적인 불휘발성 메모리 장치의 검증동작시에 각 워드라인에 인가되는 전압을 도시한 도면이다.

먼저 통상적인 메모리 셀 어레이(200)의 구조가 도시되어 있다. 상기 메모리 셀 어레이(200)는 데이타를 저장하는 메모리 셀(MC0~MCn)들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀과 접속되어 데이터를 입출력하는 비트 라인(BL)을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 도면에는 한 개의 비트라인 만이 도시되어 있으나, 이는 간략을 위한 것으로 실제로는 복수의 비트라인을 포함한다. 상기 메모리 셀 어레이(200)는 상기 메모리 셀들이 직렬 접속된 다수의 스트링들을 포함하며, 특정 메모리 셀과 비트라인을 선택적으로 접속시키는 드레인 선택 트랜지스터(DST)들과, 특정 메모리 셀과 공통 소스라인(CSL)을 선택적으로 접속시키는 소스 선택 트랜지스터(SST)들을 포함한다.

상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 또한, 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

통상적인 검증 동작에 따르면, 먼저 프로그램 대상이 되었던 메모리 셀(MC2)의 워드라인에는 검증전압(Vver)을 인가하고, 나머지 메모리 셀의 워드라인에는 패스전압(Vpass)을 인가하게 된다. 즉, 검증대상 셀외의 메모리 셀은 모두 강제적으로 턴온시키고, 검증대상 셀의 문턱전압이 검증전압이상인지 여부를 판단하게 된다. 보다 상세하게 살펴보면, 먼저 비트라인을 하이레벨로 프리차지 시키게 된다. 이어서 드레인 선택트랜지스터를 턴온시켜 비트라인을 셀 스트링과 접속시키고, 상기 비트라인에 프리차지된 전하들이 셀 스트링을 통해 방전되는지 여부로 검증여부를 판단한다. 검증대상 셀이 검증전압이상으로 프로그램된 경우라면, 해당 셀이 턴온되지 않아 전류 경로는 차단되어 비트라인은 프리차지된 전압레벨을 유지하게 된다. 그러나 검증대상 셀이 검증전압이상으로 프로그램되지 못한 경우라면, 해당 셀이 턴온되어 전류 경로가 단락되어 비트라인은 디스차지된다. 이때, 검증 대상 셀이 아닌 셀들의 경우, 그 셀들의 문턱전압 상태에 따라 상기 전류 경로의 형성에 영향을 줄 수 있어, 모두 턴온 상태를 유지시키도록 하기 위해 패스전압을 인가한다.

다만, 상기 패스전압의 인가에도 불구하고 검증 대상 셀의 위치에 따라 셀 스트링에 흐르는 전류량에 차이가 발생한다. 통상적으로 소거동작이 수행된 후, 프 로그램 동작을 수행하며, 특히 제1 워드라인(WL<0>)부터 제n+1 워드라인(WL<n>)까지 순차적으로 상승하는 방향으로 프로그램이 진행된다. 따라서 제1 워드라인과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들이 모두 소거 상태에 있으므로, 상기 셀 스트링에 흐르는 전류량이 최대가 된다. 그리고 프로그램이 순차적으로 진행될수록 셀 스트링에 흐르는 전류량은 감소하며, 제n+1 워드라인과 접속된 메모리 셀들엔 대한 검증 동작시에는, 나머지 메모리 셀들에 대한 프로그램이 완료된 상태이므로(이때, 모든 셀이 프로그램 상태의 셀이라는 뜻은 아님), 상기 셀 스트링에 흐르는 전류량이 최소가 된다. 상기 전류량의 차이에 따라 각 셀들의 문턱전압 분포도 상이해지는 문제점이 있다.

도 3은 통상적인 불휘발성 메모리 장치의 검증동작에 프로그램한 메모리 셀들의 문턱전압 분포를 도시한 그래프이다.

상기 그래프는 단일 셀 스트링이 32개의 메모리 셀을 포함하는 경우에 대하여 문턱전압 분포를 측정한 그래프이다. 도시된 바와 같이 셀 스트링에 흐르는 전류가 최대인 제1 워드라인(WL0)과 접속된 셀들의 문턱전압이 최대가 되고, 셀 스트링에 흐르는 전류가 최소인 제n+1 워드라인(WL31)과 접속된 셀들의 문턱전압이 최소가 됨을 알 수 있다. 각 워드라인 별 문턱전압에 차이가 발생하므로 전체 분포가 넓어지는 문제가 발생한다. 이와 같이 프로그램 동작의 방향성에 의하여, 주변 셀들의 상태의 영향을 받아 문턱전압의 분포가 넓어지는 현상을 BPD(Back pattern dependency) 현상이라고 한다.

본원 발명에서는 이와 같은 BPD 현상을 감소시키기 위하여 각 셀의 위치에 따라 상이한 패스전압을 인가시키고자 한다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치 프로그램 검증 방법을 도시한 도면이고, 도 5는 본원 발명의 일 실시예에 따른 검증 동작시 각 셀의 워드라인에 인가되는 패스전압의 크기를 도시한 도면이다.

먼저 제m 워드라인과 접속된 메모리 셀들에 대하여 프로그램 동작을 수행한다(단계 410). 동작 초기에는 m=1 이므로, 제1 워드라인(WL<0>)과 접속된 메모리 셀들에 대하여 프로그램 전압을 인가한다. 상기 프로그램 동작은 ISPP(Incremental step pulse program) 프로그램 방법에 따라 수행될 수 있다.

다음으로, 상기 프로그램된 메모리 셀, 즉 검증대상 메모리 셀이 제i 그룹에 속하는 경우 그에 해당하는 전압을 패스전압으로 설정한다(단계 420). 본원 발명에서는 각 메모리 셀의 위치를 몇 개의 그룹으로 구분하고, 특정 그룹에 속하는 셀의 검증시 패스전압의 값을 상이하게 인가하고자한다. 도 5를 참조하면, 총 n개의 워드라인을 k 개의 그룹으로 구분하고 있다. 각 그룹에 포함되는 워드라인의 개수는 동일하게 설정한다. 그리고 제1 그룹에 속하는 메모리 셀에 대해서 검증동작을 수행하는 경우 제일 낮은 패스 전압을 인가하도록 한다. 프로그램 순서가 제일 빠른 메모리 셀에 대하여 검증동작을 실시하는 경우 셀 스트링에 흐르는 전류가 가장 크기 때문에, 이를 보상하기 위하여 패스전압을 제일 낮게 인가한다. 그 다음으로 제2 그룹에 속하는 메모리 셀에 대해서 검증동작을 수행하는 경우 제1 그룹에 비하여 패스전압을 다소 상승시켜 인가한다. 이와 같이 제i 그룹에 속하는 메모리 셀에 대하여 검증동작을 실시하는 경우 Vpass+(i-1)α에 해당하는 패스전압을 설정한다.

하나의 셀 스트링에 64개의 메모리 셀이 직렬접속된 메모리 셀 어레이 구조의 예를 들어 설명한다. 전체 워드라인을 총 네 개의 그룹으로 구분한다고 가정한다. 제1 그룹에 속하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 검증대상 셀을 제외한 나머지 셀의 워드라인에는 5.5V의 패스전압을 인가한다. 그리고 제2 그룹에 속하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 검증대상 셀을 제외한 나머지 셀의 워드라인에는 6.5V의 패스전압을 인가한다. 그리고 제3 그룹에 속하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 검증대상 셀을 제외한 나머지 셀의 워드라인에는 7.5V의 패스전압을 인가한다. 그리고 제4 그룹에 속하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 검증대상 셀을 제외한 나머지 셀의 워드라인에는 8.5V의 패스전압을 인가한다.

정리하면, 프로그램 순서가 빠른 그룹에 해당하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 패스전압을 더 낮게 인가하게 된다.

다시 도 4를 참조하면, 상기 설정동작 완료후 상기 설정된 패스전압에 따라 검증동작을 수행한다(단계 430). 상기 설정된 바에 따르면 검증 동작이 수행됨에 따라 패스전압이 증가하게 되고, 그에 따라 각 검증동작시 셀 스트링으로 통해 흐르는 전류는 이상적으로 거의 같은 값을 갖게 된다.

다음으로, 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램 되었는지를 확인하여, 그렇지 못한 경우에는 프로그램 전압을 증가시켜(단계 442) ,상기 프로그램 동작을 반복 수행한다(단계 440).

상기 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램이 완료된 경우에는, 프로그램 할 페이지가 더 있는지 여부를 확인한다. 즉, 직전 단계(440)에서 검증이 완료된 셀이 마지막 워드라인과 접속된 메모리 셀인지 여부를 확인하고, 그렇지 않은 경우는 제m+1 워드라인과 접속된 메모리 셀에 대하여 프로그램 동작과 검증 동작을 수행한다. 이때, 제m 워드라인과 제m+1 워드라인이 속한 그룹이 동일한 경우에는 동일한 패스전압에 따라 검증 동작이 수행된다. 그러나 제m 워드라인과 제m+1 워드라인이 상이한 그룹에 속한 경우에는, 상이한 패스전압에 따라 검증 동작이 수행된다.

도 6은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치 프로그램 검증 방법을 도시한 도면이고, 도 7은 본원 발명의 또 다른 실시예에 따른 검증 동작시 각 셀의 워드라인에 인가되는 패스전압의 크기를 도시한 도면이고, 도 8은 본원 발명의 또 다른 실시예에 따른 검증동작시 각 셀의 워드라인에 패스전압이 인가되는 형태를 도시한 도면이다.

먼저 제m 워드라인과 접속된 메모리 셀들에 대하여 프로그램 동작을 수행한다(단계 610). 동작 초기에는 m=1 이므로, 제1 워드라인(WL<0>)과 접속된 메모리 셀들에 대하여 프로그램 전압을 인가한다. 상기 프로그램 동작은 ISPP(Incremental step pulse program) 프로그램 방법에 따라 수행될 수 있다.

다음으로, 상기 프로그램된 메모리 셀, 즉 검증대상 메모리 셀이 제i 그룹에 속하는 경우 상기 검증대상 메모리 셀보다 먼저 프로그램 대상이 되었던 셀들의 워드라인에는 Vpass+(i-1)α에 해당하는 패스전압을 설정하고, 상기 검증대상 메모리 셀의 프로그램 이후에 프로그램 대상이 될 셀들의 워드라인에는 1V 이하의 전압을 패스전압으로 설정한다(단계 620).

본원 발명에서는 검증 대상 셀보다 먼저 프로그램 대상이 되었던 셀들, 즉 선순위 워드라인에는 제1 레벨의 패스전압을, 검증 대상 셀의 프로그램 이후에 프로그램 할 셀들, 즉 후순위 워드라인에는 상기 제1 레벨 보다 낮은 제2 레벨의 패스전압을 인가하되, 상기 하이레벨의 패스전압은 각 셀이 속한 그룹에 따라 상이한 값을 갖는다.

도 6을 참조하면, 총 n개의 워드라인을 k 개의 그룹으로 구분하고 있다. 각 그룹에 포함되는 워드라인의 개수는 동일하게 설정한다. 그리고 제1 그룹에 속하는 메모리 셀에 대해서 검증동작을 수행하는 경우 선순위 워드라인에는 제일 낮은 제1 레벨의 패스전압을 인가하도록 한다. 그리고 후순위 워드라인에는 대략 1V 이하의 낮은 패스전압을 인가하도록 한다. 후순위 워드라인에 아주 낮은 패스전압을 인가하여 셀 스트링에 흐르는 전류 값을 보상하기 위함이다. 특히 프로그램 순서가 제일 빠른 제1 워드라인에 대해서는 도 4의 방법이 큰 효과를 보이지 않을 수 있다. 본 실시 예에 의할 경우, 선순위 워드라인은 없는 상황이므로, 후순위 워드라인에 대략 1V의 패스전압만 인가되어 셀 스트링에 흐르는 전류 값을 보상할 수 있다.

한편, 도 4의 방법과 같이 각 검증대상 셀이 속한 그룹에 따라 상기 제1 레벨의 패스전압은 상이하게 인가하도록 한다. 즉 제2 그룹에 속하는 메모리 셀에 대해서 검증동작을 수행하는 경우 제1 그룹에 비하여 제1 레벨의 패스전압을 다소 상승시켜 인가한다. 이와 같이 제i 그룹에 속하는 메모리 셀에 대하여 검증동작을 실시하는 경우 상기 제1 레벨의 패스전압은 Vpass+(i-1)α에 해당하는 값을 갖도록 설정한다. 제2 레벨의 패스전압은 검증 대상 셀이 어느 그룹에 속하는지와 무관하게 동일하게 설정한다.

하나의 셀 스트링에 64개의 메모리 셀이 직렬접속된 메모리 셀 어레이 구조의 예를 들어 설명한다. 전체 워드라인을 총 두 개의 그룹으로 구분한다고 가정한다. 제1 그룹에 속하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 검증대상 셀의 선순위 워드라인에는 6.5V의 패스전압을 인가한다. 그리고 후순위 워드라인에는 0.5V의 패스전압을 인가한다. 그리고 제2 그룹에 속하는 메모리 셀에 대하여 검증동작을 수행하는 경우, 검증대상 셀의 선순위 워드라인에는 7.5V의 패스전압을 인가한다. 그리고 후순위 워드라인에는 0.5V의 패스전압을 인가한다.

도 8을 참조하면, 먼저 (a)의 경우, 검증 대상셀 (WL<2>와 접속) 보다 먼저 프로그램 대상이 되었던 선순위 워드라인에는 6.5V의 제1 레벨 패스전압이 인가도고, 이후에 프로그램 대상이 될 후순위 워드라인에는 0.5V의 제2 레벨 패스전압이 인가되고 있다. (b)의 경우, 검증 대상셀 (WL<61>와 접속)은 제2 그룹에 속하므로, 해당 셀 보다 먼저 프로그램 대상이 되었던 선순위 워드라인에는 7.5V의 제1 레벨 패스전압이 인가도고, 이후에 프로그램 대상이 될 후순위 워드라인에는 0.5V의 제2 레벨 패스전압이 인가되고 있다.

정리하면, 검증대상 셀의 선순위 워드라인에는 제1 레벨의 패스전압을, 후순위 워드라인에는 그보다 낮은 제2 레벨의 패스전압을 설정하며, 그룹에 따라 상게 제1 레벨의 값은 상이해진다.

다시 도 6을 참조하면, 상기 설정동작 완료후 상기 설정된 패스전압에 따라 검증동작을 수행한다(단계 630). 상기 설정된 바에 따르면 검증 동작이 수행됨에 따라 패스전압이 증가하게 되고, 그에 따라 각 검증동작시 셀 스트링으로 통해 흐르는 전류는 이상적으로 거의 같은 값을 갖게 된다.

다음으로, 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램 되었는지를 확인하여, 그렇지 못한 경우에는 프로그램 전압을 증가시켜(단계 642) ,상기 프로그램 동작을 반복 수행한다(단계 640).

상기 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램이 완료된 경우에는, 프로그램 할 페이지가 더 있는지 여부를 확인한다. 즉, 직전 단계(640)에서 검증이 완료된 셀이 마지막 워드라인과 접속된 메모리 셀인지 여부를 확인하고, 그렇지 않은 경우는 제m+1 워드라인과 접속된 메모리 셀에 대하여 프로그램 동작과 검증 동작을 수행한다. 이때, 제m 워드라인과 제m+1 워드라인이 속한 그룹이 동일한 경우에는 동일한 제1 레벨의 패스전압에 따라 검증 동작이 수행된다. 그러나 제m 워드라인과 제m+1 워드라인이 상이한 그룹에 속한 경우에는, 상이한 제1 레벨의 패스전압에 따라 검증 동작이 수행된다.

도 1은 본원 발명이 적용되는 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.

도 2는 통상적인 불휘발성 메모리 장치의 검증동작시에 각 워드라인에 인가되는 전압을 도시한 도면이다.

도 3은 통상적인 불휘발성 메모리 장치의 검증동작에 프로그램한 메모리 셀들의 문턱전압 분포를 도시한 그래프이다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치 프로그램 검증 방법을 도시한 도면이다.

도 5는 본원 발명의 일 실시예에 따른 검증 동작시 각 셀의 워드라인에 인가되는 패스전압의 크기를 도시한 도면이다.

도 6은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치 프로그램 검증 방법을 도시한 도면이다.

도 7은 본원 발명의 또 다른 실시예에 따른 검증 동작시 각 셀의 워드라인에 인가되는 패스전압의 크기를 도시한 도면이다.

도 8은 본원 발명의 또 다른 실시예에 따른 검증동작시 각 셀의 워드라인에 패스전압이 인가되는 형태를 도시한 도면이다.

Claims (15)

1. 제m 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와,

   상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 패스전압을 설정하는 단계와,

   상기 설정된 패스전압에 따라 검증동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
2. 제1항에 있어서, 상기 m 값은 해당 워드라인과 접속된 메모리 셀들의 프로그램 순서가 빠를수록 작아지는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
3. 제1항에 있어서, 상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 패스전압을 설정하는 단계는

   상기 제m 워드라인과 접속된 메모리 셀이 제i 그룹에 속하는 경우 제1 전압을 패스전압으로 설정하는 단계와,

   상기 제m 워드라인과 접속된 메모리 셀이 제i+1 그룹에 속하는 경우 제1 전압 보다 큰 제2 전압을 패스전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
4. 제3항에 있어서, 상기 제2 전압은 상기 제1 전압보다 대략 0.5~1V 정도 큰 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
5. 제1항에 있어서, 상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 패스전압을 설정하는 단계는

   제i 그룹에 속하는 상기 제m 워드라인과 접속된 메모리 셀에 대하여 상기 i 값에 비례하여 증가하는 전압을 패스전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
6. 제1항에 있어서, 상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 패스전압을 설정하는 단계는

   상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹의 프로그램 순서가 빠를수록 상기 패스전압을 감소시켜 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
7. 제1항에 있어서, 상기 프로그램 대상 셀들이 모두 검증전압이상으로 프로그램 될 때까지 상기 프로그램 동작을 반복수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
8. 제m 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와,

   상기 제m 워드라인과 접속된 메모리 셀보다 먼저 프로그램 대상이 되었던 셀들에 대하여 제1 레벨의 패스전압을 설정하고, 상기 제m 워드라인과 접속된 메모리 셀의 프로그램 이후에 프로그램 대상이 될 셀들에 대하여 상기 제1 레벨보다 낮은 제2 레벨의 패스전압을 설정하는 단계와,

   상기 설정된 패스전압에 따라 검증동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
9. 제8항에 있어서, 상기 패스전압을 설정하는 단계는

   상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹에 따라 상기 제1 레벨의 패스전압을 상이하게 설정하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
10. 제8항 또는 제9항에 있어서, 상기 패스전압을 설정하는 단계는

    상기 제m 워드라인과 접속된 메모리 셀이 제i 그룹에 속하는 경우 제1 전압을 상기 제1 레벨의 패스전압으로 설정하는 단계와,

    상기 제m 워드라인과 접속된 메모리 셀이 제i+1 그룹에 속하는 경우 제1 전압보다 큰 제2 전압을 상기 제1 레벨의 패스전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
11. 제10항에 있어서, 상기 제2 전압은 상기 제1 전압보다 대략 0.5~1V 정도 큰 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
12. 제8항 또는 제9항에 있어서, 상기 패스전압을 설정하는 단계는

    제i 그룹에 속하는 상기 제m 워드라인과 접속된 메모리 셀에 대하여 상기 i 값에 비례하여 증가하는 전압을 상기 제1 레벨의 패스전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
13. 제8항 또는 제9항에 있어서, 상기 패스전압을 설정하는 단계는

    상기 제m 워드라인과 접속된 메모리 셀이 속하는 그룹의 프로그램 순서가 빠를수록 상기 제1 레벨의 패스전압을 감소시켜 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
14. 제8항에 있어서, 상기 프로그램 대상 셀들이 모두 검증전압이상으로 프로그램될 때까지 상기 프로그램 동작을 반복수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
15. 제8항에 있어서, 상기 제2 레벨의 패스전압은 0.5~1V 인 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.

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