KR20240077020A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20240077020A
KR20240077020A KR1020220159060A KR20220159060A KR20240077020A KR 20240077020 A KR20240077020 A KR 20240077020A KR 1020220159060 A KR1020220159060 A KR 1020220159060A KR 20220159060 A KR20220159060 A KR 20220159060A KR 20240077020 A KR20240077020 A KR 20240077020A
Authority
KR
South Korea
Prior art keywords
lines
voltage
source selection
memory device
word lines
Prior art date
Application number
KR1020220159060A
Other languages
English (en)
Inventor
신재현
손창한
양인곤
황성현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020220159060A priority Critical patent/KR20240077020A/ko
Priority to US18/302,728 priority patent/US20240177775A1/en
Priority to CN202310865350.3A priority patent/CN118072800A/zh
Publication of KR20240077020A publication Critical patent/KR20240077020A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, HCI에 의한 디스터번스를 개선시켜 프로그램 동작의 성능을 향상시킬 수 있는 메모리 장치는, 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들에 연결된 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 데이터를 프로그램하는 프로그램 동작을 수행하는 주변 회로 및 상기 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가한 뒤 상기 복수의 워드 라인들에 패스 전압을 인가하는 동안에, 상기 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시키는 전압을 상기 복수의 소스 선택 라인들에 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는 장치로서, 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
한편, 메모리 장치의 프로그램 동작 시, 검증 단계에서 소스 선택 라인들 및 드레인 선택 라인들이 디스차지되면, 전하들이 음(negative)으로 다운 커플링(down coupling)되는 네거티브 부스팅(negative boosting) 현상이 발생될 수 있다. 이때, 소스 선택 라인들 측에 위치한 선택된 워드 라인들은 네거티브 부스팅의 정도가 상대적으로 낮지만, 드레인 선택 라인들 측에 위치한 선택된 워드 라인들은 네커티브 부스팅의 정도가 상대적으로 높을 수 있다. 즉, 소스 선택 라인들 측에 위치한 선택된 워드 라인들 및 드레인 선택 라인들 측에 위치한 선택된 워드 라인들 간의 전압 레벨 차이가 발생될 수 있다. 이러한 전압 레벨 차이에 따라, HCI(Hot Carrier Injection)에 의한 디스터번스(Disturbance)가 발생될 수 있다.
본 발명의 실시 예는 HCI에 의한 디스터번스를 개선시켜 프로그램 동작의 성능을 향상시킬 수 있는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들에 연결된 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 데이터를 프로그램하는 프로그램 동작을 수행하는 주변 회로 및 상기 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가한 뒤 상기 복수의 워드 라인들에 패스 전압을 인가하는 동안에, 상기 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시키는 전압을 상기 복수의 소스 선택 라인들에 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들 중 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가하는 단계, 상기 복수의 워드 라인들에 패스 전압을 인가하는 단계 및 상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에 상기 복수의 소스 선택 라인들을 초기화시키는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들 중 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가하는 단계, 상기 복수의 워드 라인들에 패스 전압을 인가하는 단계, 메모리 장치의 온도를 측정하는 단계, 상기 온도가 기 설정된 값보다 작은지 여부에 따라, 상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에 상기 복수의 소스 선택 라인들에 인가될 전압을 생성하는 단계 및 상기 복수의 소스 선택 라인들에 상기 생성된 전압을 인가하는 단계를 포함한다.
본 기술에 따르면, HCI에 의한 디스터번스를 개선시킬 수 있는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 프로그램 동작 시 인가되는 전압들을 설명하기 위한 파형도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법의 일 예를 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법의 다른 예를 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 온도 센서(130) 및 제어 로직(140)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 데이터를 저장하는 복수의 메모리 셀들(MC1~MCn)을 포함한다. 메모리 셀들(MC1~MCn)은 각각 하나 이상의 데이터 비트를 저장할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인(SSL), 적어도 하나 이상의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에 서로 평행하게 배열된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 실시 예에서, 워드 라인들(WL1~WLn)은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
또한, 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 복수의 메모리 셀 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 메모리 셀 스트링들(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 메모리 셀 스트링들(ST)에 공통으로 연결될 수 있다. 메모리 셀 스트링(ST)은 공통 소스 라인(CSL)과 비트 라인들(BL1~BLm) 사이에서 서로 직렬로 연결된 적어도 하나 이상의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCn) 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지(PG)로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들(PG)을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
주변 회로(120)는 제어 로직(140)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(140)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다.
로우 디코더(121)는 제어 로직(140)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 프로그램 전압, 검증 전압, 패스 전압 등 다양한 동작 전압들(Vop)을 생성할 수 있다. 생성된 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다.제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 외부의 메모리 컨트롤러(미도시)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(140)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 검증 동작시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
온도 센서(130)는 메모리 장치(100)의 온도를 측정할 수 있다. 온도 센서(130)는 측정된 온도에 따라 상이한 전압 레벨을 갖는 온도 신호(TEMP)를 제어 로직(140)에 제공할 수 있다. 제어 로직(140)은 온도 신호(TEMP)에 따라 메모리 장치(100)의 온도를 나타내는 온도 정보를 생성할 수 있다.
한편, 도 1에서 온도 센서(130)가 메모리 장치(100)의 일 구성인 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 온도 센서(130)는 메모리 장치(100)의 외부에 위치한 별도의 독립적인 장치일 수 있다.
제어 로직(140)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(140)은 패스 신호 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
일 실시 예에서, 제어 로직(140)은 프로그램 동작 제어부(141)를 포함할 수 있다.
프로그램 동작 제어부(141)는 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 예를 들어, 프로그램 동작 제어부(141)는 프로그램 동작을 수행하는 데 이용되는 프로그램 전압, 패스 전압, 검증 전압, 검증 패스 전압, 소스 선택 트랜지스터를 턴온시키는 전압, 드레인 선택 트랜지스터를 턴온시키는 전압, 그라운드 전압 등을 생성하도록 전압 생성부(122)를 제어할 수 있다. 또한, 프로그램 동작 제어부(141)는 생성된 전압들을 해당 라인들에 인가하도록 로우 디코더(121)를 제어할 수 있다.
프로그램 동작은 프로그램 전압을 제공하는 프로그램 단계와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계를 포함할 수 있다. 프로그램 동작은 후술할 도 2를 참조하여 자세하게 설명하도록 한다.
일 실시 예에서, 프로그램 동작 제어부(141)는 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가한 뒤 복수의 워드 라인들(WL1~WLn)에 패스 전압을 인가하는 동안에, 복수의 소스 선택 라인들(SSL)에 연결된 소스 선택 트랜지스터들을 턴온시키도록 주변 회로(120)를 제어할 수 있다. 즉, 프로그램 동작 제어부(131)는 검증 단계 이전에 패스 전압을 유지하는 구간에서 복수의 소스 선택 라인들(SSL)을 초기화시킬 수 있다. 또한, 프로그램 동작 제어부(141)는 메모리 장치(100)의 온도를 기초로, 검증 단계 이전에 패스 전압을 유지하는 구간에서 복수의 소스 선택 라인들(SSL)을 초기화시킬지 여부를 결정할 수 있다. 복수의 소스 선택 라인들(SSL)을 초기화시키는 동작은 후술할 도 3 내지 6을 참조하여 자세하게 설명하도록 한다.
도 2는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 제공하는 프로그램 단계(PROGRAM PHASE)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(VERIFY PHASE)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 프로그램 단계(PROGRAM PHASE)에서 제1 프로그램 펄스가 인가된 후에 검증 단계(VERIFY PHASE)에서 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 검증 전압들이 순차적으로 인가된다.
각 검증 전압들에 의해 검증 통과된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지될 것이다. 제2 프로그램 루프(PL2)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스보다 단위 전압만큼 높은 제2 프로그램 펄스가 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
검증 동작시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드 라인에는 검증 전압이 인가되고, 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트 라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
예를 들어, 메모리 장치(100)는 비트 라인의 전압에 따라 메모리 셀의 상태를 저장할 수 있다. 여기서 메모리 셀의 상태는 검증 패스 또는 검증 페일 중 어느 하나에 해당하는 상태일 수 있다. 메모리 셀의 문턱 전압이 선택된 워드 라인에 인가되는 검증 전압보다 높으면, 메모리 셀은 오프 셀로 리드되고, 오프-셀로 리드된 메모리 셀은 검증 패스 상태에 해당할 수 있다. 반대로, 메모리 셀의 문턱 전압이 선택된 워드 라인에 인가되는 검증 전압보다 낮으면, 메모리 셀은 온 셀(on-cell)로 리드되고, 온-셀로 리드된 메모리 셀은 검증 페일 상태에 해당할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 프로그램 동작 시 인가되는 전압들을 설명하기 위한 파형도이다.
도 3에서, T0~T3은 검증 단계(VERIFY PHASE)를 나타내고, T3~T9는 프로그램 단계(PROGRAM PHASE)를 나타낸다. 일 실시 예에서, 검증 단계(VERIFY PHASE)는 i 번째 프로그램 루프의 검증 단계(VERIFY PHASE)이고, 프로그램 단계(PROGRAM PHASE)는 i+1 번째 프로그램 루프의 프로그램 단계(PROGRAM PHASE)일 수 있다.
T0에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL)에 검증 전압(Vpv)을 인가하고, 비선택된 워드 라인들(Unselected WL)에는 검증 패스 전압(Vpass1)을 인가할 수 있다. 검증 전압(Vpv)은 선택된 메모리 셀들의 프로그램 상태를 판단하기 위한 전압일 수 있다. 검증 패스 전압(Vpass1)은 비선택된 워드라인들(Unselected WL)에 연결된 메모리 셀들이 비트 라인의 전압에 영향을 미치지 않도록 턴온 시키는 전압일 수 있다. 일 실시 예에서, 검증 패스 전압(Vpass1)은 검증 전압(Vpv) 보다 높을 수 있다.
또한, 메모리 장치(100)는 선택된 드레인 선택 라인들(Selected DSL)에는 드레인 선택 트랜지스터들을 턴온시키는 드레인 선택 전압(Vdsl)을 인가할 수 있다. 또한, 메모리 장치(100)는 비선택 드레인 선택 라인들(Unselected DSL)에도 드레인 선택 트랜지스터들을 턴온시키는 드레인 선택 전압(Vdsl)을 인가할 수 있다. 이는 비선택된 메모리 셀 스트링의 채널 전위가 비선택된 워드 라인들(Unselected WL)에 인가되는 고전위의 검증 패스 전압(Vpass1)에 의해 과도하게 증가하는 것을 방지하기 위함이다.
또한, 메모리 장치(100)는 선택된 소스 선택 라인들(Selected SSL)에는 소스 선택 트랜지스터들을 턴온시키는 소스 선택 전압(Vssl)을 인가할 수 있다. 또한, 메모리 장치(100)는 비선택 소스 선택 라인들(Unselected SSL)에도 소스 선택 트랜지스터들을 턴온시키는 소스 선택 전압(Vssl)을 인가할 수 있다. 이는 비선택된 메모리 셀 스트링의 채널 전위가 비선택된 워드 라인들(Unselected WL)에 인가되는 고전위의 검증 패스 전압(Vpass1)에 의해 과도하게 증가하는 것을 방지하기 위함이다.
T1에서, 메모리 장치(100)는 비선택 드레인 선택 라인들(Unselected DSL) 및 비선택 소스 선택 라인들(Unselected SSL)을 디스차지할 수 있다. 메모리 장치(100)는 비선택 드레인 선택 라인들(Unselected DSL)에 연결된 드레인 선택 트랜지스터들 및 비선택 소스 선택 라인들(Unselected SSL)에 연결된 소스 선택 트랜지스터들을 턴오프시키는 그라운드 전압(GND)을 비선택 드레인 선택 라인들(Unselected DSL) 및 비선택 소스 선택 라인들(Unselected SSL)에 인가할 수 있다.
T2에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL), 비선택된 워드 라인들(Unselected WL), 선택된 드레인 선택 라인들(Selected DSL) 및 선택된 소스 선택 라인들(Selected SSL)을 디스차지할 수 있다. 메모리 장치(100)는 선택된 워드 라인들(Selected WL), 비선택된 워드 라인들(Unselected WL), 선택된 드레인 선택 라인들(Selected DSL) 및 선택된 소스 선택 라인들(Selected SSL)에 그라운드 전압(GND)을 인가할 수 있다.
T3에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL) 및 비선택 워드 라인들(Unselected WL)에 프리차지 전압(Vpre)을 인가할 수 있다. 이에 따라, 선택된 워드 라인들(Selected WL) 및 비선택 워드 라인들(Unselected WL)의 전압이 상승할 수 있다.
또한, 메모리 장치(100)는 복수의 메모리 셀 스트링들의 채널 영역을 프리차지할 수 있다. 예를 들어, 메모리 장치(100)는 공통 소스 라인(CSL)을 통해 인가된 프리차지 전압(Vpre)을 복수의 메모리 셀 스트링들 각각의 선택된 소스 선택 라인들(Selected SSL) 및 비선택 소스 선택 라인들(Unselected SSL)에도 프리차지 전압(Vpre)을 인가할 수 있다. 이에 따라, 선택된 소스 선택 라인(Selected SSL)들 및 비선택된 소스 선택 라인들(Unselected SSL)의 전압이 상승할 수 있다.
또한, 메모리 장치(100)는 선택된 메모리 셀 스트링의 드레인 선택 라인인 선택된 드레인 선택 라인들(Selected DSL) 및 비선택 드레인 선택 라인들(Unselected DSL)에는 드레인 선택 트랜지스터를 턴오프시키는 그라운드 전압(GND)을 인가할 수 있다. 이에 따라, 선택된 드레인 선택 라인들(Selected DSL) 및 비선택된 드레인 선택 라인들(Unselected DSL)의 전압이 하강할 수 있다. 일 실시 예에서, T3에서부터 T4까지의 구간은 모든 스트링 프리차지(All string prechrage) 구간일 수 있다.
T4에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL) 및 비선택 워드 라인들(Unselected WL)에 그라운드 전압(GND)을 인가할 수 있다. 이에 따라, 선택된 워드 라인들(Selected WL) 및 비선택 워드 라인들(Unselected WL)의 전압이 하강할 수 있다.
T5에서, 메모리 장치(100)는 선택된 소스 선택 라인들(Selected SSL) 및 비선택된 소스 선택 라인들(Unselected SSL)에 그라운드 전압(GND)을 인가할 수 있다. 이에 따라, 선택된 소스 선택 라인들(Selected SSL) 및 비선택된 소스 선택 라인들(Unselected SSL)의 전압이 하강할 수 있다.
T6에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL) 및 비선택된 워드 라인들(Unselected WL)에 패스 전압(Vpass2)을 인가할 수 있다. 또한, 메모리 장치(100)는 선택된 드레인 선택 라인들(Selected DSL)에 드레인 선택 트랜지스터들을 턴온시키는 전압(Vdsl)을 인가할 수 있다.
T7에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL)에 프로그램 전압(Vpgm)을 제공할 수 있다. 비선택된 워드 라인들은(Unselected WL)의 전압은 패스 전압(Vpass2)을 유지할 수 있다. 일 실시 예에서, 패스 전압(Vpass2)은 프로그램 전압(Vpgm) 보다 낮을 수 있다.
T8에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL) 및 비선택된 워드 라인들(Unselected WL)에 패스 전압(Vpass3)을 인가할 수 있다. T8에서부터 T9까지의 구간은 패스 전압 유지 구간일 수 있다. 즉, 패스 전압 유지 구간은 프로그램 전압을 인가한 뒤, 검증 단계(VERIFY PHASE)가 수행되기 전까지 복수의 워드 라인들(Selected WL, Unselected WL)의 패스 전압(Vpass3)을 유지하는 구간일 수 있다. 또한, 메모리 장치(100)는 선택된 드레인 선택 라인들(Selected DSL)에 드레인 선택 트랜지스터들을 턴오프시키는 그라운드 전압(GND)을 인가할 수 있다.
T9에서, 프로그램 단계(PROGRAM PHASE)는 종료되고, i+2 번째 프로그램 루프의 검증 단계(VERIFY PHASE)가 수행될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 4의 T0'에서부터 T8'까지의 메모리 장치(100)의 동작은 도 3의 T0에서부터 T8까지의 메모리 장치(100)의 동작과 동일하므로, 자세한 설명은 생략한다.
T8'에서, 메모리 장치(100)는 선택된 워드 라인들(Selected WL) 및 비선택된 워드 라인들(Unselected WL)에 패스 전압(Vpass3)을 인가할 수 있다.
또한, 메모리 장치(100)는 선택된 드레인 선택 라인들(Selected DSL)에 드레인 선택 트랜지스터들을 턴오프시키는 그라운드 전압(GND)을 인가할 수 있다. 이에 따라, 선택된 드레인 선택 라인들(Selected DSL) 및 비선택된 드레인 선택 라인들(Unselected DSL)에 연결된 드레인 선택 트랜지스터들은 턴오프될 수 있다.
일 실시 예에서, 메모리 장치(100)는 복수의 소스 선택 라인들(Selected SSL, Unselected SSL)에 연결된 소스 선택 트랜지스터들을 턴온시키는 전압(Vssl)을 인가할 수 있다. 즉, 메모리 장치(100)는 프로그램 전압(Vpgm) 인가 후 복수의 워드 라인들(Selected WL, Unselected WL)에 패스 전압(Vpass3)이 인가되는 동안에 복수의 소스 선택 라인들(Selected SSL, Unselected SSL)을 턴온시킬 수 있다. 이 경우, 도 3의 동작 방법과 비교하여, 소스 선택 라인들(Selected SSL, Unselected SSL) 측에 위치한 선택된 워드 라인들(Selected WL)의 네거티브 부스팅의 정도가 더 높아질 수 있다. 이에 따라, 소스 선택 라인들(Selected SSL, Unselected SSL) 측에 위치한 선택된 워드 라인들(Selected WL)과 드레인 선택 라인들(Selected DSL, Unselected DSL) 측에 위치한 선택된 워드 라인들(Selected WL) 간의 전압 레벨 차이가 감소하여 HCI가 완화될 수 있다.
따라서, 본 발명의 실시 예에 따르면, 패스 전압 유지 구간에서 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시킴으로써, HCI에 의한 디스터번스를 개선시킬 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법의 일 예를 설명하기 위한 순서도이다.
도 5를 참조하면, 단계 S501에서, 메모리 장치(100)는 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가할 수 있다.
단계 S503에서, 메모리 장치(100)는 복수의 워드 라인들에 패스 전압을 인가할 수 있다.
단계 S505에서, 메모리 장치(100)는 복수의 워드 라인들에 패스 전압을 인가하는 동안에 복수의 소스 선택 라인들을 초기화시킬 수 있다. 예를 들어, 메모리 장치(100)는 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시키고, 복수의 드레인 선택 라인들에 연결된 드레인 선택 트랜지스터들을 턴오프시킬 수 있다.
한편, 메모리 장치(100)는 온도가 기 설정된 값보다 작은지 여부에 따라, 패스 전압을 유지하는 동안에 소스 선택 트랜지스터들을 턴온시킬지 여부를 결정할 수 있다. 이는 후술할 도 6을 참조하여 자세하게 설명하도록 한다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법의 다른 예를 설명하기 위한 순서도이다.
도 6을 참조하면, 단계 S601에서, 메모리 장치(100)는 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가할 수 있다.
단계 S603에서, 메모리 장치(100)는 복수의 워드 라인들에 패스 전압을 인가할 수 있다.
단계 S605에서, 메모리 장치(100)는 메모리 장치(100)의 온도를 측정할 수 있다.
단계 S607에서, 메모리 장치(100)는 온도가 기 설정된 값 미만인지 여부를 판단할 수 있다.
단계 S607에서의 판단 결과에 따라 온도가 기 설정된 값 미만이면, 단계 S609에서, 메모리 장치(100)는 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시킬 수 있다. 예를 들어, 메모리 장치(100)는 소스 선택 트랜지스터들을 턴온시키는 전압을 생성하고, 복수의 소스 선택 라인들에 생성된 전압을 인가할 수 있다.
단계 S607에서의 판단 결과에 따라 온도가 기 설정된 값 이상이면, 단계 S611에서, 메모리 장치(100)는 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴오프시킬 수 있다. 예를 들어, 메모리 장치(100)는 소스 선택 트랜지스터들을 턴오프시키는 전압을 생성하고, 복수의 소스 선택 라인들에 생성된 전압을 인가할 수 있다.
즉, 단계 S607에서의 판단 결과에 따라 온도가 기 설정된 값 미만이면, 메모리 장치(100)는 도 4를 참조하여 설명된 방식에 따라 동작하고, 단계 S607에서의 판단 결과에 따라 온도가 기 설정된 값 이상이면, 메모리 장치(100)는 도 3을 참조하여 설명된 방식에 따라 동작할 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 로우 디코더
122: 전압 생성부
123: 페이지 버퍼 그룹
124: 컬럼 디코더
125: 입출력 회로
126: 센싱 회로
130: 온도 센서
140: 제어 로직
141: 프로그램 동작 제어부

Claims (15)

  1. 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들에 연결된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 데이터를 프로그램하는 프로그램 동작을 수행하는 주변 회로; 및
    상기 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가한 뒤 상기 복수의 워드 라인들에 패스 전압을 인가하는 동안에, 상기 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시키는 전압을 상기 복수의 소스 선택 라인들에 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에, 상기 복수의 드레인 선택 라인들에 연결된 드레인 선택 트랜지스터들을 턴오프시키는 전압을 상기 복수의 드레인 선택 라인들에 인가하도록 상기 주변 회로를 제어하는, 메모리 장치.
  3. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 선택된 워드 라인들에 상기 프로그램 전압을 인가하기 전에, 상기 복수의 소스 선택 라인들 및 상기 복수의 드레인 선택 라인들을 각각 포함하는 복수의 메모리 셀 스트링들의 채널 영역을 프리차지하도록 상기 주변 회로를 제어하는, 메모리 장치.
  4. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 복수의 워드 라인들에 상기 패스 전압을 인가한 뒤, 상기 선택된 워드 라인들, 상기 복수의 소스 선택 라인들 및 상기 복수의 드레인 선택 라인들을 디스차지하도록 상기 주변 회로를 제어하는, 메모리 장치.
  5. 제4 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 디스차지 이후에, 상기 선택된 메모리 셀들의 프로그램 상태를 검증하도록 상기 주변 회로를 제어하는, 메모리 장치.
  6. 제1 항에 있어서,
    상기 메모리 장치의 온도를 측정하는 온도 센서;를 더 포함하는, 메모리 장치.
  7. 제6 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 온도가 기 설정된 값 미만이면, 상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에, 상기 복수의 소스 선택 라인들에 상기 소스 선택 트랜지스터들을 턴온시키는 전압을 인가하도록 상기 주변 회로를 제어하는, 메모리 장치.
  8. 제6 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 온도가 기 설정된 값 이상이면, 상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에, 상기 복수의 소스 선택 라인들에 연결된 상기 소스 선택 트랜지스터들을 턴오프시키는 전압을 상기 복수의 소스 선택 라인들에 인가하도록 상기 주변 회로를 제어하는, 메모리 장치.
  9. 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들 중 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가하는 단계;
    상기 복수의 워드 라인들에 패스 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에 상기 복수의 소스 선택 라인들을 초기화시키는 단계;를 포함하는 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 초기화시키는 단계는,
    상기 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시키는 단계;를 포함하는, 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 초기화시키는 단계는,
    상기 복수의 드레인 선택 라인들에 연결된 드레인 선택 트랜지스터들을 턴오프시키는 단계;를 더 포함하는, 메모리 장치의 동작 방법.
  12. 제9 항에 있어서,
    상기 선택된 워드 라인들에 상기 프로그램 전압을 인가하기 전에, 상기 복수의 소스 선택 라인들 및 상기 복수의 드레인 선택 라인들을 각각 포함하는 복수의 메모리 셀 스트링들의 채널 영역을 프리차지하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  13. 복수의 소스 선택 라인들 및 복수의 드레인 선택 라인들 사이에 배열된 복수의 워드 라인들 중 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가하는 단계;
    상기 복수의 워드 라인들에 패스 전압을 인가하는 단계;
    메모리 장치의 온도를 측정하는 단계;
    상기 온도가 기 설정된 값보다 작은지 여부에 따라, 상기 복수의 워드 라인들에 상기 패스 전압을 인가하는 동안에 상기 복수의 소스 선택 라인들에 인가될 전압을 생성하는 단계; 및
    상기 복수의 소스 선택 라인들에 상기 생성된 전압을 인가하는 단계;를 포함하는 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 생성하는 단계는,
    상기 온도가 기 설정된 값 미만인 것에 응답하여, 상기 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴온시키는 전압을 생성하는, 메모리 장치의 동작 방법.
  15. 제13 항에 있어서, 상기 생성하는 단계는,
    상기 온도가 기 설정된 값 이상인 것에 응답하여, 상기 복수의 소스 선택 라인들에 연결된 소스 선택 트랜지스터들을 턴오프시키는 전압을 생성하는, 메모리 장치의 동작 방법.
KR1020220159060A 2022-11-24 2022-11-24 메모리 장치 및 그 동작 방법 KR20240077020A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220159060A KR20240077020A (ko) 2022-11-24 2022-11-24 메모리 장치 및 그 동작 방법
US18/302,728 US20240177775A1 (en) 2022-11-24 2023-04-18 Memory device and method of operating the memory device
CN202310865350.3A CN118072800A (zh) 2022-11-24 2023-07-14 存储器装置和操作该存储器装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220159060A KR20240077020A (ko) 2022-11-24 2022-11-24 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20240077020A true KR20240077020A (ko) 2024-05-31

Family

ID=91096097

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220159060A KR20240077020A (ko) 2022-11-24 2022-11-24 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US20240177775A1 (ko)
KR (1) KR20240077020A (ko)
CN (1) CN118072800A (ko)

Also Published As

Publication number Publication date
US20240177775A1 (en) 2024-05-30
CN118072800A (zh) 2024-05-24

Similar Documents

Publication Publication Date Title
KR101198515B1 (ko) 반도체 메모리 소자의 동작 방법
US8773911B2 (en) Semiconductor device and erase methods thereof
KR100960479B1 (ko) 플래시 메모리 장치 및 동작 방법
KR100869849B1 (ko) 플래시 메모리소자의 구동방법
KR100885784B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법
US8611155B2 (en) Semiconductor memory device and program methods thereof
KR101184539B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR101099835B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR100960448B1 (ko) 불휘발성 메모리 장치의 프로그램 검증 방법
US20110194354A1 (en) Non-volatile semiconductor memory device
KR20130001442A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20130044693A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR20140021909A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20120069115A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20130005708A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20240077020A (ko) 메모리 장치 및 그 동작 방법
KR20120005841A (ko) 불휘발성 메모리 장치 및 그의 동작 방법
KR100967010B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
KR20080060799A (ko) 테스트 시간을 감소할 수 있는 멀티 레벨 셀 낸드 플래시메모리 장치 및 그것의 테스트 방법
KR101753767B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US11791002B2 (en) Semiconductor memory device maintaining verification data during program suspend, and method of operating the semiconductor memory device
KR20240074360A (ko) 검증 동작을 수행하는 메모리 장치 및 그 동작 방법
KR20240069273A (ko) 메모리 장치 및 그 동작 방법