次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して、重複する説明を省略する。また、以下の実施の形態において、不揮発性半導体記憶装置は、積層ゲート構造のメモリセルを用いたNAND型フラッシュメモリであるものとして説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
(第1の実施の形態)
[第1の実施の形態に係る不揮発性半導体記憶装置の構成]
以下、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成について、図1乃至図2を参照して説明する。
図1は、本実施の形態のNAND型フラッシュメモリのメモリセルアレイ及びセンスアンプを示す図である。NAND型フラッシュメモリのNANDセルユニット100は、ドレイン側選択ゲートトランジスタST1、及びソース側選択ゲートトランジスタST2と、選択ゲートトランジスタST1、ST2の間に直列接続された複数個のメモリセルMn(n=0〜31)とを有する。NANDセルユニット100内において、複数個のメモリセルMnは隣接するもの同士でソース/ドレイン領域を共有し、メモリストリングを形成している。メモリセルアレイは、複数のNANDセルユニット100が行列上に設けられることにより構成されている。
メモリセルMnは、シリコン基板のP型ウェルに形成されたN型ソース/ドレイン領域を有し、制御ゲート電極と電荷蓄積層としての浮遊ゲート電極とを有する積層ゲート構造であるものとする。NAND型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルMnのしきい値電圧を変化させて、1ビット或いは多ビットのデータを1つのメモリセルに記憶する。
図1中X方向に配列された複数のメモリセルMnの制御ゲート電極は、ワード線WLn(n=0〜31)により共通接続されている。また、複数のドレイン側選択ゲートトランジスタST1のゲート電極は、ドレイン側選択ゲート線S1により共通接続されている。そして、複数のソース側選択ゲートトランジスタST2のゲート電極は、ソース側選択ゲート線S2により共通接続されている。NAND型フラッシュメモリにおいては、ワード線WLnを共有する複数のNANDセルユニット100の集合がブロックを構成する。
ドレイン側選択ゲートトランジスタST1のドレイン領域にはビット線コンタクトBCTが接続されている。このビット線コンタクトBCTは図1中Y方向に伸びるビット線BLに接続されている。また、ソース側選択ゲートトランジスタST2は、ソース領域を介して図1中X方向に伸びるソース線SLに接続されている。ビット線BLの端部には、セルデータの読み出し、書き込み、及び消去の各動作に供されるセンスアンプSAが配置される。ここで、センスアンプSAは、各ビット線BLにつき一つずつ設けられている。また、センスアンプSAは、複数本のビット線BLの一の端部(図1中上側の端部)と、他の端部(図1中下側の端部)とに交互に設けられている。すなわち、センスアンプSAは、ビット線BLn−1の図1中上側の端部に、ビット線BLnの図1中下側の端部に、ビット線BLn+1の図1中上側の端部に、それぞれ設けられている。なお、図1には図示していないが、ワード線WL、及び選択ゲート線S1、S2の端部には、ワード線WL、及び選択ゲート線S1、S2の選択駆動を行うロウデコーダ/ドライバが配置される。
図2は、本発明の第1の実施の形態に係るセンスアンプSAを示す回路図である。このセンスアンプSAは、例えばNAND型フラッシュメモリの読み出し回路として使用されるABL型のセンスアンプである。
ビット線BLには、複数のNANDセルユニット100が接続されている。センスアンプSAは、主としてビット線BL及びセンスノードSENを充電する充電回路1と、センスノードSENに接続されたセンス用キャパシタ2と、センスノードSENの電位からビット線BLに流れる電流値を検出する電流弁別回路3と、この電流弁別回路3の出力を読み出しデータとして保持するラッチ4とを備えて構成されている。
充電回路1において、電源VDDとセンスノードSENとの間に、PMOSトランジスタ14とNMOSトランジスタ15とが直列に接続されている。また、センスノードSENとNANDセルユニット100との間に、NMOSトランジスタ16と電圧クランプ用のNMOSトランジスタ17とが直列に接続されている。更に、NMOSトランジスタ15、16の直列回路と並列にNMOSトランジスタ18が接続されている。これらNMOSトランジスタ15、16、18は、ビット線BL及びセンスノードSENの充放電経路を切り換える機能を有する。充電回路1は、NAND型フラッシュメモリの読み出し動作時に、ビット線BLに電流を流し続ける機能を有するとともに、書き込み動作時にビット線BLを充電する機能も有する。
電流弁別回路3は、センスノードSENがゲートに接続されたPMOSトランジスタ31と、トランジスタ31のソースと電源VDDとの間に接続されたPMOSトランジスタ32とを備える。PMOSトランジスタ31のドレイン側に、CMOSインバータ41、42を逆並列接続してなるラッチ4が接続されている。このラッチ4の出力は、図示しない読み出しバスに繋がっている。トランジスタ31は、ラッチ4にメモリセルMnの保持データをラッチさせるタイミングで導通する。
次に、このセンスアンプSA内の充電回路1を用いたNAND型フラッシュメモリの書き込み動作について説明する。
メモリセルMnに対する“0”データの書き込み動作時には、選択ワード線WLに書き込み電圧Vpgm(例えば、15V〜20V)が印加される。また、ビット線BLに電圧VSSを与えて、これを導通させたドレイン側選択ゲートトランジスタST1を介して選択メモリセルMnのチャネルまで転送する。このとき、選択メモリセルMnでは浮遊ゲート電極とセルチャネルとの間に大きな電界がかかり、FNトンネリングによりセルチャネルから浮遊ゲート電極に電子が注入される。多値データ記憶の場合、書き込みパルスに印加回数を異ならせ、浮遊ゲートに注入される電子の量を調整することにより、しきい値電圧分布を複数個、設けることができる。
“1”データの書き込み動作(非書き込み)時には、前述のセンスアンプSAからビット線BLに電源電圧VDDを与える。これにより、セルチャネルを電圧VDD−Vth(Vthは選択ゲートトランジスタのしきい値電圧)まで充電した後、フローティング状態にする。この場合、選択ワード線WLに書き込み電圧Vpgmが印加されたとしても、セルチャネルが選択ワード線WLとの容量結合により電位上昇して、浮遊ゲート電極へは電子が注入されない。その結果、メモリセルMCは、“1”データを保持する。
センスアンプSA内の充電回路1は、例えばこの書き込み動作時に、PMOSトランジスタ14及びNMOSトランジスタ18を介して電源VDDからビット線BLを充電する。このとき、NMOSトランジスタ17のゲートに接続されるビット線クランプ電圧線BLCに対し、電圧VTHが印加される。電圧VTHの電圧値は、ビット線BLを電圧VDDまで充電するような電圧を転送することができる値に設定される。例えば、電圧VTHの電圧値は、VTH=VDD+Vtn(NMOSトランジスタ17の閾値)+0.3V(マージン)に設定される。この電圧VTHにより、ビット線BLは電圧VDDまで充電される。
次に、上述のビット線クランプ電圧線BLCに、電圧VTHを印加するための制御回路の配置について説明する。図3Aは、本実施の形態に係るNAND型フラッシュメモリにおける回路の配置を説明する図である。図3Bは、その一部の拡大図である。
本実施の形態に係るNAND型フラッシュメモリは、動作速度を高速化するため、1つのメモリチップを複数のプレーンPに分割している。本実施の形態においては、1つのメモリチップが、プレーンP<0>〜<3>の4つに分割されている場合を例にとって説明する。各プレーンP<0>〜<3>内には、図1に示すようなメモリセルアレイがそれぞれ設けられている。また、各プレーンP<0>〜<3>の一端及び他端には、図2に示すセンスアンプSA(1)、SA(2)がそれぞれ設けられている。なお、以下ではプレーンP<i>(i=0〜3)の両端部のセンスアンプSA(1)、SA(2)をそれぞれSA(1)−i、SA(2)−iと称することがある。さらに、プレーンP<0>とプレーンP<1>との間、及びプレーンP<2>とプレーンP<3>との間には、それぞれデータの読み出し、書き込み、及び消去の各動作に供される制御回路を含む周辺回路<0>、<1>が配置される。
この周辺回路<0>、<1>には、ビット線クランプ電圧線BLCに対して電圧VTHを印加するビット線クランプ電圧線ドライバ(BLCドライバ)5が含まれる。プレーンP<0>及びP<1>にあるセンスアンプSA(1)、SA(2)(SA(1)−0、SA(2)−0、SA(1)−1、SA(2)−1)中のビット線クランプ電圧線BLC(BLC<0>、BLC<0>’、BLC<1>、BLC<1>’)には、周辺回路<0>中のビット線クランプ電圧線ドライバ5(A)、5(B)から電圧が印加される。また、プレーンP<2>及びP<3>にあるセンスアンプSA(1)、SA(2)(SA(1)−2、SA(2)−2、SA(1)−3、SA(2)−3)中のビット線クランプ電圧線BLC(BLC<2>、BLC<2>’、BLC<3>、BLC<3>’)には、周辺回路<1>中のビット線クランプ電圧線ドライバ5(C)、5(D)から電圧が印加される。ビット線クランプ電圧線ドライバ5(A)、5(C)は、それぞれセンスアンプSA(1)用であり、ビット線クランプ電圧線ドライバ5(B)、5(D)は、それぞれセンスアンプSA(2)用である。
そして、各プレーンP<0>〜<3>、及び周辺回路<0>、<1>とセンスアンプSA(2)側で隣接するように、NAND型フラッシュメモリの各動作に供される周辺回路<2>が設けられている。
本実施の形態のNAND型フラッシュメモリでは、全プレーンP<0>〜P<3>に対し、同時に書き込み動作を実行することができる。ただしその場合、充電電流が全ビット線BLに同時に流れ、ピーク電流が増大することが懸念される。本実施の形態に係るNAND型フラッシュメモリは、このビット線BLの充電時に、プレーンP毎にビット線BLを充電するタイミングをずらす動作を実行する。
ビット線BLを充電するタイミングをずらす動作は、センスアンプSA内のビット線クランプ電圧線BLCに電圧VTHを印加するタイミングをプレーン毎に制御することにより実行される。ビット線クランプ電圧線ドライバ5(A)、5(B)は、プレーンP<0>とプレーンP<1>とで電圧VTHを印加するタイミングをずらしてビット線BLを充電する。また、ビット線クランプ電圧線ドライバ5(C)、5(D)は、プレーンP<2>とプレーンP<3>とで電圧VTHを印加するタイミングをずらしてビット線BLを充電する。さらに、ビット線クランプ電圧線ドライバ5(A)、5(B)と、ビット線クランプ電圧線ドライバ5(C)、5(D)とで、電圧VTHを印加するタイミングをずらすことにより、全てのプレーンP<0>〜P<3>でビット線BLを充電するタイミングをずらすことができる。
次に、本実施の形態に係るNAND型フラッシュメモリのビット線クランプ電圧線ドライバ5及び遅延選択回路6の接続状態を説明する。遅延選択回路6は、ビット線クランプ電圧線ドライバ5の制御に用いられる回路である。図3Bは、周辺回路<0>、<1>及び<2>内に設けられたビット線クランプ電圧線ドライバ5(A)、5(C)及び遅延選択回路6を示している。
図3Aにおいても示したように、ビット線クランプ電圧線ドライバ5(A)は、周辺回路<0>に設けられている。また、ビット線クランプ電圧線ドライバ5(C)は、周辺回路<1>に設けられている。ここで、遅延選択回路6は、周辺回路<2>内に1つ設けられている。
ビット線クランプ電圧線ドライバ5(A)は、後述する端子Aが接地されている。また、ビット線クランプ電圧線ドライバ5(A)には、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが入力される。そして、ビット線クランプ電圧線ドライバ5(A)のドライブ線BLCD<0>、BLCD<1>は、それぞれ、プレーンP<0>、P<1>のセンスアンプSA(1)−0、SA(1)−1内のビット線クランプ電圧線BLC<0>、BLC<1>に接続される。
また、ビット線クランプ電圧線ドライバ5(C)は、端子Aが遅延選択回路6に接続されている。また、ビット線クランプ電圧線ドライバ5(C)にも、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが入力される。そして、ビット線クランプ電圧線ドライバ5(C)のドライブ線BLCD<0>、BLCD<1>は、それぞれ、プレーンP<2>、P<3>のセンスアンプSA(1)−2、SA(1)−3内のビット線クランプ電圧線BLC<2>、BLC<3>に接続される。
図3Bでは、ビット線クランプ電圧線ドライバ5(B)、5(D)は省略しているが、これらも、それぞれビット線クランプ電圧線ドライバ5(A)、5(C)と同様の接続状態で周辺回路<0>、<1>に設けられている。すなわち、ビット線クランプ電圧線ドライバ5(B)は、端子Aが接地され、ドライブ線BLCD<0>、BLCD<1>は、それぞれビット線クランプ電圧線BLC<0>’、BLC<1>’に接続される。また、ビット線クランプ電圧線ドライバ5(D)は、端子Aが遅延選択回路6に接続され、ドライブ線BLCD<0>、BLCD<1>は、それぞれビット線クランプ電圧線BLC<2>’、BLC<3>’に接続される。
遅延選択回路6には、信号Skew_enb、及び信号PB<0>〜PB<3>が入力される。信号Skew_enbは、プレーンP毎にビット線BLを充電するタイミングをずらす動作を実行するか否かを制御するための信号である。信号Skew_enbが“H”のとき、プレーンP毎にビット線BLを充電するタイミングをずらす動作が実行される。また、信号PB<0>〜PB<3>は、プレーンPの選択を示す信号で、プレーンP<i>が選択されるときには信号PB<i>が“H”となる。遅延選択回路6は、信号Skew_enb、及び信号PB<0>〜PB<3>に基づいて信号Aを出力する。
次に、ビット線クランプ電圧線BLCに電圧VTHを印加するタイミングを制御するビット線クランプ電圧線ドライバ5及び遅延選択回路6の具体的な構成について説明する。
図4は、本実施の形態に係るNAND型フラッシュメモリのビット線クランプ電圧線ドライバ5(A)の回路図である。図3Aに示すビット線クランプ電圧線ドライバ5(A)〜5(D)の構成は、それぞれ略同一である。また、ビット線クランプ電圧線ドライバ5(B)5(D)の接続関係は、図3Bに示すビット線クランプ電圧線ドライバ5(A)、5(C)の接続関係と同様である。そのため、ここでは、ビット線クランプ電圧線ドライバ5(A)の構成を例にとって説明し、ビット線クランプ電圧線ドライバ5(B)〜5(D)の説明は省略する。また、図4には、ビット線クランプ電圧線ドライバ5(A)の制御に用いられる遅延選択回路6の回路図もあわせて示されている。
まず、遅延選択回路6について説明する。遅延選択回路6は、論理ゲート61からなる。この論理ゲート61には、信号Skew_enb、及び信号PB<0>〜PB<3>が入力される。論理ゲート61は、これらの入力信号の論理積を演算し、出力信号Aを制御する。この出力信号Aは、信号Skew_enbが“H”であり、且つ、全ての信号PB<0>〜<3>が“H”である時に、“H”となる。信号Aが“H”のとき、プレーンP毎にビット線BLの充電を開始するタイミングを異ならせて、全てのプレーンP内のビット線BLに対し充電動作が実行される。
ビット線クランプ電圧線ドライバ5は、ビット線クランプ電圧線BLCへ電圧VTHを印加する際に、電圧VTHの印加を開始するための信号を各プレーンP<0>〜P<1>毎に所定時間遅延させる信号送信部51と、この電圧印加を開始するための信号に基づいて、ビット線クランプ電圧線BLCに接続されるドライブ線BLCDに電圧を印加する電圧供給部52とを備える。
ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが、信号送信部51へ入力される。信号BLCVTHは、スイッチPMOSトランジスタ53p、スイッチNMOSトランジスタ53nのいずれかを介して、ノードN10に出力される。スイッチトランジスタ53nを介してノードN10に至る経路には、遅延回路DCが2つ直列に設けられている。ここで、遅延回路DCは所定時間、信号BLCVTHを遅延させて出力するものである。スイッチトランジスタ53p、53nは、ゲート端子Aに入力される信号により導通・非導通が制御される。端子Aに入力される信号が“H”のときは、スイッチトランジスタ53nが導通し、“L”のときは、スイッチトランジスタ53pが導通する。図3Bに示すように、ビット線クランプ電圧線ドライバ5(A)は、端子Aが接地されているが、ビット線クランプ電圧線ドライバ5(C)は、端子Aに遅延選択回路6の出力信号Aが入力される。ノードN10に出力された信号BLCVTHは、信号出力部SOUT<0>に入力される。信号出力部SOUT<0>は、インバータINV0、及び電源VHIに接続された信号回路CVT0からなる。信号出力部SOUT<0>は、信号BLCVTHと、この反転信号/BLCVTHに基づいて、相補信号GN_VTH<0>、GP_VTH<0>を出力する。
また、ノードN10に出力された信号BLCVTHは、スイッチPMOSトランジスタ54p、スイッチNMOSトランジスタ54nのいずれかを介して、信号出力部SOUT<1>に入力される。スイッチトランジスタ54nを介して信号出力部SOUT<1>に至る経路には、遅延回路DCが1つ設けられている。スイッチトランジスタ54p、54nは、ゲートに信号Skew_enbが入力されている。信号Skew_enbが“H”のときは、スイッチトランジスタ54nが導通し、信号Skew_enbが“L”のときは、スイッチトランジスタ54pが導通する。信号出力部SOUT<1>は、インバータINV1、及び電源VHIに接続された信号回路CVT1からなる。信号出力部SOUT<1>は、スイッチトランジスタ54p又は54nを介して入力される信号BLCVTHと、この反転信号/BLCVTHに基づいて、相補信号GN_VTH<1>、GP_VTH<1>を出力する。
電圧供給部52は、ビット線クランプ電圧線BLCに接続されるドライブ線BLCD<0>、BLCD<1>と、このドライブ線BLCD<0>、BLCD<1>に電圧を供給する電源VTHとを有する。ドライブ線BLCD<0>、BLCD<1>は、トランスファーゲートTG<0>、TG<1>を介して、それぞれ電源VTHに接続されている。トランスファーゲートTG<0>、TG<1>は、NMOSトランジスタ及びPMOSトランジスタを並列に接続したものである。上述の相補信号GN_VTH<0>、GP_VTH<0>がトランスファーゲートTG<0>のNMOSトランジスタ及びPMOSトランジスタのゲートに入力される。また、相補信号GN_VTH<1>、GP_VTH<1>がトランスファーゲートTG<1>のNMOSトランジスタ及びPMOSトランジスタのゲートに入力される。トランスファーゲートTG<0>、TG<1>は、この信号に基づいて、導通状態又は非導通状態が制御される。
電圧供給部52は、相補信号GN_VTH<0>、GP_VTH<0>、及び相補信号GN_VTH<1>、GP_VTH<1>により、トランスファーゲートTG<0>、TG<1>が導通した際、ドライブ線BLCD<0>、BLCD<1>に電圧VTHを印加する。このドライブ線BLCD<0>、BLCD<1>の電圧が、ビット線クランプ電圧線BLCに印加される。
ここで、トランスファーゲートTG<0>、TG<1>と、ドライブ線BLCD<0>、BLCD<1>との間のノードN<0>、N<1>には、ドライブ線BLCD<0>、BLCD<1>の電圧を制御する他の回路が接続されていても良い。例えば、ドライブ線BLCD<0>、BLCD<1>の電圧を、電圧VTH以外の電圧(例えば、読み出し動作時にドライブ線BLCD<0>、BLCD<1>に印加する電圧)に設定するために用いる電圧供給回路521や、ノードN<0>、N<1>を接地電圧Vssまで放電するための回路522が接続される。
[第1の実施の形態に係る不揮発性半導体記憶装置の動作]
本実施の形態に係るNAND型フラッシュメモリは、このように構成された制御回路を用いてビット線の充電動作を実行する。次に、図3B、図4及び図5を参照してNAND型フラッシュメモリのビット線充電動作について説明する。図5は、本実施の形態に係るNAND型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。
上述のように、本実施の形態に係るNAND型フラッシュメモリの書き込み動作のためのビット線充電動作は、複数のプレーンPに対し同時に書き込み動作を実行しつつも、プレーンP毎にビット線BLを充電するタイミングをずらして実行される。ここで、NAND型フラッシュメモリのビット線充電動作において、図3Bに示すビット線クランプ電圧線ドライバ5(A)、5(C)の動作を例にして説明する。しかし、ビット線クランプ電圧線ドライバ5(B)、5(D)も、それぞれビット線クランプ電圧線ドライバ5(A)、5(C)と同様の動作をする。以下では、ビット線クランプ電圧線ドライバ5(B)、5(D)の動作の説明は省略して、ビット線クランプ電圧線ドライバ5(A)、5(C)の動作について説明する。
NAND型フラッシュメモリのビット線充電動作において、プレーンP毎にビット線BLを充電するタイミングをずらす動作を実行するため、図4の遅延選択回路に入力される信号Skew_enbは、“H”に設定される。ここで、全てのプレーンP<0>〜P<3>を選択して同時に書き込み動作を実行するものとすると、信号PB<0>〜PB<3>も全て“H”に設定される。その結果、遅延選択回路6は、信号Aを“H”として出力する。図5の時刻t1において、ビット線クランプ電圧線ドライバ5(C)の端子Aに入力される信号A(C)は“H”に変化する。一方、ビット線クランプ電圧線ドライバ5(A)は、図3Bに示すように端子Aが接地されているため、スイッチトランジスタ53p、53nのゲートに入力される信号A(A)は常に“L”(接地状態)になる。そのため、図5の時刻t1以降も、信号A(A)は変化しない。
次に、時刻t2において、ビット線クランプ電圧線ドライバ5(A)、5(C)に入力される、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが“H”にされる。これとともに、時刻t2において、ビット線クランプ電圧線ドライバ5(A)、5(C)の電源VTHが立ち上げられる。この電源VTHの立ち上がりの急峻さは、電源VTHのドライバに入力される信号DACの値によって決まる。この電源VTHのドライバの構成及び動作については、後の実施形態において詳述する。
ビット線クランプ電圧線ドライバ5(A)において、信号A(A)は“L”である。そのため、図4に示すスイッチトランジスタ53pを介して、遅延なく信号GN_VTH<0>、GP_VTH<0>の状態が変更される(図5の時刻t2)。ビット線クランプ電圧線ドライバ5(A)において、信号GN_VTH<0>、GP_VTH<0>によりトランスファーゲートTG<0>が導通し、ドライブ線BLCD<0>に電圧VTHが印加される。
また、ビット線クランプ電圧線ドライバ5(A)において、信号Skew_enbは“H”である。そのため、図4に示すスイッチトランジスタ54nを介して、遅延回路DC1つ分の遅延をもって、信号GN_VTH<1>、GP_VTH<1>の状態が変更される(図5の時刻t3)。遅延回路DC1つ分の遅延時間が経過した後、ビット線クランプ電圧線ドライバ5(A)において、信号GN_VTH<1>、GP_VTH<1>によりトランスファーゲートTG<1>が導通し、ドライブ線BLCD<1>に電圧VTHが印加される。
ビット線クランプ電圧線ドライバ5(C)において、信号A(C)は“H”である。そのため、スイッチトランジスタ53nを介して、遅延回路DC2つ分の遅延をもって、信号GN_VTH<0>、GP_VTH<0>の状態が変更される(図5の時刻t4)。遅延回路DC2つ分の遅延時間が経過した後、ビット線クランプ電圧線ドライバ5(C)において、信号GN_VTH<0>、GP_VTH<0>によりトランスファーゲートTG<0>が導通し、ドライブ線BLCD<0>に電圧VTHが印加される。
また、ビット線クランプ電圧線ドライバ5(C)において、信号Skew_enbは“H”である。そのため、スイッチトランジスタ53n、及び54nを介して、遅延回路DC3つ分の遅延をもって、信号GN_VTH<1>、GP_VTH<1>の状態が変更される(図5の時刻t5)。遅延回路DC3つ分の遅延時間が経過した後、ビット線クランプ電圧線ドライバ5(C)において、信号GN_VTH<1>、GP_VTH<1>によりトランスファーゲートTG<1>が導通し、ドライブ線BLCD<1>に電圧VTHが印加される。
各プレーンP<0>〜P<3>のビット線クランプ電圧線BLCには、ビット線クランプ電圧線ドライバ5(A)、5(C)のドライブ線BLCD<0>、BLCD<1>を介して、電圧VTHが印加される。上記のビット線クランプ電圧線ドライバ5(A)、5(C)の動作の結果、ビット線クランプ電圧線BLC<0>、BLC<1>、BLC<2>、BLC<3>の順に電圧VTHが印加されることになる。
本実施の形態のビット線充電動作では、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>、BLC<1>、BLC<2>、BLC<3>が立ち上がるタイミングが異なる。そのため、ビット線BLに異なるタイミングで電流が流れることになり、図5の電流波形に実線で示す合計の電流量が過大になることがない。なお、電流波形の破線は、以下に説明する比較例の電流量を示すものである。
[第1の実施の形態に係る不揮発性半導体記憶装置の効果]
本実施の形態に係るNAND型フラッシュメモリのビット線充電動作の効果を、比較例を用いて説明する。図6及び図7は、比較例を説明するための図である。図6は、比較例のNAND型フラッシュメモリにおける回路の配置を説明する図である。図7は、比較例のNAND型フラッシュメモリのビット線クランプ電圧線ドライバ5の回路図である。
図6に示すように、比較例のNAND型フラッシュメモリも、メモリセルアレイ及び周辺回路の配置は、実施の形態に係るNAND型フラッシュメモリと同様である。比較例のNAND型フラッシュメモリは、周辺回路<0>、<1>に設けられるビット線クランプ電圧線ドライバ5の構成が、実施の形態に係るNAND型フラッシュメモリと異なる。
図7に示すように、比較例のNAND型フラッシュメモリのビット線クランプ電圧線ドライバ5は、ビット線クランプ電圧線BLCへ電圧VTHを印加する際に、電圧印加を開始するための信号BLCVTHを出力する信号送信部51と、この信号BLCVTHに基づいて、ビット線クランプ電圧線BLCに接続されるドライブ線BLCDに電圧を印加する電圧供給部52とを備える。
ここで、比較例の信号送信部51は、遅延回路DCを備えておらず、1つの信号出力回路SOUTにより構成されている。ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHと、この反転信号/BLCVTHに基づいて、信号出力部SOUTは、相補信号GN_VTH、GP_VTHを出力する。
比較例の電圧供給部52において、信号出力部SOUTから出力された相補信号GN_VTH、GP_VTHが全てのトランスファーゲートTG<0>、TG<1>に送られる。比較例のビット線クランプ電圧線ドライバ5では、相補信号GN_VTH、GP_VTHに基づいて、ドライブ線BLCD<0>、BLCD<1>に、同時に電圧VTHを印加する。この電圧VTHが各プレーンP<0>〜P<3>のセンスアンプSA内のビット線クランプ電圧線BLCに印加される。
次に、図8を参照して、比較例のNAND型フラッシュメモリの動作を説明する。図8は、比較例のNAND型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。
図8に示すように、時刻t1において、ビット線クランプ電圧線ドライバ5(A)、5(C)では、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが“H”にされる。これにより、ビット線クランプ電圧線ドライバ5(A)、5(C)において、信号出力部SOUTを介して、信号GN_VTH、GP_VTHの状態が変化する。また、時刻t1において、電源VTHが立ち上げられる。前述のように、この電圧の立ち上がりの急峻さは、電源VTHのドライバに入力される信号DACの値によって決まる。
ビット線クランプ電圧線ドライバ5(A)、5(C)は、信号GN_VTH、GP_VTHに基づいて、ドライブ線BLCD<0>、BLCD<1>に電圧VTHを印加する。比較例のNAND型フラッシュメモリにおいて、信号送信部51に遅延回路DCが設けられていないため、各プレーンP<0>〜P<3>のビット線クランプ電圧線BLC<0>〜BLC<3>に同時に電圧VTHが印加される。すなわち、プレーンP<0>〜P<3>のビット線BLを同時に充電することになる。
図8に示す比較例のビット線充電動作では、全てのプレーンP<0>〜P<3>のビット線クランプ電圧線BLC<0>〜BLC<3>に対し、同時に電圧が印加される。そのため、ビット線BLに同じタイミングで電流が流れることになり、電流量が過大になる(図8の電流波形参照)。
これに対し、図5に示す第1の実施の形態のビット線充電動作では、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>、BLC<1>、BLC<2>、BLC<3>を立ち上げるタイミングを異ならせている。図5の電流波形に示すように、破線で示した比較例のビット線BLを充電時に流れる電流よりも、本実施の形態のビット線BLを充電時に流れる電流のほうが電流量の最大値が抑えられている。このため、NAND型フラッシュメモリのビット線の本数が増大したとしても、書き込み動作時においてビット線BLを充電する際に流れる電流が過大になることを防ぐことができる。
ここで、本実施の形態のNAND型フラッシュメモリにおいて、ビット線BLを充電する際に流れる電流の最大値が、比較例における最大値程度の値まで許容される場合には、電源VTHの立ち上がりを速くすることができる。
図9は、電源VTHの立ち上がりを速くした場合における、NAND型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。図9の電圧波形の破線が、図5に示す電圧波形と対応する。また、図9の電流波形の破線は、比較例の電流量を示すものである。図9の電圧波形に実線で示すように、電源VTHの立ち上がり速度を早くした場合、ビット線BLを充電する際に流れる電流の最大値は比較例程度まで大きくなる。しかし、電源VTHの立ち上がり速度を早くしているため、ビット線BLの充電動作が早く終了する。このように、本実施の形態のNAND型フラッシュメモリは、ビット線BLの充電時間を短縮することも可能である。電源VTHの立ち上がり速度は、許容される電流量の最大値等の要求に従って、トリミング回路(図示せず)を用いて調整することができる。
(第2の実施の形態)
[第2の実施の形態に係る不揮発性半導体記憶装置の構成]
次に、本発明の第2の実施の形態に係る不揮発性半導体記憶装置について、図10A及び図10Bを参照して説明する。第2の実施の形態に係る不揮発性半導体記憶装置は、ビット線クランプ電圧線ドライバ5の配置及び構成が第1の実施の形態と異なる。また、本実施の形態に係る不揮発性半導体記憶装置は、遅延選択回路6を有さない点においても、第1の実施の形態と異なる。
図10Aは、本実施の形態に係るNAND型フラッシュメモリにおける回路の配置を説明する図である。また、図10Bは、本実施の形態に係るNAND型フラッシュメモリのビット線クランプ電圧線ドライバ5の回路図である。
図10Aに示すように、本実施の形態のビット線クランプ電圧線ドライバ5は、周辺回路<2>内に設けられている。また、ビット線クランプ電圧線ドライバ5は、全てのプレーンP<0>〜P<3>に共通な、1つの回路として設けられている。このビット線クランプ電圧線ドライバ5は、ドライブ線BLCD<0>〜BLCD<3>を備える。ドライブ線BLCD<0>〜BLCD<3>は、それぞれ、プレーンP<0>〜P<3>のセンスアンプSA(1)−0〜SA(1)−3及びSA(2)−0〜SA(2)−3内のビット線クランプ電圧線BLC<0>〜BLC<3>に接続されている。
図10Bに示すように、ビット線クランプ電圧線ドライバ5は、ビット線クランプ電圧線BLCへ電圧VTHを印加する際に、電圧VTHの印加を開始するための信号をプレーンP<0>〜P<3>毎に所定時間遅延させる信号送信部51と、この電圧VTHの印加を開始するための信号に基づいて、ビット線クランプ電圧線BLCに接続されるドライブ線BLCDに電圧を印加する電圧供給部52とを備える。
ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHとこの反転信号/BLCVTHに基づいて、信号出力部SOUT<0>は、相補信号GN_VTH<0>、GP_VTH<0>を出力する。
信号BLCVTHは、スイッチPMOSトランジスタ53p、スイッチNMOSトランジスタ53nのいずれかを介して、ノードN11に出力される。スイッチトランジスタ53nを介してノードN10に至る経路には、遅延回路DCが設けられている。スイッチトランジスタ53p、53nは、ゲートに信号PB<1>が入力されている。信号PB<1>が“H”のときは、スイッチトランジスタ53nが導通し、信号PB<1>が“L”のときは、スイッチトランジスタ53pが導通する。ノードN11に出力された信号BLCVTHは、信号出力部SOUT<1>に入力される。信号出力部SOUT<1>は、ノードN11に出力された信号BLCVTHと、この反転信号/BLCVTHに基づいて、相補信号GN_VTH<1>、GP_VTH<1>を出力する。
また、ノードN11に出力された信号BLCVTHは、スイッチPMOSトランジスタ54p、スイッチNMOSトランジスタ54nのいずれかを介して、ノードN12に出力される。スイッチトランジスタ54nを介してノードN10に至る経路には、遅延回路DCが設けられている。スイッチトランジスタ54p、54nは、ゲートに信号PB<2>が入力されている。信号PB<2>が“H”のときは、スイッチトランジスタ54nが導通し、信号PB<2>が“L”のときは、スイッチトランジスタ54pが導通する。ノードN12に出力された信号BLCVTHは、信号出力部SOUT<2>に入力される。信号出力部SOUT<2>は、ノードN12に出力された信号BLCVTHと、この反転信号/BLCVTHに基づいて、相補信号GN_VTH<2>、GP_VTH<2>を出力する。
そして、ノードN12に出力された信号BLCVTHは、スイッチPMOSトランジスタ55p、スイッチNMOSトランジスタ55nのいずれかを介して、信号出力部SOUT<3>に入力される。スイッチトランジスタ55nを介して信号出力部SOUT<3>に至る経路には、遅延回路DCが設けられている。スイッチトランジスタ55p、55nは、ゲートに信号PB<3>が入力されている。信号PB<3>が“H”のときは、スイッチトランジスタ55nが導通し、信号PB<3>が“L”のときは、スイッチトランジスタ54pが導通する。信号出力部SOUT<3>は、スイッチトランジスタ55p、55nを介して入力される信号BLCVTHと、この反転信号/BLCVTHに基づいて、相補信号GN_VTH<3>、GP_VTH<3>を出力する。
なお、信号PB<1>〜PB<3>は、第1の実施の形態と同様に、プレーンPの選択を示す信号である。プレーンP<i>(i=0〜3)が選択されるときには、信号PB<i>が“H”となる。NAND型フラッシュメモリにおいて、同時に動作するプレーンPの数は、1つ、2つ、又は4つの場合がある。プレーンPを1つ動作させる場合、信号PB<0>が“H”となる。プレーンPを2つ動作させる場合、信号PB<0>と、信号PB<1>(又は信号PB<2>)とが“H”となる。プレーンPを4つ動作させる場合、信号PB<0>〜BP<3>が“H”となる。
信号PB<1>〜PB<3>のうち“H”となった信号に対応するプレーンPは、ビット線BLの充電を開始するタイミングが遅延する。また、信号PB<1>〜PB<3>のうち“L”となった信号に対応するプレーンPは、ビット線BLの充電を開始するタイミングが遅延しない。本実施の形態のビット線クランプ電圧線ドライバ5は、複数のプレーンのうち選択したプレーンPのビット線BLの充電を開始するタイミングを異ならせてビット線BLを充電することもできる。
電圧供給部52において、信号出力部SOUT<0>〜SOUT<3>から出力された相補信号GN_VTH<0>、GP_VTH<0>〜GN_VTH<3>、GP_VTH<3>が、トランスファーゲートTG<0>〜TG<3>にそれぞれ送られる。本実施の形態のビット線クランプ電圧線ドライバ5では、相補信号GN_VTH<0>、GP_VTH<0>〜GN_VTH<3>、GP_VTH<3>に基づいて、ドライブ線BLCD<0>〜BLCD<3>に電圧VTHが印加される。この電圧VTHが各プレーンP<0>〜P<3>のセンスアンプSA内のビット線クランプ電圧線BLC<0>〜BLC<3>に印加される。
[第2の実施の形態に係る不揮発性半導体記憶装置の動作]
本実施の形態に係るNAND型フラッシュメモリは、このように構成された制御回路を用いてビット線の充電動作を実行する。図11は、本実施の形態に係るNAND型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。ここで、全てのプレーンP<0>〜P<3>を選択して同時に書き込み動作を実行するものとし、信号PB<1>〜PB<3>は全て“H”に設定されているものとする。
時刻t11で、ビット線クランプ電圧線ドライバ5において、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが“H”にされる。また、時刻t11において、電源VTHが立ち上げられる。
図10Bに示すビット線クランプ電圧線ドライバ5において、遅延なく信号GN_VTH<0>、GP_VTH<0>の状態が変更される(時刻t11)。信号GN_VTH<0>、GP_VTH<0>によりトランスファーゲートTG<0>が導通し、ドライブ線BLCD<0>に電圧VTHが印加される。
また、図10Bに示すビット線クランプ電圧線ドライバ5において、信号PB<1>が“H”である。そのため、スイッチトランジスタ53nを介して、遅延回路DC1つ分の遅延をもって、信号GN_VTH<1>、GP_VTH<1>の状態が変更される(時刻t12)。遅延回路DC1つ分の遅延時間が経過した後、信号GN_VTH<1>、GP_VTH<1>によりトランスファーゲートTG<1>が導通し、ドライブ線BLCD<1>に電圧VTHが印加される。
同様に、図10Bに示すビット線クランプ電圧線ドライバ5において、信号PB<2>が“H”である。そのため、スイッチトランジスタ53n及び54nを介して、遅延回路DC2つ分の遅延をもって、信号GN_VTH<2>、GP_VTH<2>の状態が変更される(時刻t13)。遅延回路DC2つ分の遅延時間が経過した後、信号GN_VTH<2>、GP_VTH<2>によりトランスファーゲートTG<2>が導通し、ドライブ線BLCD<2>に電圧VTHが印加される。
そして、信号PB<3>が“H”であるため、スイッチトランジスタ53n、54n及び55nを介して、遅延回路DC3つ分の遅延をもって、信号GN_VTH<3>、GP_VTH<3>の状態が変更される(時刻t14)。遅延回路DC3つ分の遅延時間が経過した後、信号GN_VTH<3>、GP_VTH<3>によりトランスファーゲートTG<3>が導通し、ドライブ線BLCD<3>に電圧VTHが印加される。
各プレーンP<0>〜P<3>のビット線クランプ電圧線BLCには、ビット線クランプ電圧線ドライバ5のドライブ線BLCD<0>〜BLCD<3>を介して、電圧VTHが印加される。上記のビット線クランプ電圧線ドライバ5の動作の結果、ビット線クランプ電圧線BLC<0>、BLC<1>、BLC<2>、BLC<3>の順に電圧VTHが印加されることになる。
[第2の実施の形態に係る不揮発性半導体記憶装置の効果]
本実施の形態のビット線充電動作でも、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>、BLC<1>、BLC<2>、BLC<3>が立ち上がるタイミングが異なる。そのため、図11に示すように、ビット線BLに異なるタイミングで電流が流れることになり、合計の電流量が過大になることがない。
図12は、第1及び第2の実施の形態に係るNAND型フラッシュメモリのビット線充電動作と、比較例のNAND型フラッシュメモリのビット線充電動作とを実際に実行した場合の結果を表す電流波形図である。
図12(a)は、比較例のNAND型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンP<0>〜P<3>のビット線BLに流れる電流を示している。ここで、プレーンP<0>〜P<3>のそれぞれのビット線BLには、同時に電圧が印加されるため、ビット線BLに流れる電流波形は重なっている。
図12(b)は、第1又は第2の実施の形態のNAND型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンP<0>〜P<3>のビット線BLに流れる電流を示している。実施の形態のビット線充電動作では、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>、BLC<1>、BLC<2>、BLC<3>が立ち上がるタイミングが異なる。そのため、ビット線に電流が流れ始める時間が、プレーンP<0>〜P<3>毎に異なる。
図12(c)は、第1又は第2の実施の形態のNAND型フラッシュメモリにおいて遅延回路DCの遅延時間を図12(b)の例より長くした場合に、プレーンP<0>〜P<3>のビット線BLに流れる電流を示している。この場合、各プレーンP<0>〜P<3>のビット線に流れる電流が流れ始める時間は、図12(b)の例よりも大きくずれている。
図12(d)は、図12(a)〜図12(c)の電流波形図において、各プレーンP<0>〜P<3>のビット線BLに流れる電流を足し合わせた波形図である。図12(d)に示すように、実施の形態のNAND型フラッシュメモリは、比較例よりもプレーンP<0>〜P<3>の全体に流れる電流の最大値を抑えることができる。ビット線充電動作において、ビット線クランプ電圧線BLC<0>〜BLC<3>を立ち上げるタイミングを大きくずらすほど、プレーン全体に流れる電流の最大値を抑えることが可能である。しかし、ビット線クランプ電圧線BLCを立ち上げるタイミングをずらすと、ビット線BLの充電に必要な時間が長くなる。そのため、プレーン全体に流れる電流の許容できる最大値と、ビット線BLの充電に許容できる時間との関係に基づき、遅延回路DCの遅延時間を決定する必要がある。
(第3の実施の形態)
次に、本発明の第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第1及び第2の実施の形態に係る不揮発性半導体記憶装置は、ビット線充電動作において、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>〜BLC<3>に電圧VTHを印加するタイミングを異ならせていた。これに対し、第3の実施の形態に係る不揮発性半導体記憶装置は、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>〜BLC<3>に印加する電圧VTHの立ち上がり速度を異ならせるものである。
[第3の実施の形態に係る不揮発性半導体記憶装置の構成]
本実施の形態に係るNAND型フラッシュメモリの構成について、図13A〜図14を参照して説明する。図13Aは、本実施の形態に係るNAND型フラッシュメモリにおける回路の配置を説明する図である。
図13Aに示すように、本実施の形態のビット線クランプ電圧線ドライバ5は、周辺回路<2>内に設けられている。また、ビット線クランプ電圧線ドライバ5は、全てのプレーンP<0>〜P<3>に共通な、1つの回路として設けられている。このビット線クランプ電圧線ドライバ5は、ドライブ線BLCD<0>〜BLCD<3>を備える。ドライブ線BLCD<0>〜BLCD<3>は、それぞれ、プレーンP<0>〜P<3>のセンスアンプSA(1)−0〜SA(1)−3及びSA(2)−0〜SA(2)−3内のビット線クランプ電圧線BLC<0>〜BLC<3>に接続されている。
図13Bは、本実施の形態に係るNAND型フラッシュメモリのビット線クランプ電圧線ドライバ5の回路図である。
ビット線クランプ電圧線ドライバ5は、ビット線クランプ電圧線BLCへ電圧VTHを印加する際に、電圧印加を開始するための信号BLCVTHを送信する信号送信部51と、この信号BLCVTHに基づいて、ビット線クランプ電圧線BLCに接続されるドライブ線BLCDに電圧を印加する電圧供給部52とを備える。
信号送信部51において、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHと、この反転信号/BLCVTHに基づいて、信号出力部SOUTは、相補信号GN_VTH、GP_VTHを出力する。
電圧供給部52において、信号出力部SOUTから出力された相補信号GN_VTH、GP_VTHが、トランスファーゲートTG<0>〜TG<3>にそれぞれ送られる。本実施の形態のビット線クランプ電圧線ドライバ5では、相補信号GN_VTH、GP_VTHに基づいて、ドライブ線BLCD<0>〜BLCD<3>と電源VTH<0>〜VTH<3>とが接続される。この電源VTH<0>〜VTH<3>から転送された電圧VTH<0>〜VTH<3>が各プレーンP<0>〜P<3>のセンスアンプSA内のビット線クランプ電圧線BLCに印加される。ここで、電源VTH<0>〜VTH<3>は、それぞれ立ち上がり速度が異なる。
次に、電源VTHの立ち上がり速度を制御するドライバ回路DRVについて、図14を参照して説明する。図14は、NAND型フラッシュメモリの電源VTHの立ち上がり速度を制御するドライバ回路DRVの回路図である。
図14に示すドライバ回路DRVは、図13Bに示す電源VTH<0>に接続されて、電源VTH<0>の立ち上がり速度を制御するものである。電源VTH<0>〜VTH<3>には、それぞれドライバ回路DRVが接続される。このドライバ回路の構成は、それぞれ略同一であるため、ここでは、電源VTH<0>に接続されるドライバ回路DRVの構成を例にとって説明する。
PMOSトランジスタT3、T4は特性、サイズともに略同一であり、カレントミラー接続されている。トランジスタT4から、NMOSトランジスタT2を介して、NMOSトランジスタT13へとリファレンス電圧に基づいた電流が流れる。この電流がミラーされて、トランジスタT3からトランジスタT1を介して、NMOSトランジスタT12へと電流が流れる。このとき、トランジスタT1、T2のサイズを調節することにより、トランジスタT1のソース−ドレイン電流を例えば10μAに設定することができる。
また、ドライバ回路DRVは、カレントミラー接続されたPMOSトランジスタT9、T10を有する。トランジスタT10は、ドレインが電源VTH<0>に接続され、電流Ivthを流す。トランジスタT9は、電流Ivthと同一の電流値となる電流Ivth_refを流す。ドライバ回路DRVは、この電流Ivth_refの値を変化させることにより、電流Ivthを変化させ、電源VTH<0>の立ち上がり速度を調節する。
トランジスタT9のドレインには、NMOSトランジスタT5〜T8が並列に接続されている。トランジスタT5〜T8のゲートは、トランジスタT1のゲート及びドレインと接続されている。ここで、例えばNMOSトランジスタT5のチャネル長をT1の10/8倍にすることによって、T5の1トランジスタのソース−ドレイン電流は8μAとなる。同様に、T6のチャネル長をT1の10/4倍、T7のチャネル長をT1の10/2倍、T8のチャネル長をT1の10/1倍にすることによって、それぞれのトランジスタのソース−ドレイン電流は4μA、2μA、1μAとなる。
トランジスタT5〜T8がこのような電流を流すか否かは、トランジスタT14〜T17のゲートに入力される信号DAC<3:0>によって制御される。信号DAC<3:0>に基づき、電流Ivth_refは0μA〜15μAまで選択できる。なお、この電流を選択する範囲は、トランジスタT5〜T8のチャネル長を変更することによって、適宜変化させることができる。
ここで、PMOSトランジスタT10のチャネル幅をPMOSトランジスタT9のチャネル幅の、例えば16倍にする。これにより、電流Ivthは信号DAC<3:0>によって選択した電流Ivth_refの16倍となる。つまり、このようなトランジスタサイズとすることにより、電源VTHの立ち上がり速度を決める電流Ivthの電流値は、16×Ivth_ref[μA]となる。
そして、本実施の形態のドライバ回路DRVでは、図14に示すように、トランジスタT9のドレインには、さらにNMOSトランジスタT11<0>が接続されている。電源VTHの立ち上がり速度を決める電流Ivthには、このトランジスタT11を流れる電流による電流Ivth_refの増加分も反映される。トランジスタT11に電流を流すか否かは、トランジスタT18のゲートに入力される信号Skew_enbによって、制御される。
信号Skew_enbは、第1及び第2の実施の形態においては、プレーンP毎にビット線BLを充電するタイミングをずらす動作を実行するか否かを制御するための信号であった。本実施の形態においては、信号Skew_enbは、プレーンP毎に電源VTHを立ち上げる速度を変化させる動作を実行するか否かを制御するための信号として用いる。信号Skew_enbが“H”のとき、電源VTHを立ち上げる速度を変化させる動作が実行される。
以上、電源VTH<0>に接続されるドライバ回路DRVの構成を説明した。他の電源VTH<1>〜VTH<3>に接続されるドライバ回路DRVの構成は、図14に示すドライバ回路DRVとほぼ同一であるが、トランジスタT11のチャネル長が、それぞれ異なる。電源VTH<0>〜VTH<3>に接続されるドライバ回路DRVは、トランジスタT11のチャネル長がT11<0>、T11<1>、T11<2>、T11<3>の順に長くなるように構成されている。すなわち、トランジスタT11<0>のチャネル長が最も短く、トランジスタT11<3>のチャネル長が最も長くなるようにする。
このようにトランジスタT11<0>〜T11<3>のチャネル長を設定した場合、信号DAC<3:0>が同一であれば、電源VTH<0>に接続されたドライバ回路DRVが、最も大きい電流Ivth_refを流す。そのため、この電流Ivth_refが反映される電流Ivthに基づき、電源VTH<0>が最も早く立ち上がる。そして、電源VTH<1>、VTH<2>の順に立ち上がり速度が遅くなり、電源VTH<3>が最も遅く立ち上がる。
[第3の実施の形態に係る不揮発性半導体記憶装置の動作]
本実施の形態に係るNAND型フラッシュメモリは、このように構成されたドライバ回路DRVを用いてビット線の充電動作を実行する。本実施の形態に係るNAND型フラッシュメモリのビット線充電動作を、比較例を参照して説明する。図15は、比較例のNAND型フラッシュメモリの電源VTHの立ち上がり速度を制御するドライバ回路DRVの回路図である。図16は、本実施の形態に係るNAND型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。
ここで、図15に示す比較例のドライバ回路DRVは、トランジスタT11が設けられていない点において、図14に示すドライバ回路DRVと異なる。そのため、比較例のドライバ回路DRVは、信号DAC<3:0>が同一であれば、同一の立ち上がり速度で電源VTH<0>〜VTH<3>を立ち上げる。
図16に示すように、時刻t21で、ビット線クランプ電圧線ドライバ5において、ビット線クランプ電圧線BLCへの電圧VTHの印加を開始するための信号BLCVTHが“H”にされる。ビット線クランプ電圧線ドライバ5において、信号出力回路SOUTを介して、遅延なく信号GN_VTH、GP_VTHの状態が変更される。
ここで、時刻t21において、電源VTH<0>〜VTH<3>が立ち上げられる。この電源VTH<0>〜VTH<3>の立ち上がりの急峻さは、電源VTHのドライバ回路DRVに入力される信号DAC<3:0>及びドライバ回路DRVのトランジスタT11のチャネル長によって決まる。
本実施の形態のビット線クランプ電圧線ドライバ5は、電源VTH<0>〜VTH<3>にそれぞれ接続されたドライバ回路DRV内のトランジスタT11のチャネル長がそれぞれ異なる。そのため、このドライバ回路DRVにより立ち上げられる電源VTHの立ち上がり速度が、それぞれ異なる(図16の電圧VTH(実施例3)参照)。一方、比較例のビット線クランプ電圧線ドライバ5は、ドライバ回路DRVにより立ち上げられる電源VTH<0>〜VTH<3>の立ち上がり速度が同一である(図16の電圧VTH(比較例)参照)。
このような立ち上がり速度の電源VTHから、信号GN_VTH、GP_VTHにより導通したトランスファーゲートTG<0>〜TG<3>を介して、ドライブ線BLCD<0>〜BLCD<3>に電圧VTHが印加される。そして、各プレーンP<0>〜P<3>のビット線クランプ電圧線BLCには、ドライブ線BLCD<0>〜BLCD<3>を介して、電圧VTH<0>〜VTH<3>が印加される。
ビット線充電時においては、電圧VTHの立ち上がり速度が速いほどビット線BLの電圧の立ち上がり速度も速くなる。ビット線BLの立ち上がり速度が速いほど、ビット線BLに大きな電流が流れ、ビット線充電動作が早く終了する。本実施の形態のドライバ回路DRVの動作により、プレーンP<0>のビット線BLには最も大きな電流が流れるとともに、ビット線充電動作が早く動作が終了する。そして、プレーンP<1>、P<2>、P<3>の順にビット線充電動作が終了する(図16の(実施例3)の電流波形参照)。一方、比較例のドライバ回路DRVを用いたビット線充電時において、各プレーンP<0>〜P<3>のビット線BLに流れる電流は同じ大きさであり、ビット線充電動作は同時に終了する(図16の(比較例)の電流波形参照)。
[第3の実施の形態に係る不揮発性半導体記憶装置の効果]
本実施の形態のビット線充電動作では、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>〜BLC<3>に印加する電圧VTHの立ち上げ速度を異ならせている。そのため、図16に示すように、ビット線BLを充電する際に流れる電流の電流値、及びビット線BLの充電動作の終了時が、各プレーンP<0>〜P<3>で異なる。結果として、各プレーンP<0>〜P<3>の合計の電流量が過大になることがない。
図17は、第3の実施の形態に係るNAND型フラッシュメモリのビット線充電動作と、比較例のNAND型フラッシュメモリのビット線充電動作とを実際に実行した場合の結果を表す電流波形図である。
図17(a)は、比較例のNAND型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンP<0>〜P<3>のビット線BLに流れる電流を示している。ここで、プレーンP<0>〜P<3>のそれぞれのビット線BLには、同時に電圧が印加されるため、ビット線BLに流れる電流波形は重なっている。
図17(b)は、第3の実施の形態のNAND型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンP<0>〜P<3>のビット線BLに流れる電流を示している。実施の形態のビット線充電動作では、プレーンP<0>〜P<3>毎に、ビット線クランプ電圧線BLC<0>〜BLC<3>に印加する電圧VTHの立ち上げ速度を異ならせている。そのため、図17(b)に示すように、ビット線BLを充電する際に流れる電流の電流値、及びビット線BLの充電動作の終了時が、各プレーンP<0>〜P<3>で異なる。
図17(c)は、図17(a)、及び図17(b)の電流波形図において、各プレーンP<0>〜P<3>のビット線BLに流れる電流を足し合わせた波形図である。図17(c)に示すように、実施の形態のNAND型フラッシュメモリは、比較例よりもプレーンP<0>〜P<3>の全体に流れる電流の最大値を抑えることができる。ビット線充電動作において、ビット線クランプ電圧線BLC<0>〜BLC<3>に印加する電圧VTHの立ち上げ速度を大きくずらすほど、プレーン全体に流れる電流の最大値を抑えることが可能である。しかし、ビット線クランプ電圧線BLCを立ち上げ速度をずらすと、ビット線BLの充電に必要な時間が長くなる。そのため、プレーン全体に流れる電流の許容できる最大値と、ビット線BLの充電に許容できる時間との関係に基づき、電圧VTHの立ち上げ速度を決定する必要がある。
[その他]
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、第3の実施の形態において、電源VTH<0>〜VTH<3>に接続されるドライバ回路DRVは、トランジスタT11<0>〜T11<3>のチャネル長をそれぞれ変化させる構成として説明した。しかし、これは、プレーンP<0>〜P<3>毎に信号DAC<3:0>を制御して、電源VTHの立ち上がり速度を変化させても良い。
また、ビット線充電動作において、ビット線クランプ電圧線BLC<0>〜BLC<3>に印加する電圧VTHのタイミング、又は立ち上げ速度を大きくずらすほど、プレーン全体に流れる電流の最大値を抑えることが可能である。しかし、ビット線クランプ電圧線BLCを立ち上げるタイミング、又は立ち上げ速度をずらすと、ビット線BLの充電に必要な時間が長くなる。そのため、プレーン全体に流れる電流の最大値が許容できる値である場合には、ビット線クランプ電圧線BLCを立ち上げるタイミング、又は立ち上げ速度をずらす動作を行わず、プレーン全体に流れる電流の最大値が所定の値を超えた場合には、ビット線クランプ電圧線BLCを立ち上げるタイミング、又は立ち上げ速度をずらす動作を実行するように設定しても良い。この場合、プレーン全体に流れる電流の最大値と、ビット線BLの充電に許容できる時間との関係に基づいて、この動作を切り替えることができる。
さらに、選択トランジスタST1、ST2の間に直列接続されるメモリセルMnの数は複数(2のべき乗)であればよく、その数は32個に限定されるものではない。そして、メモリセルに記憶されるデータは2値データに限らず、4値データ、又は8値データ等であってもよい。