JP5827450B2 - 不揮発性メモリにおけるビットライン電圧の調整 - Google Patents

不揮発性メモリにおけるビットライン電圧の調整 Download PDF

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Description

[0001] 本発明は、全体として、不揮発性メモリに関し、より詳細には、書込み動作中に、ターゲットメモリセルのビットラインに印加される電圧と、当該メモリセルまたは隣接メモリセルの近傍ビットラインに印加される電圧とを調整することで、不揮発性メモリにおける書込みディスターブ作用を最小限に抑えることに関する。
[0002] とりわけ、半導体製造プロセス、デジタルシステムアーキテクチャおよび無線インフラの進歩により、膨大な範囲の電子製品、特に消費者製品が生まれ、それらが不揮発性メモリにより一層の高性能および高密度を求める推進力となっている。半導体産業の多くの側面と同様に、より高いデバイス実装密度を達成し、単一のダイ、ウェーハまたは半導体デバイス上のメモリセル数を増やすことが引き続き求められ、かつ、そのような努力が続けられている。同時に、デバイス速度およびデバイス性能の向上も求められている。
[0003] 一般的な不揮発性メモリデバイスは、各々が１ビット以上のデータを格納することができる多数の個々のメモリセルからなる仮想接地メモリアレイを含む。典型的な不揮発性メモリアーキテクチャには、通常、浮遊ゲート型トランジスタまたは電荷トラップ層トランジスタの個々の電荷蓄積トランジスタセルで構成されるメモリアレイが含まれる。一般的なアレイアーキテクチャでは、メモリセルは、通常、行および列からなる格子状に配置される。従来から、各トランジスタメモリセルは、ゲート、ソースおよびドレインノードを含む。いくつかの不揮発性メモリでは、ある一行の各メモリセルが、各セルのゲートに接続された共通のワードラインを共有する。アレイには、ワードラインに対して通常直交して設けられる多数のビットラインも含まれる。各ビットラインは、アレイ内のある一列の各メモリセルのソース／ドレインノードに接続され、近傍セル同士はビットラインを共有する。
[0004] 多くの不揮発性メモリデバイスにおいて、メモリアレイは、個別にアドレス指定可能なユニット、グループまたはセクタで構成され、読取り、書込みおよび消去動作のためにこれらのユニット、グループまたはセクタがアドレス復号回路を通じてアクセスされる。通常、不揮発性メモリデバイスは、本分野において周知のとおり、適切な復号およびグループ選択回路と、操作中のセルのワードラインおよびビットラインに適切な電圧を供給するための駆動回路とを含んでいる。
[0005] フラッシュメモリ等のいくつかの不揮発性メモリは、一般に、ホットエレクトロン注入によりプログラムされ、ファウラーノルドハイムトンネルにより消去される。これらの原理は、ターゲットとされるメモリセルのゲート、ソースおよびドレインノードに適切な電圧を印加することによって通常実行される。消去または書込み動作中は、ターゲットとされるトランジスタセルの浮遊ゲートまたは電荷トラップ層から電荷が除去される、あるいはそこに電荷が蓄積されるように、トランジスタのノードに適切な電圧が印加される。読取り動作中は、ターゲットとされるセルに電流が流れるようにトランジスタのノードに適切な電圧が印加され、かかる電流の量が当該セルに格納されたデータの値を表す。メモリデバイスには、セルに格納されたデータを判定するために、結果として生じるセル電流を検知するための適切な回路が含まれ、このデータは、その後、当該メモリデバイスが使用されるシステム内の他のデバイスがアクセスできるようにデバイスのデータバス端子に提供される。
[0006] ターゲットとされるメモリセルの場所は、メモリアレイにおけるこのセル位置の行および列に従って識別される。周辺回路はアドレス指定情報を受け取り、また、ターゲットセルに関連付けられた適切なワードラインおよびビットラインを選択するために復号回路が用いられる。
[0007] ターゲットセルで書込み動作を開始するため、ターゲットとされるトランジスタメモリセルのゲートに結合された適切なワードラインにプログラミング電圧が印加される。一般的に、選択されたターゲットセルのドレインノードに対応するビットラインのみがドレインバイアスプログラム電圧を受け取り、ターゲットセルのソースノードに対応する他方のビットラインは、接地電位または接地電位に近い電位のソースバイアス電圧を受け取る。書込み動作中、ターゲットとされない近傍セルの他の全てのビットラインは、これらのビットラインが「浮遊」状態であると言えるように、公知の回路によって電圧源から電気的に切り離される。近傍ビットラインが浮遊状態であるため、同一行の近傍メモリセルは、理想的には、電流を通さず、ターゲットセルでの書込み動作の影響を受けない。しかしながら、同一行の近傍セルは、ターゲットセルと同じワードラインに接続されているために各セルのゲートに印加される電圧により抵抗状態となる。さらに、金属ビットライン間の容量結合のため、近傍のセルのドレインノードとソースノードとの間に逆電位差が生じ、近傍の非ターゲットセルに望ましくない書込みディスターブがもたらされる可能性がある。書込みディスターブとは、ターゲットメモリセルの状態を変化させるためにビットラインに印加される高電圧によってもたらされる残念な副産物である。
[0008] いくつかのメモリアレイでは、ターゲットビットラインおよび近傍浮遊ビットラインの間の容量結合と、これら２つの間のビットライン間リーク電流が、書込み動作中に、近傍「浮遊」ビットラインに生じる電圧電位を、ターゲットセルのビットラインに印加されたドレインバイアス電圧に厳密に追従するように効果的に「引き上げ」る。したがって、非ターゲットセルのソースノードとドレインノードとの間の電位差が生じるとしても、値が小さいため、非ターゲットセルを通るわずかな電流は、通常、非ターゲットセルに深刻な書込みディスターブ状態をもたらすものではない。さらに、いくつかの不揮発性メモリデバイスでは、浮遊ビットラインの電圧電位をより効果的に「引き上げる」ことができるようにターゲットビットラインの傾斜率を制御することにより、ターゲットセルビットラインと近傍浮遊ビットラインとの間の電位差を減少させている。しかしながら、この技術は、市場が求めている高密度メモリアレイにおいてはあまり効果的でない。
[0009] いくつかの不揮発性メモリデバイスは、各トランジスタメモリセルの物理的寸法を縮小し、より多くの行のセルをアレイに追加することによって、より高密度の仮想接地メモリアレイを達成している。そのため、メモリセルのソース／ドレインノードに結合されるビットライン同士は物理的により接近して配置され、各ビットラインは増加した負荷と長さのために上昇した抵抗値を有する。したがって、より高密度のアレイにおけるビットラインは、ＲＣ時定数の上昇を呈し、これが浮遊近傍ビットラインの充電に遅れを引き起こす。この遅れのため、浮遊ビットライン電圧の充電速度はより遅いものとなり、書込み動作中にターゲットビットライン電圧に厳密に追従しないこととなる。したがって、近傍メモリセルのソースノードとドレインノードとの間に生じる電位差が上昇し、これが、場合によっては、非ターゲット近傍セルを書込み状態にし、深刻かつ望ましくない書込みディスターブ作用をもたらす可能性がある。さらに、より小さい物理的寸法のトランジスタは感受性がより高いため、近傍のセルにおいて以前は許容されていた書込み状態が、時間の経過とともに、近傍のセルの電荷に深刻な外乱をもたらし、したがって、近傍のセルのデータにも深刻な外乱をもたらす可能性がある。そのため、不揮発性メモリデバイスにおいてより高い密度とより小さいダイサイズの構造が実現されるのに伴い、書込みディスターブの問題はより深刻なものとなり、対処することがより困難になっている。
[0010] 高密度メモリアレイの書込み動作を望ましい性能速度で実現しつつ、近傍セルの現状を維持することができる装置および方法が必要とされている。
[0011] 本発明のいくつかの実施形態を、添付の図面を参照して説明する。これらの図面において、同様の参照番号は同一の要素または機能的に類似の要素を示す。また、参照番号の左端の数字はかかる参照番号が最初に登場する図面を表す。
[0012] 図１は、フラッシュメモリ等の不揮発性メモリアレイに使用されるｎ−チャネル型浮遊ゲート電界効果トランジスタの断面図である。 [0013] 図２は、フラッシュメモリ等の不揮発性メモリアレイに使用されるｎ−チャネル型電荷トラップ層電界効果トランジスタの断面図である。 [0014] 図３は、代表的な不揮発性仮想接地メモリアレイにおける部分的な一行のトランジスタメモリセルの概略図である。 [0015] 図４は、本発明の代表的な実施形態の全般的システム構造を表す概略的ブロック図である。 [0016] 図５Ａは、書込みパルスを説明する電圧波形を示す。 [0016] 図５Ｂは、ドレインバイアス信号を説明する電圧波形を示す。 [0016] 図５Ｃは、ソースバイアス信号を説明する電圧波形を示す。 [0017] 図６は、本発明の代表的な実施形態における、ターゲットビットライン電圧および近傍ビットライン電圧を制御するためのビットライン駆動回路を表す概略図である。 [0018] 図７は、さまざまなデジタル制御信号と、関心のあるビットライン上の対応する電圧波形とを説明するタイミング図である。 [0019] 図８は、本発明の代表的な実施形態における、ターゲットビットライン電圧および近傍ビットライン電圧を制御するための別のビットライン駆動回路を表す概略的ブロック図である。 [0020] 図９は、本発明の代表的な実施形態における、同時書込み動作中の部分的な一行のトランジスタメモリセルを表す概略図である。 [0021] 図１０は、本発明の代表的な実施形態における、ターゲットメモリセルのソースバイアス電圧を制御するためのビットライン駆動回路を表す概略図である。 [0022] 図１１は、さまざまなデジタル制御信号と、関心のあるビットライン上の対応する電圧波形とを説明するタイミング図である。 [0023] 図１２は、本発明に係る方法を説明するフロー図である。 [0023] 図１３は、本発明に係る方法を説明するフロー図である。
[0024] これらの図面に示されるさまざまな半導体構造の断面図は必ずしも原寸に比例しておらず、本分野における慣例であるように、説明されている構造、プロセス工程および動作の明確な理解を促すように描かれていることに留意する。
[0025] 以下の「発明を実施するための形態」欄では、本発明と整合するいくつかの代表的な実施形態を説明する添付の図面に言及している。「発明を実施するための形態」欄における「代表的な一実施形態」、「ある例示的実施形態」、「ある代表的な実施形態」等への言及は、説明される代表的な実施形態が特定の特徴、構造、または特性を含み得ることを示すが、必ずしもすべての代表的な実施形態がその特定の特徴、構造、または特性を含んでいなくてもよい。また、かかる表現は、必ずしも同じ代表的な実施形態を指すものではない。また、特定の特徴、構造、または特性がある代表的な実施形態に関連して説明される場合、かかる特徴、構造、または特性を他の代表的な実施形態との関連においてもたらすことは、それが明示的に説明されているか否かにかかわらず、当業者の知識内のことである。
[0026] 本明細書中で説明される代表的な実施形態は、例示を目的とするものであって、限定を目的とするものではない。他の代表的な実施形態が可能であり、本発明の趣旨およびその範囲内で代表的な実施形態を変形することも可能である。したがって、「発明を実施するための形態」欄は本発明を限定することを意図していない。むしろ、本発明の範囲は、以下の請求の範囲およびその均等物に従ってのみ画定される。
[0027] 代表的な実施形態に関する以下の「発明を実施するための形態」欄において、本発明の全般的性質が十分に明らかにされるため、他の者は、当業者の有する知識を適用することにより、過度の実験を行うことなく、本発明の趣旨およびその範囲から逸脱することなく、そのような代表的な実施形態をさまざまな用途のために容易に変形および／または適合させることができる。したがって、そのような適合および変形は、本明細書に提示される教示および手引きに基づき、代表的な実施形態の意味の範囲であり、かつ代表的な実施形態の複数の均等物の範囲であることが意図される。本明細書中の表現および用語は説明を目的とするものであって、限定を目的とするものではなく、本明細書の用語および表現は、当業者が本明細書中の教示に照らして解釈すべきであることを理解されたい。
用語
[0028] チップ、ダイ、集積回路、半導体デバイスおよびマイクロ電子デバイスとの用語は、エレクトロニクスの分野においてしばしば同義に用いられる。これらの用語が本分野において広く理解されるように、本発明は上記の全てに適用可能である。
[0029] チップに関し、一般的に、チップと他の回路要素との間には、物理的導電性接続を介して電源、接地およびさまざまな信号が結合され得る。そのような接続点は、入力、出力、入／出力（Ｉ／Ｏ）、端子、線、ピン、パッド、ポート、インタフェース、または類似の変形および組み合わせと呼ばれることがある。チップ同士の接続およびチップ間の接続は、一般的に導電体によってなされるが、代替的に、光学的、機械的、磁気的、静電的、および電磁的インタフェースによってチップと他の回路要素とが結合されてもよいことが当業者には理解されるだろう。
[0030] 多結晶シリコンとは、ランダムに配向された結晶子または磁区からなる非多孔質形態のシリコンである。多結晶シリコンは、シリコンソースガスを使用した化学蒸着法やその他の方法で形成されることが多く、大角粒界、双晶境界、またはこの両者を含む構造を有している。多結晶シリコンは、本分野においてしばしばポリシリコンと呼ばれ、より簡略してポリと呼ばれることもある。
[0031] ＦＥＴとは、本明細書中で使用されるように、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を意味する。本明細書においては、ｎ−チャネル型ＦＥＴをＮＦＥＴと呼び、ｐ−チャネル型ＦＥＴをＰＦＥＴと呼ぶ。
[0032] 浮遊ゲートトランジスタとは、チャネル領域上にスタックが配置されたＦＥＴであって、ＦＥＴのチャネル領域上に配置された第１誘電体層と、第１誘電体層上に配置された第１導電性材料と、この導電性材料上に配置された第２誘電体層と、第２誘電体層上に配置された第２導電性材料とがスタックに含まれるＦＥＴを意味する。第１誘電体層は、本明細書において浮遊ゲート誘電体層と呼ばれる。伝統的に、かつ正確性を欠いた呼び方として、この第１誘電体層はトンネル酸化物と呼ばれていた。第１導電性材料は浮遊ゲートと呼ばれる。第２誘電体層は、本明細書において制御ゲート誘電体層と呼ばれる。伝統的に、この第２誘電体層はインターポリ酸化物と呼ばれていたが、第２誘電体層としてhigh-k（高誘電率）誘電材料を有し、かつ金属、金属合金、あるいは、金属スタックまたは金属合金スタックからなる制御ゲートを有する（ＨＫＭＧ）浮遊ゲートトランジスタにとって、上記用語は誤解を生じやすい。第２導電性材料は制御ゲートと呼ばれる。この構成において、浮遊ゲートは他のいずれの電気的ノードからも電気的に絶縁されている。
[0033] ソース／ドレイン（Ｓ／Ｄ）端子とは、ＦＥＴの端子を意味し、ＦＥＴのゲート端子に印加された電圧から生じる電界の影響下で半導体表面に反転が起きることに続いて、電界の影響下で電気伝導がこのソース／ドレイン端子の間に起きる。一般的に、ＦＥＴのソースおよびドレイン端子は幾何学的に対称となるように作られる。幾何学的に対称なソースおよびドレイン端子では、これら端子を単にソース／ドレイン端子と呼ぶことが一般的であり、この呼び方が本明細書においても用いられる。設計者は、ＦＥＴが回路内で操作される際に特定のソース／ドレイン端子に印加される電圧に基づいて、かかる端子を「ソース」または「ドレイン」と指定することが多い。
[0034] high-k（高誘電率）誘電体とは、二酸化ケイ素の誘電率よりも高い誘電率を有する材料を意味する。
[0035] コンタクトおよびビアとの用語は、いずれも、異なる相互接続レベルからの導体同士を電気的に接続するための構造を意味する。これらの用語は、本分野においては、そのような接続のための構造が完成されることとなる絶縁体内の開口部と、完成された構造そのものとの両方を表すために使用されることがある。本開示においては、コンタクトおよびビアは、ともに、完成された構造を意味する。
[0036] 基板とは、本明細書中で使用されるように、さまざまなプロセス処理によって所望のマイクロ電子構成に作り変えられる基本的素材としての物理的物体を意味する。基板は、ウェーハと呼ばれることもある。ウェーハは、半導体材料、非半導体材料、または半導体材料と非半導体材料の組み合わせから作られ得る。
[0037] 垂直との用語は、本明細書中で使用されるように、基板表面に対して実質的に直交することを意味する。
概説
[0038] 一般的な不揮発性メモリの一つがフラッシュメモリである。フラッシュメモリセルは、通常、浮遊ゲートトランジスタから形成される。いくつかの実施形態において、フラッシュメモリセルは、電荷を蓄積するための浮遊ゲートの代わりに電荷トラップ層を含んでいてもよい。フラッシュメモリ製品は、一般的に、フラッシュメモリセルのアレイを含んでいる。
[0039] フラッシュメモリにおいては、一般的に、アレイ内の複数の浮遊ゲートトランジスタの一部分が、それらの制御ゲートによって共通ノードが形成されるように相互接続される。この共通ノードはワードラインと呼ばれる。ワードラインは、これらのメモリセルがアドレス指定されているかどうか、および実行すべき動作が消去、プログラム、または読取りのいずれであるかに応じた大きさの電圧を制御ゲートに対して印加し得るワードライン駆動回路によって駆動される。フラッシュメモリアレイは、通常、多数のワードラインを含む。
[0040] 同様に、フラッシュメモリにおいては、一般的に、アレイ内の複数の浮遊ゲートトランジスタの一部が、ソース／ドレイン端子によって共通ノードが形成されるように相互接続される。この共通ノードはビットライン拡散エリアと呼ばれ、該エリアは、好ましくは金属性のビットラインに電気的に接続される。ビットライン駆動回路は、ビットラインに接続されたメモリセルがアドレス指定されているかどうか、および実行すべき動作が消去、プログラムまたは読取りのいずれであるかに応じた大きさの電圧をビットラインに対して印加し得る。フラッシュメモリアレイは、通常、多数のビットラインを含む。
[0041] ターゲットメモリセルのアドレス指定または選択動作の間、所望の（１以上の）メモリセルにアクセスすることは、選択されたメモリセルと非選択メモリセルとがワードラインおよび／またはビットラインを共有する場合、かかる非選択メモリセルの浮遊ゲートまたは電荷トラップ層に意図せず電子を配置する、あるいは浮遊ゲートまたは電荷トラップ層から意図せず電子を除去する可能性があることが知られている。特定の一例において、書込み動作中、選択されたターゲットメモリセルがプログラムされ、かつ、ビットラインおよびワードラインを共有する近傍メモリセルが、偶発的かつ望ましくない書込み状態（すなわち、高いゲート電圧およびソースノードとドレインノードとの間の電位差）のため、その浮遊ゲート上に電子を受け取る場合がある。
[0042] 以下でさらに詳細に説明するように、本発明のさまざまな実施形態は、非ターゲット近傍セルでの書込みディスターブ状態を削減または最小限に抑えつつ、書込み性能を向上させるための回路および方法を提供する。さまざまな実施形態は、近傍のセルのそれまで浮遊状態であったビットラインに対して制御された電圧信号を印加して、近傍の非ターゲットメモリセルのソースノードとドレインノードとの間の電位差を減らすことにより、非ターゲットメモリセルに格納されたデータの完全性を維持するという利点を有する。近傍の非ターゲットセルのノード間の電位差が減少するだけでなく、近傍ビットラインの傾斜率がターゲットビットラインの傾斜率により素早く追従することによりターゲットビットラインのドレインバイアス電圧をより高速に上昇傾斜させることができるため、ターゲットセルにおいてより速い書込み速度を実現することができる。
[0043] 別の実施形態において、ドレインバイアス電圧が上昇傾斜する間、ターゲットセルの「ソース」ビットラインに対してもより高いソースバイアス電圧を印加することによって書込み速度をさらに上げることができる。このようにして、ターゲットセルのドレインバイアス電圧は、より素早くプログラミングに十分な電圧レベルを達成する。さらに、隣接メモリセルに対する同時進行の書込み動作がある場合、この隣接メモリセルに印加されるソースバイアス電圧が上昇することは、同一行の他のビットラインに対する引き下げ作用の改善に役立ち得る。引き下げ作用は、ソースバイアス電圧が接地電圧または接地電圧に近い電圧である場合により有害なものとなる。そのため、他のビットラインの傾斜率をより効果的に制御することで非ターゲットメモリセルのソースノードとドレインノードとの間の電位差を最小限に抑えることができる。
[0044] 図１〜３は背景情報を提供する。
[0045] 図１は、フラッシュメモリ等の代表的な不揮発性メモリアレイに使用される、例示的なｎ−チャネル型浮遊ゲート電界効果トランジスタ１００の断面図を示す。通常はシリコンウェーハであるが、これに限定されない基板１０２には、一対のソース／ドレイン（Ｓ／Ｄ）端子１０４，１０６が形成される。本分野において周知のように、Ｓ／Ｄ端子１０４，１０６は、基板１０２に埋め込まれたビットラインに対応するか、あるいは、不揮発性メモリアレイの一部として設けられた金属ビットラインに電気的に結合されたビットライン拡散エリアに対応する。説明の便宜上、Ｓ／Ｄ端子１０４をソース端子と呼び、Ｓ／Ｄ端子１０６をドレイン端子と呼ぶが、特定の実施形態において、Ｓ／Ｄ端子１０４，１０６はともに、不揮発性メモリアレイのレイアウトまたはパターンによって決められるように、トランジスタメモリセルのソース端子またはドレイン端子のいずれかに相当するものとすることができ、代表的な実施形態においては所望の動作に従って相互に交換可能とし得る。基板１０２のソース１０４とドレイン１０６との間に横方向に配置された部分は、本明細書においてチャネル領域１０３と呼ばれる。図１から分かるように、ソース１０４およびドレイン１０６は、ゲート誘電体層１０８、浮遊ゲート１１０、誘電体層１１２および制御ゲート１１４を含むスタックと並んで配置されている。制御ゲート１１４は、メモリアレイ内のワードラインの一部として形成されるか、あるいはアレイ内のワードラインに電気的に結合される。浮遊ゲート１１０は、ゲート誘電体層１０８によってチャネル領域１０３から電気的に絶縁され、かつ誘電体層１１２によって制御ゲート１１４から電気的に絶縁されている。浮遊ゲートトランジスタ１００の閾値電圧ＶＴは、浮遊ゲート１１０に蓄積された電荷量を増加または減少させることで変更することができる。浮遊ゲート１１０に注入された電荷量は、読取り電圧がゲート１１４に印加された場合に一定の閾値を超える電流がデバイス１００に流れるかどうかに基づき、２ビットのデータ（「０」または「１」）に対応することができる。浮遊ゲート上の電荷量は、閾値電圧またはＶＴと呼ばれるトランジスタの動作特性を変える。データ値の正確な記憶を確保するため、動作中、特定のまたは一定のＶＴ値が維持されることが望まれる。あるいは、浮遊ゲートトランジスタ１００を、ゲート１１４に読取り電圧が印加された場合に検知される変動する電流値に従って決定されるマルチビットのデータを格納するように構成することもできる。変動する電流値は、書込み動作中に、浮遊ゲート１１０に蓄積された電荷量またはＶＴを精密に制御することによって達成することができる。このようなマルチビット構成においては、格納されたデータに関連付けられた対応する電荷を正確に測定するためにより高い精度が必要となるため、浮遊ゲートトランジスタセル１００に格納されたデータは書込みディスターブ状態の影響をさらに受けやすくなる。このような実施形態では、蓄積された電荷のわずかな変化が、したがって、ＶＴのわずかな変化が、格納データの好ましくない破壊につながることがある。
[0046] 通常、電子は、ホットエレクトロン注入によって浮遊ゲート上に配置され、ファウラーノルドハイムトンネルのようなトンネリングによって除去される。慣例により、電子の除去が消去と呼ばれ、電子の付加がプログラミングと呼ばれる。当業者には、図１が例示のみのためのものであって、図解された浮遊ゲートトランジスタの機能性を実現する他のデバイス構造が可能であることが認識されるだろう。限定ではなく例示として、制御ゲートが浮遊ゲートの垂直方向側面にまわり込み、両ゲートが誘電材料によって分離されていてもよい。さらにまた、限定ではなく例示として、誘電体層１１２がhigh-k（高誘電率）誘電材料から、かつ制御ゲート１１４が金属、金属合金、あるいは金属および／または金属合金のスタックから、それぞれ構成されてもよい。
[0047] 図１の構造を参照すると、トランジスタメモリセル１００のプログラムまたは書込み動作は、チャネル領域１０３からの電子を浮遊ゲート１１０上に注入させることによって行われる。浮遊ゲートトランジスタ１００をプログラムするためには、「ゲート・ソース間」電圧と「ドレイン・ソース間」電圧の両方が所定の正の値になるように、ソース端子１０４にソースバイアス電圧を印加し、制御ゲート１１４に制御ゲート電圧を印加し、ドレイン１０６にドレインバイアス電圧を印加する。この構成では、ドレイン・ソース間の電界の影響により、ソース１０４とドレイン１０６との間のチャネル領域１０３で電子が加速する。加速した電子は、ドレイン領域に近づくにつれて十分なエネルギーをもつようになるため、これら電子のいくつかは、チャネル領域１０３の結晶格子内の１つまたは複数の原子と衝突後、浮遊ゲート誘電体層１０８を通過して浮遊ゲート１１０にトラップされるのに十分なエネルギーをもつこととなる。浮遊ゲート１１０上の負電荷量が増加すると、浮遊ゲートトランジスタ１００の閾値電圧ＶＴが高くなる、すなわち、より高い制御ゲート・ソース間電圧を作動させる必要がある。
[0048] 図２は、フラッシュメモリ等の代表的な不揮発性メモリアレイに使用される、例示的なｎ−チャネル型電荷トラップ層電界効果トランジスタ２００の断面図を示す。図１の浮遊ゲートトランジスタ１００と同様に、電荷トラップ層トランジスタ２００は、基板２０２を含み、基板中に、一対のソース／ドレイン（Ｓ／Ｄ）端子またはビットライン拡散部２０４，２０６が形成されている。基板２０２のＳ／Ｄ２０４とＳ／Ｄ２０６との間に横方向に配置された部分は、本明細書において、チャネル領域２０３と呼ばれる。図２に示されるように、Ｓ／Ｄ２０４およびＳ／Ｄ２０６は、ゲート誘電体層２０８、電荷トラップ層２１０、誘電体層２１２および制御ゲート２１４を含むスタックと並んで配置されている。電荷トラップ層２１０は、ゲート誘電体層２０８によってチャネル領域２０３から電気的に絶縁され、かつ誘電体層２１２によって制御ゲート２１４から電気的に絶縁されている。電荷トラップ層２１０は、２つの電荷蓄積エリア２１６および２１８で構成され、例えば、各エリアが１ビット以上のデータを格納することができる。
[0049] 電荷トラップ層トランジスタ２００に対するデータのプログラミングまたは書込みは、浮遊ゲートトランジスタ１００におけるのと同様である。電荷トラップ層トランジスタ２００の作動ソースと作動ドレインとの間に高電界を印加することにより、電子が電荷トラップ層２１０に注入される。左の電荷蓄積エリア２１６にプログラムするためには、ドレインバイアス電圧を作動ドレイン２０４に印加し、ソースバイアス電圧を作動ソース２０６に印加する。逆に、右の蓄積エリア２１８にプログラムするためには、ドレインバイアス電圧を作動ドレイン２０６に印加し、ソースバイアス電圧を作動ソース２０４に印加する。電荷トラップ層２１０は、トラップされた電子がその注入位置であるエリア２１６または２１８に概ね局所化されてとどまる傾向になるように、低伝導性材料で構築されることが好ましい。電子が電荷トラップ層に注入される可能性は作動ドレイン端子２０４，２０６の近くで最大となるため、電荷蓄積エリア２１６および２１８は、通常、電荷トラップ層の縁部の近くに配置される。このエリアにおいて、書込み動作中に印加される電界のもとで電子は最大のエネルギーを獲得し、電荷トラップ層２１０に注入されることになる。このような構成により、電荷トラップ層２１０が各電荷蓄積エリア２１６および２１８に１ビット以上のデータを格納することが可能になる。
[0050] 図３は、本発明の代表的な実施形態に係る、浮遊ゲートトランジスタまたは電荷トラップ層トランジスタ等の不揮発性メモリセルアレイの部分的な一行３００を示す。部分的一行３００は、ＮＯＲ仮想接地型の実装における一群のメモリセル３０１〜３０８を示す。この部分的一行３００は、専用の接地ビットラインがないため、仮想接地実装である。むしろ、各ビットラインは、特定の動作に従って必要とされる場合、印加された電圧によって接地電位または接地電位に近い電位に駆動され得る。メモリセル３０１〜３０８は、共通ワードラインＷＬ３０９に接続され、このワードライン３０９は、トランジスタメモリセル３０１〜３０８の各々の制御ゲートに電気的に接続される。図示されるように、各トランジスタメモリセルは、３１０〜３１８と符号が付けられた金属ビットラインＢＬのうちの一対のビットラインに電気的に結合されている。各金属ビットライン３１０〜３１８は、対応する各メモリセル３０１〜３０８の１つのＳ／Ｄ端子に電気的に結合されている。これらのＳ／Ｄ端子は、交互にビット拡散エリアと呼んでもよい。図示されるように、隣接するメモリセルの組は共通の１本のビットラインを共有する。例えば、メモリセル３０１は関連付けられたビットラインＢＬ３１０およびＢＬ３１１を有し、メモリセル３０２は関連付けられたビットライン３１１およびＢＬ３１２を有する。したがって、セル３０１およびセル３０２はビットラインＢＬ３１１を共有する。
[0051] 印加されたワードライン電圧およびビットライン接続に応じて、メモリセル３０１〜３０８は、浮遊ゲート１１０上に蓄積された電荷値、あるいは電荷トラップ層２１０の電荷蓄積エリア２１６または２１８内に蓄積された電荷値に対応するビットの書込み、読取りおよび消去を行うことができる。代表的な仮想接地メモリアレイでは、ターゲットメモリセル（例えば、３０４）に対する高速の書込み速度を達成しつつ、近傍セル３０１〜３０３および３０５〜３０８の現状を維持することによって、所望の性能を満たすことができる。加えて、アレイ設計および周辺回路を可能な限りコンパクトかつ管理可能に保つことが望ましい。
[0052] 高速の書込み速度は、書込み動作中にターゲットメモリセルに印加する電界を強めることによって達成することができる。この電界は、ターゲットメモリセルのゲート、ドレインおよびソース端子に所定の電圧値をかけることにより印加され、ターゲットメモリセルのソース端子とドレイン端子の間に増大した電位差を作り出す。ターゲットセルにおける効率的な書込み動作を可能にするためには、特定の電位差を達成する必要がある。特定のメモリセルのソースおよびドレイン端子間に必要とされる電位差は、半導体技術と、このセルのプログラミングまたは電荷状態とによって決定される。ターゲットメモリセル３０４への書込み動作中、典型的には、ターゲットセル３０４のゲートに結合されたワードラインＷＬ３０９に高い電圧電位をかけ、ターゲットセル３０４のアクティブなドレイン端子に対応するビットライン３１４に高い電圧電位をかけ、かつ、ターゲットメモリセル３０４のソース端子に対応するビットライン３１３に接地レベルの電圧電位または接地レベルに近い電圧電位をかけることで、十分な電界が達成される。ビットライン３１４に印加された電圧電位が十分なプログラミング電位に早く到達するほど、ターゲットセル３０４に対する書込み動作は高速に行われる。しかしながら、ターゲットビットライン３１４と浮遊ビットライン３１５との間に電位差を作り出すことになるため、ビットライン３１４をあまりに素早く充電するべきではない。そのため、書込み動作の性能は、一部分において、半導体技術と、上記電位差を最小化するために浮遊ビットライン３１５をいかに素早く引き上げる、あるいは充電することができるかによって決まる。いくつかの実施形態において、ビットライン３１４に印加される高いドレインバイアス電圧電位には、ステップ状または傾斜状の波形が与えられる。このような傾斜状の電圧波形の電圧によって、アクティブなビットライン３１４の波形により厳密に追従するような速度で浮遊ビットライン３１５の上昇傾斜または充電を行うことが可能になる。
[0053] 浮遊ビットライン３１５の上昇傾斜挙動はいくつかの要因によって決まる。主要な因子の１つとして、浮遊ビットライン３１５を充電させるビットライン間のリーク電流がある。別の因子として、ビットライン３１４とビットライン３１５の間の金属間容量結合がある。これらの因子は、一般的に、非ターゲットセル３０５のソースおよびドレイン間の逆電位差が非ターゲットセル３０５に深刻な書込みディスターブ状態をもたらすことがないように、浮遊ビットライン３１５の電圧電位を十分に引き上げるものであった。トランジスタメモリセルがより短いゲート長およびチャネル長で構築された高密度メモリアレイでは、生じるビットラインリーク電流は、密度のより低いアレイと比較して相対的に高いものであり得る。しかし、上述のように、高密度メモリアレイでは、ビットラインにおいて長さが長くなり、過大な負荷がかかることから、各ビットラインはより高い抵抗を有する。そのため、ＲＣ時定数の上昇によって、隣接する浮遊ビットライン３１５は、より密度の低いアレイの場合よりもかなり遅い充電速度または上昇傾斜速度を呈する。したがって、傾斜状のドレインバイアス電圧がビットライン３１４に印加される実施形態であっても、金属間ビットライン容量結合およびビットライン間リークにより誘発される、隣接する浮遊ビットライン３１５に対する引き上げ効果は、アクティブなビットライン３１４におけるドレインバイアス電位に厳密に追従するように近傍ビットライン３１５の電位を引き上げるためには効果的でなく、結果として、非ターゲットセル３０５に書込みディスターブが発生する。
[0054] 例えば、この副作用は、高電圧（ＨＶ）に駆動されたビットライン「Ｄ」３１４の上昇または下降推移が進行中であり、かつ、名目上、ソースビットライン「Ｓ」３１３が接地（Ｇｎｄ）電位に近い間、浮遊ビットライン「Ｆ」３１５と、この浮遊ビットライン「Ｆ」３１５のビットライン「Ｄ」３１４に対する容量結合の上下動がゆっくりとしたものであることとによって引き起こされる。ワードライン３０９には高電圧が印加されるため、高速で上昇傾斜する金属ビットライン３１４の隣にある浮遊ビットライン３１５の結合挙動が、その近傍のビットラインの時間Δｔにおける電位変化（すなわち、ΔＶ／Δｔ）に応じるほど早くない場合、ビットライン３１４とビットライン３１５との間の逆電位差が近傍のセル３０５に望ましくない書込み刺激をもたらすこととなる。
[0055] 不揮発性メモリデバイスにおいて、電荷ポンプおよびレギュレータを備える既存の電源は、例えば、メモリデバイスを利用するアプリケーションによって要求される高速の書込み速度を満たすように設計されている。しかしながら、高密度メモリアレイにおけるターゲットセルの書込み速度は、書込みディスターブ状態を最小限に抑えるため、隣接ビットラインの上昇傾斜挙動により制限される。上述のように、アクティブなビットラインと浮遊ビットラインとの間の電位差を最小限に抑えるための１つの技術は、アクティブなビットラインに印加される電圧の傾斜率制御を実施して、浮遊ビットラインの傾斜率がアクティブなビットラインの傾斜率により厳密に追従できるようにすることである。しかし、より高い密度のメモリアレイを実現するためには、ターゲットセルの駆動されたビットラインに対する傾斜率制御を行うだけでは書込みディスターブエラーを防止するために不十分である場合がある。
[0056] 本発明の代表的な実施形態は、ターゲットビットラインだけでなく、非ターゲットメモリセルの近傍ビットラインに対しても傾斜率を動的に制御しながらターゲットとされるメモリセルへの書込みを行うことで、この問題を軽減する。別の実施形態では、書込み動作中に、メモリアレイ内のターゲットとされるセルのソース端子電圧制御を適用することで、ターゲットビットラインおよび近傍の浮遊ビットラインに対する傾斜率制御を改善する。これらの方法は、メモリアレイのデータパターンや、不揮発性メモリのその他の性能要件に応じてそれぞれ別個に採用してもよいし、組み合わせて採用してもよい。
例示的実施形態
[0057] 図４は、本発明の例示的実施形態を示す。不揮発性メモリデバイス４００は、電荷ポンプ回路４０２と、電圧レギュレータ回路４０４と、第１傾斜コントローラ／ビットラインドライバ４０６ａと、第２傾斜コントローラ／ビットラインドライバ４０６ｂとを含む。
[0058] 電荷ポンプ４０２は、本分野において周知のように、不揮発性メモリデバイス４００に電気的に接続された電源（不図示）から調整されていない高電圧を生成する。レギュレータ回路４０４は、調整されたビットラインターゲット電圧信号４０３と、調整されたディスターブ抑止電圧信号４０５とを生成する。ビットラインターゲット電圧信号４０３は、書込み動作中にターゲットメモリセルまたはアクティブなメモリセルのビットラインに印加される高電圧信号であり、ディスターブ抑止電圧信号４０５は、近傍の非ターゲットセルに書込みディスターブ状態が生じるのを削減または除去するために、書込み動作中にこの非ターゲットセルの近傍ビットラインに印加される高電圧信号である。
[0059] 図４に示されるように、ビットラインターゲット電圧信号４０３の傾斜率およびディスターブ抑止電圧信号４０５の傾斜率の両方を制御し、傾斜されたビットラインターゲット電圧信号４０７ａおよび傾斜されたディスターブ抑止電圧信号４０７ｂを出力するために、一対の傾斜コントローラ／ビットライン駆動回路４０６ａおよび４０６ｂが設けられている。傾斜コントローラ／ビットラインドライバ４０６ａおよび４０６ｂは、所定の上昇傾斜プロファイルまたは制御された上昇傾斜プロファイルを有する傾斜された電圧信号を、ビットライン復号回路４０８ａおよび４０８ｂにそれぞれ供給し、このビットライン復号回路４０８ａおよび４０８ｂがメモリアレイにおいて適切なビットラインの選択および起動を有効にする。ビットライン復号回路４０８ａおよび４０８ｂは、本分野において広く理解されているように、書込み動作の実行中、正しい高電圧信号をそれぞれのビットラインに送るためのアドレス復号回路を含む。
[0060] 代表的な実施形態において、近傍ビットラインへの言及がなされる場合、非ターゲットメモリセルのビットラインを意味し、これは従来から浮遊ビットラインである。代表的な実施形態において、非ターゲットセルのこの近傍ビットラインは、非ターゲットセルの書込みディスターブエラーを軽減するために、傾斜された電圧信号によって駆動される。非ターゲットセルのこの近傍ビットラインは、ターゲットとされるセルとビットラインを共有する非ターゲットセルのビットライン、あるいは、書込みディスターブエラーによる好ましくない影響を受ける可能性があるアレイ内の別の近傍セルのビットラインを意味する場合もある。近傍ビットラインは、ターゲットとされるセルがビットラインを共有する隣接セルのビットラインのみを意味する必要はない。
[0061] 図４は、本発明の代表的な実施形態に係るメモリアレイ４３０の部分的な一行を示している。図示されるように、メモリアレイ４３０は、それぞれのゲート電極４１１，４１３，４１５，４１７において共通ワードライン４０９にそれぞれ接続された複数のトランジスタメモリセル４１０，４１２，４１４，４１６を含む。また、メモリアレイ４３０は複数のビットライン４１８，４２０，４２２，４２４，４２６も含む。ビットライン４１８およびビットライン４２０は、メモリセル４１０のＳ／Ｄ端子に電気的に接続される。ビットライン４２０およびビットライン４２２は、メモリセル４１２のＳ／Ｄ端子に電気的に接続される。ビットライン４２２およびビットライン４２４は、メモリセル４１４のＳ／Ｄ端子に電気的に接続され、ビットライン４２４およびビットライン４２６は、メモリセル４１６のＳ／Ｄ端子に電気的に接続される。
[0062] 代表的な実施形態において、メモリセル４１０は書込み動作のターゲットセルとして指定される。ターゲットメモリセル４１０のアドレス復号により、ターゲットメモリセル４１０に対応する適切なワードライン４０９およびアクティブビットライン４２０が選択され、または有効にされる。さらに、ビットライン復号回路４０８ａおよび４０８ｂが、ターゲットメモリセル４１０での書込み動作中に書込みディスターブが生じるおそれのある近傍セル４１２の適切な近傍のビットライン４２２を選択し、または有効にする。ビットライン復号回路４０８ａおよび４０８ｂは、本分野において広く理解されるように、選択または有効にされたビットラインに入力電圧信号４０７ａおよび４０７ｂを送るように構成される。
[0063] 代表的な実施形態に係る書込み動作は、図５Ａに示されるような書込みパルス５００に従って有効となる。書込みパルス５００の間にターゲットメモリセルに印加される電圧信号の簡略化した波形図を図５Ｂおよび５Ｃに示す。例えば、書込みパルス５００全体を通してプログラミング電圧がワードライン４０９に印加される。図５Ｂに示すように、書込みパルス期間中におけるターゲットビットラインのドレインバイアス電圧は、ビットライン上昇傾斜段階５０２と、実パルス段階５０４と、ビットライン放電段階５０６とを含む。ターゲットビットラインが上昇傾斜または充電されて所望のプログラミング電圧バイアスに達するのがビットライン上昇傾斜段階５０２であり、電圧バイアスは実パルス段階５０４と呼ばれる期間の間、このプログラミング電圧バイアスで横ばい状態となる。図５Ｂに示す電圧波形は例示のみのためのものである。
[0064] 代表的な実施形態において、以下でさらに説明される図７に示されるように、ドレインバイアス信号は、特にビットライン上昇傾斜段階５０２の間、複数のステップまたは傾斜からなる波形を含む。ドレインバイアス電圧とソースバイアス電圧との間の電位差によって作り出された電界が、トランジスタメモリセルの浮遊ゲートまたは電荷トラップ層等に必要な数の電子を注入するのに十分な電界となるのが実パルス段階５０４である。実パルス段階５０４の期間は、トランジスタメモリセル技術と、トランジスタメモリセルに付加すべき所望の電荷量とに従って適応的に制御される。図５Ｃに示されるように、代表的な実施形態において、ソースバイアス電圧５０８も、ドレインバイアス電圧信号の実パルス段階５０４の間に接地レベルまたは接地レベルに近いレベルの所望のプログラミング電圧になるよう上昇傾斜する過渡的段階を有しており、それによって、実パルス段階５０４の間、ドレインバイアス電圧とソースバイアス電圧との電位差が実質的に一定のままとなる。
[0065] 図４に戻って、代表的な実施形態において、傾斜されたビットラインターゲット電圧信号４０７ａが、傾斜コントローラ／ビットラインドライバ４０６ａから、ターゲットセル４１０のビットライン４２０への選択または有効にされた出力パスを有するビットライン復号回路４０８ａに対して出力される。ビットラインターゲット電圧信号４０７ａは、ターゲットセル４１０の「アクティブドレイン」ノードのためのドレインバイアス電位に相当する。同時に、制御されたソースバイアス電圧レギュレータ（不図示）が、ターゲットセル４１０の「ソース」ノードに対応するビットライン４１８にソースバイアス電圧を供給する。この代表的な実施形態においては、傾斜されたディスターブ抑止電圧信号４０７ｂが、書込みパルス５００全体を通して非ターゲット近傍セル４１２の近傍ビットライン４２２に印加される。傾斜されたディスターブ抑止電圧信号４０７ｂは、傾斜されたビットラインターゲット電圧信号４０７ａの波形と同様の波形を含むように生成される。傾斜されたディスターブ抑止電圧信号４０７ｂは、傾斜されたビットラインターゲット電圧信号４０７ａと同様に、ターゲットメモリセル４１０の書込みパルス全体を通して近傍のビットライン４２２に印加される。ビットライン４２２に印加される電圧によって非ターゲットメモリセル４１４にさらなるディスターブ状態が作り出されることがないように、ディスターブ抑止電圧信号４０７ｂはビットラインターゲット電圧信号４０７ａよりも低い電位である。
[0066] 非ターゲットメモリセル４１２は、ターゲットセル４１０の書込み動作中、深刻な書込みディスターブ状態を被ることなく、その作動ドレイン端子およびソース端子の間に逆電位差をもつことができる。非ターゲットメモリセル４１２にわたって許容される電位差は、一部分において、基本的な半導体技術と、非ターゲットメモリセル４１２のプログラミング状態とによって決定される。メモリアレイ内の各近傍メモリセルのプログラミング状態を各書込み動作前に決定することは難しい場合があるため、一実施形態では、非ターゲットセルのプログラムされた状態に関係なく許容される最小の電位差に従って、非ターゲットメモリセルにわたって許容される電位が決定されることが好ましい。したがって、傾斜されたディスターブ抑止電圧信号４０７ｂは、生じる電位差が許容される電位差以下になるように生成され得る。
[0067] 図４に示されるように、本発明の代表的な実施形態では、少なくとも２つの調整された高電圧信号、すなわち、ビットラインターゲット電圧信号４０３およびディスターブ抑止電圧信号４０５が生成される。代表的な実施形態において、アクティブビットライン４２０に印加される傾斜されたビットラインターゲット電圧信号４０７ａと、近傍のビットライン４２２に印加される傾斜されたディスターブ抑止電圧信号４０７ｂとが独立して制御可能となるように、アクティブビットラインドライバによる傾斜率制御とは独立して、近傍ビットラインドライバの別個の傾斜率制御を設けることには利点がある。この実施形態において、アクティブビットライン４２０および近傍ビットライン４２２に印加される電圧信号は、近傍セルの書込みディスターブに対する感受性に応じて適応的に制御される。さらに、近傍ビットライン４２２に印加される傾斜されたディスターブ抑止電圧信号４０７ｂの電位値は、近傍セル４１２に蓄積された電荷の関数として予測される近傍セルにおけるビットライン間リークの大きさ、ならびに、近傍セル（例えば、４１４，４１６）のプログラム状態によって近傍ビットライン４２２に見られる可能性があるその他の引き上げまたは引き下げ作用と、アレイ内の他のセルにおける同時書込み動作とに従って、適応的に制御することができる。
[0068] アクティブビットライン４２０および近傍のビットライン４２２に対して独立して傾斜率制御を行うことを可能にするいくつかの実施形態において、アクティブビットライン４２０と近傍のビットライン４２２との間の電位差は、必要に応じて、より精細な、またはより高い分解能まで調節可能とすることができる。例えば、特定のセルにおいて多くのエラーが許容される場合、あるいは公知のソフトプログラミング技術またはエラー訂正技術を用いて多くのエラーが訂正可能である場合、アクティブターゲットビットライン４２０と近傍ビットライン４２２との間の電位差は精密に制御する必要はない。しかし、蓄積された電荷のわずかな変化でも非ターゲットメモリセルの状態に変化を及ぼすことがあるマルチビットメモリセルにおいては、アクティブターゲットビットラインおよび近傍ビットライン４２０、４２２の間の電位差を、より精細な分解能までより精密に調整することが可能である。
[0069] 図６は、「アクティブ」ターゲットビットラインまたは「近傍」ビットラインのいずれかを駆動するように制御可能な例示的ビットライン駆動回路６００の詳細図を示す。駆動回路６００は、第１出力６０１において、電荷ポンプ・レギュレータ回路６０２からビットラインターゲット電圧信号を受け取り、第２出力６０３において、電荷ポンプ・レギュレータ回路６０２からディスターブ抑止電圧信号を受け取る。ターゲットビットライン電圧に対応する出力６０１は、第１ＰＦＥＴ６０４に電気的に接続される一方、ディスターブ抑止電圧に対応する出力６０３は、第２ＰＦＥＴ６０６に電気的に接続される。ＰＦＥＴ６０４およびＰＦＥＴ６０６は、それぞれのゲート電極に印加された制御信号によって選択的に有効にされた場合に、電荷ポンプ・レギュレータ回路６０２からの調整されたビットラインターゲット電圧および調整されたディスターブ抑止電圧をそれぞれ送る、電圧制御されたスイッチとして機能する。制御ロジックブロック６１０は、ビットライン駆動回路６００の所望の動作のためのさまざまな制御信号、例えば、アクティブ／抑止（Active_Inhibit）信号６２１、ステップ制御信号６２３，６２５，６２７、およびビットライン放電（bitline_discharge）信号６２９を供給する。さらに、ビットライン駆動回路６００は、出力電圧信号Ｖｏｕｔ６２０の上昇傾斜速度を有効に制御するための複数の入力および出力を含むステップ制御／傾斜制御回路６０８を含む。出力電圧信号６２０は、その後、メモリアレイの選択されたビットラインに印加される。ステップ制御／傾斜制御回路６０８は、適切な傾斜された電圧信号Ｖｏｕｔ６２０を生成するための複数の許可信号を制御ロジックブロック６１０から受け取る。傾斜制御回路６０８は、調整されたターゲット電圧信号を入力６０５において受け取り、かつ入力６１１を介してＰＦＥＴ６０４または６０６から電圧信号を受け取る。これらの電圧値は、傾斜制御回路６０８が出力電圧信号６２０のステップレートまたは傾斜率を有効に制御する上で役立つ。
[0070] 図６に示されるように、アクティブ／抑止ロジック信号６２１は、ビットラインターゲット電圧またはディスターブ抑止電圧のいずれが電荷ポンプ・レギュレータ回路６０２から送られるべきかの選択を有効にするため、傾斜制御回路６０８に供給される。アクティブ／抑止ロジック信号６２１がアサートされる間、端子６０７から出力される制御信号がＰＦＥＴ６０４をオンするように出力される。そのような動作において、ビットライン駆動回路６００は、Ｖｏｕｔとして傾斜されたターゲットビットライン電圧信号を供給するように構成される。アクティブ／抑止ロジック信号６２１がディアサートされる間は、ＰＦＥＴ６０６をオンするように制御信号が端子６０９から出力される。この動作において、ビットライン駆動回路６００は、Ｖｏｕｔとして傾斜されたディスターブ抑止電圧信号を供給するように構成される。傾斜されたディスターブ抑止電圧は、ターゲットセルでの書込み動作中、非ターゲットセルの近傍ビットラインに対して印加される。代表的な実施形態においては、ＰＦＥＴ６０４および６０６の一方のみが書込み動作中にオンされることとなる。
[0071] 電荷ポンプ・レギュレータ回路６０２によって生成される電圧信号は、デバイスの特定の動作にとって望ましい電圧レベルに厳密に調整される。ターゲットビットライン電圧信号およびディスターブ抑止電圧信号は所定の電圧差でオフセットされるため、電荷ポンプ・レギュレータ回路６０２は、第１および第２出力６０１，６０３に印加される少なくとも２つの別個の電圧信号を生成する。この実施形態において、ビットライン駆動回路６００は、所望の動作に従ってターゲットビットライン電圧または近傍のビットライン電圧のいずれかを制御するように動作されるという利点を有する。図４に示されるように、書込み動作中にアクティブビットライン電圧と近傍のビットライン電圧とを同時に制御する複数の駆動回路４０６ａ、４０６ｂを設けると有利である。
[0072] 傾斜制御回路６０８は、ビットライン駆動回路６００から出力される電圧信号６２０の波形がいくつかの傾斜またはステップからなるように制御するよう構成される。単なる例示として、ビットライン駆動回路６００は、最大３つのステップまたは傾斜からなるビットライン駆動電圧信号を出力するように構成される。ビットライン駆動回路６００は任意の数の所望のステップまたは傾斜からなる出力信号を生成するように変更可能であることを当業者は理解すべきである。また、出力される傾斜された信号の信号波形、特に各ステップは、均一である必要はなく、最適な性能を達成するべく必要に応じてあらゆる態様で構成することができる。
[0073] 傾斜制御回路６０８は、制御ロジック６１０から複数の入力を受け取るように構成され、これらの入力が、必要に応じて、出力６１３、６１５および６１７における特定のステップまたは傾斜に対応した出力上昇傾斜信号の選択を有効にする。例えば、制御ロジック６１０は、傾斜制御回路が第１ステップ制御、第２ステップ制御および第３ステップ制御を実施することができるように、出力６２３、６２５または６２７のそれぞれにロジック信号を印加し得る。
[0074] 図７は、ともに代表的な実施形態に係るロジック制御信号およびサンプル出力電圧信号のタイミング図である。電圧信号７１０はターゲットビットライン電圧に対応し、信号７１２は近傍ビットライン電圧に対応し、信号７１４はソースビットライン電圧に対応する。
[0075] 図に示されるように、書込み動作中のプログラムパルス７００は、印加されたビットライン電圧７１０，７１２が所望のプログラミング電圧まで上昇傾斜する制御された傾斜段階（controlled_ramp stage）７０２と、印加されたビットライン電圧７１０，７１２が該プログラミング電圧に達する実プログラムパルス段階（actual_program_pulse stage）７０４と、書込みまたはプログラミング動作の完了に続いて、印加されたビットライン電圧７１０，７１２がターゲットとされたビットラインおよび近傍ビットラインから放電されるビットライン放電段階（bitline_discharge stage）７０６と、を含む。図６および７を参照すると、制御された傾斜段階７０２のうちの所定期間、ステップ１のための制御信号６２３が有効になる。この期間中、傾斜制御回路６０８からは出力６１３において第１ステップ制御信号が出力される。この所定期間の後、制御信号６２３が無効化されると、ステップ２のための制御信号６２５が印加される。制御信号６２５が有効とされる間、制御回路６０８からは出力６１５において第２ステップ制御信号が出力される。この例では、制御された傾斜段階７０２の間に制御信号６２３および６２５が出力され、それぞれの制御信号がステップ１（７２３）およびステップ２（７２５）に対応する。再び、ステップ２に対応する所定期間が経過すると、制御信号６２５はディアサートされ、制御信号６２７が有効にされる。制御信号６２７が有効とされる間、傾斜制御回路６０８からは出力６１７において第３ステップ制御信号が出力される。参照番号７２５として示されるステップ３の間、出力電圧信号６２０は書込み動作のためのターゲット電圧値に達しており、したがって、図７のタイミング図に示されるように、出力電圧信号６２０は実質的に実プログラムパルス段階７０４に一致する。書込み動作を有効に完了するために必要な所定期間が終わると、図示されるように制御信号６２７はディアサートされる一方、ビットライン放電制御信号６２９に従ってプログラムパルス７００のビットライン放電段階７０４が完了する。ビットライン放電の間、制御信号６２９は、傾斜制御回路６０８に対し、放電トランジスタ６１８に電圧信号６１９を供給して出力電圧信号６２０の放電速度を制御するように指示する。
[0076] 図６に示されるように、第１ステップ制御信号ｓｔｅｐ１＿ｈｖに対応する傾斜制御回路の出力６１３は、チップ上の電源または外部電源（不図示）に接続されたトランジスタ６１２のゲートに接続される。書込み動作のプログラムパルスの間、「ステップ１」に対応する制御ロジック信号６２３を受け取ると、傾斜制御回路６０８は出力６１３において電圧制御信号を供給する。傾斜制御回路６０８は、所望の出力電圧信号６２０がメモリアレイの選択されたビットラインに供給されるようにするため、出力６１３において特定の電圧制御信号を供給してトランジスタ６１２の伝導率を制御する。
[0077] 所定期間の後、制御ロジック６１０は「ステップ２」に対応するロジック信号６２５を生成かつ出力し、出力電圧信号６２０に第２傾斜または第２ステップが形成されるようにする。ロジック信号６２５を受け取ると、傾斜制御回路６０８は、トランジスタ６１４のゲート端子に接続された出力６１５において電圧制御信号を供給する。トランジスタ６１４は、上述した、アクティブ／抑止制御信号６２１によって制御されるトランジスタ６０４および６０６の動作により、ターゲットビットライン電圧信号またはディスターブ抑止電圧信号のいずれかに接続される。ターゲットセルのビットライン電圧を制御する動作において、トランジスタ６１４は、電荷ポンプ・レギュレータ回路６０２の出力６０１からビットラインターゲット電圧を受け取る。電圧制御信号６１５は、所望の出力電圧信号６２０がメモリアレイのターゲットセルの選択されたビットラインに供給されるようにするため、トランジスタ６１４の伝導率を制御するように傾斜制御回路６０８によって生成される。
[0078] 図７に関して説明したように、「ステップ２」７２５に対応する期間が経過すると、制御ロジック６１０は、「ステップ３」７２７および書込み動作プログラムパルス７００の実プログラムパルス段階７０４に対応する出力ロジック信号６２７を生成かつ出力する。図６に示されるように、傾斜制御回路６０８は、トランジスタ６１６のゲート端子に印加される制御信号６１７を生成する。トランジスタ６１６は、そのゲートに制御信号６１７が印加されると、電荷ポンプ・レギュレータ回路６０２により生成され、かつ出力６０１から出力される調整されたターゲット電圧を送るように機能するＰＦＥＴであることが好ましい。トランジスタ６１２，６１４，６１６は、一度に１つのみがオンされるように制御される。トランジスタ６０４および６０６は、電荷ポンプ・レギュレータ回路６０２から出力される調整された電圧信号を出力電圧信号６２０として送るように機能するので、ターゲット電圧信号は、電荷ポンプ・レギュレータ回路６０２によって、代表的なメモリデバイスの技術面および動作面での要求を満たすように精密に調整される。書込み動作が完了すると、そのゲート端子に制御信号６１９が印加されることにより起動される、または導通するトランジスタ６１８を介して出力電圧信号６２０は放電される。
[0079] 上記では、例えば、図４に示されるビットライン４２０のようなアクティブターゲットビットラインに対して出力電圧６２０を供給する場合について、ビットライン駆動回路６００を説明している。しかし、上述のように、制御ロジックのアクティブ／抑止信号６２１によって、例えば、図４に示されるビットライン４２２のような非ターゲットセルの近傍ビットラインに対して出力電圧６２０を供給するようにビットラインドライバ６００を構成することも容易にできる。したがって、近傍ビットラインに関するビットライン駆動回路６００の動作は、アクティブターゲットビットラインに関して上述したものと実質的に同じである。代表的な実施形態においては、書込み動作中、少なくとも２つのビットライン駆動回路６００が同時に使用され、ターゲットビットラインに印加される電圧（例えば、７１０）を制御するために一方の駆動回路が使用され、近傍ビットラインに印加される電圧（例えば、７１２）を制御するために他方の駆動回路が使用される。上述したように、第１ビットライン駆動回路からの第１出力電圧７１０と、第２ビットライン駆動回路からの第２出力電圧７１２とは、近傍の非ターゲットセルにおいて深刻な書込みディスターブ状態が生じる可能性が最小となるような、メモリアレイの基本的半導体技術によって許容される値である電位差ΔＶを有する。
[0080] 図６は、傾斜されたアクティブターゲットビットライン電圧７１０または傾斜された近傍ビットライン電圧７１２のいずれかを出力するように構成されたビットライン駆動回路６００を示しているが、別々の駆動回路が、ターゲットビットライン電圧または近傍ビットライン電圧のどちらか一方のみを駆動するように構成されてもよいことが当業者には理解されるだろう。
[0081] 図８は、本発明の別の代表的な実施形態の傾斜コントローラ／ビットライン駆動ブロック４０６ａおよび４０６ｂに用いられる別のビットライン駆動回路８００を示す。ビットライン駆動回路８００の構造および動作の多くは、図６に示されるビットライン駆動回路６００と実質的に同じであるため、以下では実質的に相違する部分のみを説明する。ビットライン駆動回路６００と実質的に同じ機能性を有するビットライン駆動回路８００の特徴部分は、同じ参照番号で識別されている。
[0082] 図８に示されるように、本発明の代表的な実施形態のビットライン駆動回路８００は、調整された電圧をトランジスタ８０４および８０６の端子に供給する単一の出力８０３を有する電荷ポンプ・レギュレータ回路８０２を含む。トランジスタ８０４は、例えば、図４に示されるビットライン４２０のようなアクティブターゲットビットラインに印加される電圧信号のための電圧制御されたスイッチとして機能する。トランジスタ８０６は、例えば、図４に示されるビットライン４２２のような近傍の非ターゲットビットラインに印加される電圧信号のための電圧制御されたスイッチとして機能する。ビットライン駆動回路８００とビットライン駆動回路６００との相違点の１つは、トランジスタ８０４および８０６がＮＦＥＴとして構成されることが好ましいことであり、そのため、端子８０７および８０９から出力され、それぞれのゲートに印加される電圧が出力信号６２０の電位値を決定することになる。そのため、傾斜制御回路８０８によって生成され、端子８０７および８０９から出力される電圧信号は、選択ビットラインに印加される出力電圧信号６２０に影響を及ぼすようにより精密に制御される。傾斜制御回路８０８は、制御ロジック６１０から出力されるアクティブ／抑止制御信号６２１に従って電圧信号を生成し、これを端子８０７または８０９から出力する。傾斜制御回路８０８は、トランジスタ８０４または８０６のいずれかの制御により生成された電圧に対応する電圧信号を端子８１１において受け取る。
[0083] 図８に示されるように、ビットライン駆動回路８００は、所望のアクティブターゲットビットライン電圧制御信号８１２およびディスターブ抑止電圧制御信号８１４を傾斜制御回路８０８に供給する電圧ポンプ・レギュレータ回路８１０を含む。ターゲットビットライン電圧制御信号８１２およびディスターブ抑止電圧制御信号８１４は、傾斜制御回路８０８がデバイスの所望の動作に従って端子８０７および８０９からそれぞれ電圧制御信号を出力することができるように、傾斜制御回路８０８に基準信号を提供するものである。上述のように、ビットライン駆動回路８００は、制御ロジック回路６１０から出力される制御信号に応答して、ビットライン駆動回路６００と実質的に同様に機能する。
[0084] この代表的な実施形態において、メモリアレイの各ターゲットビットラインに印加されるアクティブターゲットビットライン電圧に対して第１傾斜率を使用し得る。また、各々の近傍の非ターゲットビットラインに印加される近傍ビットライン電圧に対して、同じ傾斜率または第２傾斜率を適用し得る。これらの傾斜率は、印加された電圧におけるそれぞれのビットラインおよびメモリセルの挙動をモデル化し、かつシミュレーションすることで決定し得る。所望のビットラインおよびメモリセル挙動が達成されるような書込み動作中の各ステップまたは各傾斜の理想的な時間を決定するため、ドライバまたはトランジスタ（例えば、図６および８における６１２，６１４，６１６）の挙動もモデル化される。これにより、ステップ時間を制御して、非ターゲット近傍メモリセルにおける電位差が書込み動作を達成するために求められる電位差より確実に小さくなるようにすることができる。
[0085] 再び図４を参照すると、近傍のビットライン４２２とアクティブターゲットビットライン４２０との間の電位差を制御した結果、仮想接地メモリアレイの耐用年限にわたって、個々のメモリセルのより良好なＶＴ分布を達成することが可能になる。代表的な実施形態は、書込み動作および書込みサイクルを通じて非ターゲット近傍セルのＶＴ分布に深刻な変更をもたらすことなく、より高い密度のメモリアレイとコンパクトなデバイスとを実現することを可能にする。代表的な実施形態による非ターゲット近傍ビットラインの電圧制御は、追加のシステムの複雑性が最小限に抑えられ、既存の設計の再利用率が高く、これまで浮遊状態であったビットラインの上昇傾斜速度を完全に制御可能なものとする点で利点をもつ。したがって、技術的な要求事項に基づき、非ターゲット近傍ビットラインに対する傾斜率またはステップサイズの調整を選択することで、メモリを慎重に特性化して非ターゲットセルにおける最適なＶＴ分布を達成することができる。
[0086] 上述の実施形態は、書込み動作中のターゲットビットラインと近傍ビットラインとの間の電位差（図７におけるΔＶ）を縮小するうえで有効であり、特に、メモリアレイ中の同一行にある他のどの近傍のメモリセルも書込み動作の対象となっていない場合に有効である。しかしながら、１本のワードラインに対して１以上のセルの同時書込み動作ができないようにすることは多くの不揮発性メモリデバイスにおいて望ましいことではない。１本のワードラインを共有する１以上のメモリセルが一度に書込み動作の対象となる場合、上述の代表的な実施形態が所望の書込み速度および非ターゲットセルにおける安定したＶＴ分布を達成することを阻害する可能性のある構成がある。復号アーキテクチャに応じて、書込み動作中にいくつかのビットライン構成がメモリアレイに生じ得る。例えば、ターゲットとされる第１のセルのドレインビットラインが、同時に書き込まれる別のターゲットセルのアクティブなソースビットラインから、任意の数の浮遊ビットラインの分だけ隔てられる場合がある。この構成をドレイン・ソース対面型構成と呼ぶ。別の例では、ターゲットとされる第１のセルのドレインビットラインが、同時に書き込まれる別のターゲットセルのアクティブなドレインビットラインから、任意の数の浮遊ビットラインの分だけ隔てられる。この構成をドレイン・ドレイン対面型構成と呼ぶ。ある時点で同一行の１以上のセルがターゲットとなっている場合、各ターゲットセルに印加されるビットライン電圧は、ターゲットビットラインまたは浮遊ビットラインの傾斜率に影響を及ぼし、所望の性能に悪影響をもたらす可能性がある。
[0087] 本発明の代表的な実施形態においては、書込み動作中にソースビットラインに対する追加の電圧制御を設けることで、同時に行われる書込み動作によってもたらされる所望の性能に対する悪影響が最小限に抑えられる。通常、共通のソースバイアス電圧がターゲットとされる各セルのソース端子に対応する選択されたビットラインに印加される。書込み動作中のこのソースバイアス電圧は、通常、書込み動作のほぼ全体を通して接地電位か、または接地電位に近い電位にある。代表的な実施形態によるソースビットラインに対する追加の電圧制御がない場合、ソースビットラインの電圧波形は図５Ｃの５０８および図７の７１４に示される波形に類似し得る。しかし、本発明の代表的な実施形態では、図１１に示されるように、ソースバイアス電圧１１０２が制御された傾斜段階７０２においてターゲットより高い電圧まで上昇傾斜され、その後、実プログラムパルス段階７０４において接地電位または接地電位に近い電位であるターゲットソースバイアス電圧まで下げられる。ターゲットより高い電圧は、書込み動作につながり得る電位差ΔＶ未満となるように制御される。したがって、ソースバイアス電圧１１０２は、そのターゲットより高い電圧が非ターゲット近傍セルに追加の書込みディスターブ状態を導入することのないように制御される。
[0088] 印加されるソースバイアス電圧の制御が代表的なデバイスにおいて性能をどの程度向上させ得るかを決定する場合、非ターゲットセルに対する深刻なディスターブ状態につながる可能性のある構成のうちもっとも悪いものを考慮することが有用である。同時書込み動作を伴うメモリアレイのもっとも望ましくない構成は、ドレイン・ソース対面型構成であり、これは例えば図９に示される。図示されるように、部分的メモリアレイ９００は、複数の個々のメモリセル９０２，９０４，９０６，９０８，９１０，９１２を含む。一例として、同時書込み動作中、メモリセル９０２および９１０が書き込むべきまたはプログラムすべきターゲットセルとして指定される。代表的な実施形態に係るソースバイアス制御を採用しない状況の一例においては、接地電位または接地電位に近い電位のソースバイアス電圧が、ターゲットメモリセル９０２および９１０のそれぞれのソース端子に対応するビットラインＳ１・９２０およびビットラインＳ２・９３０に印加される。書込み動作中、ターゲットメモリセル９０２のドレイン端子に対応するビットラインＤ１・９２２は、印加される電圧信号に従って高電圧まで上昇傾斜する。このとき、浮遊または近傍のビットラインＦ１・９２４はビットライン９２２に電気的に結合され、上述のようにビットライン９２２の上昇傾斜によりある電位値まで引き上げられる。しかし、「ソース」ビットライン９３０がビットライン９２４に対面し、かつ接地電位または接地電位に近い電池に接続されているため、「ソース」ビットライン９３０がビットライン９２４の結合電位を引き下げることにより、制御された傾斜段階および実プログラムパルス段階の間、ビットライン９２２と９２４との間により大きい電位差が生じる結果となる傾向にある。このような引き下げ作用は、ビットライン間のリーク経路およびビットライン間の結合作用に起因する。
[0089] 例えば、ビットライン９２２が上昇傾斜する間、上述の通り、望ましくない書込みディスターブ状態が非ターゲットセル９０４に発生しないように、近傍ビットライン９２４は一定の速度で上昇傾斜して、これら２つの金属ビットライン間に大きな電位差が起こらないようにする必要がある。ビットライン９２２が上昇傾斜する間、ビットライン９２４は上昇するように結合することとなり、このような上昇方向の結合挙動はビットライン９２４からビットライン９２６、さらにビットラインＦｎ９２８へと伝搬するように振る舞う。書込み動作中、ビットライン９２６および９２８、ならびにこれら２つの間の他の全てのビットライン（不図示）は「浮遊」状態であると言える。同時に、ビットライン９３０は接地電位または接地電位に近い電位であるため、その近傍の金属ビットライン９２８もまた、接地電位に近い電位まで下降するように結合される傾向にある。この下降方向の結合挙動は、メモリアレイにわたってビットラインＦｎ９２８からビットライン９２４へと伝搬する傾向にあり、近傍金属ビットライン９２４の傾斜率に望ましくない引き下げ作用を引き起こす。このシナリオにおいて、ビットライン９２４の傾斜挙動は、ターゲットセル９０２と９１０との間にあるメモリセルの数、セル９０２と９１０との間のメモリセルの状態（プログラム／消去）、金属ビットライン９２４，９２６，９２８の負荷（ＲＣ）、およびそれらの間のビットライン間結合容量によって決まる。また、近傍ビットライン９２４の傾斜挙動は、「ドレイン」ビットライン９２２および対面する「ソース」ビットライン９３０に印加される電圧に基づいて決定することができるため、ビットライン９３０に印加されるソースバイアス電圧の電圧制御を用いることで近傍ビットライン９２４に対する負の作用を改善することができる。
[0090] （ビットライン９３０におけるソースバイアス電圧から誘発される）ビットライン９２４への引き下げ作用の点で、ターゲットセル９０２およびターゲットセル９１０の間のセル状態の組み合わせとして最悪のものは、それらすべてが「消去」されるというものである。そのようなメモリアレイパターンは、例えば、非ターゲットセル９０６，９０８の伝導率を上げ、それにより近傍ビットライン９２４を下降するように結合する引き下げ作用を強くし、結果として、ビットライン９２２に印加された高電圧に合わせてビットライン９２４が上昇するように結合することを試みる際、ビットライン９２４の傾斜率を低下させることとなる。そのため、ビットライン９２２と９２４との間により大きい電位差が生じる結果となり、メモリセル９０４におけるディスターブ現象に寄与することとなる。
[0091] 通常、書込みパルスの期間中「ソース」として作用するいずれかの金属ビットライン（例えば、９２０および９３０）には調整された供給電圧が接続される。従来から、この調整されたソース供給電圧は、図７に示されるような書込みまたはプログラムパルス７００の制御された傾斜部分７０２を含む書込みパルスまたはプログラムパルスの全体を通じて接続される。例えば、「ソース」ビットラインのソースバイアス電圧への接続は、プログラムパルス７００の３つの全ての段階（制御された傾斜段階７０２、実プログラムパルス段階７０４およびビットライン放電段階７０６）において有効とされる。しかし、ターゲットセルの書込み動作は、ソースバイアス電位とドレインバイアス電位との間の差がターゲットメモリセルのＶＴを変更するのに十分な電界をもたらすこととなる、実プログラムパルス段階７０４の間に行われるのみである。したがって、プログラムパルス７００の制御された傾斜段階７０２の間にソースバイアス電圧を接地電位または接地電位に近い電位に設定する必要はなく、そのような設定は、ターゲットとされるメモリセル９０２のアクティブなドレインビットライン９２２およびその近傍のビットライン９２４の傾斜率を下げる可能性がある。上述のように、例えば、アクティブな「ドレイン」ビットライン９２２の傾斜率は、ターゲットメモリセル９０２の高速書込み性能を実現するために可能な限り高い方がよいが、その一方で、上昇傾斜があまりに速すぎて、アクティブなドレインビットライン９２２とその近傍ビットライン９２４との間に大きな電位差を作り出すことのないようにすべきである。
[0092] 代表的な実施形態において、同時書込み動作中、ビットライン９２０および９３０における接地に近いソースバイアス電圧が、アクティブなターゲットビットライン９２２の傾斜率だけでなく、近傍ビットライン９２４の傾斜率にも望ましくない影響を与えることを改善するため、ソースビットライン９２０および９３０に印加される「ソース」供給電圧（図１１における１１０２）は、ビットライン９２２および９２４においてより効率的な上昇傾斜が発生することを可能にするように、ビットラインの制御された傾斜段階７０２の間、設計限界値またはそれに近い値に設定されるべきである。この代表的な実施形態において、ソースバイアス電圧１１０２は、その後、書込み動作を有効とするように、実プログラムパルス段階７０４の間、接地に近い所望の目標レベルまで下げられる。このように、書込み動作中に「ソース」ビットラインに対する追加のソースバイアス電圧制御を設けることで、書込みディスターブを最小限に抑えることができる。上述のように、設計限界値は、書込み動作につながり得る電位差ΔＶに相当する。そのため、ソースバイアス電圧１１０２は、そのターゲットより高い電圧によって非ターゲット近傍セルに追加の書込みディスターブ状態が導入されることのないように制御される。
[0093] 図１０に示されるように、本発明の代表的な実施形態は、例えば、図６および図８に示されるアクティブビットラインドライバの傾斜制御とは独立して、ソースバイアス電圧Ｖｓｏｕｒｃｅ１０３４を調整可能に制御するソース電圧制御回路１０００を含む。ソース電圧制御回路１０００は、基準電圧生成回路ブロック１００２を含み、該ブロック１００２は基準電圧信号１０１６の出力をもたらすための複数の入力を含む。基準電圧生成回路ブロック１００２は、書込みパルスの段階に従って特定の基準電圧信号を生成することを可能にする複数の制御ロジック入力を受け取る。例えば、制御された傾斜段階７０２に対応する入力ロジック信号１０１０がアサートされ、この信号が基準電圧生成回路１００２に受け取られると、回路１００２はターゲット電圧より高いレベルの基準電圧信号を出力する。
[0094] アクティブビットライン電圧が上昇傾斜している、書込みパルスの制御された傾斜段階７０２の間、ソースバイアス電圧１０３４，１１０２を設計限界値またはそれに近い値に駆動することには利点がある。また、基準電圧生成回路１００２が、実プログラムパルス段階７０４に対応するアサートされたロジック信号１０１２を受け取ると、実プログラムパルス段階７０４の期間、Ｖｓｏｕｒｃｅ１０３４がターゲット電圧値まで下降してターゲットメモリセルでの書込み動作を可能とするように、出力電圧基準信号１０１６はターゲットソースバイアス電圧値またはそれに近い値を有するように構成される。書込み動作が終了すると、ビットライン放電段階７０６に対応する入力ロジック信号１０１４がアサートされ、基準電圧生成回路１００２に対し、出力電圧Ｖｓｏｕｒｃｅ１０３４を放電するように指示する。
[0095] 代表的な実施形態において、制御された傾斜段階７０２の間に印加されるターゲット値より高いソースバイアス電圧信号は、書込み状態をもたらすことのない「ドレイン」端子と「ソース」端子との間の許容電圧差に従って決定される。例えば、図９を参照すると、書込みパルスの間に「ソース」ビットライン９２０または９３０に印加されるソースバイアス電圧は、ビットライン９２８とビットライン９３０との間の大きな電位差により非ターゲットセル９０８に書込み状態がもたらされるほど高い電圧であってはならない。したがって、一実施形態では、ソースバイアス電圧信号は、図６および８に関して上述したように、アクティブなターゲットビットラインと近傍ビットラインとの間の許容される電位差ΔＶに対応する電圧値まで上昇傾斜される。それにより、ソースバイアス電圧値は、さらなるディスターブ状態をもたらすことなく、望ましくない引き下げ作用を削減するよう可能な限り大きな値となる。
[0096] また、図１０に示されるように、基準電圧生成回路１００２は、出力基準電圧信号１０１６の傾斜率および電圧レベルの適応的制御をもたらすように、複数の入力信号１００４、１００６および１００８を受け取る。例えば、基準電圧生成回路１００２は、ソース電力信号１００４、バンドギャップ基準電圧信号１００６およびトリム制御（trim_control）基準信号１００８を受け取る。制御された傾斜段階７０２の間、基準電圧生成回路１００２内部でトリム制御信号１００８に従ってトリム制御を操作することにより、１０３４におけるソースバイアス電圧がターゲット値より高い電圧レベルとなるように制御される。実プログラムパルス段階７０４が開始される前に、ソースバイアス電圧１０３４は、より低いレベルまで降下し、そこでターゲットメモリセルでの書込み動作を可能とするための目標レベルに安定するように制御される。
[0097] ソース電圧制御回路１０００は、さらに、上述のようにソースバイアス電圧信号１０３４をターゲット値より高い電圧に駆動し、かつソースバイアス電圧信号１０３４をターゲットレベルに安定させるように構成された、引き上げ回路１０１８およびシンク・調整回路１０２６を含む。引き上げ回路１０１８は、基準電圧信号１０１６に結合された反転入力と、トランジスタ１０２２および１０３０の間の共通ノードに結合された非反転入力とを有する増幅回路１０２０を含む。シンク・調整回路１０２６は、基準電圧信号１０１６に結合された反転入力と、トランジスタ１０２４および１０３２の間の共通ノードに結合された非反転入力とを有する増幅回路１０２８を含む。図示されるように、増幅回路１０２０の出力は、トランジスタ１０２２および１０２４の各ゲート端子に結合され、増幅器１０２８の出力はトランジスタ１０３２のゲート端子に結合される。
[0098] 書込みパルスの制御された傾斜段階においてソースバイアス電圧レベルを制御した結果として、ターゲットビットラインの傾斜率が上昇することが示され、かつ浮遊ビットラインの傾斜率がワードラインを共有する別のメモリセルにおいて同時に起こる書込み動作から受ける影響が少なくなることが示された。この方法は、仮想接地メモリアレイの耐用年限にわたって起こり得るディスターブ作用を削減することで、書込み速度を改良し、より良好なＶＴ分布を達成する上で、直接的な影響を及ぼす。このアプローチによれば、特に同時書込み動作中、傾斜率に関連した問題によって生じる、非ターゲット近傍セルに対するＶＴ変化または書込みディスターブ作用を最小限に抑えながら、より高速の製品を設計することが可能になる。
[0099] 一実施形態において、ソースバイアス電圧制御は、各書込み動作中、図６および８に関して説明された、同時に行われる近傍ビットラインの傾斜制御とは独立して実施される。別の実施形態において、ソースバイアス電圧制御は、メモリアレイの特定の構成がかかるソースバイアス電圧制御を必要とする場合、または、メモリアレイ中のある行で同時に書込み動作が行われる場合に実施されることが好ましい。別の代表的な実施形態においては、書込み動作中のソースバイアス電圧制御は、図６および８に関して説明された、代表的な近傍ビットラインの傾斜率制御と組み合わせて行われてもよい。
プロセス
[0100] 上記の回路構成を参照し、本発明の代表的ないくつかの実施形態は、不揮発性メモリデバイスのメモリアレイにおける書込みディスターブ状態を最小限に抑えるための方法を提供する。図１２を参照すると、書込み動作中にターゲットメモリセルに対応するビットラインおよび近傍の非ターゲットメモリセルに対応するビットラインを駆動する方法が提供される。ステップ１２０２において、不揮発性メモリアレイ内のメモリセルが書込み動作のターゲットメモリセルとして提供される。ステップ１２０４において、ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインが第１電圧に駆動される。ステップ１２０６において、ターゲットメモリセルの第２ソース／ドレイン端子に結合された第２ビットラインが第２電圧に駆動される。第１ビットラインはターゲットメモリセルの「ソース」ビットラインに相当し、第２ビットラインはターゲットメモリセルの「ドレイン」端子に相当する。ステップ１２０８において、近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第３ビットラインが第３電圧に駆動される。ステップ１２０２、１２０４、１２０６および１２０８の各ステップは、ターゲットメモリセルの書込み動作中に生じるものである。この実施形態において、第３電圧は、近傍の非ターゲットメモリセルの第１および第２ソース／ドレイン端子間の電界を減少させる。
[0101] 図１３を参照すると、不揮発性メモリアレイ内のターゲットメモリセルに対する書込み動作を行うための別の方法が提供される。ステップ１３０２において、あるメモリセルが書込み動作のターゲットメモリセルとして提供される。ステップ１３０４において、ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインが第１電位のソースバイアス電圧に駆動される。ステップ１３０６において、ターゲットメモリセルの第２ソース／ドレイン端子に結合された第２ビットラインがドレインバイアス電圧まで上昇傾斜される。ステップ１３０８において、近傍の非ターゲットセルの第１ソース／ドレイン端子に結合された第３ビットラインがディスターブ抑止電圧まで上昇傾斜される。ステップ１３１０において、ドレインバイアス電圧が、書込み動作に相当する所定期間ほぼ一定に制御される。ステップ１３１２において、ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインが、上記所定期間の間、第１電位より低い第２電位に駆動される。
結論
[0102] 「要約書」部分ではなく「発明を実施するための形態」部分を用いて請求の範囲が解釈されることが意図されていることが理解されるべきである。「要約書」部分は本発明の１つ以上の代表的な実施形態を記載し得るが、それがすべてではなく、したがって、「要約書」部分は、いかなる意味においても本発明および以下の請求の範囲を限定することを意図していない。
[0103] 当業者には、本発明の趣旨および範囲を逸脱することなくさまざまな形態上の変更および詳細部分の変更を行うことが可能であることが明らかであろう。したがって、本発明は、上述の代表的な実施形態のいずれによっても限定されるべきではなく、以下の請求の範囲およびその均等物に従ってのみ画定されるべきである。

Claims (14)

  1. 不揮発性メモリアレイにおいて書込み動作のターゲットメモリセルを提供することと、
    前記書込み動作中、前記ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインを第１電圧に駆動することと、
    前記書込み動作中、前記ターゲットメモリセルの第２ソース／ドレイン端子に結合された第２ビットラインを第２電圧に駆動することと、
    前記ターゲットメモリセルの前記書込み動作中、前記不揮発性メモリアレイ内の近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第３ビットラインを第３電圧に駆動することと、を含む方法であって、
    前記第２電圧は第１の所定波形を含み、前記第３電圧は第２の所定波形を含み、前記第１および第２の所定波形は、所定の電圧差により、互いにオフセットされ、
    前記所定の電圧差は、前記近傍の非ターゲットメモリセルにおいて書込み動作を可能とする最小電圧差よりも小さく、
    前記第１電圧は、上昇した電圧の第１部分と低下した電圧の第２部分とを含む第３の所定波形を含み、
    前記第１部分は、前記第１の所定波形の電圧が上昇する傾斜部分と一致し、前記第２部分は、前記第１の所定波形の電圧が一定である安定部分と一致する、方法。
  2. 前記第３電圧は、前記非ターゲットメモリセルの前記第１ソース／ドレイン端子と前記近傍の非ターゲットメモリセルの第２ソース／ドレイン端子との間の電界を減少させ、
    前記近傍の非ターゲットメモリセルの前記第２ソース／ドレイン端子は、前記ターゲットメモリセルの前記第２ソース／ドレイン端子に相当する、請求項１に記載の方法。
  3. 不揮発性メモリアレイにおいて書込み動作のターゲットメモリセルを提供することと、
    前記書込み動作中、前記ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインを第１電圧に駆動することと、
    前記書込み動作中、前記ターゲットメモリセルの第２ソース／ドレイン端子に結合された第２ビットラインを第２電圧に駆動することと、
    前記ターゲットメモリセルの前記書込み動作中、前記不揮発性メモリアレイ内の近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第３ビットラインを第３電圧に駆動することと、を含む方法であって、
    前記第２電圧は第１の所定波形を含み、前記第３電圧は第２の所定波形を含み、前記第１および第２の所定波形は、所定の電圧差により、互いにオフセットされ、
    前記第１の所定波形は、電圧が上昇する傾斜部分と、所定の期間、電圧が一定である安定部分とを含み、
    前記第１電圧は、上昇した電圧の第１部分と低下した電圧の第２部分とを含む第３の所定波形を含み、
    前記第１部分は、前記第１の所定波形の前記傾斜部分と一致し、前記第２部分は、前記第１の所定波形の前記安定部分と一致する、方法。
  4. 不揮発性メモリアレイにおいて書込み動作のターゲットメモリセルを提供することと、
    前記書込み動作中、前記ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインを第１電圧に駆動することと、
    前記書込み動作中、前記ターゲットメモリセルの第２ソース／ドレイン端子に結合された第２ビットラインを第２電圧に駆動することと、
    前記ターゲットメモリセルの前記書込み動作中、前記不揮発性メモリアレイ内の近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第３ビットラインを第３電圧に駆動することと、を含む方法であって、
    前記第２電圧は第１の所定波形を含み、前記第３電圧は第２の所定波形を含み、前記第１および第２の所定波形は、所定の電圧差により、互いにオフセットされ、
    前記第２の所定波形は、電圧が上昇する傾斜部分と、所定の期間、電圧が一定である安定部分とを含み、
    前記第１電圧は、上昇した電圧の第１部分と低下した電圧の第２部分とを含む第３の所定波形を含み、
    前記第１部分は、前記第１の所定波形の電圧が上昇する傾斜部分と一致し、前記第２部分は、前記第１の所定波形の電圧が一定である安定部分と一致する、方法。
  5. ターゲットメモリセルにおける書込み動作中、前記ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインを第１電圧に駆動する第１ビットラインドライバと、
    前記書込み動作中、近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第２ビットラインを第２電圧に駆動する第２ビットラインドライバであって、前記第２電圧が、前記近傍の非ターゲットメモリセルの前記第１ソース／ドレイン端子と第２ソース／ドレイン端子との間の電界を減少させる、第２ビットラインドライバと、
    前記ターゲットメモリセルにおける前記書込み動作中、前記ターゲットメモリセルの第２ソース／ドレイン端子に結合された第３ビットラインを第３電圧に駆動する第３ビットラインドライバと、を備え、
    前記第１ビットラインドライバおよび前記第２ビットラインドライバは、前記近傍の非ターゲットメモリセルにおいて書込み動作を可能とする最小電圧差より小さい所定の電圧差により、前記第１および第２電圧が互いにオフセットされるように構成され、
    前記第１ビットラインドライバは、前記第１電圧が上昇した電圧の第１部分と低下した電圧の第２部分とを含む第１の所定波形を含むように、前記第１ビットラインを駆動し、前記第３ビットラインドライバは、前記第３電圧が第２の所定波形を含むように、前記第３ビットラインを駆動し、
    前記第１部分は、前記第２の所定波形の電圧が上昇する傾斜部分と一致し、前記第２部分は、前記第２の所定波形の電圧が一定である安定部分と一致する、不揮発性メモリデバイス。
  6. 前記ターゲットメモリセルの前記第１ソース／ドレイン端子は、前記近傍の非ターゲットメモリセルの前記第２ソース／ドレイン端子に相当する、請求項５に記載の不揮発性メモリデバイス。
  7. 前記第２ビットラインドライバは、前記第２電圧が第３の所定の傾斜波形を含むように、前記第２ビットラインを駆動し、
    前記第１ビットラインドライバは、前記第１の所定の傾斜波形が、電圧が上昇する傾斜部分と、所定の期間、電圧が一定である安定部分とを含むように構成される、請求項５に記載の不揮発性メモリデバイス。
  8. 前記第３ビットラインドライバが、前記ターゲットメモリセルにおける前記書込み動作中、前記第３ビットラインを第１当初電圧に駆動し、その後、減少された電圧に駆動する、請求項７に記載の不揮発性メモリデバイス。
  9. ターゲットメモリセルにおける書込み動作中、前記ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインを第１電圧に駆動する第１ビットラインドライバと、
    前記書込み動作中、近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第２ビットラインを第２電圧に駆動する第２ビットラインドライバであって、前記第２電圧が、前記近傍の非ターゲットメモリセルの前記第１ソース／ドレイン端子と第２ソース／ドレイン端子との間の電界を減少させる、第２ビットラインドライバと、
    前記ターゲットメモリセルにおける前記書込み動作中、前記ターゲットメモリセルの第２ソース／ドレイン端子に結合された第３ビットラインを第３電圧に駆動する第３ビットラインドライバと、を備え、
    前記第１ビットラインドライバは、前記第１電圧が上昇した電圧の第１部分と低下した電圧の第２部分とを含む第１の所定の傾斜波形を含むように、前記第１ビットラインを駆動し、前記第３ビットラインドライバは、前記第３電圧が第３の所定波形を含むように、前記第３ビットラインを駆動し、
    前記第１部分は、前記第３の所定波形の電圧が上昇する傾斜部分と一致し、前記第２部分は、前記第３の所定波形の電圧が一定である安定部分と一致する、不揮発性メモリデバイス。
  10. 第３ビットラインドライバが、前記ターゲットメモリセルにおける前記書込み動作中、第３ビットラインを第１当初電圧に駆動し、その後、減少された電圧に駆動する、請求項９に記載の不揮発性メモリデバイス。
  11. 不揮発性メモリアレイ内のターゲットメモリセルに対して書込み動作を実行する方法であって、
    前記ターゲットメモリセルの第１ソース／ドレイン端子に結合された第１ビットラインを第１電位のソースバイアス電圧に駆動することと、
    前記ターゲットメモリセルの第２ソース／ドレイン端子に結合された第２ビットラインをドレインバイアス電圧まで上昇傾斜させることであって、前記ドレインバイアス電圧は所定の期間、一定に制御される、上昇傾斜させることと、
    前記ターゲットメモリセルの前記第１ソース／ドレイン端子に結合された前記第１ビットラインを、前記所定の期間の間、前記第１電位より低い第２電位に駆動することと、
    を含み、
    前記ドレインバイアス電圧は、第１の所定波形を含み、前記ソースバイアス電圧は、上昇した電圧の第１部分と低下した電圧の第２部分とを含む第２の所定波形を含み、
    前記第１部分は、前記第１の所定波形の電圧が上昇する傾斜部分と一致し、前記第２部分は、前記第１の所定波形の電圧が一定である安定部分と一致する、方法。
  12. 近傍の非ターゲットメモリセルの第１ソース／ドレイン端子に結合された第３ビットラインをディスターブ抑止電圧まで上昇傾斜させることをさらに含み、前記ディスターブ抑止電圧は、前記近傍の非ターゲットメモリセルの前記第１ソース／ドレイン端子と前記近傍の非ターゲットメモリセルの第２ソース／ドレイン端子との間の電界を減少させる、請求項１１に記載の方法。
  13. 前記ディスターブ抑止電圧は、所定の電圧差により、前記ドレインバイアス電圧からオフセットされる、請求項１２に記載の方法。
  14. 前記所定の電圧差は、前記近傍の非ターゲットメモリセルにおいて書込み動作を可能とする最小電圧差より小さい、請求項１３に記載の方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US9142270B2 (en) * 2013-03-08 2015-09-22 Cypress Semiconductor Corporation Pipelining in a memory
US9418752B2 (en) * 2014-03-27 2016-08-16 Intel Corporation Ramping inhibit voltage during memory programming
US9614380B2 (en) * 2014-10-10 2017-04-04 Intersil Americas LLC Hysteretic current mode buck-boost control architecture
KR20170075886A (ko) 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치
CN106997779B (zh) * 2016-01-22 2020-04-07 中芯国际集成电路制造(上海)有限公司 存储器以及位线驱动电路
US9589634B1 (en) 2016-03-31 2017-03-07 Intel Corporation Techniques to mitigate bias drift for a memory device
US9881683B1 (en) 2016-12-13 2018-01-30 Cypress Semiconductor Corporation Suppression of program disturb with bit line and select gate voltage regulation
CN109785876B (zh) * 2017-11-10 2021-06-04 旺宏电子股份有限公司 存储器装置及其操作方法
JP2019200826A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体記憶装置
US10839893B2 (en) * 2018-09-28 2020-11-17 Kneron (Taiwan) Co., Ltd. Memory cell with charge trap transistors and method thereof capable of storing data by trapping or detrapping charges
KR20210013418A (ko) 2019-07-24 2021-02-04 삼성전자주식회사 독출 디스터브를 감소한 메모리 장치 및 메모리 장치의 동작방법
US10818345B1 (en) * 2019-10-22 2020-10-27 Micron Technology, Inc. Two-stage signaling for voltage driver coordination in integrated circuit memory devices
CN113496720B (zh) * 2020-04-03 2024-01-05 铁电存储器股份有限公司 电压供应电路、存储器单元装置、晶体管装置及其方法
US11942144B2 (en) 2022-01-24 2024-03-26 Stmicroelectronics S.R.L. In-memory computation system with drift compensation circuit
US11894052B2 (en) 2022-04-12 2024-02-06 Stmicroelectronics S.R.L. Compensated analog computation for an in-memory computation system
CN116758963B (zh) * 2023-07-04 2024-05-14 北京中电华大电子设计有限责任公司 用于非易失性存储器的写电压驱动电路及非易失性存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379254A (en) * 1992-10-20 1995-01-03 National Semiconductor Corporation Asymmetrical alternate metal virtual ground EPROM array
US5541130A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation Process for making and programming a flash memory array
JP4044755B2 (ja) * 2000-12-12 2008-02-06 三星電子株式会社 不揮発性半導体メモリ装置及びそれのプログラム方法
US6903967B2 (en) * 2003-05-22 2005-06-07 Freescale Semiconductor, Inc. Memory with charge storage locations and adjacent gate structures
KR100609216B1 (ko) * 2003-12-31 2006-08-02 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
JP4690713B2 (ja) * 2004-12-08 2011-06-01 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US7388789B2 (en) 2005-08-31 2008-06-17 Micron Technology NAND memory device and programming methods
US7321145B2 (en) * 2005-10-13 2008-01-22 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells with modified band structure
JP2007128583A (ja) * 2005-11-02 2007-05-24 Sharp Corp 不揮発性半導体記憶装置
US7295466B2 (en) 2005-12-16 2007-11-13 Atmel Corporation Use of recovery transistors during write operations to prevent disturbance of unselected cells
US7593264B2 (en) * 2006-01-09 2009-09-22 Macronix International Co., Ltd. Method and apparatus for programming nonvolatile memory
US7583542B2 (en) * 2006-03-28 2009-09-01 Freescale Semiconductor Inc. Memory with charge storage locations
IT1393995B1 (it) 2008-09-16 2012-05-17 St Microelectronics Rousset Dispositivo di memoria a cambiamento di fase con scarica di correnti di perdita in linee di bit deselezionate e metodo per scaricare correnti di perdita in linee di bit deselezionate di un dispositivo di memoria a cambiamento di fase
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
JP2012133833A (ja) 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置

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