JP5827450B2 - 不揮発性メモリにおけるビットライン電圧の調整 - Google Patents
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Description
[0028] チップ、ダイ、集積回路、半導体デバイスおよびマイクロ電子デバイスとの用語は、エレクトロニクスの分野においてしばしば同義に用いられる。これらの用語が本分野において広く理解されるように、本発明は上記の全てに適用可能である。
[0038] 一般的な不揮発性メモリの一つがフラッシュメモリである。フラッシュメモリセルは、通常、浮遊ゲートトランジスタから形成される。いくつかの実施形態において、フラッシュメモリセルは、電荷を蓄積するための浮遊ゲートの代わりに電荷トラップ層を含んでいてもよい。フラッシュメモリ製品は、一般的に、フラッシュメモリセルのアレイを含んでいる。
[0057] 図4は、本発明の例示的実施形態を示す。不揮発性メモリデバイス400は、電荷ポンプ回路402と、電圧レギュレータ回路404と、第1傾斜コントローラ/ビットラインドライバ406aと、第2傾斜コントローラ/ビットラインドライバ406bとを含む。
[0100] 上記の回路構成を参照し、本発明の代表的ないくつかの実施形態は、不揮発性メモリデバイスのメモリアレイにおける書込みディスターブ状態を最小限に抑えるための方法を提供する。図12を参照すると、書込み動作中にターゲットメモリセルに対応するビットラインおよび近傍の非ターゲットメモリセルに対応するビットラインを駆動する方法が提供される。ステップ1202において、不揮発性メモリアレイ内のメモリセルが書込み動作のターゲットメモリセルとして提供される。ステップ1204において、ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインが第1電圧に駆動される。ステップ1206において、ターゲットメモリセルの第2ソース/ドレイン端子に結合された第2ビットラインが第2電圧に駆動される。第1ビットラインはターゲットメモリセルの「ソース」ビットラインに相当し、第2ビットラインはターゲットメモリセルの「ドレイン」端子に相当する。ステップ1208において、近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第3ビットラインが第3電圧に駆動される。ステップ1202、1204、1206および1208の各ステップは、ターゲットメモリセルの書込み動作中に生じるものである。この実施形態において、第3電圧は、近傍の非ターゲットメモリセルの第1および第2ソース/ドレイン端子間の電界を減少させる。
[0102] 「要約書」部分ではなく「発明を実施するための形態」部分を用いて請求の範囲が解釈されることが意図されていることが理解されるべきである。「要約書」部分は本発明の1つ以上の代表的な実施形態を記載し得るが、それがすべてではなく、したがって、「要約書」部分は、いかなる意味においても本発明および以下の請求の範囲を限定することを意図していない。
Claims (14)
- 不揮発性メモリアレイにおいて書込み動作のターゲットメモリセルを提供することと、
前記書込み動作中、前記ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインを第1電圧に駆動することと、
前記書込み動作中、前記ターゲットメモリセルの第2ソース/ドレイン端子に結合された第2ビットラインを第2電圧に駆動することと、
前記ターゲットメモリセルの前記書込み動作中、前記不揮発性メモリアレイ内の近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第3ビットラインを第3電圧に駆動することと、を含む方法であって、
前記第2電圧は第1の所定波形を含み、前記第3電圧は第2の所定波形を含み、前記第1および第2の所定波形は、所定の電圧差により、互いにオフセットされ、
前記所定の電圧差は、前記近傍の非ターゲットメモリセルにおいて書込み動作を可能とする最小電圧差よりも小さく、
前記第1電圧は、上昇した電圧の第1部分と低下した電圧の第2部分とを含む第3の所定波形を含み、
前記第1部分は、前記第1の所定波形の電圧が上昇する傾斜部分と一致し、前記第2部分は、前記第1の所定波形の電圧が一定である安定部分と一致する、方法。 - 前記第3電圧は、前記非ターゲットメモリセルの前記第1ソース/ドレイン端子と前記近傍の非ターゲットメモリセルの第2ソース/ドレイン端子との間の電界を減少させ、
前記近傍の非ターゲットメモリセルの前記第2ソース/ドレイン端子は、前記ターゲットメモリセルの前記第2ソース/ドレイン端子に相当する、請求項1に記載の方法。 - 不揮発性メモリアレイにおいて書込み動作のターゲットメモリセルを提供することと、
前記書込み動作中、前記ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインを第1電圧に駆動することと、
前記書込み動作中、前記ターゲットメモリセルの第2ソース/ドレイン端子に結合された第2ビットラインを第2電圧に駆動することと、
前記ターゲットメモリセルの前記書込み動作中、前記不揮発性メモリアレイ内の近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第3ビットラインを第3電圧に駆動することと、を含む方法であって、
前記第2電圧は第1の所定波形を含み、前記第3電圧は第2の所定波形を含み、前記第1および第2の所定波形は、所定の電圧差により、互いにオフセットされ、
前記第1の所定波形は、電圧が上昇する傾斜部分と、所定の期間、電圧が一定である安定部分とを含み、
前記第1電圧は、上昇した電圧の第1部分と低下した電圧の第2部分とを含む第3の所定波形を含み、
前記第1部分は、前記第1の所定波形の前記傾斜部分と一致し、前記第2部分は、前記第1の所定波形の前記安定部分と一致する、方法。 - 不揮発性メモリアレイにおいて書込み動作のターゲットメモリセルを提供することと、
前記書込み動作中、前記ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインを第1電圧に駆動することと、
前記書込み動作中、前記ターゲットメモリセルの第2ソース/ドレイン端子に結合された第2ビットラインを第2電圧に駆動することと、
前記ターゲットメモリセルの前記書込み動作中、前記不揮発性メモリアレイ内の近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第3ビットラインを第3電圧に駆動することと、を含む方法であって、
前記第2電圧は第1の所定波形を含み、前記第3電圧は第2の所定波形を含み、前記第1および第2の所定波形は、所定の電圧差により、互いにオフセットされ、
前記第2の所定波形は、電圧が上昇する傾斜部分と、所定の期間、電圧が一定である安定部分とを含み、
前記第1電圧は、上昇した電圧の第1部分と低下した電圧の第2部分とを含む第3の所定波形を含み、
前記第1部分は、前記第1の所定波形の電圧が上昇する傾斜部分と一致し、前記第2部分は、前記第1の所定波形の電圧が一定である安定部分と一致する、方法。 - ターゲットメモリセルにおける書込み動作中、前記ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインを第1電圧に駆動する第1ビットラインドライバと、
前記書込み動作中、近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第2ビットラインを第2電圧に駆動する第2ビットラインドライバであって、前記第2電圧が、前記近傍の非ターゲットメモリセルの前記第1ソース/ドレイン端子と第2ソース/ドレイン端子との間の電界を減少させる、第2ビットラインドライバと、
前記ターゲットメモリセルにおける前記書込み動作中、前記ターゲットメモリセルの第2ソース/ドレイン端子に結合された第3ビットラインを第3電圧に駆動する第3ビットラインドライバと、を備え、
前記第1ビットラインドライバおよび前記第2ビットラインドライバは、前記近傍の非ターゲットメモリセルにおいて書込み動作を可能とする最小電圧差より小さい所定の電圧差により、前記第1および第2電圧が互いにオフセットされるように構成され、
前記第1ビットラインドライバは、前記第1電圧が上昇した電圧の第1部分と低下した電圧の第2部分とを含む第1の所定波形を含むように、前記第1ビットラインを駆動し、前記第3ビットラインドライバは、前記第3電圧が第2の所定波形を含むように、前記第3ビットラインを駆動し、
前記第1部分は、前記第2の所定波形の電圧が上昇する傾斜部分と一致し、前記第2部分は、前記第2の所定波形の電圧が一定である安定部分と一致する、不揮発性メモリデバイス。 - 前記ターゲットメモリセルの前記第1ソース/ドレイン端子は、前記近傍の非ターゲットメモリセルの前記第2ソース/ドレイン端子に相当する、請求項5に記載の不揮発性メモリデバイス。
- 前記第2ビットラインドライバは、前記第2電圧が第3の所定の傾斜波形を含むように、前記第2ビットラインを駆動し、
前記第1ビットラインドライバは、前記第1の所定の傾斜波形が、電圧が上昇する傾斜部分と、所定の期間、電圧が一定である安定部分とを含むように構成される、請求項5に記載の不揮発性メモリデバイス。 - 前記第3ビットラインドライバが、前記ターゲットメモリセルにおける前記書込み動作中、前記第3ビットラインを第1当初電圧に駆動し、その後、減少された電圧に駆動する、請求項7に記載の不揮発性メモリデバイス。
- ターゲットメモリセルにおける書込み動作中、前記ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインを第1電圧に駆動する第1ビットラインドライバと、
前記書込み動作中、近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第2ビットラインを第2電圧に駆動する第2ビットラインドライバであって、前記第2電圧が、前記近傍の非ターゲットメモリセルの前記第1ソース/ドレイン端子と第2ソース/ドレイン端子との間の電界を減少させる、第2ビットラインドライバと、
前記ターゲットメモリセルにおける前記書込み動作中、前記ターゲットメモリセルの第2ソース/ドレイン端子に結合された第3ビットラインを第3電圧に駆動する第3ビットラインドライバと、を備え、
前記第1ビットラインドライバは、前記第1電圧が上昇した電圧の第1部分と低下した電圧の第2部分とを含む第1の所定の傾斜波形を含むように、前記第1ビットラインを駆動し、前記第3ビットラインドライバは、前記第3電圧が第3の所定波形を含むように、前記第3ビットラインを駆動し、
前記第1部分は、前記第3の所定波形の電圧が上昇する傾斜部分と一致し、前記第2部分は、前記第3の所定波形の電圧が一定である安定部分と一致する、不揮発性メモリデバイス。 - 第3ビットラインドライバが、前記ターゲットメモリセルにおける前記書込み動作中、第3ビットラインを第1当初電圧に駆動し、その後、減少された電圧に駆動する、請求項9に記載の不揮発性メモリデバイス。
- 不揮発性メモリアレイ内のターゲットメモリセルに対して書込み動作を実行する方法であって、
前記ターゲットメモリセルの第1ソース/ドレイン端子に結合された第1ビットラインを第1電位のソースバイアス電圧に駆動することと、
前記ターゲットメモリセルの第2ソース/ドレイン端子に結合された第2ビットラインをドレインバイアス電圧まで上昇傾斜させることであって、前記ドレインバイアス電圧は所定の期間、一定に制御される、上昇傾斜させることと、
前記ターゲットメモリセルの前記第1ソース/ドレイン端子に結合された前記第1ビットラインを、前記所定の期間の間、前記第1電位より低い第2電位に駆動することと、
を含み、
前記ドレインバイアス電圧は、第1の所定波形を含み、前記ソースバイアス電圧は、上昇した電圧の第1部分と低下した電圧の第2部分とを含む第2の所定波形を含み、
前記第1部分は、前記第1の所定波形の電圧が上昇する傾斜部分と一致し、前記第2部分は、前記第1の所定波形の電圧が一定である安定部分と一致する、方法。 - 近傍の非ターゲットメモリセルの第1ソース/ドレイン端子に結合された第3ビットラインをディスターブ抑止電圧まで上昇傾斜させることをさらに含み、前記ディスターブ抑止電圧は、前記近傍の非ターゲットメモリセルの前記第1ソース/ドレイン端子と前記近傍の非ターゲットメモリセルの第2ソース/ドレイン端子との間の電界を減少させる、請求項11に記載の方法。
- 前記ディスターブ抑止電圧は、所定の電圧差により、前記ドレインバイアス電圧からオフセットされる、請求項12に記載の方法。
- 前記所定の電圧差は、前記近傍の非ターゲットメモリセルにおいて書込み動作を可能とする最小電圧差より小さい、請求項13に記載の方法。
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