WO2017046850A1 - 半導体メモリデバイス - Google Patents

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WO2017046850A1
WO2017046850A1 PCT/JP2015/076023 JP2015076023W WO2017046850A1 WO 2017046850 A1 WO2017046850 A1 WO 2017046850A1 JP 2015076023 W JP2015076023 W JP 2015076023W WO 2017046850 A1 WO2017046850 A1 WO 2017046850A1
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WO
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bit line
transistor
period
memory
semiconductor memory
Prior art date
Application number
PCT/JP2015/076023
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English (en)
French (fr)
Inventor
通太 藤井
理 永尾
Original Assignee
株式会社 東芝
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Publication date
Application filed by 株式会社 東芝 filed Critical 株式会社 東芝
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Definitions

  • This embodiment relates to a semiconductor memory device.
  • a memory device writes a data to a memory cell array including a memory cell connected to a bit line, and includes a first stage and a second stage after the first stage. And in the first stage program operation, the bit line is charged in a first period, and in the second stage program operation, the bit line is Charging is performed in a second period longer than one period.
  • FIG. 1 is a diagram for explaining a configuration example of a memory system according to the embodiment.
  • FIG. 2 is a diagram for explaining a configuration example of the semiconductor memory according to the embodiment.
  • FIG. 3 is a cross-sectional view showing an example of the structure of the memory cell array.
  • FIG. 4 is a diagram illustrating an example of a circuit in the semiconductor memory.
  • FIG. 5 is a diagram showing an example of the relationship between data and the threshold voltage of the memory cell.
  • FIG. 6 is a schematic diagram for explaining an operation example of the memory system and the semiconductor memory according to the embodiment.
  • FIG. 7 is a diagram for explaining an operation example of the memory system and the semiconductor memory according to the first embodiment.
  • FIG. 8 is a flowchart for explaining an operation example of the memory system and the semiconductor memory of the first embodiment.
  • FIG. 9 is a timing chart for explaining an operation example of the memory system and the semiconductor memory according to the first embodiment.
  • FIG. 10 is a timing chart for explaining an operation example of the memory system and the semiconductor memory of the first embodiment.
  • FIG. 11 is a flowchart for explaining an operation example of the memory system and the semiconductor memory according to the second embodiment.
  • FIG. 12 is a diagram illustrating an example of a circuit of the semiconductor memory according to the third embodiment.
  • FIG. 13 is a timing chart for explaining an operation example of the memory system and the semiconductor memory according to the third embodiment.
  • FIG. 14 is a timing chart for explaining an operation example of the memory system and the semiconductor memory according to the third embodiment.
  • FIG. 15 is a schematic diagram for explaining an operation example of the memory system and the semiconductor memory according to the fourth embodiment.
  • FIG. 16 is a schematic diagram for explaining a configuration example of the semiconductor memory according to the fifth embodiment.
  • FIG. 17 is a timing chart for explaining an operation example of the memory system and the semiconductor memory of the fifth embodiment.
  • FIG. 18 is a flowchart for explaining an operation example of the memory system and the semiconductor memory of the fifth embodiment.
  • FIG. 19 is a timing chart for explaining an operation example of the memory system and the semiconductor memory according to the sixth embodiment.
  • components for example, word lines WL, bit lines BL, various voltages and signals, etc.
  • numerals / alphabetical characters are added at the end of the reference numerals for distinction are distinguished from each other. If not, the description with the final number omitted is used.
  • FIG. 1 is a schematic diagram for explaining a configuration of a memory system according to an embodiment.
  • the memory system includes a host device 9, a semiconductor memory device 100, and a memory controller 200.
  • the memory device 100 of the embodiment is provided in the storage device 900 together with the memory controller 200.
  • the host device 9 is provided outside the storage device 900. Host device 9 is coupled to storage device 900 via a host interface.
  • the host device 9 is, for example, a CPU.
  • the memory controller 200 is coupled to the semiconductor memory device 100 via a memory interface.
  • the memory controller 200 controls the operation of the semiconductor memory device 100.
  • the memory controller 200 outputs a command CMD and a control signal CNT to the semiconductor memory device 100 based on a request from the host device 9.
  • the semiconductor memory device 100 operates based on the command CMD and the control signal CNT from the memory controller 200.
  • the semiconductor memory device 100 can notify the controller 200 of the operation status of the semiconductor memory device 100.
  • the data DT is transferred between the memory controller 200 and the semiconductor memory device 100 by an operation based on the command CMD and the control signal CNT.
  • the semiconductor memory device 100 is a NAND flash memory.
  • the NAND flash memory 100 includes one or more memory chips 2.
  • FIG. 2 is a block diagram showing a main part of the NAND flash memory. As shown in FIG. 2, the flash memory 100 includes a memory cell array 1 and a plurality of circuits 20 to 29 for controlling the operation of the memory cell array 1.
  • the memory cell array 1 includes a plurality of blocks BLK.
  • the block BLK includes a plurality of memory units (NAND strings) NS.
  • Each NAND string NS includes a plurality of memory cells MC and two select transistors STD and STS.
  • the memory cell MC includes, for example, a charge storage layer.
  • the charge storage layer includes at least one of a floating electrode and a charge trap film (for example, a SiN layer).
  • each NAND string NS the plurality of memory cells MC are connected in series.
  • One end (one of the source / drain) of the drain side select transistor STD is connected to one end of the memory cells MC connected in series (the drain side of the NAND string NS).
  • One end of the source side select transistor STS is connected to the other end of the memory cells MC connected in series (the source side of the NAND string).
  • a plurality of word lines WL are provided in the memory cell array 1.
  • One word line WL is connected to the gates of a plurality of memory cells MC arranged in the row direction.
  • a plurality of bit lines BL are provided in the memory cell array 1.
  • One bit line BL is connected to one NAND string NS.
  • the bit line BL is connected to the other end (the other of the source / drain) of the drain side select transistor STD.
  • a source line SL is provided in the memory cell array 1.
  • the source line SL is connected to the other end of the source side select transistor STS in the plurality of NAND strings NS.
  • Drain side and source side select gate lines SGDL and SGSL are provided in the memory cell array 1.
  • the drain side select gate line SGDL is connected to the gates of a plurality of drain side select transistors STD arranged in the row direction.
  • the source side select gate line SGSL is connected to the gates of a plurality of source side select transistors STS arranged in the row direction.
  • the block BLK is an erase unit of the flash memory.
  • the erase operation in the flash memory of this embodiment can be executed in units of blocks or in units smaller than the blocks BLK.
  • Such erasing methods are, for example, US Patent Application No. 13/235389 filed on September 18, 2011 called “NONVOLATILE SEMICONDUCTOR MEMORY DEVICE” and filed on January 27, 2010 called “NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”.
  • U.S. patent application Ser. No. 12 / 694,690 are hereby incorporated by reference in their entirety.
  • the writing and reading of data in the NAND flash memory are executed in units of pages.
  • One or more pages (row addresses) are allocated to one word line WL.
  • the memory cell array 1 may have a structure in which the memory cells MC are two-dimensionally arranged on the substrate, or may have a structure in which the memory cells MC are three-dimensionally arranged on the substrate. Good.
  • the memory cell array 1 has a three-dimensional structure, it has a configuration as shown in FIG.
  • FIG. 3 is a schematic cross-sectional view in which a part of a three-dimensional memory cell array is extracted.
  • a plurality of NAND strings NS are provided on the p-type well region 30 in the substrate.
  • a plurality of conductive layers 32 as select gate lines SGSL, a plurality of conductive layers 33 as word lines WL, and a plurality of conductive layers 34 as select gate lines SGDL are stacked. These conductive layers 32, 33, and 34 are provided on the side surface of the semiconductor pillar 31 via the memory film 35.
  • the memory film 35 includes a gate insulating film (tunnel insulating film) 351, a charge storage layer (insulating film) 352, and a block insulating film 353.
  • the gate insulating film 351 is provided on the side surface of the semiconductor pillar 31.
  • the charge storage layer 352 is provided between the gate insulating film 351 and the block insulating film 353.
  • the memory cell MC is provided at a position where the conductive layer 33 is provided.
  • the conductive layer 33 as the word line WL functions as a gate electrode of the memory cell MC.
  • a plurality of (four layers in this example) conductive layers 32 are electrically connected in common and connected to the same select gate line SGSL.
  • the four conductive layers 32 function as gate electrodes of the source side select transistor STS.
  • a plurality of (four layers in this example) conductive layers 34 are electrically connected in common and connected to the same select gate line SGDL.
  • the four conductive layers 34 function as gate electrodes of the drain side select transistor STD.
  • each NAND string NS a select transistor STS, a plurality of memory cells MC, and a select transistor STD are sequentially stacked above the well region 30 along a direction D3 substantially perpendicular to the substrate surface.
  • a conductive layer as a bit line BL is provided on the semiconductor pillar 31.
  • the bit line BL extends in a direction D1 substantially parallel to the substrate surface.
  • an impurity region (n-type impurity region) 37 is provided in the well region 30.
  • a conductive layer as a source line SL is provided above the impurity region 37.
  • Source line SL is connected to impurity region 37 through contact plug CPA.
  • an impurity region (p-type impurity region) 38 is provided in the well region 30.
  • a conductive layer as a well wiring CPWELL is provided above the impurity region 38.
  • the wiring CPWELL is connected to the impurity region 38 via the contact plug CPB.
  • Such a NAND string NS is two-dimensionally arranged on the substrate along the direction D1 and the direction D2, thereby forming a memory cell array having a three-dimensional structure.
  • the input / output circuit (I / O circuit) 20 serves as an input / output interface for various signals in the flash memory (memory chip).
  • the input / output circuit 20 can transmit and receive various control signals CNT used in the flash memory 100.
  • the input / output circuit 20 can transmit and receive data DT transferred between the memory controller 200 and the memory cell array 1. Further, the input / output circuit 20 can receive the address ADR and the command CMD from the memory controller 200.
  • the sequencer (internal controller) 29 manages and controls the operation of each circuit in the flash memory 100 based on the control signal CNT and the command CMD.
  • the sequencer 29 notifies the internal operation status of the flash memory 100 by the control signal CNT. Further, the sequencer 29 generates and transmits a signal (hereinafter referred to as a status signal) STA indicating the status of the flash memory 100 in order to notify the memory controller 200 of the internal operation status (status) of the flash memory 100. To do.
  • a status signal a signal (hereinafter referred to as a status signal) STA indicating the status of the flash memory 100 in order to notify the memory controller 200 of the internal operation status (status) of the flash memory 100.
  • the register circuit 21 temporarily holds an address ADR, a status signal STA, various setting information (parameters) related to the operation of the flash memory, and the like.
  • the voltage generation circuit (charge pump circuit) 22 generates various voltages used at the time of data writing (programming), data reading and erasing.
  • the row decoder 23 can control the rows of the memory cell array 1.
  • the row decoder 23 is connected to the word line WL and select gate lines SGDL and SGSL.
  • the row decoder 23 selects and activates the word line WL and the select gate lines SGDL and SGSL based on the row address transferred from the register circuit 21.
  • the row decoder 23 transfers the voltage generated by the voltage generation circuit 22 to the word line WL and select gate lines SGDL and SGSL.
  • the source line / well control circuit 24 controls the potential of the source line SL and the potential of each well region in the memory cell array 1.
  • the source line / well control circuit 24 transfers the voltage (for example, erase voltage) generated by the voltage generation circuit 22 to the source line or well region.
  • the column decoder 25 selects and activates the bit line BL based on the column address transferred from the register circuit 21.
  • the data latch circuit (page buffer circuit) 26 temporarily holds data read from the memory cell array 1 and data to be written into the memory cell array 1.
  • the sense circuit 27 senses the occurrence of current in the bit line (a certain node connected to the bit line) or the fluctuation of the potential of the bit line (or node). As a result, the sense circuit 27 reads data stored in the memory cell MC. The sense circuit 27 controls the potential of the bit line BL in accordance with externally input write data.
  • the sense circuit 27 includes, for example, a bit line control circuit including a plurality of sense amplifiers 270. One sense amplifier is connected to one bit line BL.
  • FIG. 4 is an equivalent circuit diagram showing an example of the configuration of the sense amplifier.
  • the transistor for example, N-type field effect transistor
  • a control signal BLS is supplied to the gate of the transistor TR1.
  • the transistor TR1 is turned on by the H level control signal BLS.
  • the bit line BL (NAND string NS) is connected to the sense amplifier 270 and the data latch SDL.
  • the transistor TR1 may be included in an element in the column decoder 25.
  • the transistor (for example, N-type field effect transistor) TR2 clamps the potential of the bit line BL to a voltage corresponding to the magnitude of the control signal BLC.
  • the control signal BLC is supplied to the gate of the transistor TR2.
  • One end (one of source / drain) of the transistor TR2 is connected to one end of the transistor TR1.
  • the other end (the other of the source / drain) of the transistor TR2 is connected to a node (wiring) COM.
  • One end of the transistor (P-type field effect transistor) TR3 and one end of the transistor (N-type field effect transistor) TR4 are connected to a node (wiring) COM.
  • the other end of the P-type transistor TR3 is connected to the voltage terminal V1.
  • the voltage terminal V ⁇ b> 1 is connected to the voltage generation circuit 22.
  • the voltage VDDSA is applied to the voltage terminal V1.
  • the other end of the N-type transistor TR4 is connected to a voltage terminal (ground terminal) Vss to which a ground voltage Vss is applied.
  • the gate of the transistor TR3 and the gate of the transistor TR4 are connected to a node (wiring) FLG.
  • the gates of the transistors TR3 and TR4 are connected to the latch SDL via the node FLG.
  • One end of the transistor (N-type field effect transistor) TR5 is connected to the node COM.
  • the other end of the transistor TR5 is connected to a node (wiring) SEN.
  • the other end of the transistor TR5 is connected to the gate of the transistor (N-type field effect transistor) TR6 and one end of the capacitor C1 via the node SEN.
  • a control signal XXL is supplied to the gate of the transistor TR5.
  • Capacitor C1 contributes to the charging potential of node SEN due to capacitive coupling between capacitor C1 and node SEN.
  • the gate of the transistor (N-type field effect transistor) TR6 is connected to the node SEN.
  • One end of the transistor TR6 is connected to the bus (wiring) LBUS via the transistor TR8.
  • the other end of the transistor TR6 is connected to the ground terminal Vss.
  • One end of the transistor (N-type field effect transistor) TR7 is connected to the node SEN.
  • the other end of the transistor TR7 is connected to a terminal V2 to which a voltage V2 is applied.
  • the voltage terminal V2 is connected to the voltage generation circuit 22, and a positive voltage having a magnitude different from that of the voltage VDDSA is applied to the voltage terminal V2.
  • a control signal HLL is supplied to the gate of the transistor TR7.
  • the transistor TR7 charges the node SEN according to the signal level of the control signal HLL.
  • One end of the transistor (N-type field effect transistor) TR8 is connected to the bus LBUS.
  • the other end of the transistor TR8 is connected to one end of the transistor TR6.
  • the control signal STR0 is supplied to the gate of the transistor TR8.
  • the transistor TR8 controls the connection between the sense transistor T6 and the bus LBUS.
  • the latch SDL has the following internal configuration.
  • the latch SDL includes N-type field effect transistors TRA, TRB, TRE, TRF and P-type field effect transistors TRC, TRD.
  • the latch SDL includes a first inverter including transistors TRA and TRC and a second inverter including transistors TRB and TRD.
  • the transistors TRA to TRD form a flip-flop.
  • the gate of the transistor TRA is connected to the node LAT.
  • One end of the transistor TRA is connected to the node FLG.
  • the other end of the transistor TRA is connected to the ground terminal Vss.
  • the node LAT is connected to the gate of the transistor TRC.
  • One end of the transistor TRC is connected to the node FLG, and the other end of the transistor TRC is connected to the voltage terminal V3.
  • the gate of the transistor TRB is connected to the node FLG.
  • One end of the transistor TRB is connected to the node LAT.
  • the other end of the transistor TRB is connected to the ground terminal VSS.
  • the gate of the transistor TRD is connected to the node FLG.
  • One end of the transistor TRD is connected to the voltage terminal V3.
  • the other end of the transistor TRD is connected to the node LAT.
  • Transistors TRE and TRF function as transfer gates.
  • the transistor TRE controls connection between the node LBUS and the node FLG.
  • the transistor TRF controls connection between the node LBUS and the node LAT.
  • the output terminal of the first inverter and the input terminal of the second inverter are connected to the node FLG, and the input terminal of the first inverter and the output terminal of the second inverter are connected to the node LAT.
  • the latch SDL holds the data at the node LAT and holds the inverted data of the data at the node FLG.
  • the sense unit shown in FIG. 4 can control charging and discharging of the bit line BL using data in the latch SDL.
  • the latch SDL may be regarded as a circuit included in the data latch circuit 26 or a circuit included in the sense circuit 27, for example. In FIG. 4, only one latch SDL is shown, but a plurality of latches are provided on one bit line BL.
  • the bit line BL is charged by the circuit 270 in FIG. 4 at the time of data reading and data writing.
  • the bit line BL is charged by turning on the transistor TR3 while the transistors TR1 and TR2 are turned on.
  • the charging of the bit line BL is performed by turning on the transistors TR5 and TR7 while the transistors TR1 and TR2 are turned on.
  • the bit line is discharged by turning on the transistor TR4 while the transistors TR1 and TR2 are turned on.
  • the bit line BL is charged or discharged according to write data or data read from the memory cell MC.
  • Data writing includes a program operation for changing the threshold voltage of the memory cell using the program voltage.
  • the memory cell MC can hold, for example, 2-bit data according to the threshold voltage.
  • there are four threshold voltages of the memory cell MC corresponding to four types of data “11”, “01”, “00”, “10”. Belongs to one of the threshold distributions.
  • the four types of threshold distributions are defined as, for example, “E” level, “A” level, “B” level, and “C” level in order from the lowest voltage value distribution.
  • E level is a threshold distribution in a state where data is erased.
  • the threshold voltage of the “E” level memory cell MC is, for example, a negative value. However, the threshold voltage of the erased memory cell may be a positive value.
  • A” to “C” levels are threshold distributions in a state where charges are injected into the charge storage layer of the memory cell MC.
  • the “A” level has a threshold distribution higher than the read voltage “VA” and lower than the read voltage “VB”.
  • the “B” level has a threshold distribution higher than the read voltage “VB” and lower than the read voltage “VC”.
  • the “C” level has a threshold distribution higher than the read voltage “VC”.
  • the threshold voltage of the memory cell MC is shifted from the “E” level toward the higher level so that the threshold voltage of the memory cell belongs to the threshold distribution corresponding to the data to be written.
  • bit line BL corresponding to the memory cell (program cell) that shifts the threshold voltage is discharged, and the memory cell that does not shift the threshold voltage (program inhibit)
  • the bit line BL corresponding to the cell is charged. Charging the bit line BL prevents charge injection into the charge storage layer of the memory cell MC during the program operation.
  • read voltages AR, BR, and CR are applied to the gate (selected word line) of the memory cell MC.
  • the memory cell MC is turned on or off.
  • the bit line BL corresponding to the memory cell MC in the on state is discharged.
  • the bit line BL corresponding to the memory cell MC in the off state maintains the charged state.
  • data in the memory cell MC is read.
  • substantially the same operation as the data reading is executed.
  • the memory cell MC stores 2-bit information.
  • the memory cell MC may function 1-bit data, or 3-bit or more data. .
  • a current flows through the circuit of FIG. 4 and the source line SL by charging and discharging of the bit line BL at the time of data writing and data reading.
  • the flash memory 100 executes one or more write loops LP (LP1 to LPk + 1).
  • One write loop LP includes one program operation and one verify operation.
  • the sequencer 29 is configured to charge the bit line BL (hereinafter referred to as a bit) based on at least one value obtained from the operation result of the write loop in a certain write sequence. Change the charging period).
  • the bit line charging periods T1 and T2 are periods from the start of charging of the bit line BL to the start of application of the voltage Vz to the word line WL.
  • the start of charging of the bit line BL is the time when the potential of the bit line BL is raised from the ground voltage Vss toward a certain voltage Vx.
  • the sequencer 29 of the present embodiment executes a write sequence (write operation) including the first stage S1 and the second stage S2.
  • the sequencer 29 charges the bit line BL during the bit line charging period of the period T1.
  • the first stage S1 corresponds to the portion from the start of the write sequence to the (k-1) th write loop LPk-1.
  • the sequencer 29 charges the bit line BL in the bit line charging period of the period T2 longer than the period T1 in the second stage S2.
  • the second stage S2 corresponds to a portion from the k-th write loop LPk to the end of the write sequence.
  • bit line charging time T2 is longer than the bit line charging time T1
  • one write loop period TW2 in the second stage is longer than one write loop period TW1 in the first stage. become longer.
  • the memory controller 200 and the flash memory 100 execute the first program mode in which the bit line BL is charged in the first period T1.
  • the memory controller 200 and the flash memory 100 execute the second program mode in which the bit line BL is charged in the second period T2 (> T1).
  • the change of the bit line charging times T1 and T2 (the transition of the stages S1 and S2) is controlled based on the status notification from the sequencer 29 to the memory controller 200.
  • the status signal STA is a value indicating the number of write loops as a result of the verify operation, the magnitude of the write voltage increased for each write loop, the magnitude of the current value flowing through the source line, and the level (state) at which the write is completed. Are set based on at least one of the above.
  • Information (a set value) included in the status signal STA is used as a determination criterion for switching from the first stage S1 to the second stage S2. Note that the time (number of write loops) tz at the boundary between the first stage S1 and the second stage S2 may vary depending on the internal state of the flash memory write sequence (data write).
  • the memory controller 200 When the memory controller 200 causes the flash memory 100 to execute an operation of changing the bit line charging times T1 and T2 during data writing, the memory controller 200 is a memory in which the flash memory 100 is in a status signal STA transmission and writing sequence. A signal CMDX is added to the write command so that control can be received from the controller 200.
  • the write command WC1 includes a first write command signal (80h) WRa, an address (selection address) ADR to which data is to be written, data DT to be written, and a second write command signal (10h).
  • a command signal (mode change signal) CMDX for enabling the change of the program mode during the write sequence is included.
  • the sequencer 29 can transmit the status signal STA to the memory controller 200 during the write sequence by the signal CMDX in FIG.
  • the memory controller 200 transmits a control signal CNTX to the flash memory 100 so as to change the bit line charging periods T1 and T2 in the write sequence based on the status signal STA from the sequencer 29. Accordingly, the memory controller 200 transmits a command signal CMDX to the flash memory 100 according to the contents of the status signal STA, and controls the operation of the flash memory 100 during the write sequence.
  • the sequencer 29 transmits to the memory controller 200 a signal STA related to the operation status during the write sequence based on the command signal CMDX included in the write command WC1.
  • the sequencer 29 receives a control signal (for example, a 1-bit or several-bit signal) CNTX from the memory controller 200 during the write sequence.
  • the flash memory 100 is connected to a memory cell (hereinafter referred to as a program inhibit cell) that does not shift the threshold voltage among a plurality of memory cells connected to the selected word line WL.
  • the charging time of the bit line BL is changed.
  • the number of program-inhibited cells increases and the number of bit lines BL to be charged increases.
  • the current Icc flowing through the memory cell array and the sense circuit may increase due to the charged bit line.
  • the peak value of the current Icc may exceed a certain value (for example, an allowable value based on the specification of the flash memory).
  • a period T2 longer than the period T1 is set in the charging period of the bit line BL in a stage having a write sequence.
  • the bit line BL is charged slowly as compared with the charging of the bit line in the period T1.
  • the current generated by charging gradually flows to the sink side (for example, the ground terminal or the source line).
  • the peak value of the current Icc in the bit line charging period T2 is reduced compared to the peak value of the current in the bit line charging period T1.
  • the peak values of currents (dotted line waveforms) Icx, Icy, and Icz in that case are the start of the writing sequence. And increases to the maximum in the middle of the write sequence.
  • the peak value of the current Icc gradually decreases from the middle of the write sequence to the end of the write sequence.
  • the bit line charging period is changed from the period T1 to the period T2 in the middle of the write sequence as in this embodiment, the peak value of the current Icc from the middle to the end of the write sequence depends on the bit line charging period. Compared to the case of the period T1, it decreases.
  • the change in the peak value of the current Icc in the write sequence is flattened compared to the change in the peak value of the current when the bit line is charged in the period T1.
  • the memory system and the flash memory according to the present embodiment can prevent the peak of current generated during the operation of the flash memory from exceeding an allowable value based on the specification of the flash memory.
  • the memory system and the flash memory according to the present embodiment can suppress, for example, voltage drop due to generation of excessive current, floating of a reference voltage (for example, ground voltage), and the like. Accordingly, the memory system and the flash memory according to the present embodiment can reduce circuit malfunction due to voltage fluctuation.
  • a reference voltage for example, ground voltage
  • the time for charging the bit line is lengthened in a part of the period (stage) in one write sequence. Therefore, the memory system and the flash memory according to the present embodiment can suppress an excessively long time for data writing while stabilizing the operation.
  • the memory system and the flash memory according to the first embodiment can suppress the long-term operation and can stabilize the operation.
  • FIGS. 1 to 7 An operation example (control method) of the memory system and the semiconductor memory device according to the first embodiment will be described with reference to FIGS.
  • FIGS. 1 to 7 will be referred to as needed, and an operation example of the memory system and the semiconductor memory device of this embodiment will be described.
  • the memory controller 200 transmits a write command WC1 including the mode change command CMDX of FIG. 7 to the flash memory based on a request from the host device (CPU) 9 (step ST10).
  • the flash memory 100 receives the command WC1 from the memory controller 200.
  • the sequencer 29 interprets the received command WC1 and recognizes that the requested operation is data writing.
  • the sequencer 29 starts controlling the operation of each circuit in the flash memory to execute data writing (step ST20).
  • the sequencer 29 sets the program operation mode in the write loop to the first program mode (step ST21). As a result, the charging period of the bit line BL in the program operation is set to the period T1.
  • the sequencer 29 controls each circuit in the flash memory 100 based on the write command WC1 so that the status signal STA can be transmitted during the write sequence in addition to the execution of the write loop.
  • the sequencer 29 controls each circuit based on the command WC1 so that the control of the write sequence from the memory controller 200 can be accepted during the write sequence.
  • the sequencer 29 performs a write operation after setting the first program mode (step ST22).
  • the data latch circuit 26 holds the data transferred from the memory controller 200.
  • the voltage generation circuit 22 generates various voltages used for data writing.
  • the source line / well control circuit 24 controls the potential of the source line SL in the memory cell array 1 and the potential of the well region of the selected block.
  • the row decoder 23 selects a block or page (word line) in the memory cell array 1 based on the address.
  • the row decoder 23 applies the voltage VSG to the drain side select gate line SGDL in the selected block at time t0.
  • the select transistor SGD is turned on, and the bit line BL is conducted with the NAND string NS.
  • the column decoder 25 selects a column (bit line) in the memory cell array 1 based on the address.
  • the sense circuit 27 (bit line control circuit 270) controls the transistors T1, T2, T3, etc. based on the data in the data latch circuit 26 at time t1, and among the plurality of bit lines in the block BLK.
  • the voltage V1 (VDDSA) is applied to the bit line BL corresponding to the memory cell (program inhibit cell) that does not shift the threshold voltage.
  • the sense circuit 27 controls the transistors T1, T2, T4 and the like, and among the plurality of bit lines BL in the block BLK, a bit corresponding to a memory cell (hereinafter referred to as a program cell) that shifts a threshold voltage.
  • a voltage Vss is applied to the line BL.
  • the sense amplifier (bit line control circuit) 270 charges the bit line BL corresponding to the program-inhibited cell in the bit line charging period T1.
  • the bit line control circuit 270 controls the rising period of the control signal BLC (the gate voltage of the transistor TR2) from the L level to the H level (for example, the voltage value Vc), thereby charging the bit line BL.
  • a more specific bit line charging time T1 is, for example, a period from time t1 to time t3.
  • time t1 application of the voltage V1 to the bit line BL corresponding to the program-inhibited cell is started.
  • voltage application to the selected / unselected word lines SelWL and OtherWLs is started.
  • the potential of the drain side select gate line SGDL is decreased from the voltage value VSGD at time t2, and becomes the voltage value VSG after time t3.
  • the drain side select transistor SGD corresponding to the charged bit line BL is cut off.
  • the current Icc is generated at time t1, and the current value of the current Icc increases as time passes. For example, during a period from time t1 to time t2, the current value of the current Icc reaches a certain peak value i1. The current Icc gradually decreases between reaching the peak value and time t3.
  • the row decoder 23 applies a voltage (non-selection voltage) Vpass to the selected word line SelWL and the non-selected word line otherWLs at time t3. After the unselected voltage Vpass is applied to the selected word line SelWL and the unselected word line otherWLs, the row decoder 23 increases the potential of the selected word line SelWL from the unselected voltage Vpass to the program voltage Vpgm.
  • the threshold voltage of the program cell among the plurality of memory cells connected to the selected word line SelWL is shifted toward the threshold voltage corresponding to the data to be written.
  • the threshold voltage of the program-inhibited cell hardly changes due to the channel boost by the select transistor SGD in the cut-off state.
  • a verify operation is executed.
  • the sequencer 29 determines whether or not the threshold voltage of the selected cell connected to the selected word line SelWL belongs to the threshold distribution corresponding to the data to be written.
  • the sequencer 29 determines the result of the verify operation (step ST23).
  • the verify operation when a verify voltage (determination voltage) is applied to the selected word line SelWL, the generation of current (potential variation) in the bit line BL and the node SEN charged to the voltage V2 by the transistor TR7 is detected. To be executed.
  • a selected cell a memory cell of a verify failure
  • the program operation in the write loop LP is a fail. If there is, it is determined.
  • the write sequence is continued. For example, in the next writing loop, the magnitude of the program voltage Vpgm is changed.
  • the sequencer 29 when the verification result is “fail”, the sequencer 29 (flash memory 100) transmits a status signal STA to the memory controller 200 (step ST24).
  • the sequencer 29 monitors the operation state of each circuit and the verification result during the program operation. For example, the sequencer 29 has the number of write loops, the voltage value of the program voltage, the current value of the source line monitored inside the flash memory 100, the number of memory cells in the verify pass (or verify fail), and the writing is completed.
  • a status signal STA is generated based on the number of memory cells corresponding to data (level / state).
  • the memory controller 200 confirms the status signal STA from the flash memory 100 (step ST11).
  • the memory controller 200 determines whether or not to change the program mode based on the status signal STA (step ST12).
  • the memory controller 200 determines not to change the write mode based on the status signal STA, the memory controller 200 does not execute a process in response to the status signal STA. Therefore, in this case, the sequencer 29 continues to write data in the first program mode (steps ST22 to ST24).
  • the memory controller 200 can predict an increase in current based on the status signal STA.
  • the memory controller 200 determines to change the program mode based on the result of prediction of the current value using the status signal STA, the memory controller 200 receives the control signal CNTX for changing the program mode of the flash memory 100.
  • the data is transmitted to the flash memory 100 (step ST13).
  • the sequencer 29 is ready to receive the control signal CNTX from the memory controller 200 during the write sequence by the mode change signal CMDX. Further, based on the mode change signal CMDX, the sequencer 29 and each circuit are in a state in which the program mode can be changed in accordance with the control signal CNTX from the memory controller 200.
  • the sequencer 29 is controlled by the memory controller 200 based on the control signal CNTX during the write sequence, and changes the program mode from the first program mode to the second program mode (step ST25).
  • the sequencer 29 sets the program operation mode to the second program mode (current reduction mode) (step ST26). For example, the sequencer 29 adjusts parameters related to writing of data stored in the flash memory 100 (for example, a register).
  • bit line charging period during the program operation is changed from the period T1 to the period T2.
  • the bit line charging period T2 in the second program mode is longer than the bit line charging period T1 in the first mode.
  • the sequencer 29 executes a write operation including a program operation in the second program mode (step ST27).
  • the length of the bit line charging times T1 and T2 is controlled by controlling the rising period of the control signal (clamp signal) BLC.
  • the rising period of the signal (here, the bit line control signal BLC) is a period until the control signal for the N-type transistor reaches the H level (voltage value Vc) from the L level (voltage value Vss).
  • the sequencer 29 causes the signal level of the control signal BLC to transition from the L level to the H level in a period longer than the signal level transition period in the first program mode.
  • the bit line charging period T2 in the second program mode becomes longer than the bit line charging period T1 in the first program mode.
  • the bit line BL is gradually charged, and the current flows gently through the bit line BL.
  • the speed of current flow in the bit line in the second program mode (charge time of the bit line BL) is slower than the speed of current flow in the bit line in the first program mode.
  • the peak value i2 of the current Icc generated in the second program mode is lower than the peak value i1 of the current Icc generated in the first program mode.
  • the charge capacity of the bit line BL of the sense circuit 27 in the second stage S2 of the write sequence is compared with the charge capacity of the bit line BL of the sense circuit 27 in the first stage S1. Reduced.
  • the amount of current Icc flowing through the source line SL in the period from time t1 to time t3x in the second program mode Is the same as the amount of current Icc that flows during the period from time t1 to time t3 in the first program mode.
  • the voltage value corresponding to the H level of the control signal BLC and the bit line BL are charged for charging.
  • the magnitude of the voltage applied to the line BL is the same in the two periods T1 and T2.
  • the potential of the drain side select gate line SGDL is lowered from the voltage value VSGD to the voltage value VSG at time t2a.
  • the period from time t1 to time t2a in the second program mode is longer than the period from time t1 to time t2 in the first program mode.
  • the row decoder 23 applies the program voltage Vpgm and the non-select voltage Vpass to the selected word line SelWL and the non-selected word line otherWLs, respectively, similarly to the first program mode.
  • the threshold voltage of the program cell MC is shifted in the positive direction by the second program mode.
  • the sequencer 29 After the application of the program voltage Vpgm, the sequencer 29 performs a verify operation similar to the first program mode.
  • the sequencer 29 determines whether the program operation is a pass or a fail based on the verify operation (step ST28).
  • the program operation When the program operation is a fail, the program operation and the verify operation in the second program mode are executed. When the program operation is a pass (when all selected cells are a verify pass), the data writing (write sequence) is completed. Note that the program operation may be passed by the write operation in the first program mode. In this case, the write sequence of the flash memory 100 ends without using the second program mode.
  • the sequencer 29 notifies the memory controller 200 of the end of the write sequence (step ST29). For example, the sequencer 29 changes the signal level of the ready / busy signal from L level to H level, for example, to notify the end of the write sequence.
  • the memory controller 200 Based on the notification from the flash memory 100, the memory controller 200 detects the end of the write sequence (step ST14). Thereby, the write sequence of the memory system and the flash memory according to the present embodiment is completed.
  • reading sequence and the erasing sequence of the memory system and the flash memory according to the present embodiment are executed by a known operation (control method), and thus description thereof is omitted here.
  • the memory controller 200 changes the operation mode of the flash memory 100 during the write sequence according to the status signal from the flash memory 100.
  • a control signal CNTX is issued.
  • the bit line charging time T2 during the programming operation in the second half S2 of the write sequence is set to a period longer than the bit line charging time T1 during the programming operation in the first half of the write sequence.
  • the memory system and the flash memory control method of the present embodiment it is possible to suppress the occurrence of an excessive current (for example, a current exceeding an allowable value based on the specification) during the data write sequence. .
  • an excessive current for example, a current exceeding an allowable value based on the specification
  • the period in which the bit line charging period is set to be long is a part of the write sequence (for example, the second half of the write sequence). Therefore, according to the memory system and the flash memory control method of the present embodiment, it is possible to prevent the generation of excessive current and to prevent the data writing from being prolonged.
  • the memory system and the flash memory control method of the present embodiment it is possible to suppress the operation of the memory system and the flash memory from being prolonged and to stabilize the operation of the memory system and the flash memory.
  • the memory system and the flash memory according to the second embodiment change the charging period of the bit line based on the determination result inside the flash memory.
  • the memory controller 200 transmits a write command not including a mode change command to the flash memory (step ST20). Based on the write command, the flash memory 100 starts a write sequence (steps ST20 and ST21).
  • the sequencer 29 executes a program operation and a verify operation (steps ST22 and ST23).
  • the sequencer 29 controls each circuit so as to execute the program operation in the first program mode. Accordingly, in the first stage S1 from the start of the write sequence, the bit line BL is charged in the first bit line charging period T1, and then the program voltage Vpgm is applied to the selected word line.
  • the sequencer 29 detects the memory cell determined as the verify pass and the memory cell determined as the verify fail by the verify operation.
  • the sequencer 29 monitors the program operation and the verify operation, and generates a status value STA (step ST24A). For example, based on the result of the verify operation, the sequencer 29 counts the number of memory cells determined as a verify pass (the number of bit lines BL to be charged).
  • the sequencer 29 compares the count number of memory cells in the verify pass with a certain determination value (step ST24B).
  • the sequencer 29 determines that the count number is smaller than the determination value, the sequencer 29 controls each circuit so as to continue the write operation including the program operation in the first program mode.
  • the sequencer 29 determines that the verify pass count is greater than or equal to the determination value, the sequencer 29 adjusts the parameters so that the program operation is executed in the second program mode, and each circuit in the flash memory 100 To control.
  • the program operation of the flash memory 100 is set to the second program mode, and the write sequence of the flash memory 100 shifts from the first stage S1 to the second stage S2 (step ST26). Accordingly, the bit line charging period is changed from the period T1 to the period T2.
  • the sequencer 29 performs a program operation and a verify operation (step ST27).
  • the bit line BL is charged in the second bit line charging period T2.
  • the verify operation is executed.
  • the flash memory 100 By detecting an increase in the number of bit lines to be charged inside the flash memory 100 as in the present embodiment, the flash memory 100 does not have a control signal from the controller 200, and the bit is changed during the write sequence. The period for charging the line BL can be changed.
  • the memory system and the flash memory according to the present embodiment can reduce the load on the memory controller 200 during the program operation of the flash memory 100 in addition to the same effects as those of the first embodiment.
  • the charging period of the bit line BL may be changed by internal processing of the flash memory 100 (for example, calculation processing by the sequencer 29).
  • the memory system and the semiconductor memory device according to the second embodiment can stabilize the operation.
  • the memory system and the flash memory according to the third embodiment control the magnitude of the output of the current source / voltage source for charging the bit line BL.
  • the memory system and the flash memory of the third embodiment can control the charging time of the bit line and the magnitude of the current generated in the bit line.
  • the sense amplifier 270 of the sense circuit 27 further includes a control element (for example, an N-type field effect transistor) TRY.
  • a control element for example, an N-type field effect transistor
  • One end of the transistor TRY is connected to the voltage terminal V1 via the transistor TR3.
  • the other end of the transistor TRY is connected to the other end of the transistor TR2 via a connection node COM.
  • a control signal BLY is supplied to the gate of the transistor TRY.
  • the potential of the node COM is clamped according to the level of the control signal BLY (the gate voltages Vy and Vyy of the transistor TRY).
  • the amount of current supplied from the voltage terminal V1 to the bit line BL is controlled by the transistor TRY.
  • the magnitude of the control signal BLY for the transistor TRY is controlled by the DAC value.
  • the transistor TRY connected to the voltage terminal V1 functions as a current source.
  • transistor TRY may be provided between the voltage terminal V1 and the transistor TR3.
  • the flash memory 100 operates based on the timing chart of FIG. 13 or FIG.
  • the control signal BLY is supplied to the gate of the transistor TRY.
  • the control signal BLY has a first signal level (for example, a voltage value Vy corresponding to the H level) LV1.
  • the signal level of the control signal BLY is controlled as shown in the timing chart of FIG.
  • the signal level transition period of the control signal BLC in the second program mode (charge time T2) is the signal level transition period of the control signal BLC in the first program mode. Is the same.
  • the control signal BLY having the second signal level LV2 is supplied to the gate of the transistor TRY.
  • the second signal level LV2 is different from the first signal level LV1.
  • the second signal level LV2 is lower than the first signal level LV1.
  • the second signal level LV2 has a voltage value Vyy (M level) between the first signal level LV1 and the L level (eg, ground voltage).
  • Vyy M level
  • the second signal level LV2 has a magnitude of about 30% to 70% of the first signal level LV1.
  • the output current of the transistor TRY in the second program mode becomes smaller than the output current of the transistor TRY in the first program mode. Therefore, during the program operation in the second program mode, the bit line BL is charged more slowly than in the program operation in the first program mode.
  • the bit line charging time T2 in the second program mode is longer than the bit line charging time T1 in the first program mode.
  • the current value of the current Icc flowing through the plurality of bit lines BL and source lines SL increases slowly over a relatively long period. Therefore, the peak value of current Icc in the second program mode is lower than the peak value of current Icc in the first program mode.
  • the memory system and the semiconductor memory of the third embodiment can obtain substantially the same effects as the memory system and the semiconductor memory of the first embodiment.
  • the memory system and the flash memory according to the present embodiment execute the write operation including the program operation in the third program mode after the write operation including the program operation in the second program mode.
  • the third program mode is different from the second program mode.
  • a third stage S3 is provided between the second stage S2 and the completion of the write sequence.
  • the program operation in the third program mode is executed.
  • the third bit line charging time T3 in the third program mode is shorter than the second bit line charging time T2 in the second program mode.
  • the third bit line charging time T3 is the same as the first bit line charging time T1 in the first program mode or longer than the first bit line charging time T1.
  • the period TW3 of one write loop LP (LPn, LPn + 1) of the third stage S3 is shorter than the period TW2 of one write loop LP (LPk, LPn-1) of the second stage S2.
  • n is an integer greater than or equal to k + 1.
  • the adjacent bit lines BL are charged as the write sequence progresses. In this case, the influence of the capacitance between the bit lines is reduced as compared with the case where the charged bit line BL and the discharged bit line BL are adjacent to each other.
  • the bit line charging period T3 at the end of the write sequence (third stage) can be shorter than the charge period T2 at the middle of the write sequence (second stage).
  • the change from the second bit line charging period T2 to the third bit line charging period T3 is performed by changing the first bit line charging time T1 to the second bit line charging time T2 described with reference to FIG. 8 or FIG. Performed in substantially the same manner as the change to
  • the sequencer 29 determines the status based on the result of the program operation and the verify operation in the second program mode.
  • a signal is transmitted to the memory controller 200.
  • the memory controller 200 determines whether or not to change the program mode in the write sequence of the flash memory 100 from the second program mode to the third program mode based on the status signal related to the second program mode.
  • the memory controller 200 determines to change the program mode, the memory controller 200 transmits a control signal CNTX for changing to the third program mode to the flash memory 100.
  • the sequencer 29 changes the program operation mode to the third program mode based on the control signal CNTX from the memory controller 200.
  • the bit line charging period is set to the period T3.
  • the sequencer 29 determines the status based on the result of the program operation and the verify operation in the second program mode. Generate a value.
  • the sequencer 29 Based on the comparison result between the status value and the determination value by the sequencer 29, the sequencer 29 changes the charging time of the bit line BL from the period T2 to the period T3.
  • time tz at the boundary between the second stage S2 and the third stage S3 may vary depending on the internal state of the flash memory write sequence (data write).
  • the memory system and the flash memory according to the present embodiment start from the second program mode for reducing the current peak value at a certain timing of the write sequence, and from the bit line charging period of the second program mode.
  • the mode is changed to the third program mode in which the bit line charging period is short.
  • the memory system and the flash memory according to the present embodiment can shorten the write sequence time as compared with the case where the program operation in the second program mode is executed until the completion of data writing.
  • the memory system and the flash memory according to the fourth embodiment can increase the operation speed in addition to the effects of the above-described embodiments.
  • the block BLK includes a plurality of regions (four regions in this example) R0, R1, R2, R3. including. Different control signals BLC0, BLC1, BLC2, and BLC3 are assigned to the regions R0 to R3, respectively.
  • the control signals BLC0 to BLC3 are signals for controlling the transistor TR2 (TR2A, TR2B, TR2C, TR2D) in FIG.
  • the regions R0 to R3 can be controlled independently of each other.
  • bit lines BL ⁇ corresponding to the write-inhibited cells in each of the regions R0 to R3 at different timings for the plurality of regions R0 to R3 by the control signals BLC0 to BLC3 independent of each other. Charging of 0, BL-1, BL-2, BL-3 is started.
  • the sequencer 29 changes the signal level of the control signal BLC0 from the L level to the H level at time ta after the voltage is applied to the drain side select gate line SGDL. As a result, charging of the bit line BL-0 in the region R0 is started. A current IA is generated in the bit line BL-0 in the region R0.
  • Sequencer 29 changes the signal level of control signal BLC1 from L level to H level at time tb after time ta. As a result, charging of the bit line BL-1 in the region R1 is started. A current IB is generated in the bit line BL-1 in the region R1 at a timing different from the generation of the current in the bit line BL-0 in the region R0.
  • the time tb is set to the time after the current IA resulting from the charging of the bit line BL-0 in the region R0 reaches the peak value.
  • the setting of the signal level transition timing (time tb) of the control signal BLC1 may be executed during the program operation based on the monitoring result of the sequencer 29.
  • the sequencer 29 changes the signal level of the control signal BLC2 from L level to H level at time tc.
  • charging of the bit line BL-2 in the region R2 is started, and a current IC is generated in the bit line BL-2 in the region R2.
  • the time tc is set to the time after the current IB resulting from the charging of the bit line BL-1 in the region R1 reaches the peak value, similarly to the time tb.
  • the sequencer 29 changes the signal level of the control signal BLC3 from L level to H level.
  • a current ID is generated in the bit line BL-3 in the region R3.
  • the time td is set to the time after the current IC in the bit line in the region R2 reaches the peak value, similarly to the times tb and tc.
  • the current resulting from the charging of the bit lines BL in the regions R0 to R3 reaches the peak value at different timings for the regions R0 to R3.
  • the memory system and the flash memory according to the present embodiment can prevent the peak value of the current Icc during operation from becoming excessive.
  • the memory system and the semiconductor memory device of this embodiment can obtain the same effects as those of the other embodiments described above.
  • the memory system and the flash memory control the potential of the source side select gate line SGSL (on / off of the select transistor) during a part (a certain period) during the verify operation. Suppresses the generation of excessive peak values.
  • an on-voltage (first voltage) of the source side select transistor is applied to the source side select gate line SGSL.
  • the second voltage Vm lower than VSG is applied.
  • the magnitude of the second voltage Vm is, for example, the ground voltage Vss.
  • the voltage application to the bit line BL is stopped.
  • the signal level of the control signal BLC is set to the L level during the verify operation in order to cut off the voltage (current) to the bit line BL.
  • the memory system and the flash memory according to the present embodiment can suppress and prevent an excessive current from flowing in the sense circuit and the source line SL during the verify operation.
  • the memory controller 200 transmits a write command WC1 to the flash memory 100 (step ST10), and the flash memory 100 is based on the received write command WC1, as in the operation example of FIG. Thus, data writing (write sequence) is started (step ST30).
  • the sequencer 29 executes the verify operation after the program operation (step ST31) (step ST32).
  • the row decoder 23 and the sense circuit 27 control the potential of each wiring in the memory cell array 1.
  • the sense circuit (sense unit / bit line control circuit) 27 charges the bit line BL.
  • the row decoder 23 applies a non-select voltage (read pass voltage) Vread to the non-selected word line otherWLs.
  • the verify voltage V VF includes a plurality of voltage values (verify levels) V A , V B , V C ,... According to the number of bits (for example, 1 to 4 bits) of data that can be stored in the memory cell MC. ⁇ , V V is included.
  • the verify voltage V VF may include a plurality of verify levels for one threshold distribution (state) depending on the data writing method.
  • the row decoder 23 applies the voltage VSG to the drain side and source side select gate lines SGDL, SGSL.
  • the drain side select transistor SGD connected to the drain side select gate line SGDL is turned on
  • the source side select transistor SGS connected to the source side select gate line SGSL is turned on.
  • the off-state memory cell verify-pass memory cell
  • the sequencer 29 monitors the verify operation of the selected cell during the verify operation, and performs arithmetic processing on the verify result (step ST33).
  • the sequencer 29 generates a status value based on the monitoring result of the verify operation.
  • the sequencer 29 can predict the magnitude of the current generated in the source line SL based on the result (status value) of the arithmetic processing related to the verification result of the memory cell connected to each bit line BL.
  • the sequencer 29 counts the number of verify fail (or verify pass) memory cells as the arithmetic processing.
  • the sequencer 29 compares the number of counted verify failure memory cells (count value) with the determination value (step ST34).
  • the sequencer 29 continues to apply the first voltage VSG to the source side select gate line SGSL (step ST35A).
  • the source side select transistor SGS maintains the on state.
  • the sequencer 29 adjusts the parameter, and at time th (th1, th2), the voltage applied to the source line side select gate line SGSL during the verify operation is The voltage VSG is changed to the second voltage Vm (for example, the ground voltage Vss) (step ST35B). Accordingly, the source side select transistor SGS in the off state electrically isolates the bit line BL from the source line SL within a certain period during the verify operation.
  • the sequencer 29 applies the ground voltage Vss to the source line side select gate line SGSL and changes the signal level of the control signal BLC from H level to L level. Accordingly, the transistor TR2 in the off state electrically isolates the bit line BL from the voltage terminal V1 (VDDSA).
  • the second voltage Vm (Vss) is applied to the source line side select gate line SGSL a plurality of times (and from the H level in the control signal BLC to the L level based on the arithmetic processing of the sequencer 29. Transition to level) may be performed.
  • the sequencer 29 determines whether the program operation is a pass or a fail (step ST36).
  • the sequencer 29 executes the program operation and the verify operation again.
  • the sequencer 29 applies the ground voltage Vss to the source-side select gate line SGSL according to the verify result in order to avoid the generation of an excessive peak value current, and applies the control signal BLC to L Set to level.
  • the sequencer 29 detects the end of the write sequence.
  • the flash memory 100 notifies the memory controller 200 of the end of the write sequence (step ST37). Note that the flash memory write sequence may end without turning off the source side select transistor during the verify operation.
  • the memory controller 200 detects the end of the write sequence based on the notification from the flash memory 100 (step ST14).
  • only the potential of the source side select gate line SGSL is set to a potential lower than the voltage VSG among the potential of the source side select gate line SGSL and the signal level of the control signal BLC.
  • only the signal level of the control signal BLC may be set to the L level.
  • the source-side signal is included in a certain period during a certain verify operation by a signal included in the write command and a control signal from the memory controller 200 based on the status signal STA. Control for turning off the select transistor may be executed.
  • the memory system and the flash memory according to the present embodiment operate by an operation similar to the flowchart of FIG.
  • the flash memory 100 starts a write operation by writing data including the first verify mode.
  • the first verify mode is an operation mode in which the application of the voltage VSG to the source side select gate line SGSL is maintained during the verify operation.
  • the sequencer 29 sets the operation mode of the verify operation to the first verify mode, and executes data writing.
  • the sequencer 29 transmits a status signal STA to the memory controller 200 based on the mode change signal CMDX after the program operation and the verify operation.
  • the memory controller 200 determines to change the verify mode based on the status signal STA, the memory controller 200 transmits a control signal CNTX for changing the verify mode to the flash memory 100.
  • the flash memory 100 can be controlled by a control signal from the memory controller 200 during the write sequence based on the mode change signal CMDX.
  • the sequencer 29 changes the operation mode of the verify operation in the middle of the write sequence based on the control signal CNTX from the memory controller 200.
  • the sequencer 29 sets the operation mode of the verify operation to the second verify mode, and executes the write operation.
  • the potential of the source side select gate line SGSL is set to the ground voltage Vss and the signal level of the control signal BLC is set to the L level in a certain period during the verify operation.
  • the write sequence is executed until it is determined that the program operation is a pass based on the verify result.
  • the memory system and flash memory 100 of the above-described embodiment are described in the sixth embodiment for the verify operation for the program operation in the first program mode or for the verify operation for the program operation in the second program mode. Verified operation can be executed.
  • the voltage applied to the word line selected for the A level read operation is, for example, between 0V and 0.55V. Without being limited thereto, any of 0.1V to 0.24V, 0.21V to 0.31V, 0.31V to 0.4, 0.4V to 0.5V, 0.5V to 0.55V One range may be used for the voltage applied to the selected word line during the C level read operation.
  • the voltage applied to the word line selected for the B level read operation is, for example, between 1.5V and 2.3V. Without being limited to this, any one of 1.65V to 1.8V, 1.8V to 1.95V, 1.95V to 2.1V, 2.1V to 2.3V can be read in the B level.
  • the voltage applied to the selected word line during operation may be used.
  • the voltage applied to the word line selected for the C level read operation is, for example, between 3.0V and 4.0V. Without being limited to this, any of 3.0V to 3.2V, 3.2V to 3.4V, 3.4V to 3.5V, 3.5V to 3.6V, 3.6V to 4.0V One range may be used for the voltage applied to the selected word line during a C level read operation.
  • any one of 25 ⁇ s to 38 ⁇ s, ⁇ 38 ⁇ s to 70 ⁇ s, and 70 ⁇ s to 80 ⁇ s is used for the read operation time (tR).
  • the write operation includes the above-described program operation and verify operation.
  • voltages applied to various wirings can take the following values.
  • the voltage (initial value of the program voltage) initially applied to the word line selected during the program operation is, for example, between 13.7V and 14.3V. Without being limited to this, for example, a value between 13.7 V to 14.0 V and 14.0 V to 14.6 V may be used.
  • the voltage initially applied to the selected word line when data is written to the memory cells of the odd-numbered word lines is applied to the selected word line when data is written to the memory cells of the even-numbered word lines. It may be different from the voltage applied first.
  • the step-up voltage value of the program voltage is set to about 0.5 V, for example.
  • the non-selection voltage (write pass voltage) applied to the non-selected word line may be set between 6.0 V and 7.3 V, for example.
  • the voltage is not limited to this range, and the non-selection voltage may be, for example, a value between 7.3 V and 8.4 V, or may be 6.0 V or less.
  • the voltage value of the non-selection voltage to be applied may be changed depending on whether the non-selection word line is an odd-numbered word line or an even-numbered word line.
  • the write operation time (tProg) may be set, for example, between 1700 ⁇ s to 1800 ⁇ s, 1800 ⁇ s to 1900 ⁇ s, and 1900 ⁇ s to 2000 ⁇ s.
  • the well region is formed in the surface layer part (upper part) of the semiconductor substrate, and is disposed below the memory cell.
  • the voltage (initial value) initially applied to this well region is, for example, between 12V and 13.6V.
  • the initial value of the voltage applied to the well is not limited to this value.
  • 13.6 V to 14.8 V, 14.8 V to 19.0 V, 19.0 to 19.8 V, 19.8 V to It may be a value between 21V.
  • the erase operation time (tErase) may be, for example, between 3000 ⁇ s to 4000 ⁇ s, 4000 ⁇ s to 5000 ⁇ s, and 4000 ⁇ s to 9000 ⁇ s.
  • tErase The erase operation time
  • D An example of the structure of a memory cell in a two-dimensional memory cell array is as follows.
  • the memory cell has a charge storage layer disposed on a semiconductor substrate (silicon substrate) via a tunnel insulating film having a thickness of 4 to 10 nm.
  • a SiN film having a thickness of 2 to 3 nm or a laminated structure of an insulating film such as SiON and polysilicon having a thickness of 3 to 8 nm can be used.
  • a metal such as Ru may be added to the polysilicon.
  • the memory cell has an insulating film on the charge storage layer.
  • This insulating film is sandwiched between, for example, a lower High-k film having a thickness of 3 to 10 nm, an upper High-k film having a thickness of 3 to 10 nm, and a lower and upper High-k film 4 It has a silicon oxide film with a thickness of ⁇ 10 nm.
  • An example of the high-k film is an HfO film.
  • the film thickness of the silicon oxide film can be made larger than the film thickness of the high-k film.
  • a control gate electrode having a thickness of 30 nm to 70 nm is formed on the insulating film via a work function adjusting material (film) having a thickness of 3 to 10 nm.
  • the work function adjusting material is a metal oxide film such as TaO or a metal nitride film such as TaN. W or the like can be used for the control gate electrode.
  • an air gap may be formed between the memory cells.

Abstract

本実施形態の半導体メモリデバイスは、ビット線に接続されたメモリセルを含むメモリセルアレイと、第１のステージ及び前記第１のステージの後の第２のステージを含むデータの書き込みを前記メモリセルに対して実行する制御回路と、を含む。前記第１のステージのプログラム動作において、前記ビット線は、第１の期間で充電され、前記第２のステージのプログラム動作において、前記ビット線は、前記第１の期間より長い第２の期間で、充電される。

Description

半導体メモリデバイス
　本実施形態は、半導体メモリデバイスに関する。
　近年、フラッシュメモリを含むメモリシステムが、様々な電子デバイスに適用されている。
国際公開第２００３／０７３４３０号パンフレット 特開２０１１－６５７０８号公報 特開２００９－１５１８８６号公報 特開平５－６２４８４号公報 特開２００４－６２９５５号公報
　半導体メモリの動作の安定化を図る。
　実施形態のメモリデバイスは、ビット線に接続されたメモリセルを含むメモリセルアレイと、第１のステージ及び前記第１のステージの後の第２のステージを含むデータの書き込みを、前記メモリセルに対して実行する制御回路と、を備え、前記第１のステージのプログラム動作において、前記ビット線は、第１の期間で充電され、前記第２のステージのプログラム動作において、前記ビット線は、前記第１の期間より長い第２の期間で、充電される。
図１は、実施形態のメモリシステムの構成例を説明するための図である。 図２は、実施形態の半導体メモリの構成例を説明するための図である。 図３は、メモリセルアレイの構造の一例を示す断面図である。 図４は、半導体メモリ内の回路の一例を示す図である。 図５は、データとメモリセルのしきい値電圧との関係の一例を示す図である。 図６は、実施形態のメモリシステム及び半導体メモリの動作例を説明するための概略図である。 図７は、第１の実施形態のメモリシステム及び半導体メモリの動作例を説明するための図である。 図８は、第１の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのフローチャートである。 図９は、第１の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。 図１０は、第１の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。 図１１は、第２の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのフローチャートである。 図１２は、第３の実施形態の半導体メモリの回路の一例を示す図である。 図１３は、第３の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。 図１４は、第３の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。 図１５は、第４の実施形態のメモリシステム及び半導体メモリの動作例を説明するための概略図である。 図１６は、第５の実施形態の半導体メモリの構成例を説明するための模式図である。 図１７は、第５の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。 図１８は、第５の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのフローチャートである。 図１９は、第６の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。
　以下、図面を参照しながら、本実施形態についての詳細が、説明される。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
　また、以下の各実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字が省略された記載が用いられる。
　［実施形態］　
　図１乃至図１９を参照して、実施形態のメモリシステム及び半導体メモリデバイスについて、説明する。
　（１）　第１の実施形態　
　図１乃至１０を参照して、第１の実施形態のメモリシステム及び半導体メモリデバイス及びそれらの制御方法を、説明する。
　（ａ）　構成　
　図１乃至図７を参照して、第１の実施形態のメモリシステム及び半導体メモリデバイスの構成例について、説明する。
　図１は、実施形態のメモリシステムの構成を説明するための模式図である。
　例えば、メモリシステムは、ホストデバイス９、半導体メモリデバイス１００及びメモリコントローラ２００を含む。例えば、実施形態のメモリデバイス１００は、メモリコントローラ２００と共に、ストレージデバイス９００内に設けられている。
　ホストデバイス９は、ストレージデバイス９００の外部に設けられている。ホストデバイス９は、ホストインターフェイスを介して、ストレージデバイス９００に結合されている。ホストデバイス９は、例えば、ＣＰＵである。
　メモリコントローラ２００は、メモリインターフェイスを介して、半導体メモリデバイス１００に結合されている。
　メモリコントローラ２００は、半導体メモリデバイス１００の動作を制御する。　
　メモリコントローラ２００は、ホストデバイス９からの要求に基づいて、コマンドＣＭＤ及び制御信号ＣＮＴを、半導体メモリデバイス１００に出力する。
　半導体メモリデバイス１００は、メモリコントローラ２００からのコマンドＣＭＤ及び制御信号ＣＮＴに基づいて、動作する。半導体メモリデバイス１００は、半導体メモリデバイス１００の動作状況を、コントローラ２００に通知できる。コマンドＣＭＤ及び制御信号ＣＮＴに基づいた動作によって、データＤＴは、メモリコントローラ２００と半導体メモリデバイス１００との間で、転送される。
　例えば、半導体メモリデバイス１００は、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリ１００は、１以上のメモリチップ２を含む。
　図２は、ＮＡＮＤ型フラッシュメモリの主要部を示すブロック図である。
　図２に示されるように、フラッシュメモリ１００は、メモリセルアレイ１及びメモリセルアレイ１の動作を制御するための複数の回路２０～２９を含む。
　例えば、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１は、複数のブロックＢＬＫを含む。
　ブロックＢＬＫは、複数のメモリユニット（ＮＡＮＤストリング）ＮＳを含む。　
　各ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣと、２つのセレクトトランジスタＳＴＤ，ＳＴＳを、含んでいる。メモリセルＭＣは、例えば、電荷蓄積層を含む。電荷蓄積層は、フローティング電極及び電荷トラップ膜（例えば、ＳｉＮ層）のうち少なくとも一方を含む。
　各ＮＡＮＤストリングＮＳにおいて、複数のメモリセルＭＣは、直列接続されている。　
　直列接続されたメモリセルＭＣの一端（ＮＡＮＤストリングＮＳのドレイン側）に、ドレイン側セレクトトランジスタＳＴＤの一端（ソース／ドレインの一方）が、接続されている。直列接続されたメモリセルＭＣの他端（ＮＡＮＤストリングのソース側）に、ソース側セレクトトランジスタＳＴＳの一端が、接続されている。
　複数のワード線ＷＬが、メモリセルアレイ１内に設けられている。１つのワード線ＷＬは、ロウ方向に配列された複数のメモリセルＭＣのゲートに、接続されている。
　複数のビット線ＢＬが、メモリセルアレイ１内に設けられている。１つのビット線ＢＬが、１つのＮＡＮＤストリングＮＳに接続されている。ＮＡＮＤストリングＮＳにおいて、ビット線ＢＬは、ドレイン側セレクトトランジスタＳＴＤの他端（ソース／ドレインの他方）に接続されている。
　ソース線ＳＬが、メモリセルアレイ１内に設けられている。ソース線ＳＬは、複数のＮＡＮＤストリングＮＳにおいて、ソース側セレクトトランジスタＳＴＳの他端に接続されている。
　ドレイン側及びソース側セレクトゲート線ＳＧＤＬ，ＳＧＳＬが、メモリセルアレイ1内に、設けられている。ドレイン側セレクトゲート線ＳＧＤＬは、ロウ方向に配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに、接続されている。ソース側セレクトゲート線ＳＧＳＬは、ロウ方向に配列された複数のソース側セレクトトランジスタＳＴＳのゲートに、接続されている。
　ＮＡＮＤ型フラッシュメモリにおいて、ブロックＢＬＫは、フラッシュメモリの消去単位である。本実施形態のフラッシュメモリにおける消去動作は、ブロック単位、又は、ブロックＢＬＫよりも小さい単位で実行できる。かかる消去方法は、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５３８９号、及び、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
　ＮＡＮＤ型フラッシュメモリのデータの書き込み及び読み出しは、ページ単位で実行される。１つのワード線ＷＬに、１以上のページ（ロウアドレス）が、割り付けられている。
　尚、メモリセルアレイ１は、メモリセルＭＣが基板上に２次元に配列された構造を有していてもよいし、メモリセルＭＣが基板上に３次元に配列された構造を有していてもよい。　
　例えば、メモリセルアレイ１が、３次元構造を有する場合、図３に示されるような構成を有する。図３において、３次元構造のメモリセルアレイの一部分を抽出した模式的断面図である。
　図３に示されるように、基板内のｐ型ウェル領域３０上に、複数のＮＡＮＤストリングＮＳが設けられている。ウェル領域３０上に、セレクトゲート線ＳＧＳＬとしての複数の導電層３２、ワード線ＷＬとしての複数の導電層３３、及びセレクトゲート線ＳＧＤＬとしての複数の導電層３４が、積層されている。これらの導電層３２，３３，３４は、半導体ピラー３１の側面上に、メモリ膜３５を介して設けられている。
　メモリ膜３５は、ゲート絶縁膜（トンネル絶縁膜）３５１、電荷蓄積層（絶縁膜）３５２、ブロック絶縁膜３５３及びを含む。ゲート絶縁膜３５１は、半導体ピラー３１の側面上に設けられている。電荷蓄積層３５２は、ゲート絶縁膜３５１とブロック絶縁膜３５３との間に設けられている。
　メモリセルＭＣは、導電層３３が設けられた位置に設けられている。ワード線ＷＬとしての導電層３３は、メモリセルＭＣのゲート電極として機能する。
　ＮＡＮＤストリングＮＳにおいて、複数（本例では４層）の導電層３２は、電気的に共通に接続されて、同一のセレクトゲート線ＳＧＳＬに接続される。この４つの導電層３２は、ソース側セレクトトランジスタＳＴＳのゲート電極として機能する。
　ＮＡＮＤストリングＮＳにおいて、複数（本例では４層）の導電層３４は、電気的に共通に接続されて、同一のセレクトゲート線ＳＧＤＬに接続される。４つの導電層３４は、ドレイン側セレクトトランジスタＳＴＤのゲート電極として機能する。
　各ＮＡＮＤストリングＮＳにおいて、ウェル領域３０上方に、セレクトトランジスタＳＴＳ、複数のメモリセルＭＣ、及びセレクトトランジスタＳＴＤが、基板表面に対してほぼ垂直な方向Ｄ３に沿って、順次積層されている。
　半導体ピラー３１の上部に、ビット線ＢＬとしての導電層が設けられている。ビット線ＢＬは、基板表面に対してほぼ平行な方向Ｄ１に延在する。
　例えば、ウェル領域３０内に、不純物領域（ｎ型不純物領域）３７が、設けられている。不純物領域３７上方に、ソース線ＳＬとしての導電層が設けられている。ソース線ＳＬは、コンタクトプラグＣＰＡを介して不純物領域３７に接続されている。
　例えば、ウェル領域３０内に、不純物領域（ｐ型不純物領域）３８が、設けられている。不純物領域３８上方に、ウェル配線ＣＰＷＥＬＬとしての導電層が設けられている。配線ＣＰＷＥＬＬは、コンタクトプラグＣＰＢを介して不純物領域３８に接続されている。
　このようなＮＡＮＤストリングＮＳが、基板上に、方向Ｄ１及び方向Ｄ２に沿って２次元に配列されることによって、３次元構造のメモリセルアレイが、構成される。
　尚、本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、援用される。
　入出力回路（Ｉ／Ｏ回路）２０は、フラッシュメモリ（メモリチップ）における各種の信号の入出力のインターフェイスとなる。
　入出力回路２０は、フラッシュメモリ１００に用いられる各種の制御信号ＣＮＴを送受信できる。入出力回路２０は、メモリコントローラ２００及びメモリセルアレイ１との間で転送されるデータＤＴを、送受信できる。また、入出力回路２０は、メモリコントローラ２００からのアドレスＡＤＲ及びコマンドＣＭＤを受信できる。
　シーケンサ（内部コントローラ）２９は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、フラッシュメモリ１００内の各回路の動作を、管理及び制御する。
　シーケンサ２９は、制御信号ＣＮＴによって、フラッシュメモリ１００の内部の動作状況を通知する。　
　また、シーケンサ２９は、フラッシュメモリ１００の内部の動作状況（ステータス）をメモリコントローラ２００に通知するために、フラッシュメモリ１００のステータスを示す信号（以下では、ステータス信号とよぶ）ＳＴＡを、生成及び送信する。
　レジスタ回路２１は、アドレスＡＤＲ、ステータス信号ＳＴＡ、フラッシュメモリの動作に関する各種の設定情報（パラメータ）などを一時的に保持する。
　電圧生成回路（チャージポンプ回路）２２は、データの書き込み（プログラム）時、データの読み出し時及び消去時に用いられる各種の電圧を、生成する。
　ロウデコーダ２３は、メモリセルアレイ１のロウを制御できる。ロウデコーダ２３は、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに接続されている。　
　ロウデコーダ２３は、レジスタ回路２１から転送されたロウアドレスに基づいて、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬを選択及び活性化する。ロウデコーダ２３は、電圧生成回路２２によって生成された電圧を、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに転送する。
　ソース線／ウェル制御回路２４は、ソース線ＳＬの電位及びメモリセルアレイ１内の各ウェル領域の電位を、制御する。ソース線／ウェル制御回路２４は、電圧生成回路２２によって生成された電圧（例えば、消去電圧）を、ソース線、又は、ウェル領域に、転送する。
　カラムデコーダ２５は、レジスタ回路２１から転送されたカラムアドレスに基づいて、ビット線ＢＬの選択及び活性化を行う。
　データラッチ回路（ページバッファ回路）２６は、メモリセルアレイ１内から読み出されたデータ及びメモリセルアレイ１内に書き込むべきデータを、一時的に保持する。
　センス回路２７は、ビット線（ビット線に接続されたあるノード）における電流の発生、又は、ビット線（又はノード）の電位の変動を、センスする。これによって、センス回路２７は、メモリセルＭＣ内に記憶されているデータを読み出す。センス回路２７は、外部から入力された書き込みデータに応じて、ビット線ＢＬの電位を制御する。
　センス回路２７は、例えば、複数のセンスアンプ２７０を含むビット線制御回路を、含む。１つのセンスアンプは、１つのビット線ＢＬに接続されている。
　図４は、センスアンプの構成の一例を示す等価回路図である。　
　図４に示されるように、トランジスタ（例えば、Ｎ型電界効果トランジスタ）ＴＲ１は、ビット線ＢＬに接続されている。制御信号ＢＬＳが、トランジスタＴＲ１のゲートに、供給される。Ｈレベルの制御信号ＢＬＳによって、トランジスタＴＲ１がオンされる。これによって、ビット線ＢＬ（ＮＡＮＤストリングＮＳ）が、センスアンプ２７０及びデータラッチＳＤＬに接続される。尚、トランジスタＴＲ１は、カラムデコーダ２５内の素子に含まれてもよい。
　トランジスタ（例えば、Ｎ型電界効果トランジスタ）ＴＲ２は、ビット線ＢＬの電位を、制御信号ＢＬＣの大きさに応じた電圧にクランプする。制御信号ＢＬＣは、トランジスタＴＲ２のゲートに、供給される。トランジスタＴＲ２の一端（ソース／ドレインの一方）は、トランジスタＴＲ１の一端に接続されている。トランジスタＴＲ２の他端（ソース／ドレインの他方）はノード（配線）ＣＯＭに接続されている。
　トランジスタ（Ｐ型電界効果トランジスタ）ＴＲ３の一端及びトランジスタ（Ｎ型電界効果トランジスタ）ＴＲ４の一端は、ノード（配線）ＣＯＭに接続されている。
　Ｐ型トランジスタＴＲ３の他端は、電圧端子Ｖ１に接続されている。例えば、電圧端子Ｖ１は、電圧生成回路２２に接続されている。電圧ＶＤＤＳＡが、電圧端子Ｖ１に印加されている。　
　Ｎ型トランジスタＴＲ４の他端は、グランド電圧Ｖｓｓが印加された電圧端子（グランド端子）Ｖｓｓに接続されている。
　トランジスタＴＲ３のゲート及びトランジスタＴＲ４のゲートは、ノード（配線）ＦＬＧに接続されている。トランジスタＴＲ３，ＴＲ４のゲートは、ノードＦＬＧを介して、ラッチＳＤＬに、接続されている。
　トランジスタ（Ｎ型電界効果トランジスタ）ＴＲ５の一端は、ノードＣＯＭに接続されている。トランジスタＴＲ５の他端は、ノード（配線）ＳＥＮに接続されている。トランジスタＴＲ５の他端は、ノードＳＥＮを介して、トランジスタ（Ｎ型電界効果トランジスタ）ＴＲ６のゲート及びキャパシタＣ１の一端に、接続されている。　
　トランジスタＴＲ５のゲートに、制御信号ＸＸＬが供給される。
　キャパシタＣ１の一端は、ノードＳＥＮに接続され、キャパシタＣ１の他端は、グランド端子ＶＳＳに接続されている。キャパシタＣ１は、キャパシタＣ１とノードＳＥＮとの容量性カップリングによるノードＳＥＮの充電電位に、寄与する。
　トランジスタ（Ｎ型電界効果トランジスタ）ＴＲ６のゲートは、ノードＳＥＮに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ８を介して、バス（配線）ＬＢＵＳに接続されている。トランジスタＴＲ６の他端は、グランド端子Ｖｓｓに接続されている。
　トランジスタ（Ｎ型電界効果トランジスタ）ＴＲ７の一端は、ノードＳＥＮに接続されている。トランジスタＴＲ７の他端は、電圧Ｖ２が印加された端子Ｖ２に接続されている。電圧端子Ｖ２は、電圧生成回路２２に接続され、電圧端子Ｖ２に、電圧ＶＤＤＳＡとは異なる大きさの正の電圧が、印加される。　
　トランジスタＴＲ７のゲートに、制御信号ＨＬＬが供給される。制御信号ＨＬＬの信号レベルに応じて、トランジスタＴＲ７が、ノードＳＥＮを充電する。
　トランジスタ（Ｎ型電界効果トランジスタ）ＴＲ８の一端は、バスＬＢＵＳに接続されている。トランジスタＴＲ８の他端は、トランジスタＴＲ６の一端に接続されている。
　トランジスタＴＲ８のゲートに、制御信号ＳＴＲＯが供給される。
　制御信号ＳＴＲＯの信号レベルに応じて、トランジスタＴＲ８は、センストランジスタＴ６とバスＬＢＵＳとの接続を制御する。
　ラッチＳＤＬは、以下のような、内部構成を有する。
　ラッチＳＤＬは、Ｎ型電界効果トランジスタＴＲＡ，ＴＲＢ，ＴＲＥ，ＴＲＦ及びＰ型電界効果トランジスタＴＲＣ，ＴＲＤを、含む。
　ラッチＳＤＬは、トランジスタＴＲＡ，ＴＲＣを含む第１インバータと、トランジスタＴＲＢ，ＴＲＤを含む第２インバータとを、有する。トランジスタＴＲＡ～ＴＲＤは、フリップフロップを形成している。
　トランジスタＴＲＡのゲートは、ノードＬＡＴに接続されている。トランジスタＴＲＡの一端は、ノードＦＬＧに接続されている。トランジスタＴＲＡの他端は、グランド端子Ｖｓｓに接続されている。
　トランジスタＴＲＣのゲートは、ノードＬＡＴが接続される。トランジスタＴＲＣの一端は、ノードＦＬＧに接続され、トランジスタＴＲＣの他端は、電圧端子Ｖ３に接続される。
　トランジスタＴＲＢのゲートは、ノードＦＬＧに接続されている。トランジスタＴＲＢの一端は、ノードＬＡＴに接続されている。トランジスタＴＲＢの他端は、グランド端子ＶＳＳに接続される。
　トランジスタＴＲＤのゲートは、ノードＦＬＧに接続されている。トランジスタＴＲＤの一端は、電圧端子Ｖ３に接続されている。トランジスタＴＲＤの他端は、ノードＬＡＴに接続される。
　トランジスタＴＲＥ，ＴＲＦは、トランスファーゲートとして機能する。トランジスタＴＲＥは、ノードＬＢＵＳとノードＦＬＧとの接続を制御する。トランジスタＴＲＦは、ノードＬＢＵＳとノードＬＡＴとの接続を制御する。
　第１インバータの出力端子及び第２インバータの入力端子がノードＦＬＧに接続され、第１インバータの入力端子及び第２インバータの出力端子がノードＬＡＴに接続される。
　これによって、ラッチＳＤＬは、データをノードＬＡＴで保持し、そのデータの反転データをノードＦＬＧで保持する。
　図４に示されるセンスユニットは、ラッチＳＤＬ内のデータを用いて、ビット線ＢＬの充電及び放電を、制御できる。　
　尚、ラッチＳＤＬは、例えば、データラッチ回路２６内に含まれた回路とみなされてもよいし、センス回路２７内に含まれた回路とみなされてもよい。　
　図４において、１つのラッチＳＤＬのみが図示されているが、複数のラッチが、１つのビット線ＢＬに設けられている。
　図４の回路２７０によって、データの読み出し時及びデータの書き込み時において、ビット線ＢＬが充電される。　
　ビット線ＢＬの充電は、トランジスタＴＲ１及びトランジスタＴＲ２がオンされた状態で、トランジスタＴＲ３がオンされることによって実行される。または、ビット線ＢＬの充電は、トランジスタＴＲ１及びトランジスタＴＲ２がオンされた状態で、トランジスタＴＲ５，ＴＲ７がオンされることによって実行される。　
　例えば、ビット線の放電は、トランジスタＴＲ１及びトランジスタＴＲ２がオンされた状態で、トランジスタＴＲ４がオンされることによって、実行される。
　書き込みデータ、または、メモリセルＭＣから読み出されたデータに応じて、ビット線ＢＬは、充電されたり、放電されたりする。　
　データの書き込みは、プログラム電圧を用いてメモリセルのしきい値電圧を変動させるプログラム動作を含む。
　図５に示されるように、メモリセルＭＣは、そのしきい値電圧に応じて、例えば、２ビットのデータを保持可能である。メモリセルＭＣに２ビットの情報を保持させるため、“１１”、“０１”、“００”、“１０”の４通りのデータに対応して、メモリセルＭＣのしきい値電圧は、４種類のいずれかのしきい値分布に属する。４種類のしきい値分布は、電圧値の低い分布から順に、例えば“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル及び“Ｃ”レベルと定義される。
　“Ｅ”レベルは、データが消去された状態におけるしきい値分布である。“Ｅ”レベルのメモリセルＭＣのしきい値電圧は、例えば、負の値である。但し、消去状態のメモリセルのしきい値電圧は、正の値の場合もある。
　“Ａ”～“Ｃ”レベルは、メモリセルＭＣの電荷蓄積層内に電荷が注入された状態のしきい値分布である。“Ａ”レベルは、読み出し電圧“ＶＡ”よりも高く、読み出し電圧“ＶＢ”より低いしきい値分布を有している。“Ｂ”レベルは、読み出し電圧“ＶＢ”よりも高く、読み出し電圧“ＶＣ”より低いしきい値分布を有している。“Ｃ”レベルは、読み出し電圧“ＶＣ”よりも高いしきい値分布を有している。
　プログラム動作において、メモリセルのしきい値電圧が書き込むべきデータに対応するしきい値分布に属するように、メモリセルＭＣのしきい値電圧が、“Ｅ”レベルから高いレベルに向かって、シフトされる。
　同じワード線ＷＬに接続された複数のメモリセルにおいて、しきい値電圧をシフトさせるメモリセル（プログラムセル）に対応するビット線ＢＬは、放電され、しきい値電圧をシフトさせないメモリセル（プログラム禁止セル）に対応するビット線ＢＬは、充電される。ビット線ＢＬが充電されることによって、プログラム動作時において、メモリセルＭＣの電荷蓄積層に対する電荷の注入が、防止される。
　例えば、データの読み出し時において、ビット線ＢＬが充電された後、メモリセルＭＣのゲート（選択ワード線）に、読み出し電圧ＡＲ，ＢＲ，ＣＲが印加される。読み出し電圧とメモリセルＭＣのしきい値電圧の大きさとに応じて、メモリセルＭＣは、オンする、又は、オフする。
　オン状態のメモリセルＭＣに対応するビット線ＢＬは、放電する。一方、オフ状態のメモリセルＭＣに対応するビット線ＢＬは、充電状態を維持する。　
　このようなビット線ＢＬの充電又は放電が、センスされる結果として、メモリセルＭＣ内のデータが、読み出される。データ書き込み時におけるベリファイ動作についても、データの読み出しと実質的に同じ動作が、実行される。
　尚、図５において、メモリセルＭＣが２ビットの情報を記憶する例に挙げるが、本実施形態において、メモリセルＭＣは、１ビットのデータ、又は、３ビット以上のデータを機能してもよい。
　上述のような、データの書き込み時及びデータの読み出し時におけるビット線ＢＬの充電及び放電によって、電流が、図４の回路内及びソース線ＳＬに、流れる。
　図６の模式図に示されるように、フラッシュメモリの書き込みシーケンスにおいて、フラッシュメモリ１００（シーケンサ２９）は、１以上の書き込みループＬＰ（ＬＰ１～ＬＰｋ＋１）を、実行する。
　１つの書き込みループＬＰは、１つのプログラム動作と１つのベリファイ動作とを含む。
　本実施形態のメモリシステム及びフラッシュメモリにおいて、シーケンサ２９は、ある書き込みシーケンスにおける書き込みループの動作結果から得られた少なくとも１つの値に基づいて、ビット線ＢＬの充電のための期間（以下では、ビット線充電期間とよぶ）を、変える。　
　例えば、本実施形態において、ビット線充電期間Ｔ１，Ｔ２は、ビット線ＢＬの充電の開始からワード線ＷＬに対する電圧Ｖｚの印加の開始までの期間である。ビット線ＢＬの充電の開始は、ビット線ＢＬの電位がグランド電圧Ｖｓｓからある電圧Ｖｘに向けて立ち上げられる始点の時刻である。
　本実施形態のシーケンサ２９は、第１のステージＳ１と第２のステージＳ２を含む書き込みシーケンス（書き込み動作）を実行する。シーケンサ２９は、第１のステージＳ１において、期間Ｔ１のビット線充電期間で、ビット線ＢＬを充電する。尚、図６において、第１のステージＳ１は、書き込みシーケンスの開始から（ｋ－１）回目の書き込みループＬＰｋ－１までの部分に相当する。
　シーケンサ２９は、第２のステージＳ２において、期間Ｔ１より長い期間Ｔ２のビット線充電期間で、ビット線ＢＬを充電する。図６において、第２のステージＳ２は、ｋ回目の書き込みループＬＰｋから書き込みシーケンスの終了までの部分に相当する。
　尚、本実施形態において、ビット線充電時間Ｔ２がビット線充電時間Ｔ１より長いことによって、第２のステージにおける１つの書き込みループの期間ＴＷ２は、第１のステージにおける１つの書き込みループの期間ＴＷ１より長くなる。
　例えば、本実施形態において、メモリコントローラ２００及びフラッシュメモリ１００は、第１の期間Ｔ１でビット線ＢＬを充電する第１のプログラムモードを、実行する。また、本実施形態において、メモリコントローラ２００及びフラッシュメモリ１００は、第２の期間Ｔ２（＞Ｔ１）でビット線ＢＬを充電する第２のプログラムモードを、実行する。
　本実施形態において、ビット線充電時間Ｔ１，Ｔ２の変更（ステージＳ１，Ｓ２の遷移）は、シーケンサ２９からメモリコントローラ２００へのステータスの通知などに基づいて、制御される。
　ステータス信号ＳＴＡは、ベリファイ動作の結果、書き込みループの回数、書き込みループごとに増加される書き込み電圧の大きさ、ソース線に流れる電流値の大きさ、及び書き込みが完了したレベル（ステート）を示す値などのうち少なくとも１つに基づいて設定される信号である。ステータス信号ＳＴＡ内に含まれる情報（ある設定値）が、第１のステージＳ１から第２のステージＳ２への切り替えの判定基準に用いられる。　
　尚、第１のステージＳ１と第２のステージＳ２との境界の時刻（書き込みループの回数）ｔｚは、フラッシュメモリの書き込みシーケンス（データの書き込み）の内部状況に応じて変動する可能性がある。
　メモリコントローラ２００が、データの書き込み中にビット線充電時間Ｔ１，Ｔ２を変更する動作をフラッシュメモリ１００に実行させる場合、メモリコントローラ２００は、フラッシュメモリ１００がステータス信号ＳＴＡの送信及び書き込みシーケンス中におけるメモリコントローラ２００からの制御の受付を可能なように、書き込みコマンドに信号ＣＭＤＸを付加する。
　例えば、書き込みコマンドＷＣ１は、図７に示されるように、第１の書き込みコマンド信号（８０ｈ）ＷＲａ、データを書き込むべきアドレス（選択アドレス）ＡＤＲ、書き込むべきデータＤＴ及び第２の書き込みコマンド信号（１０ｈ）ＷＲｂに加えて、書き込みシーケンス中におけるプログラムモードの変更可能にするためのコマンド信号（モード変更信号）ＣＭＤＸを含む。　
　図７の信号ＣＭＤＸによって、シーケンサ２９は、書き込みシーケンス中に、ステータス信号ＳＴＡをメモリコントローラ２００に送信できる。
　メモリコントローラ２００は、シーケンサ２９からのステータス信号ＳＴＡに基づいて、書き込みシーケンスにおけるビット線充電期間Ｔ１，Ｔ２を変更するように、制御信号ＣＮＴＸをフラッシュメモリ１００に送信する。これによって、メモリコントローラ２００は、ステータス信号ＳＴＡの内容に応じてコマンド信号ＣＭＤＸをフラッシュメモリ１００に送信し、書き込みシーケンス中において、フラッシュメモリ１００の動作を、制御する。
　本実施形態において、シーケンサ２９は、書き込みコマンドＷＣ１に含まれたコマンド信号ＣＭＤＸに基づいて、書き込みシーケンス中における動作状況に関する信号ＳＴＡをメモリコントローラ２００に送信する。シーケンサ２９は、書き込みシーケンス中において、メモリコントローラ２００から制御信号（例えば、１ビット又は数ビットの信号）ＣＮＴＸを受け付ける。
　これによって、本実施形態において、フラッシュメモリ１００は、選択ワード線ＷＬに接続された複数のメモリセルのうち、しきい値電圧をシフトさせないメモリセル（以下では、プログラム禁止セルとよぶ）に接続されたビット線ＢＬの充電時間を、変更する。
　フラッシュメモリ及びフラッシュメモリを含むシステムにおいて、書き込みシーケンスが進行すると、プログラム禁止セルの数が増加し、充電されるべきビット線ＢＬの数が、増える。その結果として、充電されたビット線に起因して、メモリセルアレイ内及びセンス回路内を流れる電流Ｉｃｃが、増大する可能性がある。これに伴って、電流Ｉｃｃのピーク値が、ある値（例えば、フラッシュメモリの仕様に基づいた許容値）を超える可能性がある。
　本実施形態のように、書き込みシーケンスのあるステージにおけるビット線ＢＬの充電期間に、期間Ｔ１より長い期間Ｔ２が設定される。これによって、期間Ｔ２において、ビット線ＢＬは、期間Ｔ１におけるビット線の充電に比較して、ゆっくり充電される。充電により発生した電流は、徐々にシンク側（例えば、グランド端子或いはソース線）に流れる。
　それゆえ、電流Ｉｃｃの電流値は、長い期間Ｔ２にわたって徐々に増加するため、ビット線充電期間Ｔ２における電流Ｉｃｃのピーク値は、ビット線充電期間Ｔ１における電流のピーク値に比較して、低減される。
　例えば、図６において、書き込みシーケンスの全体にわたってビット線の充電期間が、期間Ｔ１である場合において、その場合の電流（図中点線の波形）Ｉｃｘ，Ｉｃｙ，Ｉｃｚのピーク値は、書き込みシーケンスの開始から増加し、書き込みシーケンスの中盤で最大となる。ビット線の充電期間が期間Ｔ１である場合において、書き込みシーケンスの中盤から書き込みシーケンスの終了までにおいて、電流Ｉｃｃのピーク値は、徐々に低下する。
　一方、本実施形態のように、書き込みシーケンスの途中で、ビット線充電期間が期間Ｔ１から期間Ｔ２に変更される場合、書き込みシーケンスの中盤から終盤における電流Ｉｃｃのピーク値は、ビット線充電期間が期間Ｔ１である場合に比較して、低下する。
　この結果として、本実施形態において、書き込みシーケンス内における電流Ｉｃｃのピーク値の変化は、ビット線が期間Ｔ１で充電される場合における電流のピーク値の変化に比較して、平坦化される。
　以上のように、本実施形態のメモリシステム及びフラッシュメモリは、フラッシュメモリの動作中に生じる電流のピークが、フラッシュメモリの仕様に基づいた許容値を超えるのを、防止できる。
　これによって、本実施形態のメモリシステム及びフラッシュメモリは、例えば、過大な電流の発生に起因した電圧ドロップ、基準電圧（例えば、グランド電圧）の浮きなどを抑制できる。これに伴って、本実施形態のメモリシステム及びフラッシュメモリは、電圧の変動に起因した回路の動作不良を、低減できる。
　また、本実施形態のメモリシステム及びフラッシュメモリは、１つの書き込みシーケンス中の一部の期間（ステージ）において、ビット線を充電するための時間を長くしている。　
　それゆえ、本実施形態のメモリシステム及びフラッシュメモリは、動作の安定化を図りつつ、データの書き込みのための時間が過剰に長くなるのを、抑制できる。
　以上のように、第１の実施形態のメモリシステム及びフラッシュメモリは、動作の長期化を抑制でき、動作を安定化できる。
　（ｂ）　動作例　
　図８乃至図１０を参照して、第１の実施形態のメモリシステム及び半導体メモリデバイスの動作例（制御方法）を、説明する。ここでは、図８乃至図１０に加えて、図１乃至図７も、適宜参照し、本実施形態のメモリシステム及び半導体メモリデバイスの動作例を、説明する。
　ここでは、本実施形態のメモリシステムのデータの書き込みついて、説明する。
　図８に示されるように、メモリコントローラ２００は、ホストデバイス（ＣＰＵ）９からの要求に基づいて、図７のモード変更コマンドＣＭＤＸを含む書き込みコマンドＷＣ１を、フラッシュメモリに送信する（ステップＳＴ１０）。
　フラッシュメモリ１００は、メモリコントローラ２００からのコマンドＷＣ１を受信する。シーケンサ２９は、受信したコマンドＷＣ１を解釈し、要求された動作がデータの書き込みであることを認識する。　
　シーケンサ２９は、データの書き込みを実行するために、フラッシュメモリ内部の各回路の動作の制御を、開始する（ステップＳＴ２０）。
　書き込みコマンドＷＣ１を受信した場合、シーケンサ２９は、書き込みループにおけるプログラム動作のモードを、第１のプログラムモードに設定する（ステップＳＴ２１）。これによって、プログラム動作におけるビット線ＢＬの充電期間は、期間Ｔ１に、設定される。
　シーケンサ２９は、書き込みコマンドＷＣ１に基づいて、書き込みループの実行に加え、書き込みシーケンス中に、ステータス信号ＳＴＡを送信可能なように、フラッシュメモリ１００内の各回路を制御する。また、シーケンサ２９は、コマンドＷＣ１に基づいて、書き込みシーケンス中に、メモリコントローラ２００からの書き込みシーケンスの制御を受付可能なように、各回路を制御する。
　シーケンサ２９は、第１のプログラムモードの設定の後、書き込み動作を実行する（ステップＳＴ２２）。
　書き込みシーケンスにおいて、データラッチ回路２６は、メモリコントローラ２００から転送されたデータを、保持する。
　電圧生成回路２２は、データの書き込みに用いられる各種の電圧を生成する。
　ソース線／ウェル制御回路２４は、メモリセルアレイ１内のソース線ＳＬの電位、及び、選択ブロックのウェル領域の電位を、制御する。
　ロウデコーダ２３は、アドレスに基づいて、メモリセルアレイ１内のブロック、ページ（ワード線）を選択する。
　図９のタイミングチャートに示されるように、ロウデコーダ２３は、時刻ｔ０において、選択ブロック内のドレイン側セレクトゲート線ＳＧＤＬに、電圧ＶＳＧを印加する。セレクトトランジスタＳＧＤは、オンし、ビット線ＢＬが、ＮＡＮＤストリングＮＳと導通する。　
　カラムデコーダ２５は、アドレスに基づいて、メモリセルアレイ１内のカラム（ビット線）を選択する。
　センス回路２７（ビット線制御回路２７０）は、時刻ｔ１において、データラッチ回路２６内のデータに基づいて、トランジスタＴ１，Ｔ２，Ｔ３等を制御し、ブロックＢＬＫ内の複数のビット線のうち、しきい値電圧をシフトさせないメモリセル（プログラム禁止セル）に対応するビット線ＢＬに、電圧Ｖ１（ＶＤＤＳＡ）を印加する。
　センス回路２７は、トランジスタＴ１，Ｔ２，Ｔ４等を制御し、ブロックＢＬＫ内の複数のビット線ＢＬのうち、しきい値電圧をシフトさせるメモリセル（以下では、プログラムセルとよぶ）に対応するビット線ＢＬに、電圧Ｖｓｓを印加する。
　第１のプログラムモードで書き込み動作が実行される場合において、センスアンプ（ビット線制御回路）２７０は、プログラム禁止セルに対応するビット線ＢＬを、ビット線充電期間Ｔ１で、充電する。　
　この時、ビット線制御回路２７０は、制御信号ＢＬＣ（トランジスタＴＲ２のゲート電圧）が、ＬレベルからＨレベル（例えば、電圧値Ｖｃ）への立ち上がり期間を制御することによって、ビット線ＢＬの充電期間の長さを制御する。
　図９に示されるような動作タイミングで、本実施形態のフラッシュメモリが制御される場合、より具体的なビット線充電時間Ｔ１は、例えば、時刻ｔ１から時刻ｔ３までの期間とする。時刻ｔ１において、プログラム禁止セルに対応するビット線ＢＬに、電圧Ｖ１の印加が、開始される。時刻ｔ３において、選択／非選択ワード線ＳｅｌＷＬ，ＯｔｈｅｒＷＬｓに対する電圧の印加が開始される。
　尚、図９の例において、ドレイン側セレクトゲート線ＳＧＤＬの電位は、時刻ｔ２において、電圧値ＶＳＧＤから低下され、時刻ｔ３以降において、電圧値ＶＳＧとなる。これによって、充電されたビット線ＢＬに対応するドレイン側セレクトトランジスタＳＧＤは、カットオフする。
　図９に示されるように、電流Ｉｃｃは、時刻ｔ１において発生し、電流Ｉｃｃの電流値は、時間の経過とともに、増加する。例えば、時刻ｔ１から時刻ｔ２までの期間において、電流Ｉｃｃの電流値があるピーク値ｉ１に達する。電流Ｉｃｃは、ピーク値に達してから時刻ｔ３までの間に、徐々に低下する。
　ロウデコーダ２３は、時刻ｔ３おいて、選択ワード線ＳｅｌＷＬ及び非選択ワード線ｏｔｈｅｒＷＬｓに、電圧（非選択電圧）Ｖｐａｓｓを印加する。　
　非選択電圧Ｖｐａｓｓが、選択ワード線ＳｅｌＷＬ及び非選択ワード線ｏｔｈｅｒＷＬｓに印加された後、ロウデコーダ２３は、選択ワード線ＳｅｌＷＬの電位を、非選択電圧Ｖｐａｓｓからプログラム電圧Ｖｐｇｍに増加させる。
　プログラム電圧Ｖｐｇｍの印加によって、選択ワード線ＳｅｌＷＬに接続された複数のメモリセルのうち、プログラムセルのしきい値電圧は、書き込むべきデータに応じたしきい値電圧に向かってシフトする。
　尚、プログラム禁止セルのしきい値電圧は、カットオフ状態のセレクトトランジスタＳＧＤによるチャネルブーストによって、ほとんど変化しない。
　プログラム動作の後、ベリファイ動作が実行される。　
　ベリファイ動作によって、シーケンサ２９は、選択ワード線ＳｅｌＷＬに接続された選択セルのしきい値電圧が、書き込むべきデータに対応するしきい値分布に属するか否か、判定する。
　シーケンサ２９は、ベリファイ動作の結果を、判定する（ステップＳＴ２３）。　
　ベリファイ動作は、選択ワード線ＳｅｌＷＬにベリファイ電圧（判定電圧）が印加された際に、トランジスタＴＲ７によって電圧Ｖ２に充電されたビット線ＢＬ及びノードＳＥＮにおける電流の発生（電位の変動）が、検知されることによって、実行される。
　ある書き込みループＬＰにおいて、書き込むべきデータに対応するしきい値分布内にしきい値電圧が存在しない選択セル（ベリファイフェイルのメモリセル）が、検出された場合、その書き込みループＬＰにおけるプログラム動作はフェイルであると、判定される。
　プログラム動作（ベリファイ結果）がフェイルである場合、書き込みシーケンスが継続される。例えば、次の書き込むループにおいて、プログラム電圧Ｖｐｇｍの大きさが、変更される。
　本実施形態において、ベリファイ結果がフェイルである場合、シーケンサ２９（フラッシュメモリ１００）は、ステータス信号ＳＴＡを、メモリコントローラ２００に送信する（ステップＳＴ２４）。　
　シーケンサ２９は、モード変更コマンドＣＭＤＸに基づいてステータス信号ＳＴＡを生成するために、プログラム動作時における各回路の動作状況及びベリファイの結果をモニタしている。　
　例えば、シーケンサ２９は、書き込みループの回数、プログラム電圧の電圧値、フラッシュメモリ１００内部でモニタされたソース線の電流値、ベリファイパス（又はベリファイフェイル）のメモリセルの個数、及び、書き込みが完了したデータ（レベル／ステート）に対応するメモリセルの個数などに基づいて、ステータス信号ＳＴＡを生成する。
　メモリコントローラ２００は、フラッシュメモリ１００からのステータス信号ＳＴＡを確認する（ステップＳＴ１１）。
　メモリコントローラ２００は、ステータス信号ＳＴＡに基づいて、プログラムモードの変更を行うか否か、判定する（ステップＳＴ１２）。
　メモリコントローラ２００が、ステータス信号ＳＴＡに基づいて、書き込みモードを変更しないと判定した場合、メモリコントローラ２００は、ステータス信号ＳＴＡに応答する処理を実行しない。それゆえ、この場合、シーケンサ２９は、第１のプログラムモードによるデータの書き込みを継続する（ステップＳＴ２２～ＳＴ２４）。
　書き込みシーケンスが進行すると、プログラム禁止セルの数が、増加する。その結果として、充電されるべきビット線ＢＬの数が、増える。そのため、充電されたビット線に起因して、発生する電流が増大する可能性がある。
　そして、書き込みシーケンスの進行に伴って、ステータス信号ＳＴＡ内に含まれる情報は、変わる。それゆえ、本実施形態において、メモリコントローラ２００は、ステータス信号ＳＴＡに基づいて、電流の増大を予測できる。
　メモリコントローラ２００が、ステータス信号ＳＴＡを用いた電流値の予測の結果に基づいて、プログラムモードを変更すると決定した場合、メモリコントローラ２００は、フラッシュメモリ１００のプログラムモードを変更するための制御信号ＣＮＴＸを、フラッシュメモリ１００に送信する（ステップＳＴ１３）。
　上述のように、シーケンサ２９は、モード変更信号ＣＭＤＸによって、書き込みシーケンス中にメモリコントローラ２００からの制御信号ＣＮＴＸを受信可能な状態になっている。また、モード変更信号ＣＭＤＸに基づいて、シーケンサ２９及び各回路は、メモリコントローラ２００からの制御信号ＣＮＴＸに従ってプログラムモードの変更が可能な状態になっている。
　それゆえ、シーケンサ２９は、書き込みシーケンス中において、制御信号ＣＮＴＸに基づいて、メモリコントローラ２００によって制御され、プログラムモードを、第１のプログラムモードから第２のプログラムモードに変更する（ステップＳＴ２５）。　
　シーケンサ２９は、プログラム動作のモードを第２のプログラムモード（電流削減モード）に、設定する（ステップＳＴ２６）。例えば、シーケンサ２９は、フラッシュメモリ１００の内部（例えば、レジスタ）内に格納されたデータの書き込みに関するパラメータを、調整する。
　これによって、プログラム動作時のビット線充電期間は、期間Ｔ１から、期間Ｔ２に変更される。第２のプログラムモードにおけるビット線充電期間Ｔ２は、第１のモードにおけるビット線充電期間Ｔ１より長い。
　シーケンサ２９は、第２のプログラムモードによるプログラム動作を含む書き込み動作を実行する（ステップＳＴ２７）。
　例えば、ビット線充電時間Ｔ１，Ｔ２の長さは、制御信号（クランプ信号）ＢＬＣの立ち上がり期間を制御することによって、制御される。信号（ここでは、ビット線制御信号ＢＬＣ）の立ち上がり期間は、Ｎ型トランジスタに対する制御信号がＬレベル（電圧値Ｖｓｓ）からＨレベル（電圧値Ｖｃ）に達するまでの期間である。
　図１０に示されるタイミングチャートのように、シーケンサ２９は、制御信号ＢＬＣの信号レベルを、第１のプログラムモードにおける信号レベルの遷移期間より長い期間で、ＬレベルからＨレベルに遷移させる。
　これに伴って、第２のプログラムモードにおけるビット線充電期間Ｔ２は、第１のプログラムモードにおけるビット線充電期間Ｔ１より長くなる。これによって、ビット線ＢＬは徐々に充電され、電流は、緩やかにビット線ＢＬを流れる。　
　このように、第２のプログラムモードにおけるビット線における電流の流れる速さ（ビット線ＢＬの充電時間）は、第１のプログラムモードにおけるビット線における電流の流れる速さより遅くなる。
　この結果として、図１０に示されるように、第２のプログラムモード時に発生する電流Ｉｃｃのピーク値ｉ２が、第１のプログラムモード時に発生する電流Ｉｃｃのピーク値ｉ１に比較して、下がる。
　このように、シーケンサ２９による制御によって、書き込みシーケンスの第２のステージＳ２におけるセンス回路２７のビット線ＢＬの充電能力は、第１のステージＳ１におけるセンス回路２７のビット線ＢＬの充電能力に比較して低減される。
　尚、第１及び第２のプログラムモードにおいて充電されるビット線ＢＬの数が同じである場合、第２のプログラムモードにおける時間ｔ１から時間ｔ３ｘまでの期間においてソース線ＳＬに流れる電流Ｉｃｃの電流量は、第１のプログラムモードにおける時間ｔ１から時間ｔ３までの期間に流れる電流Ｉｃｃの電流量と同じである。また、書き込みシーケンスの各ステージＳ１，Ｓ２において、ビット線ＢＬの充電時間Ｔ１，Ｔ２が異なっていても、制御信号ＢＬＣのＨレベルに相当する電圧値、及び、ビット線ＢＬの充電のためにビット線ＢＬに印加される電圧の大きさは、２つの期間Ｔ１，Ｔ２において、同じである。
　第２のプログラムモードにおいて、プログラム禁止セルに対応するビット線ＢＬが充電された後、時刻ｔ２ａにおいて、ドレイン側セレクトゲート線ＳＧＤＬの電位が、電圧値ＶＳＧＤから電圧値ＶＳＧに低下される。第２のプログラムモードにおける時刻ｔ１から時刻ｔ２ａまでの期間は、第１のプログラムモードにおける時刻ｔ１から時刻ｔ２までの期間より長い。
　時刻ｔ３ｘにおいて、ロウデコーダ２３は、第１のプログラムモードと同様に、選択ワード線ＳｅｌＷＬ及び非選択ワード線ｏｔｈｅｒＷＬｓに、プログラム電圧Ｖｐｇｍ及び非選択電圧Ｖｐａｓｓをそれぞれ印加する。
　これによって、第２のプログラムモードによって、プログラムセルＭＣのしきい値電圧が、正の方向にシフトされる。
　プログラム電圧Ｖｐｇｍの印加の後、シーケンサ２９は、第１のプログラムモードと同様のベリファイ動作を、実行する。
　シーケンサ２９は、ベリファイ動作に基づいて、プログラム動作がパスであるかフェイルであるか判定する（ステップＳＴ２８）。
　プログラム動作がフェイルである場合、第２のプログラムモードによるプログラム動作及びベリファイ動作が、実行される。　
　プログラム動作がパスである場合（全ての選択セルがベリファイパスである場合）、データの書き込み（書き込みシーケンス）が、完了する。　
　尚、第１のプログラムモードにおける書き込み動作によって、プログラム動作がパスする場合もある。この場合、第２のプログラムモードが用いられること無しに、フラッシュメモリ１００の書き込みシーケンスが、終了する。
　シーケンサ２９は、書き込みシーケンスの終了を、メモリコントローラ２００へ通知する（ステップＳＴ２９）。例えば、書き込みシーケンスの終了の通知のために、シーケンサ２９は、例えば、レディー／ビジー信号の信号レベルを、ＬレベルからＨレベルに変える。
　メモリコントローラ２００は、フラッシュメモリ１００からの通知に基づいて、書き込みシーケンスの終了を、検知する（ステップＳＴ１４）。　
　これによって、本実施形態のメモリシステム及びフラッシュメモリの書き込みシーケンスが、完了する。
　尚、本実施形態のメモリシステム及びフラッシュメモリの読み出しシーケンス及び消去シーケンスは、周知の動作（制御方法）によって実行されるため、ここでの説明は省略する。
　以上のように、本実施形態のメモリシステム及びフラッシュメモリの制御方法において、フラッシュメモリ１００からのステータス信号に応じて、メモリコントローラ２００が、書き込みシーケンス中にフラッシュメモリ１００の動作モードを変更するための制御信号ＣＮＴＸを、発行する。　
　これによって、本実施形態において、書き込みシーケンスの後半Ｓ２のプログラム動作時のビット線の充電時間Ｔ２が、書き込みシーケンスの前半のプログラム動作時のビット線の充電時間Ｔ１より長い期間に設定される。
　それゆえ、本実施形態のメモリシステム及びフラッシュメモリの制御方法によれば、データの書き込みシーケンス中において、過大な電流（例えば、仕様に基づいた許容値を超える電流）が発生するのを、抑制できる。
　また、本実施形態において、ビット線の充電期間が長く設定される期間は、書き込みシーケンスの一部の期間（例えば、書き込みシーケンスの後半）である。それゆえ、本実施形態のメモリシステム及びフラッシュメモリの制御方法によれば、過大な電流の発生を回避しつつ、データの書き込みの長期化を抑制できる。
　したがって、本実施形態のメモリシステム及びフラッシュメモリの制御方法によれば、メモリシステム及びフラッシュメモリの動作の長期化を抑制でき、メモリシステム及びフラッシュメモリの動作を安定化できる。
　（２）　第２の実施形態　
　図１１を参照して、第２の実施形態のメモリシステム及び半導体メモリデバイスについて、説明する。
　第２の実施形態のメモリシステム及びフラッシュメモリは、フラッシュメモリ内部における判定結果に基づいて、ビット線の充電期間を変更する。
　図１１のフローチャートに示されるように、メモリコントローラ２００は、モード変更コマンドを含まない書き込みコマンドをフラッシュメモリに送信する（ステップＳＴ２０）。その書き込みコマンドに基づいて、フラッシュメモリ１００は、書き込みシーケンスを開始する（ステップＳＴ２０，ＳＴ２１）。
　シーケンサ２９は、プログラム動作及びベリファイ動作を実行する（ステップＳＴ２２，ＳＴ２３）。シーケンサ２９は、第１のプログラムモードで、プログラム動作を実行するように、各回路を制御する。これによって、書き込みシーケンスの開始からの第１のステージＳ１において、第１のビット線充電期間Ｔ１でビット線ＢＬが充電されたのち、選択ワード線に対して、プログラム電圧Ｖｐｇｍが印加される。
　シーケンサ２９は、ベリファイ動作によって、ベリファイパスと判定されたメモリセル及びベリファイフェイルと判定されたメモリセルを検知する。
　シーケンサ２９は、プログラム動作及びベリファイ動作をモニタし、ステータス値ＳＴＡを生成する（ステップＳＴ２４Ａ）。例えば、ベリファイ動作の結果に基づいて、シーケンサ２９は、ベリファイパスと判定されたメモリセルの数（充電すべきビット線ＢＬの数）を、カウントする。
　シーケンサ２９は、ベリファイパスのメモリセルのカウント数とある判定値とを比較する（ステップＳＴ２４Ｂ）。
　シーケンサ２９が、カウント数が判定値より小さいと判定した場合、シーケンサ２９は、第１のプログラムモードのプログラム動作を含む書き込み動作を継続するように、各回路を制御する。
　シーケンサ２９が、ベリファイパスのカウント数が判定値以上であると判定した場合、シーケンサ２９は、第２のプログラムモードでプログラム動作を実行するように、パラメータを調整し、フラッシュメモリ１００内の各回路を制御する。　
　これによって、フラッシュメモリ１００のプログラム動作が第２のプログラムモードに設定され、フラッシュメモリ１００の書き込みシーケンスは、第１のステージＳ１から第２のステージＳ２へ移行する（ステップＳＴ２６）。これよって、ビット線充電期間が、期間Ｔ１から期間Ｔ２に変更される。
　第２のステージにおいて、シーケンサ２９は、プログラム動作及びベリファイ動作を実行する（ステップＳＴ２７）。　
　第２のプログラムモードのプログラム動作において、ビット線ＢＬが、第２のビット線充電期間Ｔ２で充電される。第２のプログラムモードのプログラム動作の実行の後、ベリファイ動作が実行される。
　第２のプログラムモードのプログラム動作を含む書き込み動作の後、第１の実施形態で述べられたデータの書き込みと同様に、ステップＳＴ２８～ＳＴ２９，ＳＴ１４の処理が実行される。これによって、本実施形態のメモリシステム及びフラッシュメモリのデータの書き込みが、終了する。
　本実施形態のように、フラッシュメモリ１００の内部において、充電すべきビット線の数の増加を検知することによって、フラッシュメモリ１００は、コントローラ２００からの制御信号無しに、書き込みシーケンスの途中で、ビット線ＢＬを充電するための期間を、変更できる。
　この結果として、本実施形態のメモリシステム及びフラッシュメモリは、第１の実施形態と同様の効果に加えて、フラッシュメモリ１００のプログラム動作中におけるメモリコントローラ２００の負荷を軽減できる。
　尚、書き込みループの回数、プログラム電圧の電圧値、書き込みシーケンスの経過時間、データの書き込みが完了したレベル（ステート）の情報及びソース線を流れる電流の大きさなどのうち少なくとも１つを、シーケンサ２９がある判定値と比較することによって、ビット線ＢＬの充電期間が、フラッシュメモリ１００の内部処理（例えば、シーケンサ２９による計算処理）によって、変更されてもよい。
　以上のように、第２の実施形態のメモリシステム及び半導体メモリデバイスは、動作の安定化を図ることができる。
　（３）　第３の実施形態　
　図１２乃至図１４を参照して、第３の実施形態のメモリシステム及び半導体メモリデバイスについて、説明する。
　第３の実施形態のメモリシステム及びフラッシュメモリは、ビット線ＢＬを充電するための電流源／電圧源の出力の大きさを、制御する。　
　これによって、第３の実施形態のメモリシステム及びフラッシュメモリは、ビット線の充電時間及びビット線に発生する電流の大きさを制御できる。
　図１２の等価回路図に示されるように、センス回路２７のセンスアンプ２７０は、制御素子（例えば、Ｎ型電界効果トランジスタ）ＴＲＹを、さらに含む。
　トランジスタＴＲＹの一端は、トランジスタＴＲ３を介して、電圧端子Ｖ１に接続されている。トランジスタＴＲＹの他端は、接続ノードＣＯＭを介して、トランジスタＴＲ２の他端に接続されている。トランジスタＴＲＹのゲートに、制御信号ＢＬＹが、供給される。
　制御信号ＢＬＹの信号レベル（トランジスタＴＲＹのゲート電圧Ｖｙ，Ｖｙｙ）の大きさに応じて、ノードＣＯＭの電位がクランプされる。トランジスタＴＲＹによって、電圧端子Ｖ１からビット線ＢＬに供給される電流量が、制御される。例えば、トランジスタＴＲＹの制御信号ＢＬＹの大きさは、ＤＡＣ値によって制御される。　
　電圧端子Ｖ１に接続されたトランジスタＴＲＹは、電流源として機能する。
　尚、トランジスタＴＲＹは、電圧端子Ｖ１とトランジスタＴＲ３との間に、設けられてもよい。
　例えば、本実施形態において、フラッシュメモリ１００は、図１３又は図１４のタイミングチャートに基づいて動作する。
　図１３のタイミングチャートに示されるように、第１のプログラムモード（ビット線充電期間Ｔ１）において、制御信号ＢＬＹが、トランジスタＴＲＹのゲートに供給される。第１のプログラムモードにおいて、制御信号ＢＬＹは、第１の信号レベル（例えば、Ｈレベルに相当する電圧値Ｖｙ）ＬＶ１を有する。
　フラッシュメモリ１００のプログラム動作が、第１のプログラムモードから第２のプログラムモードに変更された場合、図１４のタイミングチャートに示されるように、制御信号ＢＬＹの信号レベルが、制御される。
　図１４に示されるように、本実施形態において、第２のプログラムモード（充電時間Ｔ２）における制御信号ＢＬＣの信号レベルの遷移期間は、第１のプログラムモードにおける制御信号ＢＬＣの信号レベルの遷移期間と同じである。
　第２のプログラムモードにおいて、第２の信号レベルＬＶ２の制御信号ＢＬＹが、トランジスタＴＲＹのゲートに供給される。　
　第２の信号レベルＬＶ２は、第１の信号レベルＬＶ１と異なる。例えば、第２の信号レベルＬＶ２は、第１の信号レベルＬＶ１より低い。第２の信号レベルＬＶ２は、第１の信号レベルＬＶ１とＬレベル（例えば、グランド電圧）との間の電圧値Ｖｙｙ（Ｍレベル）を有する。例えば、第２の信号レベルＬＶ２は、第１の信号レベルＬＶ１の３０％から７０％程度の大きさを有する。
　これによって、第２のプログラムモードにおけるトランジスタＴＲＹの出力電流は、第１のプログラムモードにおけるトランジスタＴＲＹの出力電流より、小さくなる。それゆえ、第２のプログラムモードによるプログラム動作時、ビット線ＢＬは、第１のプログラムモードによるプログラム動作時に比較して、ゆっくりと充電される。
　本実施形態のように、電流源（トランジスタ）ＴＲＹによる電流の出力の制御の結果として、第２のプログラムモードにおけるビット線充電時間Ｔ２は、第１のプログラムモードにおけるビット線充電時間Ｔ１より長くなる。
　複数のビット線ＢＬ及びソース線ＳＬを流れる電流Ｉｃｃの電流値は、比較的長期化された期間にわたってゆっくりと増加する。それゆえ、第２のプログラムモード時の電流Ｉｃｃのピーク値は、第１のプログラムモード時の電流Ｉｃｃのピーク値より下がる。
　以上のように、第３の実施形態のメモリシステム及び半導体メモリは、第１の実施形態のメモリシステム及び半導体メモリと実質的に同様の効果が得られる。
　（４）　第４の実施形態　
　図１５を参照して、第４の実施形態のメモリシステム及び半導体メモリデバイスについて、説明する。
　本実施形態のメモリシステム及びフラッシュメモリは、第２のプログラムモードのプログラム動作を含む書き込み動作の後に、第３のプログラムモードのプログラム動作を含む書き込み動作を、実行する。第３のプログラムモードは、第２プログラムモードと異なる。
　図１５の書き込みシーケンスの模式図に示されるように、第２のステージＳ２と書き込みシーケンスの完了との間に、第３のステージＳ３が設けられている。第３のステージＳ３において、第３のプログラムモードのプログラム動作が、実行される。
　第３のプログラムモードにおける第３のビット線充電時間Ｔ３は、第２のプログラムモードにおける第２のビット線充電時間Ｔ２より短い。例えば、第３のビット線充電時間Ｔ３は、第１のプログラムモードにおける第１のビット線充電時間Ｔ１と同じである、又は、第１のビット線充電時間Ｔ１より長い。
　例えば、第３のステージＳ３の１つの書き込みループＬＰ（ＬＰｎ，ＬＰｎ＋１）の期間ＴＷ３は、第２のステージＳ２の１つの書き込みループＬＰ（ＬＰｋ，ＬＰｎ－１）の期間ＴＷ２より短い。ｎは、ｋ＋１以上の整数である。
　書き込みシーケンスの進行により、隣り合う複数のビット線ＢＬが充電される。この場合、充電されるビット線ＢＬと放電されるビット線ＢＬとが隣り合う場合に比較して、ビット線間の容量の影響が、緩和される。
　このため、隣り合う複数のビット線が充電される場合、ビット線ＢＬを充電するための電流のうちビット線間の容量成分に依存する電流量は、削減される。書き込みシーケンスの進行に伴って、ビット線ＢＬの充電のためにビット線ＢＬに流れる電流量が低減される結果として、電流Ｉｃｃのピーク値は下がる。　
　それゆえ、本実施形態のように、書き込みシーケンスの終盤（第３のステージ）のビット線充電期間Ｔ３は、書き込みシーケンスの中盤（第２のステージ）の充電期間Ｔ２より、短くできる。
　第２のビット線充電期間Ｔ２から第３のビット線充電期間Ｔ３への変更は、図８又は図１１を用いて説明された第１のビット線充電時間Ｔ１から第２のビット線充電時間Ｔ２への変更と実質的に同じ動作で実行される。
　例えば、図８に示される動作と類似の動作のように、本実施形態のメモリシステム及びフラッシュメモリの動作において、シーケンサ２９は、第２のプログラムモードのプログラム動作及びベリファイ動作の結果に基づいたステータス信号を、メモリコントローラ２００に送信する。
　メモリコントローラ２００は、第２のプログラムモードに関するステータス信号に基づいて、第２のプログラムモードから第３のプログラムモードへ、フラッシュメモリ１００の書き込みシーケンスにおけるプログラムモードを変更するか否か判定する。
　メモリコントローラ２００は、プログラムモードを変更すると判定した場合、第３のプログラムモードへの変更のための制御信号ＣＮＴＸを、フラッシュメモリ１００に送信する。
　シーケンサ２９は、メモリコントローラ２００からの制御信号ＣＮＴＸに基づいて、プログラム動作のモードを、第３のプログラムモードに変更する。
　これによって、第３のステージＳ３において、ビット線充電期間は、期間Ｔ３に設定される。
　また、例えば、図１１に示される動作と類似の動作において、本実施形態のメモリシステム及びフラッシュメモリの動作において、シーケンサ２９は、第２のプログラムモードのプログラム動作及びベリファイ動作の結果に基づいたステータス値を、生成する。
　シーケンサ２９によるステータス値と判定値との比較結果に基づいて、シーケンサ２９が、ビット線ＢＬの充電時間を、期間Ｔ２から期間Ｔ３に変更する。
　尚、第２のステージＳ２と第３のステージＳ３との境界の時刻ｔｚは、フラッシュメモリの書き込みシーケンス（データの書き込み）の内部状況に応じて変動する可能性がある。
　以上のように、本実施形態のメモリシステム及びフラッシュメモリは、書き込みシーケンスのあるタイミングで、電流のピーク値を低減するための第２のプログラムモードから、第２のプログラムモードのビット線充電期間よりビット線充電期間が短い第３のプログラムモードに変更する。　
　これによって、本実施形態のメモリシステム及びフラッシュメモリは、第２のプログラムモードのプログラム動作を、データの書き込みの完了まで実行する場合に比較して、書き込みシーケンスの時間を、短縮できる。
　本実施形態において、３つのプログラムモードが設定され、１つの書き込みシーケンス内に、３つのステージが設けられた例が示されている。但し、電流ピークの低減及び動作の高速化のために、フラッシュメモリ１００に対して４以上のプログラムモードが設定され、１つの書き込みシーケンス内に、４つステージが設けられてもよい。
　以上のように、第４の実施形態のメモリシステム及びフラッシュメモリは、上述の実施形態の効果に加え、動作を高速化できる。
　（５）　第５の実施形態　
　図１６及び図１７を参照して、第５の実施形態のメモリシステム（ストレージデバイス）及び半導体メモリについて、説明する。
　図１６に示されるメモリセルアレイ１のブロックの内部構成の一例のように、本実施形態のフラッシュメモリにおいて、ブロックＢＬＫは、複数の領域（本例では、４つの領域）Ｒ０，Ｒ１，Ｒ２，Ｒ３を含む。　
　各領域Ｒ０～Ｒ３に対して、互いに異なる制御信号ＢＬＣ０，ＢＬＣ１，ＢＬＣ２，ＢＬＣ３が、それぞれ割り付けられる。制御信号ＢＬＣ０～ＢＬＣ３は、図４のトランジスタＴＲ２（ＴＲ２Ａ，ＴＲ２Ｂ，ＴＲ２Ｃ，ＴＲ２Ｄ）を制御するための信号である。　
　制御信号ＢＬＣ０～ＢＬＣ３（トランジスタＴＲ２）に関して、領域Ｒ０～Ｒ３は、互いに独立に制御できる。
　図１７のタイミングチャートに示されるように、互いに独立な制御信号ＢＬＣ０～ＢＬＣ３によって、複数の領域Ｒ０～Ｒ３毎に異なるタイミングで、各領域Ｒ０～Ｒ３内における書き込み禁止セルに対応するビット線ＢＬ－０，ＢＬ－１，ＢＬ－２，ＢＬ－３の充電が、開始される。
　例えば、シーケンサ２９は、ドレイン側セレクトゲート線ＳＧＤＬに対する電圧の印加後の時刻ｔａにおいて、制御信号ＢＬＣ０の信号レベルを、ＬレベルからＨレベルに変える。これによって、領域Ｒ０内のビット線ＢＬ－０の充電が開始される。領域Ｒ０内のビット線ＢＬ－０において、電流ＩＡが発生する。
　シーケンサ２９は、時刻ｔａの後の時刻ｔｂにおいて、制御信号ＢＬＣ１の信号レベルを、ＬレベルからＨレベルに変える。これによって、領域Ｒ１内のビット線ＢＬ－１の充電が開始される。領域Ｒ０内のビット線ＢＬ－０の電流の発生と異なるタイミングで、領域Ｒ１内のビット線ＢＬ－１において、電流ＩＢが発生する。
　例えば、フラッシュメモリに対する実験及びテストなどの結果に基づいて、時刻ｔｂは、領域Ｒ０内のビット線ＢＬ－０の充電に起因する電流ＩＡがピーク値に達した後の時刻に、設定されている。但し、制御信号ＢＬＣ１の信号レベルの遷移のタイミング（時刻ｔｂ）の設定は、シーケンサ２９のモニタ結果に基づいて、プログラム動作中に実行されてもよい。
　時刻ｔｂの後において、シーケンサ２９は、時刻ｔｃにおいて、制御信号ＢＬＣ２の信号レベルを、ＬレベルからＨレベルに変える。これによって、領域Ｒ２内のビット線ＢＬ－２の充電が開始され、領域Ｒ２内のビット線ＢＬ－２において、電流ＩＣが発生する。例えば、時刻ｔｃは、時刻ｔｂと同様に、領域Ｒ１内のビット線ＢＬ－１の充電に起因する電流ＩＢがピーク値に達した後の時刻に設定されている。
　時刻ｔｃの後の時刻ｔｄにおいて、シーケンサ２９は、制御信号ＢＬＣ３の信号レベルを、ＬレベルからＨレベルに変える。領域Ｒ３内のビット線ＢＬ－３において、電流ＩＤが発生する。例えば、時刻ｔｄは、時刻ｔｂ，ｔｃと同様に、領域Ｒ２内のビット線における電流ＩＣがピーク値に達した後の時刻に、設定されている。
　このように、領域Ｒ０～Ｒ３毎に異なるタイミングで、領域Ｒ０～Ｒ３のビット線ＢＬの充電に起因する電流が、ピーク値に達する。
　この結果として、本実施形態のメモリシステム及びフラッシュメモリは、ビット線ＢＬの電流の発生期間が分散され、大きな電流値を有する電流Ｉｃｃが、センス回路２７内及びソース線ＳＬ内を流れるのを回避できる。それゆえ、本実施形態のメモリシステム及びフラッシュメモリは、動作中の電流Ｉｃｃのピーク値が過大になるのを防止できる。
　したがって、本実施形態のメモリシステム及び半導体メモリデバイスは、上述の他の実施形態と同様の効果が得られる。
　（６）　第６の実施形態　
　図１８及び図１９を参照して、第６の実施形態のメモリシステム及びフラッシュメモリについて、説明する。
　本実施形態において、フラッシュメモリの書き込みシーケンスのベリファイ動作時における過大な電流の発生の回避及び抑制について、説明する。
　本実施形態のメモリシステム及びフラッシュメモリは、ベリファイ動作中の一部分（ある期間）において、ソース側セレクトゲート線ＳＧＳＬの電位（セレクトトランジスタのオン／オフ）を制御することによって、ベリファイ動作時における電流の過大なピーク値の発生を抑制する。
　本実施形態において、過大なピーク値の電流（例えば、許容値より大きいピーク値を有する電流）の発生を抑制する場合に、ソース側セレクトゲート線ＳＧＳＬに、ソース側セレクトトランジスタのオン電圧（第１の電圧）ＶＳＧより低い第２の電圧Ｖｍを、印加する。第２の電圧Ｖｍの大きさは、例えば、グランド電圧Ｖｓｓである。
　また、例えば、ベリファイ動作中におけるセレクトゲート線ＳＧＳＬにグランド電圧Ｖｓｓが印加されている期間において、ビット線ＢＬに対する電圧の印加が、停止される。
　本実施形態において、ビット線ＢＬに対する電圧（電流）の遮断のために、制御信号ＢＬＣの信号レベルが、ベリファイ動作中に、Ｌレベルに設定される。
　これによって、本実施形態のメモリシステム及びフラッシュメモリは、ベリファイ動作中に、センス回路内及びソース線ＳＬ内に過大な電流が流れるのを、抑制断できる。
　＜動作例１＞　
　図１８のフローチャートのように、図１１の動作例と同様に、メモリコントローラ２００は、フラッシュメモリ１００に、書き込みコマンドＷＣ１を送信し（ステップＳＴ１０）、フラッシュメモリ１００は、受信した書き込みコマンドＷＣ１に基づいて、データの書き込み（書き込みシーケンス）を開始する（ステップＳＴ３０）。
　シーケンサ２９は、プログラム動作（ステップＳＴ３１）の後に、ベリファイ動作を実行する（ステップＳＴ３２）。
　図１９のタイミングチャートのように、ベリファイ動作（プログラムベリファイ）において、ロウデコーダ２３及びセンス回路２７は、メモリセルアレイ１内の各配線の電位を、制御する。
　時刻ｔｇにおいて、センス回路（センスユニット／ビット線制御回路）２７は、ビット線ＢＬを充電する。　
　ロウデコーダ２３は、非選択ワード線ｏｔｈｅｒＷＬｓに、非選択電圧（読み出しパス電圧）Ｖｒｅａｄを、印加する。　
　ロウデコーダ２３は、選択ワード線ＳｅｌＷＬに、ベリファイ電圧ＶＶＦを印加する。例えば、ベリファイ電圧ＶＶＦは、メモリセルＭＣが記憶可能なデータのビット数（例えば、１～４ビット）に応じて、複数の電圧値（ベリファイレベル）ＶＡ，ＶＢ，ＶＣ，・・・，ＶＶを含む。また、ベリファイ電圧ＶＶＦは、データの書き込み方式に応じて、１つのしきい値分布（ステート）に対して複数のベリファイレベルを含む場合もある。
　ベリファイ動作において、ロウデコーダ２３は、ドレイン側及びソース側セレクトゲート線ＳＧＤＬ，ＳＧＳＬに、電圧ＶＳＧを印加する。これによって、ドレイン側セレクトゲート線ＳＧＤＬに接続されたドレイン側セレクトトランジスタＳＧＤは、オンし、ソース側セレクトゲート線ＳＧＳＬに接続されたソース側セレクトトランジスタＳＧＳは、オンする。
　オン状態のメモリセル（ベリファイフェイルのメモリセル）及びセレクトトランジスタを経由して、ビット線ＢＬからソース線ＳＬに向かって、電流が流れる。　
　オフ状態のメモリセル（ベリファイパスのメモリセル）がビット線ＢＬをソース線ＳＬから分離する結果として、ベリファイパスのメモリセルに関して、ビット線ＢＬからソース線ＳＬへの電流の供給は、遮断される。
　例えば、上述のように、シーケンサ２９は、ベリファイ動作中に、選択セルのベリファイ動作をモニタし、ベリファイ結果に対する演算処理を行っている（ステップＳＴ３３）。シーケンサ２９は、ベリファイ動作のモニタ結果に基づいて、ステータス値を生成する。
　各ビット線ＢＬに接続されたメモリセルのベリファイ結果に関する演算処理の結果（ステータス値）に基づいて、シーケンサ２９は、ソース線ＳＬに発生する電流の大きさを、予測できる。
　例えば、シーケンサ２９は、演算処理として、ベリファイフェイル（又はベリファイパス）のメモリセルの個数をカウントする。シーケンサ２９は、カウントしたベリファイフェイルのメモリセルの個数（カウント値）と判定値とを比較する（ステップＳＴ３４）。
　カウント値が判定値より小さい場合、シーケンサ２９は、ソース側セレクトゲート線ＳＧＳＬに対する第１の電圧ＶＳＧの印加を、継続する（ステップＳＴ３５Ａ）。ソース側セレクトトランジスタＳＧＳは，オン状態を維持する。
　カウント値が判定値以上である場合、シーケンサ２９は、パラメータを調整し、時刻ｔｈ（ｔｈ１，ｔｈ２）において、ベリファイ動作中に、ソース線側セレクトゲート線ＳＧＳＬに印加される電圧を、第１の電圧ＶＳＧから第２の電圧Ｖｍ（例えば、グランド電圧Ｖｓｓ）に変える（ステップＳＴ３５Ｂ）。　
　これによって、ベリファイ動作中のある期間内において、オフ状態のソース側セレクトトランジスタＳＧＳが、ビット線ＢＬをソース線ＳＬから電気的に分離する。
　また、シーケンサ２９は、ソース線側セレクトゲート線ＳＧＳＬにグランド電圧Ｖｓｓを印加するとともに、制御信号ＢＬＣの信号レベルを、ＨレベルからＬレベルに変える。これによって、オフ状態のトランジスタＴＲ２は、ビット線ＢＬを、電圧端子Ｖ１（ＶＤＤＳＡ）から電気的に分離する。
　この結果として、オフ状態のトランジスタＳＧＳ，ＴＲ２によって、ベリファイ動作中に発生する電流Ｉｃｃは、削減される。
　尚、１回のベリファイ動作中に、シーケンサ２９の演算処理に基づいて、ソース線側セレクトゲート線ＳＧＳＬに対する複数回の第２の電圧Ｖｍ（Ｖｓｓ）の印加（及び制御信号ＢＬＣにおけるＨレベルからＬレベルへの遷移）が、実行されてもよい。
　ベリファイ動作の結果に基づいて、シーケンサ２９は、プログラム動作がパスであるかフェイルであるか判定する（ステップＳＴ３６）。
　プログラム動作がフェイルである場合、シーケンサ２９は、プログラム動作及びベリファイ動作を、再び実行する。そして、ベリファイ動作中に、シーケンサ２９は、過大なピーク値の電流の発生を回避するために、ベリファイ結果に応じて、ソース側セレクトゲート線ＳＧＳＬにグランド電圧Ｖｓｓを印加し、制御信号ＢＬＣをＬレベルに設定する。
　プログラム動作がパスである場合、シーケンサ２９は、書き込みシーケンスの終了を検知する。フラッシュメモリ１００は、書き込みシーケンスの終了を、メモリコントローラ２００へ通知する（ステップＳＴ３７）。　
　尚、ベリファイ動作中にソース側セレクトトランジスタがオフされること無しに、フラッシュメモリの書き込みシーケンスが、終了する場合もある。
　メモリコントローラ２００は、フラッシュメモリ１００からの通知に基づいて、書き込みシーケンスの終了を、検知する（ステップＳＴ１４）。
　以上のように、本実施形態のメモリシステム及びフラッシュメモリのデータの書き込みが完了する。
　尚、本実施形態におけるベリファイ動作中のある期間において、ソース側セレクトゲート線ＳＧＳＬの電位及び制御信号ＢＬＣの信号レベルのうち、ソース側セレクトゲート線ＳＧＳＬの電位のみが、電圧ＶＳＧより低い電位に設定されてもよいし、制御信号ＢＬＣの信号レベルのみが、Ｌレベルに設定されてもよい。
　＜動作例２＞　
　第１の実施形態（図８）のように、書き込みコマンドに含まれる信号、及び、ステータス信号ＳＴＡに基づいたメモリコントローラ２００からの制御信号によって、あるベリファイ動作中の一部の期間において、ソース側セレクトトランジスタをオフする制御が、実行されてもよい。
　メモリコントローラ２００からのコマンド及び制御信号によって、ベリファイ動作時にソース側セレクトゲート線の電位を制御する場合、図８のフローチャートと類似の動作によって、本実施形態のメモリシステム及びフラッシュメモリは、動作する。
　例えば、モード変更信号ＣＭＤＸを含む書き込みコマンドＷＣ１に基づいて、第１のベリファイモードを含むデータの書き込みによって、フラッシュメモリ１００が、書き込み動作を開始する。　
　第１のベリファイモードは、ベリファイ動作中においてソース側セレクトゲート線ＳＧＳＬに対する電圧ＶＳＧの印加を維持する動作モードである。
　シーケンサ２９は、ベリファイ動作の動作モードを、第１のベリファイモードに設定し、データの書き込みを実行する。
　シーケンサ２９は、プログラム動作及びベリファイ動作の後、モード変更信号ＣＭＤＸに基づいて、メモリコントローラ２００に、ステータス信号ＳＴＡを送信する。
　ステータス信号ＳＴＡに基づいて、メモリコントローラ２００が、ベリファイモードの変更を決定した場合、メモリコントローラ２００は、ベリファイモードを変更するための制御信号ＣＮＴＸをフラッシュメモリ１００に送信する。
　フラッシュメモリ１００は、モード変更信号ＣＭＤＸに基づいて、書き込みシーケンス中に、メモリコントローラ２００からの制御信号によって制御されることが可能な状態になっている。
　シーケンサ２９は、メモリコントローラ２００からの制御信号ＣＮＴＸに基づいて、書き込みシーケンスの途中で、ベリファイ動作の動作モードを、変更する。シーケンサ２９は、ベリファイ動作の動作モードを、第２のベリファイモードに設定し、書き込み動作を実行する。
　第２のベリファイモードによって、ベリファイ動作中のある期間において、ソース側セレクトゲート線ＳＧＳＬの電位が、グランド電圧Ｖｓｓに設定され、制御信号ＢＬＣの信号レベルが、Ｌレベルに設定される。　
　これによって、ベリファイ動作中におけるビット線ＢＬ及びソース線ＳＬにおけるピークの許容値を超える電流の発生が、抑制される。
　この後、図８に示される動作と同様に、ベリファイ結果に基づいてプログラム動作がパスであると判定されるまで、書き込みシーケンスが、実行される。
　尚、第６の実施形態は、第１乃至第５の実施形態と組み合わせることが可能である。
　例えば、上述の実施形態のメモリシステム及びフラッシュメモリ１００は、第１のプログラムモードのプログラム動作に対するベリファイ動作に、又は、第２のプログラムモードのプログラム動作に対するベリファイ動作に、第６の実施形態で述べられたベリファイ動作を実行できる。
　以上のように、実施形態のメモリシステム及びフラッシュメモリの制御方法によれば、第１乃至５の実施形態と同様に、データの書き込みシーケンスにおいて、許容値より大きい電流が発生するのを、抑制できる。
　その結果として、本実施形態のメモリシステム及びフラッシュメモリは、動作を安定化できる。
　［その他］　
　なお、本実施形態において、
（Ａ）読み出し動作において、各種の配線に印加される電圧は、以下の値を取り得る。
　Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば、０Ｖ～０．５５Ｖの間である。これに限定されることなく、０．１Ｖ～０．２４Ｖ、０．２１Ｖ～０．３１Ｖ、０．３１Ｖ～０．４、０．４Ｖ～０．５Ｖ、０．５Ｖ～０．５５Ｖのいずれか１つの範囲が、Ｃレベル読み出し動作時の選択ワード線に印加される電圧に、用いられてもよい。
　Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば、１．５Ｖ～２．３Ｖの間である。これに限定されることなく、１．６５Ｖ～１．８Ｖ、 １．８Ｖ～１．９５Ｖ、１．９５Ｖ～２．１Ｖ、２．１Ｖ～２．３Ｖのいずれか１つの範囲が、Ｂレベル読み出し動作時の選択ワード線に印加される電圧に、用いられてもよい。
　Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ～４．０Ｖの間である。これに限定されること無く、３．０Ｖ～３．２Ｖ、３．２Ｖ～３．４Ｖ、３．４Ｖ～３．５Ｖ, ３．５Ｖ～３．６Ｖ, ３．６Ｖ～４．０Ｖのいずれか１つの範囲が、Ｃレベルの読み出し動作時の選択ワード線に印加される電圧に、用いられてもよい。
　読み出し動作の時間（ｔＲ）に、例えば、２５μｓ～３８μｓ、 ３８μｓ～７０μｓ、 ７０μｓ～８０μｓのいずれか１つの範囲が、用いられる。
　（Ｂ）書き込み動作（書き込みシーケンス）は、上述のプログラム動作とベリファイ動作を含む。書き込み動作において、各種の配線に印加される電圧は、以下の値を取り得る。
　プログラム動作時に選択されたワード線に最初に印加される電圧（プログラム電圧の初期値）は、例えば、１３．７Ｖ～１４．３Ｖの間である。これに限定されることなく、例えば、１３．７Ｖ～１４．０Ｖ、１４．０Ｖ～１４．６Ｖいずれかの間の値でもよい。
　奇数番目のワード線のメモリセルにデータが書き込まれる際の選択されたワード線に最初に印加される電圧は、偶数番目のワード線のメモリセルにデータが書き込まれる際の選択されたワード線に最初に印加される電圧と異なってもよい。
　プログラム動作に、ＩＳＳＰ（Incremental step pulse Program）方式が用いられた場合、プログラム電圧のステップアップの電圧値は、例えば、０．５Ｖ程度に、設定される。
　非選択のワード線に印加される非選択電圧（書き込みパス電圧）は、例えば、６．０Ｖ～７．３Ｖの間に設定されてもよい。但し、この範囲の電圧値に限定されることなく、非選択電圧は、例えば、７．３Ｖ～８．４Ｖの間の値でもよく、６．０Ｖ以下でもよい。
　非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかに応じて、印加される非選択電圧の電圧値が変更されてもよい。
　書き込み動作の時間（ｔＰｒｏｇ）は、例えば、１７００μｓ～１８００μｓ、１８００μｓ～１９００μｓ、１９００μｓ～２０００μｓの間に、設定されてもよい。
（Ｃ）消去動作において、各種の配線に印加される電圧は、以下の値を取り得る。
　ウェル領域が、半導体基板の表層部（上部）内に形成され、かつ、メモリセルの下方に配置されている。このウェル領域に、最初に印加する電圧（初期値）は、例えば１２Ｖ～１３．６Ｖの間である。ウェルに印加される電圧の初期値は、この値に限定されることなく、例えば、１３．６Ｖ～１４．８Ｖ、１４．８Ｖ～１９．０Ｖ、１９．０～１９．８Ｖ、１９．８Ｖ～２１Ｖの間の値でもよい。
　消去動作の時間（ｔＥｒａｓｅ）は、例えば、３０００μｓ～４０００μｓ、４０００μｓ～５０００μｓ、４０００μｓ～９０００μｓの間にしてもよい。
（Ｄ）２次元構造のメモリセルアレイ内のメモリセルの構造の一例は、以下の通りである。
　メモリセルは、半導体基板（シリコン基板）上に、４～１０ｎｍの膜厚を有するトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層に、２～３ｎｍの膜厚を有するＳｉＮ膜、または、ＳｉＯＮなどの絶縁膜と３～８ｎｍの膜厚を有するポリシリコンとの積層構造を用いることができる。ポリシリコンにＲｕなどの金属が添加されていても良い。
　メモリセルは、電荷蓄積層の上に、絶縁膜を有している。この絶縁膜は、例えば、３～１０ｎｍの膜厚を有する下層Ｈｉｇｈ－ｋ膜と、３～１０ｎｍの膜厚を有する上層Ｈｉｇｈ－ｋ膜と、下層及び上層Ｈｉｇｈ－ｋ膜間に挟まれた４～１０ｎｍの膜厚のシリコン酸化膜を、有している。Ｈｉｇｈ－ｋ膜の一例としては、ＨｆＯ膜などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ－ｋ膜の膜厚よりも厚くすることができる。
　絶縁膜上に、３～１０ｎｍの膜厚を有する仕事関数調整用の材料（膜）を介して、３０ｎｍ～７０ｎｍの膜厚を有する制御ゲート電極が形成されている。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御ゲート電極に、Ｗなどを用いることができる。
　また、メモリセル間に、エアギャップが形成されてもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１００：半導体メモリ（フラッシュメモリ）、２００：メモリコントローラ、２７：センス回路。

Claims (14)

  1. 　ビット線に接続されたメモリセルを含むメモリセルアレイと、
    　第１のステージ及び前記第１のステージの後の第２のステージを含むデータの書き込みを、前記メモリセルに対して実行するコントローラと、
    　を具備し、
    　前記第１のステージのプログラム動作において、前記ビット線は、第１の期間で充電され、前記第２のステージのプログラム動作において、前記ビット線は、前記第１の期間より長い第２の期間で、充電される、
    　半導体メモリデバイス。
  2. 　前記ビット線の電位を制御する第１のトランジスタを、
    　さらに具備し、
    　前記第１のステージにおいて、前記第１のトランジスタの制御信号は、第３の期間で、第１のレベルから前記第１のレベルより高い第２のレベルまで変化し、
    　前記第２のステージにおいて、前記第１のトランジスタの制御信号は、前記第３の期間より長い第４の期間で、前記第１のレベルから前記第２のレベルまで変化する、
    　請求項１に記載の半導体メモリデバイス。
  3. 　前記ビット線に供給される電流の大きさを制御する第２のトランジスタを、
    　さらに具備し、
    　前記第２のステージにおける前記第２のトランジスタのゲート電圧の絶対値は、前記第１のステージおける前記第２のトランジスタのゲート電圧の絶対値より小さい、
    　請求項１又は２に記載の半導体メモリデバイス。
  4. 　前記メモリセルアレイは、ソース線と、前記メモリセルと前記ソース線との間に接続されたセレクトトランジスタとを、さらに含み、
    　前記データの書き込みのベリファイ動作中の第５の期間において、前記セレクトトランジスタは、オンされ、
    　前記ベリファイ動作中の第６の期間において、前記セレクトトランジスタは、オフされる、
    　請求項１に記載の半導体メモリデバイス。
  5. 　前記ビット線の電位を制御する第３のトランジスタを、
    　さらに具備し、
    　前記第５の期間において、前記第３のトランジスタは、オンされ、
    　前記第６の期間において、前記第３のトランジスタは、オフされる、
    　請求項４に記載の半導体メモリデバイス。
  6. 　前記ベリファイ動作の結果に対する計算処理に基づいて、前記セレクトトランジスタが、オフされる、
    　請求項４又は５に記載の半導体メモリデバイス。
  7. 　前記第１の期間から前記第２の期間への切り替えは、外部からのコマンドによって、実行される、
    　ことを特徴とする請求項１乃至６のうちいずれか１項に記載の半導体メモリデバイス。
  8. 　前記データの書き込みは、前記第２のステージの後の第３のステージを含み、
    　前記第３のステージのプログラム動作において、前記ビット線は、前記第２の期間より短い第７の期間で、充電される、
    　請求項１乃至７のうちいずれか１項に記載の半導体メモリデバイス。
  9. 　第１のビット線に接続された第１のメモリセルを含む第１の領域と、第２のビット線に接続された第２のメモリセルを含む第２の領域と、を含むメモリセルアレイと、
    　データの書き込みを前記第１及び第２のメモリセルに対して実行するコントローラと、
    　を具備し、
    　前記第２のビット線に対する充電の開始は、前記第１のビット線に対する充電の開始と異なるタイミングで、実行される、
    　半導体メモリデバイス。
  10. 　第１の制御信号に基づいて、前記第１のビット線の電位を制御する第１のトランジスタと、
    　前記第１の制御信号と異なる第２の制御信号に基づいて、前記第２のビット線の電位を制御する第２のトランジスタと、
    　をさらに具備する請求項９の半導体メモリデバイス。
  11. 　ビット線に接続される一端とソース線に接続される他端とを有するメモリセルと、前記ソース線と前記メモリセルの他端との間に接続されるセレクトトランジスタと、を含むメモリセルアレイと、
    　プログラム動作に対するベリファイ動作を制御するコントローラと、
    　を具備し、
    　前記ベリファイ動作中の第１の期間において、前記セレクトトランジスタは、オフされる、
    　半導体メモリデバイス。
  12. 　前記ビット線の電位を制御する第１のトランジスタを、
    　さらに具備し、
    　前記第１の期間において、前記第１のトランジスタがオフされる、
    　請求項１１に記載の半導体メモリデバイス。
  13. 　前記ベリファイ動作の開始と前記第１の期間との間の第２の期間において、前記セレクトトランジスタは、オンされ、前記第１のトランジスタは、オンされる、
    　請求項１２に記載の半導体メモリデバイス。
  14. 　前記ベリファイ動作に対する計算処理の結果に基づいて、前記セレクトトランジスタが、オフされる、
    　請求項１１乃至１３のうちいずれか１項に記載の半導体メモリデバイス。
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