KR20020091932A

KR20020091932A - 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치

Info

Publication number: KR20020091932A
Application number: KR1020010030750A
Authority: KR
Inventors: 이준; 임흥수; 최선미
Original assignee: 삼성전자 주식회사
Priority date: 2001-06-01
Filing date: 2001-06-01
Publication date: 2002-12-11
Also published as: US20020181315A1; US6724682B2; JP2002367383A; JP4290374B2; KR100422445B1

Abstract

간단한 옵션에 의해 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치가 개시된다. 복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치는, 배속옵션 신호를 생성하는 배속 모드 옵션부와, 상기 배속옵션 신호의 상태에 응답하여 상기 메모리 셀 어레이의 페이지 및 블록 사이즈를 서로 다르게 지정하는 어드레싱 회로를 구비함에 의해, 사용자의 페이지 및 블록 사이즈 요구에 적응적으로 대응하여 동작시킬 수 있다.

Description

선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치{non-volatile semiconductor memory device having selectively multiple speed operation mode }

본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 옵션에 따라 선택적 배속 동작모드를 갖는 불휘발성 반도체 메모리장치에 관한 것이다.

통상적으로, 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 유무에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM)의 경우에는 전기적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다. 특히, 최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있으며, 더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가져왔다.

고밀도 EEPROM을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 일찍이 그러한 과제를 해결하기 위하여 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속 개구(contact hole)들의 갯수를 줄일 수 있는 낸드 구조로된 메모리 셀들을 가지는 EEPROM이 본 분야에서 개발되었다. 그러한 낸드구조 셀은 일찍이 본 분야에서 1988년에 발행된 IEDM, 페이지 412 내지 415에서 제목 "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL"하에 개시되어 있다.

EEPROM 설계기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 낸드타입 플래쉬(Flash) EEPROM은 NOR 타입 또는 AND 타입의 EEPROM에 비해 집적화가 용이할 뿐 아니라 상대적으로 저가여서 대용량 보조기억장치로의 응용에 매우 유리하다. 최근에는 NAND형 플래시 메모리를 사용하는 시장의 요구가 점차 다양해짐에 따라 이러한 시장의 요구에 대응 가능하도록 설계시 각종 기능적 옵션(option)을 넣어야 할 필요가 대두된다.

후술될 본 발명에 대한 철저한 이해를 제공할 의도외에는 다른 의도 없이 상기 한 바와 같은 특성를 가지는 낸드 타입 플래시 메모리의 셀 어레이 구조를 이하에서 설명한다.

도 9에는 통상적인 낸드 타입 플래시 EEPROM의 셀어레이 구성 및 NAND형 플래시 셀 스트링이 도시되어 있다. 도면의 좌측에서 보여지는 바로서, NAND형 플래시 메모리 장치는 메모리 셀 어레이(950)와, 입력어드레스를 수신하여 워드라인(W/L)을 선택하기 위한 로우 디코더(960), 선택된 메모리 셀에 데이터를 입출력하기 위해 각각의 비트 라인(B/L)과 연결되는 페이지 버퍼(970), 그리고 컬럼 디코딩을 위한 컬럼 디코더(980)를 구비한다.

상기 메모리 셀 어레이(950)는 참조부호 951,952,953로서 나타낸 바와 같이, 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함한다. 즉, 메모리 셀 어레이(950)는 복수개의 블록(block)단위로 구성되며, 하나의 블록은 셀 스트링들로 이루어진 복수개의 메모리 셀 트랜지스터, 예를 들어 4Kbyte 개의 메모리 셀 트랜지스터로 구성될 수 있다. 한편, 도면의 우측을 참조하면, 복수의 셀 스트링으로 구성되는 셀 어레이 블록의 예가 보여진다.

NAND형 플래시 메모리 셀 어레이를 이루는 기본 단위는 셀 스트링("낸드 셀 유닛"이라고도 함)이다. 하나의 셀 어레이 블록내에는, 드레인이 대응 비트라인에 접속 개구를 통해 접속된 제1선택 트랜지스터(900)와, 소오스가 공통소오스라인(GSL)에 접속된 제2선택 트랜지스터(901)와, 상기 제1선택 트랜지스터의 소오스와 상기 제2선택 트랜지스터의 드레인 사이에서 드레인-소오스 채널이 서로 직렬로 접속된 n개의 메모리 트랜지스터들((M1.M2,..,Mn))로 이루어진 셀 스트링이 복수로 구성되어 있다. 여기서, 상기 제1선택 트랜지스터(900)는 선택된 셀스트링을 비트 라인(B/L)에 연결 또는 차단시키기 위한 역할을 하며, 상기 제2선택 트랜지스터(901)는 셀 스트링의 접지 경로를 만들어 주기 위해 사용된다. 상기한 낸드타입의 셀 스트링은 통상적으로 P형 반도체 기판상에 형성되고 각각의 메모리 셀 트랜지스터는 그의 소오스와 드레인 영역 사이의 채널 영역상에 게이트 산화막을 개재하여 형성된 플로팅 게이트(또는 부유 게이트)와, 층간 절연막을 통하여 상기 플로팅 게이트상에 형성된 제어 게이트(또는 콘트롤 게이트)를 가지고 있다. 상기 셀 스트링내의 플로팅 게이트를 갖는 메모리 셀 트랜지스터들(M1.M2,..,Mn)을 선택하기 위해 제1방향 예컨대 횡축방향으로 복수의 워드라인(이하 W/L)들이 존재하고, 상기 제1방향과는 직각방향 예컨대 종축방향으로 복수의 비트라인(이하 B/L)들이 배치된다. 여기서, 상기 W/L들은 상기 메모리 셀 트랜지스터들의 콘트롤 게이트와 전기적으로 연결되어 있다. 실질적으로 제조공정에서 만들어진 W/L은 자체로서 상기 콘트롤 게이트의 역할을 겸하고 있다.

상기 셀 스트링내에 선택된 메모리 트랜지스터를 프로그램하기 위해서는 셀 스트링내의 모든 메모리 트랜지스터들을 일시에 소거시킨 후 프로그래밍 동작이 행해진다. 모든 메모리 트랜지스터들의 동시 소거 동작(통상적으로 플래쉬(flash)소거라고 알려져 있음)은 메모리 셀들의 소거 동작은 파울러 노드하임(Fowler-Nordheim) 터널링 (이하 "F-N 터널링")을 일으키기 위해, 모든 제어 게이트에 0볼트를 인가하고 P형 웰 영역과 N형 기판에 20볼트의 고전압을 인가하는 것에 의해 행해지고, 모든 메모리 트랜지스터들의 플로팅 게이트로 부터 전자가 P형 웰로 균일하게 방출되게 한다. 그 결과 각각의 메모리 트랜지스터의 드레쉬 홀드 전압은약 -4볼트의 음의 전압으로 되고 이진 논리 "1"이 저장된 상태라고 가정되는 디플레숀 모우드의 트랜지스터의 상태로 된다.

선택된 메모리 트랜지스터를 프로그램하기 위해서 제1선택 트랜지스터의 게이트와 선택된 메모리 트랜지스터의 제어 게이트에는 20볼트의 고전압을 인가하고, 제2선택 트랜지스터의 게이트에는 0볼트를 그리고 비선택된 메모리 트랜지스터들의 각각의 제어게이트에는 7볼트의 중간전압을 인가한다. 만약 상기 선택된 메모리 트랜지스터를 이진 논리 "0"로 쓰기 또는 프로그램한다면, 상기 낸드 셀 유닛과 접속된 비트라인에 0볼트가 인가되고 이에 의해 상기 선택된 메모리 트랜지스터의 플로팅 게이트로 전자가 주입되고 인헨스멘트 모우드의 트랜지스터 상태로 된다. 그 반면 상기 선택된 메모리 트랜지스터를 이진논리"1"로 프로그램한다면 상기 대응 비트 라인에는 프로그램 방지전압인 중간전압 7볼트가 인가되고 상기 선택된 메모리 트랜지스터의 프로그램 동작은 방지된다. 따라서, 선택된 메모리 트랜지스터는 이 트랜지스터의 드레인으로 부터 플로팅 게이트로 정공(hole)들의 F-N 터널링에 의해 프로그램된다.

상기한 바와 같은 NAND 플래시 메모리의 메모리 셀 어레이 구조에서, 동일한 워드라인에 공통으로 제어게이트가 연결된 메모리 셀 트랜지스터들을 일컬어 페이지(page)라 하고, 동일한 스트링 선택 라인(SSL)을 공통으로 사용하는 복수개의 페이지 묶음을 일컬어 블록(block)이라고 한다. 통상적으로 데이터 독출(리드) 및 프로그램 동작은 페이지 단위로 수행되며 소거의 경우 블록 단위로 진행된다.

상기 페이지의 사이즈(size)와 블록 사이즈는 플래시 메모리의 설계시 하드웨어적으로 미리 결정된다. NAND형 플래시 메모리는 바이트(x8) 또는 워드(x16) 단위로 랜덤 엑세스에 의해 데이터를 독출하는 NOR형 플래시 메모리와는 달리, 비교적 긴 시간(~10us)에 걸쳐 페이지 단위로 데이터를 감지하여 상기 페이지 버퍼에 저장한다. 상기 플래시 메모리와 연결된 제어장치 예컨대 CPU에서는 상기 플래시 메모리의 리드인에이블 핀(nREx pin)을 토글하여 상기 페이지 버퍼에 저장된 데이터를 순차적으로 패치(patch)한다. 이와 같이, 플래시 메모리에서는 데이터 독출시 비교적 긴 레이턴스(latency)를 필요로 하지만, 일단 감지되어 페이지 버퍼에 저장된 데이터를 입출력하는 동작측면에서는 데이터 입출력 레이트(data in/out rate)가 상대적으로 우수한 장점을 갖는다.

플래시 메모리의 경우에 페이지 사이즈를 크게 할 수록 데이터 입출력 레이트는 향상된다. 그러나, 데이터 입출력 레이트의 향상을 위해 무제한으로 페이지 사이즈를 확장하는 것은 곤란하다. 왜냐하면, 페이지 사이즈를 크게 하면 소거시 기본 단위가 되는 블록 사이즈도 함께 커지기 때문에 비교적 작은 단위의 데이터를 개서하는 경우에는 불편함이 따르는 문제가 있다.

따라서, 비교적 큰 사이즈의 데이터를 개서하고 하이 데이터 출력레이트(high data out rate)를 원하는 사용자는 페이지 사이즈와 블록 사이즈가 큰 플래시 메모리를 요구하고, 비교적 작은 사이즈의 데이터를 개서(rewrite)하는 경우에 사용자는 작은 블록 사이즈를 요구한다. 일단 한번 설계하면 물리적으로 페이지 사이즈와 블록 사이즈가 결정되는 플래시 메모리의 경우, 사용자의 다양한 사이즈 요구 각각에 대해 별도의 제품을 설계하고 제조하려면 시간과 비용이 가중되는 문제가 뒤따른다.

그러므로, 사용자의 사이즈 요구 각각에 적합한 제품을 별도로 설계 또는 제조함이 없이도 그러한 사이즈 요구를 충족시킬 수 있는 개선된 기술이 본 분야에서 요망된다.

따라서, 본 발명의 목적은 상기한 바와 같은 문제점을 해결할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 사용자의 페이지 및 블록 사이즈 요구에 적응적으로 대응하여 동작할 수 있는 낸드 타입 플래시 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 옵션에 따라 다양한 배속동작 모드를 갖는 낸드 타입 플래시 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 옵션에 따라 각각 두 종류 이상의 페이지 사이즈와 블록 사이즈를 택일적으로 갖고서 동작할 수 있는 NAND형 플래시 메모리 장치의 구조 및 그에 따른 동작방법을 제공함에 있다.

본 발명의 또 다른 목적은 와이어 본딩 옵션에 따라 선택된 배속동작 모드를 갖는 낸드 플래시 EEPROM 및 그의 구동방법을 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명의 제1 양상(aspect)에 따라, 복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치는, 배속옵션 신호를 생성하는 배속 모드 옵션부와, 상기 배속옵션 신호의 상태에 응답하여 상기 메모리 셀 어레이의 페이지 및 블록 사이즈를 서로 다르게 지정하는 어드레싱 회로를 구비함을 특징으로 한다.

본 발명의 다른 양상에 따라, 복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 구동방법은, 장치적 옵션에 따라 배속옵션 신호를 생성하는 배속 모드 옵션부를 상기 장치내에 준비하고, 상기 배속옵션 신호의 상태에 응답하여 상기 메모리 셀 어레이의 페이지 및 블록 사이즈가 2배이상으로 확장되도록 하는 어드레싱을 행하여 리드, 라이트, 및 소거동작이 배속모드 동작으로 수행되게 하는 것을 특징으로 한다.

도 1은 본 발명의 실시 예에 따라 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치의 블록도

도 2A는 1배속 옵션에 따른 도 1의 장치의 셀 어레이 억세스를 보인 도면

도 2B는 2배속 옵션에 따른 도 1의 장치의 셀 어레이 억세스를 보인 도면

도 3은 도 1의 본딩패드와 연결되어 배속옵션 신호를 생성하는 옵션정보 출력회로의 일 예도

도 4는 도 1의 컬럼 프리디코더와 연결되며 옵션제어를 받는 컬럼 어드레스 카운터의 블록도

도 5는 도 4에 보여지는 D 플립플롭들 중 하나에 대한 상세도

도 6은 도 1중 로우 프리디코더의 구체적 블록도

도 7은 도 6중 R 프리디코더의 구체회로도

도 8은 도 1중 로우 프리디코더에 포함되는 매트 선택 어드레스 발생회로

도 9는 통상적인 낸드 타입 플래시 EEPROM의 셀어레이 구성 및 NAND형 플래시 셀 스트링을 보여주는 도면

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

먼저, 64MBit 메모리 셀 어레이에서, 512+16=528 바이트의 페이지 사이즈와 8k 바이트의 블록 사이즈를 가지는 1024개의 셀 어레이 블록이 억세스되는 경우를 1배속 동작 모드라고 하면, 2배속 동작모드에서는 입출력 레이트를 2배로 증가시키기 위해 1024+32=1056 바이트의 페이지 사이즈와 16k 바이트의 블록 사이즈를 갖는 512개의 셀 어레이 블록이 억세스된다. 여기서, 비교적 큰 사이즈의 데이터를 개서하고 하이 데이터 출력레이트를 원하는 사용자는 상기 2배속 동작모드를 원하고, 상대적으로 작은 사이즈의 데이터를 개서하기를 원하는 사용자는 상기 1배속 동작모드를 원할 것이다. 상기 2배속 동작모드 또는 2배속 이상의 동작모드는 데이터 입출력 레이트가 상기 1배속 동작모드보다 해당배속만큼 증가되는 장점을 가지지만, 그에 따른 페이지 프로그램 횟수의 증가에 기인하여 메모리 셀의 수명이 상대적으로 짧다는 단점을 지닌다.

동일한 용량을 갖는 메모리 셀 어레이를 해당 용도에 적합한 배속으로 동작시키기를 원하는 경우에 그에 각기 대응되는 배속동작을 갖는 플래시 메모리를 매번 설계하고 제조한다면, 설계 및 제조비용이 증가되어 메모리 제품의 코스트가 상승될 것임이 분명하다. 따라서, 그러한 경우에 옵션 제어을 사용하여 선택된 배속으로 동작될 수 있는 플래시 메모리를 제공한다면 이는 매우 합리적인 일임에 틀림없다.

도 1은 본 발명의 실시 예에 따라 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치의 블록도이다. 도면을 참조하면, 메모리 셀 어레이를 구성하는 셀 어레이(200,210), 로우 프리 디코딩 신호들을 수신하여 상기 셀어레이(200,210)의 워드라인을 선택하는 로우 디코더들(230,231,240,241), 상기 셀 어레이(200,210)의 비트라인에 연결되어 선택된 메모리 셀 트랜지스터 에/ 로부터 데이터를 입/출력하기 위한 제1,2페이지 버퍼(250,251), 컬럼 프리 디코딩 신호들에 응답하여 상기 제1,2페이지 버퍼(250,251)를 선택하는 제1,2 Y 게이트(260,262), 입출력 데이터를 버퍼링 및 래치하기 위해 상기 제1,2 Y 게이트(260,262)에 연결된 I/O 버퍼 및 래치(270), 상기 I/O 버퍼 및 래치(270)에 연결되어 데이터를 입출력하는 I/O 부(280), 배속 옵션신호 및 입력 로우어드레스를 프리 디코딩하여 상기 로우 디코더들(230,231,240,241)로 상기 로우 프리 디코딩 신호들을 인가하는 로우 프리 디코더(100), 상기 로우 디코더들(230,231,240,241)을 제어하고 고전압을 인가하는 콘트롤 로직 및 고전압 발생기(110), 상기 배속 옵션신호에 응답하여 상기 제1,2페이지 버퍼(250,251)를 제어하는 페이지 버퍼 콘트롤 로직(120), 상기 배속 옵션신호 및 입력 컬럼어드레스를 프리 디코딩하여 상기 제1,2 Y 게이트들(260,261)로 상기 컬럼 프리 디코딩 신호들을 인가하는 컬럼 프리 디코더(130), 및 상기 I/O 버퍼 및 래치(270)에 연결되어 코멘드를 인가하는 코멘드 레지스터(140)가 보여진다.

상기 도 1에서, 메모리 셀 어레이를 구성하는 셀 어레이 블록(200,210)이 2개가 도시되어 있으나 이는 설명의 편의를 위한 것일 뿐, 실제의 메모리 장치에서는 복수개의 셀 어레이 블록이 배치될 수 있음을 이해하여야 한다. 상기 셀 어레이 블록들중 설명의 편의상 한 쪽의 셀 어레이 블록(200)을 MAT1이라고 하고, 나머지 한 쪽의 셀 어레이 블록(210)을 MAT2라고 칭하자. 상기 각각의 MAT1,2(200,210)는어드레싱만 다를 뿐 물리적으로 똑같은 구조를 가지고 있다. 통상적으로 512 바이트(byte)의 페이지 버퍼를 가지고, 읽기 또는 프로그램을 512 byte 단위로 수행하는 것을 1배속 플래시 메모리라 칭하면, 1k byte의 페이지 버퍼를 갖는 NAND형 플래시 메모리의 경우 2배속 플래시 메모리가 되고, 2k byte의 페이지 버퍼를 갖는 경우에 4배속 디바이스가 된다. 본 발명의 실시 예에서는 편의상 1배속/2배속 옵션(option)을 갖는 플래시 메모리 디바이스의 경우를 예로 든다.

상기 도 1에서 보여지는 상기 MAT1,2(200,210)는 각기 다음과 같은 어레이 구성을 가질 수 있다. 낸드 타입의 셀 스트링 하나에 16개의 메모리 셀 트랜지스터들이 직렬로 연결되어 있고, 비트 라인 1개마다 1개씩 연결되는 페이지 버퍼가 있다. 하나의 매트의 메인 필드(main field)에는 512 byte의 비트 라인이 있고, 스페어 필드(spare field)에는 16byte의 비트라인이 있다. 따라서 하나의 매트에 대해 페이지 사이즈는 512+16= 528 byte가 되고 1배속 읽기 및 프로그램을 지원한다. 또한, 하나의 블럭은 직렬로 연결된 16개의 페이지 묶음이 되므로 소거시 최소 단위(블록 사이즈)는 한 매트에 대해 (8k+256) byte가 된다. 각각의 매트는 종축(여기서는 y축)으로 총 512개의 블록이 있다. 그리고 데이터의 입출력은 바이트 단위로 이루어진다. 상기 스페어 필드는 사용자가 에러 코렉션 코드(ECC), 또는 블록 정보(block inform)을 저장하기 위한 특별한 용도로서 사용되는 엑스트라 어레이(extra array)영역이다. 상기 메인 필드라는 용어는 스페어 필드와의 구별을 위해 편의상 사용되었다.

이제, 1배속 읽기 및 프로그램 동작 모드의 경우에 필요한 어드레스신호 들의 개수를 설명하면 다음과 같다. 한 매트에 대해 하나의 워드라인을 선택하기 위해서는 512개의 블록 중에 한 블록을 선택한 후 16개의 페이지중 한 페이지를 선택해야 하므로 로우 어드레스 개수는 9+4 = 13개가 된다. 여기에 블록을 선택하기 위한 어드레스를 추가하면 로우 어드레스는 총 14개가 필요함을 알 수 있다. 한편, 컬럼 어드레스는 512byte 중 한 바이트씩 억세스(access)해야 하므로 9개의 어드레스가 필요하며 특별히 스페어 필드쪽의 데이터 입출력을 위해 스페어 인에이블 어드레스(spare enable address) 1개가 추가되어 한 매트에 대해 총 10개의 컬럼 어드레스가 필요하다.

상기와 같이 각각의 MAT에 대해 1배속 읽기/프로그램을 지원하고 소거를 위한 블록 사이즈가 8k byte인 디바이스를 옵션에 의해 2배속 읽기/프로그램과 소거를 위한 블록 사이즈가 16k byte인 디바이스로 사용하기 위해서는 1배속과 2배속 동작을 구분해주는 옵션(option)디바이스가 필요하다. 상기 옵션 디바이스는 메탈옵션(metal option), 퓨즈옵션(fuse option), 또는 본딩옵션(bonding option) 등을 이용할 수 있다. 본 발명의 실시예에서는 도 1에서와 같은 본딩 패드(BP)에 의한 옵션 소자를 사용한다. 상기 본딩 패드(BP)에서 나타나는 배속 옵션신호(FX2)는 두 가지 경우의 배속모드인 경우에 로우 또는 하이레벨의 신호를 갖는다. 상기 배속 옵션신호(FX2)는 도 3과 같은 옵션정보 출력회로에 의해 생성될 수 있다.

도 3은 도 1의 본딩패드와 연결되어 배속옵션 신호를 생성하는 옵션정보 출력회로의 일 예도로서, 상기 본딩 패드(BP, 도 3에서는 FX2x)에 입력단에 연결된 인버터(I1), 상기 인버터(I1)의 출력을 반전하는 인버터(I2), 상기 인버터(I1)의입력단과 접지간에 드레인-소오스 채널에 연결되고 게이트로 파워 업신호(PWRUP)를 수신하는 엔형 모오스 트랜지스터(N1), 상기 인버터(I1)의 입력단과 접지간에 드레인-소오스 채널에 연결되고 게이트로 상기 인버터(I1)의 출력을 수신하는 엔형 모오스 트랜지스터(N2)로 구성된다. 도 3에서, 상기 본딩 패드(BP)를 마련하고 전원전압 예컨대 VCC의 패드와 와이어 본딩으로 제조공정을 통해 연결하면, 출력 신호인 배속옵션 신호(FX2)가 논리적 하이(logically high)로 활성화되어 2배속 옵션을 나타내고, 상기 패드(FX2x)가 접지전압에 연결되거나 플로팅(floating)되어 있으면 파워업(power up)이후에 배속옵션 신호(FX2)는 논리적 로우(logically low)로 디세이블 (disable)되어 디폴트 옵션(default option)인 1배속 동작을 지원하게 된다.

한편, 하드웨어적으로 결정된 용량을 갖는 메모리 셀 어레이를 2배속 동작모드로 구동하기 위해서는 1배속 동작모드에서 설정되는 페이지 사이즈와 블록 사이즈를 2배로 확장해주어야 한다. 따라서, 2배속 동작모드의 경우에는 컬럼 어드레스가 1배속 동작모드의 경우보다 1개 더 많이 필요하게 된다. 본 실시 예에서는 이를 위해 1배속 동작모드에서 MAT 선택 어드레스로 사용되는 로우 어드레스(AX<9>)를 컬럼 어드레스로 바꾸어 사용한다. 새로이 추가되는 컬럼 어드레스는 컬럼 프리 디코더(130)에 컬럼 어드레스를 인가하기 위한 컬럼 어드레스 카운터에서 출력되도록 하여야 한다. 그러므로, 컬럼 어드레스 카운터는 1배속 동작모드에서 10진 카운터로서 동작하다가 2배속 동작모드에서는 11진 카운터로 동작하는 기능을 가져야 한다. 도 4에는 배속동작 모드에 따라 진수 카운팅 동작을 달리하는 컬럼 어드레스 카운터의 구조가 도시된다.

도 1의 컬럼 프리디코더와 연결되며 옵션제어를 받는 컬럼 어드레스 카운터를 보인 도 4를 참조하면, 복수의 D 타입 플립플롭들(401-405) 및 신호 셀렉터(406)가 컬럼 어드레스 카운터 콘트롤러(400)에 연결된 구성이 보여진다. 도 4의 컬럼 어드레스 카운터는 선택된 페이지에 대한 시리얼 데이터 입출력시 시작점 어드레스에서 시작하여 클럭 신호(CLK)에 의해 어드레스를 순차적으로 증가(increment)시킨다. 그러다가 메인 필드의 마지막 컬럼(final column)까지 카운팅한 후에는 스페어 필드 인에이블 신호(AS)를 생성하여 스페어 필드에 대한 데이터 입출력이 연이어 수행되도록 한다. 2배속 동작모드의 경우에 스페어 필드에 대한 카운팅 동작으로 넘어가기 전에 새로이 추가된 D 플립플롭(flip-flop)(402)을 통해 카운트가 하나 더 수행된다. 1배속 동작의 경우 상기 D 플립플롭(402)에 의한 카운팅은 스킵(skip)되고, D 플립플롭(401)의 캐리가 스페어 필드 인에이블을 위한 D 플립플롭(403)의 데이터 입력단(DI)으로 연결되게 하여야 한다. 이를 위해 상기 신호 셀렉터(406)는 출력신호(CLKS)를 생성한다. 즉, 상기 신호 셀렉터(signal selector:406)는 상기 배속옵션 신호(FX2)의 논리 상태레벨에 따라 상기 D 플립플롭 (402)의 캐리 또는 상기 D 플립플롭(401)의 캐리를 D 플립플롭(403)에 전달한다. 상기 컬럼 어드레스 카운터 콘트롤러(400)는 초기 어드레스 셋팅(setting) 등 컬럼 어드레스 카운터의 클럭킹(clocking), 리셋(reset) 등을 제어하는 회로이다.

도 5에는 도 4에 사용된 D 플립플롭들 중 하나에 대한 상세도가 도시된다. 도 5를 참조하면, 클럭(CLK)을 반전하는 인버터(I2), 입력신호(DI)를 상기 클럭(CLK)에 따라 후단으로 전송하기 위한 복수의 전송게이트들(PG1,PG2,PG3,PG4), 세트(SET) 및 리셋(RST)신호에 일측입력단이 연결된 노아 게이트들(NOR1,NOR2,NOR3,NOR4), 및 출력반전용 인버터(I2)가 연결된 구성은 상기 하나의 D 플립플롭을 구현한다.

한편, 2배속 동작을 위해서는 로우 프리디코더(100)의 디코딩 동작도 바뀌어야 한다. 한 매트에 대해 총 512개의 블록 중 하나를 디코딩하기 위해 9개의 어드레스가 사용된다. 여기서는 디코딩 신호 버스(decoding signal bus)라인을 줄이기 위해 어드레스를 3개씩 묶어 3개의 프리 디코더를 도 6과 같이 구성하였다. P, Q 프리디코더(101,102)는 MAT1, MAT2에 대해 공통으로 사용되며, R1 프리디코더(103)와 R2 프리디코더(104)는 각각 MAT1, MAT2를 독립적으로 제어한다. 즉, P, Q 프리디코더(101,102)와는 달리 R 프리디코더(103,104)는 MAT 선택 어드레스의 제어를 받는다.

도 7에는 R 프리디코더(103,104)의 상세가 나타나 있다. 1배속 동작시 비선택 매트에 대응하는 R 프리디코더의 출력신호는 모두 디세이블(all disable)되므로, 선택된 MAT에서 P, Q, R 디코딩에 의해 한 블록만이 선택된다. 2배속에서 블록 사이즈는 메인 필드를 기준하여 8k byte에서 16k byte로 늘어나야 하므로 선택되는 블록은 P, Q, R 디코딩에 의해 각각의 MAT에서 8k byte 블록이 한 개씩 선택되어 총 16k byte 크기를 갖는 블록이 되어야 한다. 2배속 동작시 MAT 선택 어드레스가 컬럼 어드레스로 전용 되었으므로 2배속 일 때 R 프리디코더를 제어하기 위한 MAT 선택신호 MAT1, MAT2는 솔리드 하이(solid high)로 인에이블 된다.

도 8은 1배속 및 2배속에 대해 MAT 선택 신호를 디코딩하기 위한 매트 선택신호 디코딩부를 보인 것이다. 상기 배속옵션 신호와 상기 매트 선택 어드레스 신호를 디코딩하여 디코딩 매트 선택 어드레스 신호들을 생성하는 매트 선택신호 디코딩부는 제1,2 노아 게이트(NOR1,NOR2), 상기 제1,2 노아 게이트(NOR1,NOR2)의 출력을 각기 인버팅하는 인버터들(I1,I2)로 구성된다. 도면에서 FX2 신호가 하이로 인에이블되어 2배속 동작을 지원하는 경우 상기 디코딩 매트 선택 어드레스 신호들인 MAT1, MAT2는 솔리드 하이가 되며, FX2 신호가 로우로 디세이블되어 1배속 동작을 지원하는 경우 MAT1, MAT2는 MAT 선택 어드레스(AX<9>)에 의해 한 쪽 MAT만이 선택된다. 상기 매트 선택신호 디코딩부는 도 5와 연결된다.

결국, 전체적인 로우 및 컬럼 어드레싱을 보면, 2배속 동작을 위해 로우 어드레스 하나가 컬럼 어드레스로 전용되었으므로 2배속에서의 로우 어드레스는 1배속 대비 하나가 줄어든 13개가 되며 컬럼 어드레스는 1개가 늘어난 11개(spare enable address 포함)가 되는 것이다. 이에 따라, 상기 메모리 셀 어레이의 페이지 및 블록 사이즈가 2배이상으로 확장되도록 하는 어드레싱을 행하여져, 리드, 라이트, 및 소거동작이 배속모드 동작으로 수행된다.

이하에서는 상기한 구성에 따른 1배속 옵션 및 2배속 옵션 동작이 설명된다. 먼저, 도 2A는 1배속 옵션에 따른 도 1의 장치의 셀 어레이 블록 억세스를 보인 도면이다. 상기 본딩 패드(BP)를 접지전압에 연결하거나, 플로팅시키면 배속옵션 신호(FX2)는 논리적 로우로서 디세이블된다. 이에 따라, 1배속 동작 옵션이 설정된다. 64Mbit에서 페이지 사이즈가 528 byte, 블록 사이즈가 8k라고 하면, 도 8의 매트 선택신호 디코딩부의 출력 MAT1, MAT2은 MAT 선택 어드레스(AX<9>)에 의해 MAT2만이 하이레벨로 된다. 상기 로우 프리 디코더(100)는 14개의 입력 로우 어드레스 신호들을 프리디코딩 하여, 도 2A에서 보여지는 매트 2(210)의 한 블록을 선택한다. 한편, 도 4의 컬럼 어드레스 카운터는 10진 카운터로서 동작하여 10개의 컬럼 어드레스를 생성하고, 컬럼 프리 디코더(130)는 제2 Y 게이트(261)가 디코딩을 행할 수 있게 하는 컬럼 프리 디코딩 신호를 인가한다. 이에 따라, 디폴트 모드 동작인 1배속 옵션 동작에서는 528 byte의 페이지 사이즈 및 8k 바이트의 블록 사이즈가 선택되어, 읽기 또는 프로그램이 페이지 단위로, 소거동작이 블록 단위로 수행된다.

도 2B는 2배속 옵션에 따른 도 1의 장치의 셀 어레이 블록 억세스를 보인 도면이다. 상기 본딩 패드(BP)를 전원전압 예컨대 VCC의 패드와 와이어 본딩으로 제조공정을 통해 연결하면, 출력 신호인 배속옵션 신호(FX2)가 논리적 하이로 활성화되어 2배속 옵션을 설정한다. 이 경우에 상기 로우 프리 디코더(100)는 13개의 입력 로우 어드레스 신호들을 프리디코딩 하여, 도 2B에서 보여지는 매트 1,2(200,210)의 각기 한 블록을 선택한다. 한편, 도 4의 컬럼 어드레스 카운터는 11진 카운터로서 동작하여 11개의 컬럼 어드레스를 생성하고, 컬럼 프리 디코더(130)는 제1,2 Y 게이트(260,261)가 디코딩을 행할 수 있게 하는 컬럼 프리 디코딩 신호를 인가한다. 이에 따라, 2배속 옵션 동작에서는 1056 byte의 페이지 사이즈 및 16k 바이트의 블록 사이즈가 선택되어, 읽기 또는 프로그램이 1056바이트의 페이지 단위로, 소거동작이 16k 사이즈의 블록 단위로 수행된다.

따라서, 상기한 바와 같이 반도체 메모리의 회로 설계를 하는 경우에 추가적인 제품 개발 없이 간단한 본딩 옵션 만으로 2가지 모드로 사용자 요구에 대응할 수 있다.

상기한 설명은 본 발명의 실시 예를 위주로 도시된 도면들을 따라 예를 들어 한정되었지만, 이는 일 예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함은 물론이다. 예를 들어, 1배속과 2배속 동작 모드 옵션에 더 나아가서, 2배속/4배속 등의 다양한 옵션을 부가할 수 있음은 물론이다. 또한, NOR 타입이나 AND타입등과 같은 사안이 다른 메모리의 경우에도, 본딩옵션에 의한 다중 배속모드를 구현 시킬 수 있음은 물론이다. 또한, 1배속 및 2배속모드시 본딩 옵션을 반대로 할 수도 있으며 다중 배속모드를 선택적으로 구현할 수 있을 것이다. 더구나, 구체도에서 보여지는 논리 게이트들은 타의 등가적 회로 소자 또는 타의 논리 소자들로 대치 가능함은 물론이다.

상기한 바와 같이 선택적 다중 배속모드를 갖는 본 발명에 따르면, 각종 배속모드에 따른 별도의 칩 설계 및 제조 없이, 옵션만에 의해 사용자가 원하는 배속으로 반도체 메모리를 동작시킬 수 있는 효과를 갖는다.

Claims

복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에 있어서:

배속옵션 신호를 생성하는 배속 모드 옵션부;

상기 배속옵션 신호의 상태에 응답하여 상기 메모리 셀 어레이의 페이지 및 블록 사이즈를 서로 다르게 지정하는 어드레싱 회로를 구비함을 특징으로 하는 장치.
제1항에 있어서, 상기 배속 모드 옵션부는 전원전압에 선택적으로 연결되는 본딩 패드를 포함함을 특징으로 하는 장치.
제1항에 있어서, 상기 배속 모드 옵션부는 절단가능한 퓨즈 또는 메탈 옵션으로 이루어짐을 특징으로 하는 장치.
제1항에 있어서, 상기 어드레싱 회로는,

상기 배속옵션 신호에 응답하여 입력 로우어드레스 신호들중 매트 선택 어드레스 신호를 디코딩하고, 디코딩된 매트 선택 어드레스 신호들과 입력 로우어드레스 신호들을 수신하여 배속모드 동작에서는 디폴트 모드 동작의 페이지 사이즈보다 2배이상의 페이지 사이즈가 선택되도록 하는 로우 디코딩 신호들을 생성하는 로우 디코딩부와;

상기 배속옵션 신호의 상태에 따라 진수 카운팅 동작을 서로 다르게 행한 컬럼 어드레스 신호들을 생성하는 컬럼 어드레스 카운터와;

상기 컬럼 어드레스 카운터에서 출력되는 컬럼 어드레스 신호들을 디코딩하여 상기 배속모드 동작에서는 상기 디폴트 모드 동작의 블록 사이즈보다 2배이상의 블록 사이즈가 선택되도록 하는 컬럼 디코딩 신호들을 생성하는 컬럼 디코딩부를 포함함을 특징으로 하는 장치.
제4항에 있어서, 상기 로우 디코딩부는,

상기 배속옵션 신호와 상기 매트 선택 어드레스 신호를 디코딩하여 디코딩 매트 선택 어드레스 신호들을 생성하는 매트 선택신호 디코딩부와;

상기 입력 로우 어드레스 신호들중 제1그룹 어드레스를 프리디코딩하는 P 프리디코더와;

상기 입력 로우 어드레스 신호들중 상기 제1그룹 어드레스보다 상위에 있는 제2그룹 어드레스를 프리디코딩하는 Q 프리디코더와;

상기 입력 로우 어드레스 신호들중 상기 제2그룹 어드레스보다 상위에 있는 나머지 제3그룹 어드레스를 상기 디코딩 매트 선택 어드레스 신호들에 응답하여 각기 프리 디코딩하는 R1 및 R2 프리디코더를 포함하는 것을 특징으로 하는 장치.
제4항에 있어서, 상기 컬럼 어드레스 카운터는,

컬럼 어드레스 카운터 콘트롤러에 복수의 D 타입 플립플롭들 및 신호 셀렉터가 연결되어, 상기 배속옵션 신호의 상태에 따라 10진 카운터 또는 11진 카운터로서 동작하는 것을 특징으로 하는 장치.
복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에 있어서:

배속옵션 신호를 생성하는 배속 모드 옵션부;

상기 배속옵션 신호에 응답하여 입력 로우어드레스 신호들중 매트 선택 어드레스 신호를 디코딩하고, 디코딩된 매트 선택 어드레스 신호들과 입력 로우어드레스 신호들을 수신하여 배속모드 동작에서는 디폴트 모드 동작의 페이지 사이즈보다 2배이상의 페이지 사이즈가 선택되도록 하는 로우 디코딩 신호들을 생성하는 로우 디코딩부와;

상기 배속옵션 신호의 상태에 따라 진수 카운팅 동작을 서로 다르게 행한 컬럼 어드레스 신호들을 생성하는 컬럼 어드레스 카운터와;

상기 컬럼 어드레스 카운터에서 출력되는 컬럼 어드레스 신호들을 디코딩하여 상기 배속모드 동작에서는 상기 디폴트 모드 동작의 블록 사이즈보다 2배이상의 블록 사이즈가 선택되도록 하는 컬럼 디코딩 신호들을 생성하는 컬럼 디코딩부와;

상기 배속옵션 신호의 상태에 따라 페이지 및 블록 사이즈에 대응되는 페이지 버퍼들의 구동을 제어하는 페이지 버퍼 콘트롤부를 포함함을 특징으로 하는 장치.
제7항에 있어서, 상기 컬럼 어드레스 디코더는 상기 배속옵션 신호의 상태에 따라 컬럼 어드레스를 가감하여 디코딩하는 것을 특징으로 하는 장치.
제7항에 있어서, 상기 로우 디코더는 상기 배속옵션 신호의 상태에 따라 로우 어드레스를 가감하여 디코딩하는 것을 특징으로 하는 장치.
복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 구동방법에 있어서:

장치적 옵션에 따라 배속옵션 신호를 생성하는 배속 모드 옵션부를 상기 장치내에 준비하고,

상기 배속옵션 신호의 상태에 응답하여 상기 메모리 셀 어레이의 페이지 및 블록 사이즈가 2배이상으로 확장되도록 하는 어드레싱을 행하여 리드,라이트, 및 소거동작이 배속모드 동작으로 수행되게 하는 것을 특징으로 하는 방법.
플래시 메모리 셀들을 가진 반도체 메모리 장치에서 하드웨어적으로 정해진 블록 크기와 페이지 크기를 디바이스 옵션에 따라 변화를 줄 수 있도록 하기 위해 옵션의 제어를 받는 어드레스 카운터 및 컬럼 디코더와 로우 디코더를 구비한 반도체 메모리 장치.