CN101303890A - 包括比较当前和先前区段地址的数据读取方法和有关装置 - Google Patents

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Abstract

一种包括比较当前和先前区段地址的数据读取方法和有关装置。存储装置包括在存储器单元的多个区段中设置的存储器单元阵列，每个区段包括存储器单元的多个子区段。存储装置的操作包括：从控制器提供当前读取操作的包括当前区段地址部分和当前子区段地址部分的当前存储器地址；比较当前区段地址部分与先前读取操作的先前区段地址部分。当当前区段地址部分与先前区段地址部分不同时，在控制器使能等待信号，同时将数据的区段从存储器单元阵列复制到区段缓冲器，数据的区段从由当前存储器地址的当前区段地址定义的存储器单元的区段被复制。在将数据的区段复制到区段缓冲器之后，来自区段缓冲器中的数据的区段的数据的子区段可以发送给控制器。

Description

包括比较当前和先前区段地址的数据读取方法和有关装置
本申请要求于2007年5月10日提交的第10-2007-0045567号韩国专利申请的利益，所述申请完全公开于此，以资参考。
技术领域
本发明总的来讲涉及一种电子存储器，更具体地讲，涉及一种从电子存储器读取数据的方法以及有关装置。
背景技术
闪存可被构造为NOR闪存或NAND闪存。在NOR闪存中，存储器单元被并行连接到比特线，从而如果任一存储器单元通过相应的字线(wordline)被接通，那么比特线变低。在NAND闪存中，多个晶体管串联，从而与NOR闪存相比，NAND闪存结构可提供的存储器单元的密度更高。此外，与NOR闪存相比，NAND闪存可提供更短的编程(programming)和擦除时间。
例如，在第EP 1619588 A1号欧洲专利公布中讨论了对NAND闪存的读取操作。具体地讲，可从CPU接收地址，并将其保持在请求地址寄存器中。对NAND闪存进行的当前访问的地址可以被保持在当前地址寄存器中。可读取从CPU接收的地址中的页地址，并将其与正在NAND闪存中访问的当前页进行比较。如果所请求的页与当前页不同，那么做出决定通过提供所请求的页地址来产生对NAND闪存的随机读取。当前地址寄存器中的页地址被更新以反映新请求的页地址。当前寄存器中的字节地址被更新以读取字节0(或者是正在以不同的读取模式操作NAND闪存时，正被寻址(address)的页的片段(segment)中的第一字节)。随后，上述读取操作结束，被寻址的页的数据被放置在数据寄存器中，从而将来在RE脉冲的控制下被逐字节地读出。随着每一字节被读出，在当前寄存器中字节地址被更新。
发明内容
根据本发明的一些实施例，存储装置可包括在存储器单元的多个区段中设置的存储器单元阵列，存储器单元的每个区段包括存储器单元的多个子区段。存储装置的操作可包括：从控制器提供用于当前读取操作的当前存储器地址，当前存储器地址包括当前区段地址部分和当前子区段地址部分。当前区段地址部分与先前读取操作的先前区段地址部分可被比较。当当前区段地址部分与先前区段地址部分不同时，可在控制器使能等待信号。在控制器使能等待信号的同时，可将数据的区段从存储器单元阵列复制到区段缓冲器，其中，数据的区段从由当前存储器地址的当前区段地址定义的存储器单元的区段被复制。在将数据的区段复制到区段缓冲器之后，数据的子区段可以从区段缓冲器中的数据的区段被发送给控制器。在将数据的区段复制到区段缓冲器之后和在发送数据的子区段之前，可以在控制器使等待信号无效。
当当前区段地址部分与先前区段地址部分相同时，等待信号可以无效。此外，在控制器使等待信号无效的同时，可以将来自先前读取操作的数据的区段保持在区段缓冲器中，区段缓冲器中的数据的子区段可以从区段缓冲器被发送。当先前区段地址部分与当前区段地址部分不同时，响应于使能等待信号，可以在控制器屏蔽时钟信号，当先前区段地址部分与当前区段地址部分相同时，响应于使等待信号无效，可以在控制器屏蔽时钟信号。屏蔽时钟信号的步骤可包括：在逻辑门将使能的等待信号与输入时钟信号组合，以使响应于使能等待信号在逻辑门的输出没有时钟信号被提供，不屏蔽时钟信号的步骤可包括：在逻辑门将无效的等待信号与输入时钟信号组合，从而响应于使等待信号无效在逻辑门的输出提供输出时钟信号。更具体地讲，逻辑门可包括AND门、NAND门、OR门和/或NOR门。
存储器单元阵列中存储器单元的每个区段可包括存储器单元的一页，存储器单元的每个子区段可包括存储器单元的一字节。在为当前读取操作提供当前存储器地址之前，可以将先前读取操作的先前区段地址部分保存在先前地址寄存器中；当当前区段地址部分与先前区段地址部分不同时，可以将当前区段地址部分复制到先前地址寄存器。存储器单元阵列可包括半导体基底上的集成电路存储器单元阵列，将当前区段地址部分与先前区段地址部分进行比较的步骤可包括：使用比较电路来比较当前区段地址部分和先前区段地址部分，比较电路可被设置在半导体基底上。
存储器单元阵列可包括存储器单元的多个串，每个串包括在串选择晶体管和地选择晶体管之间串联的多个存储器单元晶体管。此外，存储器单元阵列的存储器单元的区段可包括电连接到同一字线的不同串的多个存储器单元晶体管。存储器单元阵列包括按照行和列设置的多个存储器单元晶体管，每个存储器单元晶体管可以电连接在比特线和电源线之间，每个存储器单元晶体管的控制电极可以电连接到字线。存储器单元阵列的存储器单元的区段可包括具有电连接到同一字线的控制电极的多个存储器单元晶体管。
此外，如果当前读取操作是在向存储装置供电之后的第一次读取操作，那么可以在控制器使能等待信号。在控制器使能等待信号的同时，可以将数据的区段从存储器单元阵列复制到区段缓冲器，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制。在将数据的区段复制到区段缓冲器之后，可以将来自区段缓冲器中的数据的区段的数据的子区段发送给控制器。
根据本发明的一些其他实施例，一种电子装置可包括：存储器单元阵列、电连接到存储器单元阵列的区段缓冲器以及电连接到存储器单元阵列和区段缓冲器的控制器。存储器单元阵列可以设置在存储器单元的多个区段中，存储器单元的每个区段包括存储器单元的多个子区段。区段缓冲器可以被构造为存储从存储器单元阵列的存储器单元的区段读取的数据的区段。控制器可以被构造为接收用于当前读取操作的当前存储器地址，当前存储器地址包括当前区段地址部分和当前子区段地址部分，当当前区段地址部分与来自先前读取操作的先前区段地址部分不同时，在存储器控制器屏蔽控制信号。此外，区段缓冲器可以被构造为在存储器控制器的时钟信号被屏蔽时从存储器单元阵列复制数据的区段，数据的区段可以从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制。区段缓冲器还可以被构造为在数据的区段被复制到区段缓冲器之后发送来自区段缓冲器中的数据的区段的数据的子区段。
比较电路可以电连接到控制器，其中，比较电路被构造为将当前区段地址部分与先前读取操作的先前区段地址部分进行比较。比较电路还可以被构造为响应于所述比较使能等待信号或使等待信号无效，存储器控制器可以被构造为响应于等待信号屏蔽或不屏蔽时钟信号。存储器单元阵列可包括半导体基底上的集成电路存储器单元阵列，比较电路可以被设置在半导体基底上。
在将数据的区段复制到区段缓冲器之后和在发送数据的子区段之前，可以在存储器控制器不屏蔽时钟信号。区段缓冲器可被构造为当当前区段地址部分与先前区段地址部分相同时，将来自先前读取操作的数据的区段保持在区段缓冲器中，发送区段缓冲器中的数据的子区段，而不在存储器控制器屏蔽时钟信号。
当先前区段地址部分与当前区段地址部分不同时，通过使能等待信号并响应于使能的等待信号在存储器控制器屏蔽时钟信号，可以在存储器控制器屏蔽时钟信号。存储器控制器可以被构造为：通过在逻辑门将使能的等待信号与输入时钟信号组合来屏蔽时钟信号，以使在提供使能的等待信号时没有时钟信号在逻辑门的输出被提供，当等待信号无效时，在逻辑门的输出提供输出时钟信号。更具体地讲，逻辑门可包括AND门、NAN D门、OR门和/或NOR门。
存储器单元阵列中存储器单元的每个区段可包括存储器单元的一页，存储器单元的每个子区段包括可存储器单元的一字节。先前地址寄存器可被构造为在为当前读取操作提供当前存储器地址之前，保存先前读取操作的先前区段地址部分，当当前区段地址部分与先前区段地址部分不同时，将当前区段地址部分复制到先前地址寄存器。
存储器单元阵列可包括存储器单元的多个串，每个串包括在串选择晶体管和地选择晶体管之间串联的多个存储器单元晶体管。存储器单元阵列的存储器单元的区段可包括电连接到同一字线的不同串的多个存储器单元晶体管。
存储器单元阵列可包括按照行和列设置的多个存储器单元晶体管，每个存储器单元晶体管可以电连接在比特线和电源线之间，每个存储器单元晶体管的控制电极可以电连接到字线。更具体地讲，存储器单元阵列的存储器单元的区段可包括具有电连接到同一字线的控制电极的多个存储器单元晶体管。
控制器可以被构造为：确定当前读取操作是否是在向存储装置供电之后的第一次读取操作；当当前读取操作是在向存储装置供电之后的第一次读取操作时，在存储器控制器屏蔽时钟信号。区段缓冲器可以被构造为：在屏蔽存储器控制器的时钟信号的同时，将数据的区段从存储器单元阵列复制到区段缓冲器，其中，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制；在将数据的区段复制到区段缓冲器之后，将数据的子区段从区段缓冲器中的数据的区段发送给控制器。
接口可以电连接到存储器控制器，其中，接口提供与微处理器之间的可拆卸的电连接和机械连接。无线电接口可以电连接到存储器控制器，其中，无线电接口提供与微处理器的无线连接。总线可以电连接到存储器控制器，微处理器可以电连接到总线，其中，存储器控制器被构造为经总线将数据从存储器单元阵列提供给微处理器。用户接口可以电连接到总线，其中，用户接口被构造为将数据提供给微处理器，并从微处理器接收数据。
根据本发明的其他实施例，一种电子装置可包括：存储器单元阵列、电连接到存储器单元阵列的区段缓冲器以及电连接到存储器单元阵列和区段缓冲器的控制器。存储器单元阵列可以设置在存储器单元的多个串中，每个串包括在串选择晶体管和地选择晶体管之间串联的多个存储器单元晶体管，不同串的多个存储器单元晶体管定义一个区段，每个区段包括存储器单元晶体管的多个子区段。区段缓冲器可以被构造为存储从存储器单元阵列的存储器单元的区段读取的数据的区段。控制器可以被构造为从存储器控制器接收用于当前读取操作的当前存储器地址，当前存储器地址包括当前区段地址部分和当前子区段地址部分，当当前区段地址部分与来自先前读取操作的先前区段地址部分不同时，在存储器控制器屏蔽时钟信号。区段缓冲器还可以被构造为在存储器控制器的时钟信号被屏蔽时从存储器单元阵列复制数据的区段，其中，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制。区段缓冲器还可以被构造为在数据的区段被复制到区段缓冲器之后发送来自区段缓冲器中的数据的区段的数据的子区段。
比较电路可以电连接到控制器，其中，比较电路被构造为将当前区段地址部分与先前读取操作的先前区段地址部分进行比较。比较电路还可以被构造为响应于当前区段地址部分与先前区段地址部分的比较使能等待信号或使等待信号无效，存储器控制器还可以被构造为响应于等待信号屏蔽或不屏蔽时钟信号。存储器单元阵列还可以包括半导体基底上的集成电路存储器单元阵列，比较电路可以被设置在半导体基底上。
区段缓冲器可以被构造为当当前区段地址部分与先前区段地址部分相同时，将来自先前读取操作的数据的区段保持在区段缓冲器中，发送区段缓冲器中的数据的子区段，而不在存储器控制器屏蔽时钟信号。此外，存储器单元阵列中存储器单元的每个区段可包括存储器单元的一页，存储器单元的每个子区段可包括存储器单元的一字节。
附图说明
图1是示出根据本发明实施例的电子存储器系统的框图。
图2A是更详细地示出根据本发明实施例的图1的非易失性存储器单元阵列的示意图。
图2B是沿图2A的线A-A’截取的非易失性存储器单元晶体管的串的剖面图。
图3是更详细地示出根据本发明实施例的图1的地址比较电路的示意图。
图4和图5是示出根据本发明实施例的读取操作的时序图。
图6是示出根据本发明实施例的读取操作的流程图。
图7是示出根据本发明另一实施例的电子存储器系统的框图。
图8是示出包括根据本发明实施例的电子存储器系统的系统的框图。
具体实施方式
下面参照附图更完全地描述本发明，在附图中示出了本发明实施例。然而，本发明可以以许多不同的形式来实施，不应该被解释为限于这里阐述的实施例。相反，提供这些实施例以使得本公开将是完全和完整的，并将本发明的范围完全传达给本领域技术人员。在附图中，为了清楚，可能夸大了层和区域的大小和相对大小。相同的标号始终表示相同的部件。
应该理解，当提到某一部件或层在另一部件或层“之上”，“连接到”或“结合到”另一部件或层时，该部件或层可以直接位于另一部件或层之上，连接到或结合到另一部件或层，或者可存在中间部件或层。相反，当提到某一部件“直接”在另一部件或层“之上”，“直接连接到”或“直接结合到”另一部件或层时，不存在中间部件或层。这里所使用的术语“和/或”包括一个或多个列出的有关项的任何或全部组合。
应该理解，尽管术语第一、第二、第三等可用于描述各种部件、组件、区域、层和/或部分，但是这些部件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅用于将一个部件、组件、区域、层或部分与另一区域、层或部分区分。因此，在不脱离本发明的教导的情况下，下面描述的第一部件、组件、区域、层或部分可以表示第二部件、组件、区域、层或部分。
为便于描述，可以使用空间相对术语，如“下方”、“之下”、“较低的”、“上面”、“上方”等来描述附图中示出的一个部件或特征与另一部件或特征之间的关系。应该理解，除了附图中示出的方位之外，空间相对术语还包括使用或操作中的装置的不同方位。例如，如果附图中的装置被反转，那么被描述为在其他部件或特征“之下”或“下方”的部件然后将被定位为在其他部件或特征“之上”。因此，示例性术语“下方”可包括上方和下方两种方位。装置可以被另外定位(旋转90度或其他定位)，并相应解释这里使用的空间相对描述符。此外，这里使用的“横向”表示与垂直方向基本正交的方向。
这里使用的术语仅仅是为了描述具体实施例，而不是为了限制本发明。这里所使用的单数形式还包括复数形式，除非上下文清楚地表示。还应该理解，本说明书中所使用的术语“包括”指定所述特征、整体、步骤、操作、部件和/或组件的存在，但不排除存在一个或多个其他特征、整体、步骤、操作、部件、组件或其组合。
这里参照剖面图来描述本发明示例性实施例，所述剖面图是本发明理想化实施例(和中间结构)的示意图。因此，例如由于制造技术和/或公差，与示出的形状相比可能会有偏差。因此，本发明实施例不应该被解释为限于这里示出的区域的特定形状，而是包括例如由于制造而产生的形状的各种偏差。例如，通常，示出为矩形的注入区域在其边缘会具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元改变。同样，通过注入形成的埋区可能导致在埋区和发生注入的表面之间的区域中的注入。因此，附图中示出的区域本质上是示意性的，它们的形状是为了示出装置的区域的实际形状，而不是为了限制本发明的范围。
除非另有定义，否则这里使用的所有术语(包括技术和科学术语)与本发明所属领域的普通技术人员的通常理解具有相同的含义。因此，这些术语可包括在这之后创建的等同术语。还应该理解，术语(如通用字典中定义的术语)应该被解释为具有与其在本发明和相关技术中的含义一致的含义，不应该按照理想化或过于形式化的含义来解释，除非这里进行了清楚的限定。所有这里提及的出版物、专利申请、专利和其他参考资料通过引用包含于此。
图1是示出根据本发明实施例的电子系统10的框图。系统10可包括存储器控制器100和存储块200，存储块200可包括非易失性存储器单元阵列210、行解码器220、区段缓冲器230、控制逻辑240和地址比较电路250。存储器控制器100还可被构造为经数据总线12与主机系统30进行通信。更具体地讲，存储器控制器100可以被构造为经总线12传送数据/地址信息DATA/ADDRESS以及经总线12接收主机时钟信号HOST CLK。
非易失性存储器单元阵列210可包括存储器单元晶体管的多个块BLK0至BLKm-1(其中，m为块的数量)，每个块可包括连接至各比特线BL0至BLn-1(其中，n为比特线的数量)的存储器单元晶体管的多个串，如图2A和图2B所示。更具体地讲，存储器单元晶体管的每个串可包括在串选择晶体管SST和地选择晶体管GST之间串联的多个存储器单元晶体管MC0至MCi-1(其中，i为串中存储器单元晶体管的数量)。
串选择晶体管SST提供串与相应比特线BL之间的电连接/断开，地选择晶体管GST为块提供串与共电源线CSL之间的电连接/断开。此外，各行的不同串的存储器单元晶体管通过各字线WL0至WLi-1电连接到行解码器220，同一块中不同串的串选择晶体管SST通过串选择线SSL连接到行解码器220，同一块中不同串的地选择晶体管GST通过地选择线GSL连接到行解码器220。此外，不同块的串选择晶体管通过各比特线BL0至BLn-1连接到区段缓冲器230。
因而，地选择线GSL可为块的各地选择晶体管GST提供控制栅电极，串选择线SSL可为各串选择晶体管SST提供控制栅电极。每个存储器单元访问晶体管可包括由各字线WL0至WLi-1提供的控制栅电极以及控制栅电极与半导体基底的p阱之间的浮置栅极FG0至FGi-1。此外，连接到同一字线的每行存储器单元晶体管可定义存储器单元的一个区段(如存储器单元的一页)，存储器单元的每个区段可包括存储器单元的多个子区段(如存储器单元的多个字节)。例如，在欧洲专利公布EP1619588(其公开通过引用包含于此)中讨论了非易失性NAND型闪存结构。此外，串的每个存储器单元晶体管MC0至MCi-1可包括浮置栅极与基底之间的隧道绝缘层、字线与浮置栅极之间的介电层以及浮置栅极的相对的侧部上的半导体基底中的源/漏区域。
在区段读取操作期间，响应于行解码器220和/或控制逻辑240产生的字线、地选择线和串选择线信号，来自存储器单元的一行的数据可以被复制到区段缓冲器230中。如果一行存储器单元晶体管定义了存储器单元的一页，那么区段读取操作可被称为页读取操作，区段缓冲器230可被称为页缓冲器。
在图1、图2A和图2B的系统10中，数据的一个区段(如一页)可以从非易失性存储器单元阵列210的存储器单元的一个区段被复制到区段缓冲器230。随后，区段的各子区段(如各字节)可从区段缓冲器230被复制到存储器控制器100和/或主机系统30。因此，与能够从非易失性存储器单元阵列复制到区段缓冲器230的数据的一个区段相比，在读取操作期间，数据的各子区段能够更快地从区段缓冲器230被复制到存储器控制器100和/或主机系统30。
在读取操作期间，控制器100可从主机系统30接收当前读取操作的当前存储器地址，当前存储器地址或其部分可被控制器100提供给控制逻辑240和存储块200的地址比较电路250。当前存储器地址可包括当前区段地址部分(如页地址部分)和当前子区段地址部分(如字节地址部分)。如图3所示，地址比较电路可包括存储先前读取操作的先前区段地址部分的寄存器252。更具体地讲，存储在寄存器252中的先前区段地址部分对应于区段缓冲器中来自先前读取操作的数据的区段。
随后，存储器控制器为当前读取操作提供的当前区段地址部分和寄存器252中的先前读取操作的先前区段地址部分可在比较器254中被比较，以确定当前区段地址部分与先前区段地址部分是相同还是不同。如果当前区段地址部分与先前区段地址部分相同，那么当前区段地址部分定义的数据的子区段可从区段缓冲器230被复制到存储器控制器100和/或主机系统30，而不执行从非易失性存储器单元阵列210复制数据的区段的区段读取操作。如果当前区段地址部分与先前区段地址部分不同，那么可在将当前子区段地址部分定义的数据的子区段从区段缓冲器230复制到存储器控制器100和/或主机系统30之前，将当前区段地址部分定义的数据的区段从非易失性存储器单元阵列210复制到区段缓冲器230。具体地讲，控制逻辑240和/或行解码器220可响应于从控制器110接收的时钟CLK、命令CMD和/或地址ADDR信号产生用于读取操作的适当的串选择线信号、地选择线信号和字线信号。
只要在连续的读取操作期间当前区段地址部分与先前区段地址部分相同，数据的区段就可以一次从非易失性存储器单元阵列210被复制到区段缓冲器230，对于连续的子区段读取操作，数据的不同的子区段可以从区段缓冲器230被复制。由于可以相对较快地从区段缓冲器复制数据，所以通过从区段缓冲器230复制数据的子区段，可以同步执行来自数据的同一区段的连续读取操作，而不用针对每次读取操作从非易失性存储器单元阵列复制。
当当前区段地址部分与先前区段地址部分相同时，比较器可产生二进制“H”(或“1”)值，从而SARS信号具有二进制“H”值，WAIT信号具有二进制“L”(或“0”)值。换言之，WAIT信号可以在控制器100无效，从而主机时钟信号HOST CLK通过屏蔽逻辑电路(例如，包括反相器119和AND门121)被提供给存储器控制器100的中央处理单元(CPU)。因此，可以以相对高的速度提供同步读取操作，只要连续的读取操作指定相同的当前区段地址部分，就可以以相对较高的速度提供同步读取操作。响应于具有二进制“H”值的SARS信号，控制逻辑240开始将数据的子区段(对应于当前子区段地址部分)从区段缓冲器230复制到控制器100和/或主机系统30，而不将数据的区段从非易失性存储器单元阵列210复制到区段缓冲器230。尽管示出的逻辑电路包括反相器119和AND门121，但是可以使用其它电路元件(如NAND、OR和/或NOR门)来提供逻辑电路的功能。
当当前区段地址部分与先前区段地址部分不同时，比较器可产生二进制“L”(或“0”)值，从而信号SARS具有二进制“L”值，WAIT信号具有二进制“H”(或“1”)值。换言之，WAIT信号可以在控制器100使能，从而通过屏蔽逻辑电路(例如，包括反相器119和AND门121)主机时钟信号HOST CLK从CPU 123被阻止。因此，当连续的读取操作指定不同的地址部分时，可以以相对较低的速度提供异步读取操作，以允许及时将数据的新区段从非易失性存储器单元阵列210复制到区段缓冲器230。
在将数据的区段从非易失性存储器单元阵列200复制到区段缓冲器230之后以及在将数据的子区段从区段缓冲器230复制到控制器100和/或主机之前，WAIT信号可以在控制器100无效，从而WAIT信号具有二进制“L”(或“0”)值。更具体地讲，通过将当前区段地址部分复制到寄存器252，WAIT信号可以无效，从而比较器254现在在其两个输入端比较当前区段地址部分，从而来自主机系统30的时钟信号不再在控制器100的CPU 123被屏蔽。随后，当前子区段地址部分定义的来自区段缓冲器230的数据的子区段可从区段缓冲器230被复制到控制器100和/或主机系统30。因而，当前区段地址部分可在开始下一读取操作之前被复制到寄存器252。
如图3所示，SARS信号与读取操作信号nRF可以在逻辑门258(如NOR门)处被组合，从而产生WAIT信号。在读取操作期间，读取操作信号nRF可以具有二进制“L”值，否则，读取操作信号nRF可以具有二进制“H”值。通过具有二进制“L”值的读取操作信号nRF，WAIT信号可以产生作为SARS信号的反相。通过具有二进制“H”值的读取操作信号nRF，WAIT信号可以无效(即，二进制“L”值)，而不论SARS信号的值如何。
还是如图3所示，比较器254的输出可以与INIF信号在逻辑门256(如AND门)组合以产生SARS信号。具体地讲，在正常操作期间，控制器100和/或控制逻辑240可以产生具有二进制“H”值的INIF信号。然而，如果当前读取操作是在向存储器装置供电之后的第一次读取操作，那么INI F信号可以以二进制“L”值产生，从而SARS信号被强制为二进制“L”值，以强制异步读取操作。当存储块200被最初供电时，没有有意义的数据将被存储在区段缓冲器230或寄存器252中，直到执行第一次读取操作之后。通过在初始供电之后使用INIF信号使同步读取操作无效直到第一次异步读取操作之后，在允许同步读取操作之前，有意义的数据可被存储在区段缓冲器230和寄存器252中。
现在将参照图4和图5的时序图来讨论同步读取操作和异步读取操作。更具体地讲，图4是示出连续的读取操作共享同一区段地址部分从而可以同步执行读取操作的时序图。图5是示出连续读取操作具有不同的区段地址部分从而异步执行读取操作的时序图。
在图4和图5中，控制逻辑240接收的时钟信号CLK可以从主机系统30的主机时钟信号HOST CLK得到，而不被用于屏蔽到存储器控制器100的CPU 123的主机时钟信号HOST CLK的AND门阻止。因此，可以将时钟信号CLK提供给控制逻辑而不管WAIT信号的值如何。
存储在寄存器252中的先前区段地址部分ADDRp可以是来自最近一次的先前读取操作的区段地址部分，从而先前区段地址部分定义存储在区段缓冲器230中的来自先前读取操作的数据的区段。从存储器控制器100接收的当前区段地址部分ADDR可以是定义当前读取操作的数据的区段的用于当前读取操作的区段地址部分。如上所述，INIF信号和nRF信号可以由控制逻辑240产生，SARS信号和WAIT信号可以由地址比较电路250产生。
具体地讲，控制逻辑240可以产生具有二进制“H”值的INIF信号，该INIF信号指示自从存储块200被最近一次供电起，读取操作已经被执行。通过具有二进制“H”值的INIF信号，存储在寄存器252中的先前区段地址部分定义与存储在区段缓冲器230中的数据的区段对应的非易失性存储器单元阵列210的区段地址。换言之，存储在区段缓冲器230中的数据的区段与由存储在寄存器252中的先前区段地址部分定义的非易失性存储器单元阵列210的区段中所存储的数据的区段相同。因此，SARS信号可以响应于比较器254的输出被使能/无效，以允许响应于比较器254的输出进行同步和/或异步读取操作。如果INIF信号具有二进制“L”值，那么仅可以允许异步读取操作。
图4和图5是示出根据本发明实施例的读取操作的时序图。更具体地讲，图4示出根据本发明实施例的同步读取操作，而图5示出根据本发明实施例的异步读取操作。
如图4所示，在时刻TA-1之前，可以使用先前区段地址部分Page1执行最近的先前读取操作，从而先前区段地址部分Page1可以在时刻TA-1之后存储在寄存器252中，从而来自先前区段地址部分Page1所定义的非易失性存储器单元阵列210的区段的数据的区段可以在时刻TA-1之后存储在区段缓冲器230中。从时刻TA-1至TA-2，nRF信号具有指示没有读取操作将被执行的二进制“H”值。例如，控制逻辑240可响应于从存储器控制器100接收的命令信号CMD产生nRF信号。
在时刻TA-2，可响应于从存储器控制器100接收的当前地址ADDR、时钟信号CLK和nRF信号的下降沿开始一系列同步读取操作。如上所述，从存储器控制器100接收的每个地址ADDR可包括区段地址部分和子区段地址部分。在图4的时序图中仅示出了区段地址部分，这是因为只有区段地址部分用于确定可执行同步读取操作还是异步读取操作。
在图4的时刻TA-2，来自寄存器252的先前地址ADDRp的区段地址部分Page1与来自存储器控制器100的第一当前地址ADDR的区段地址部分Page 1比较。由于先前区段地址部分与当前区段地址部分相同(即，Page1)，所以SARS信号在时刻TA-2从二进制“L”值转变为二进制“H”值，而WAIT信号保持在二进制“L”值。因此，第一当前读取操作可以在nRF信号的下降沿之后在时钟信号CLK的第一周期期间被执行以将数据的第一子区段DA0(由第一当前地址ADDR的子区段部分定义)从区段缓冲器230复制到存储器控制器100和/或主机系统30，而不在CPU 123屏蔽主机时钟信号HOST CLK。
随后可以用具有相同的区段地址部分(即，Page1)但是不同的子区段地址部分的各第二和第三当前地址ADDR来执行连续的第二和第三当前读取操作。第二当前读取操作可以在nRF信号的下降沿之后在时钟信号CLK的第二周期期间执行以将数据的第二子区段DA1(由第二当前地址ADDR的子区段部分定义)从区段缓冲器230复制到存储器控制器100和/或主机系统30，而不在CPU 123屏蔽主机时钟信号HOST CLK。第三当前读取操作可以在nRF信号的下降沿之后在时钟信号CLK的第三周期期间执行以将数据的第三子区段DA2(由第三当前地址ADDR的子区段部分定义)从区段缓冲器230复制到存储器控制器100和/或主机系统30，而不在CPU 123屏蔽主机时钟信号HOST CLK。
在结束了在块TA-3的第三当前读取操作时，nRF信号可以从二进制“L”值转换为二进制“H”值。此外，相同的先前区段地址部分Page1仍可以存储在寄存器252中，数据的同一区段(对应于先前区段地址部分Page1)仍可以存储在区段缓冲器230中。此外，在从时刻TA-2至TA-3的三个同步读取操作期间，WAIT信号可以保持在二进制“L”值从而继续无效，从而在三个同步读取操作期间主机时钟信号HOST CLK不在CPU 123被屏蔽。
如图5所示，在时刻TB-1之前，可以使用先前区段地址部分Page1执行最近一次的先前读取操作，从而先前区段地址部分Page1可以在时刻TB-1之后存储在寄存器252中，从而来自由先前区段地址部分Page1定义的非易失性存储器单元阵列200的区段的数据的区段可以在时刻TB-1之后存储在区段缓冲器230中。从时刻TB-1至TB-2，nRF信号具有指示没有读取操作将被执行的二进制“H”值。例如，控制逻辑240可响应于从存储器控制器110接收的命令信号CMD产生nRF信号。
在时刻TB-2之后，可以响应于从存储器控制器100接收的当前地址ADDR、时钟信号CLK和nRF信号的下降沿开始异步读取操作。如上所述，从存储器控制器100接收的每个地址ADDR可包括区段地址部分和子区段地址部分。在图5的时序图中仅示出了区段地址部分，这是因为只有区段地址部分用于确定可执行同步读取操作还是异步读取操作。
在图5的时刻TB-2，来自寄存器252的先前地址ADDRp的区段地址部分Page1与来自存储器控制器100的第一当前地址ADDR的区段地址部分Page2比较。由于先前区段地址部分与当前区段地址部分不同(即，Page1不同于Page2)，所以SARS信号被保持在二进制“L”值，而WAIT信号从二进制“L”值转变为二进制“H”值。因此，WAIT信号可以在存储器控制器100被使能，从而主机时钟信号HOST CLK在CPU 123被屏蔽，同时在存储块200执行异步读取操作。因此，可以经时钟信号CLK的多个周期在时刻TB-2与时刻TB-4之间执行异步读取操作。此外，主机时钟信号HOST CLK在CPU 123被屏蔽，同时时钟信号CLK在存储块200保持。
通过使能的具有二进制“H”值的WAIT信号，由第一当前地址ADDR的区段地址部分Page2定义的数据的区段从非易失性存储器单元阵列210被复制到区段缓冲器230，同时主机时钟信号HOST CLK在CPU 123被屏蔽。一旦数据的区段被复制到区段缓冲器230，当前地址ADDR的区段地址部分Page2在时刻TB-3被复制到寄存器252。因此，比较器的输出和SARS信号转变为二进制“H”值，WAIT信号在时刻TB-3转变为二进制“L”值。此外，来自区段缓冲器230的数据的第一子区段DA0(由第一当前地址ADDR的子区段部分定义)被复制到存储器控制器100和/或主机系统30。因此，第一当前读取操作可以在nRF信号的下降沿之后在时钟信号CLK的多个周期期间被异步执行，以将来自区段缓冲器230的数据的第一子区段DA0(由第一当前地址ADDR的子区段部分定义)从区段缓冲器230复制到存储器控制器100和/或主机系统30，同时在CPU 123屏蔽主机时钟信号HOST CLK。
随后可以用具有相同的区段地址部分(即，Page 2)但是不同的子区段地址部分的第二当前地址ADDR来同步执行第二当前读取操作。第二当前读取操作可以在时钟信号CLK的周期期间在时刻TB-4开始执行，以将数据的第二子区段DA1(由第二当前地址ADDR的子区段部分定义)从区段缓冲器230复制到存储器控制器100和/或主机系统30，而不在CPU 123屏蔽主机时钟信号HOST CLK。随后的读取操作可以根据先前读取操作和当前读取操作的地址的区段地址部分是相同还是不同来同步或异步执行。
图6是示出根据本发明实施例的读取操作的流程图。控制逻辑240可响应于从存储器控制器100和/或主机系统30接收的作为命令CMD和地址ADDR信息的读取命令和输入地址来开始块601的读取操作。如上面所提到的，先前读取操作的地址的区段部分可以存储在地址比较电路250的寄存器252中。如果先前读取操作与当前读取操作的地址的区段部分在块603相同，那么如上面参照图4所述可以在块605执行同步读取操作。如果先前读取操作与当前读取操作的地址的区段部分在块603不同，那么如上面参照图5所述可以在块605执行异步读取操作。
根据本发明的一些实施例，可以在不同的半导体基底上制造存储块200和存储器控制器100，然后将它们组装。例如，可以分别制造存储块200和存储器控制器100，然后将它们组装在同一印刷电路板上，和/或它们的半导体基底可以被堆叠。
根据本发明的其他实施例，可以在同一半导体基底上制造存储器控制器300和存储块400，如图7所示。此外，地址比较电路310可以被设置为存储器控制器300的一部分。另外，存储块400和存储器控制器300可以如上面参照图1-6所述提供读取操作。在图7中，可以从主机系统接收主机时钟信号HOST CLK以及数据和地址信息DATA/ADDRESS。命令产生电路320可将命令CMD和地址信息ADDR发送给存储块400的控制逻辑440，存储块400的行解码器420、非易失性存储器单元阵列410和区段缓冲器430可以如上面参照图1-6所述来操作。
如上所述，存储器控制器300的地址比较电路310可以参照图1的地址比较电路250，通过比较先前和当前读取操作的地址的区段部分来产生WAIT和SARS信号。此外，屏蔽电路350可以响应于地址比较电路310在异步读取操作期间产生的WAIT信号在CPU(中央处理单元)360屏蔽主机时钟信号HOST CLK。在其他时间(包括同步读取操作期间)，屏蔽电路350允许主机时钟信号HOST CLK通过CPU 350。例如，如上面参照图1所述，屏蔽电路350可包括反相器和AND门。
图8是根据本发明实施例的包括非易失性闪存的便携式和/或无线电子装置500的框图。例如，电子装置500可包括微处理器510、用户接口520、电池560和/或经总线501连接的调制解调器530。此外，非易失性闪存装置580可以连接到总线501。更具体地讲，非易失性闪存装置580可以根据本发明实施例如上面参照图1和/或图7来实现。存储器控制器540可以如上所述参照图1的存储器控制器100来实现，存储块550可以如上所述参照图1的存储块200来实现。根据本发明的其他实施例，存储器控制器540可以如上所述参照图7的存储器控制器300来实现，存储块550可以如上所述参照图7的存储块400来实现。
电子装置500可以是手持或膝上型计算机、个人数字助理、数字音频/视频播放器/记录器、无线电话(包括收发器)、定位/绘图装置(包括定位接收器，如GPS接收器)等。此外，非易失性闪存装置580可以永久安装在电子装置500内，或者非易失性闪存装置580可以可拆卸地连接到总线501，从而存储装置508可以插入到电子装置500或者从电子装置500去除。
尽管参照本发明实施例具体示出和描述了本发明，但是本领域普通技术人员应该理解，在不脱离权利要求所限定的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (40)

1、一种操作包括存储器单元阵列的存储装置的方法，所述存储器单元阵列设置在存储器单元的多个区段中，存储器单元的每个区段包括存储器单元的多个子区段，所述方法包括：
从控制器提供用于当前读取操作的当前存储器地址，其中，当前存储器地址包括当前区段地址部分和当前子区段地址部分；
将当前区段地址部分与先前读取操作的先前区段地址部分进行比较；
当当前区段地址部分与先前区段地址部分不同时，在控制器使能等待信号；
在控制器使能等待信号的同时，将数据的区段从存储器单元阵列复制到区段缓冲器，其中，所述数据的区段从当前存储器地址的当前区段地址部分所定义的存储器单元的区段中被复制；
在将数据的区段复制到区段缓冲器之后，将来自区段缓冲器中的数据的区段的数据的子区段发送到控制器。
2、如权利要求1所述的方法，还包括：在将数据的区段复制到区段缓冲器之后和发送数据的子区段之前，在控制器使等待信号无效。
3、如权利要求1所述的方法，还包括：
当当前区段地址部分与先前区段地址部分相同时，使等待信号无效；
在控制器使等待信号无效的同时，将来自先前读取操作的数据的区段保持在区段缓冲器中，并发送区段缓冲器中的数据的子区段。
4、如权利要求3所述的方法，还包括：
当先前区段地址部分与当前区段地址部分不同时，响应于使能等待信号，在控制器屏蔽时钟信号；
当先前区段地址部分与当前区段地址部分相同时，响应于使等待信号无效，在控制器不屏蔽时钟信号。
5、如权利要求4所述的方法，其中，屏蔽时钟信号的步骤包括：在逻辑门将使能的等待信号与输入时钟信号组合，以使响应于使能等待信号在逻辑门的输出没有时钟信号被提供，其中，不屏蔽时钟信号的步骤包括：在逻辑门将无效的等待信号与输入时钟信号组合，以使响应于使等待信号无效在逻辑门的输出提供输出时钟信号。
6、如权利要求5所述的方法，其中，逻辑门包括AND门、NAND门、OR门和/或NOR门。
7、如权利要求1所述的方法，其中，存储器单元阵列中存储器单元的每个区段包括存储器单元的一页，存储器单元的每个子区段包括存储器单元的一字节。
8、如权利要求1所述的方法，还包括：
在为当前读取操作提供当前存储器地址之前，将先前读取操作的先前区段地址部分保存在先前地址寄存器中；
当当前区段地址部分与先前区段地址部分不同时，将当前区段地址部分复制到先前地址寄存器。
9、如权利要求1所述的方法，其中，存储器单元阵列包括半导体基底上的集成电路存储器单元阵列，其中，将当前区段地址部分与先前区段地址部分进行比较的步骤包括：使用比较电路来比较当前区段地址部分和先前区段地址部分，其中，比较电路被设置在半导体基底上。
10、如权利要求1所述的方法，其中，存储器单元阵列包括存储器单元的多个串，每个串包括在串选择晶体管和地选择晶体管之间串联的多个存储器单元晶体管。
11、如权利要求10所述的方法，其中，存储器单元阵列的存储器单元的区段包括电连接到同一字线的不同串的多个存储器单元晶体管。
12、如权利要求1所述的方法，其中，存储器单元阵列包括按照行和列设置的多个存储器单元晶体管，每个存储器单元晶体管电连接在比特线和电源线之间，每个存储器单元晶体管的控制电极电连接到字线。
13、如权利要求12所述的方法，其中，存储器单元阵列的存储器单元的区段包括具有电连接到同一字线的控制电极的多个存储器单元晶体管。
14、如权利要求1所述的方法，还包括：
确定当前读取操作是否是在向存储装置供电之后的第一次读取操作；
当当前读取操作是在将电源提供给存储装置之后的第一次读取操作时，在控制器使能等待信号；
在控制器使能等待信号的同时，将数据的区段从存储器单元阵列复制到区段缓冲器，其中，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制；
在将数据的区段复制到区段缓冲器之后，将数据的子区段从区段缓冲器中的数据的区段发送给控制器。
15、一种电子装置，包括：
存储器单元阵列，设置在存储器单元的多个区段中，存储器单元的每个区段包括存储器单元的多个子区段；
区段缓冲器，电连接到存储器单元阵列，其中，区段缓冲器被构造为存储从存储器单元阵列的存储器单元的区段读取的数据的区段；
控制器，电连接到存储器单元阵列和区段缓冲器，其中，控制器被构造为从存储器控制器接收用于当前读取操作的当前存储器地址，当前存储器地址包括当前区段地址部分和当前子区段地址部分，当当前区段地址部分与来自先前读取操作的先前区段地址部分不同时，在存储器控制器屏蔽时钟信号；
其中，区段缓冲器被构造为在存储器控制器的时钟信号被屏蔽时从存储器单元阵列复制数据的区段，其中，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制；
其中，区段缓冲器被构造为在数据的区段被复制到区段缓冲器之后发送来自区段缓冲器中的数据的区段的数据的子区段。
16、如权利要求15所述的电子装置，还包括：
比较电路，电连接到控制器，其中，比较电路被构造为将当前区段地址部分与先前读取操作的先前区段地址部分进行比较。
17、如权利要求16所述的电子装置，其中，比较电路被构造为响应于当前区段地址部分与先前区段地址部分的比较使能等待信号或使等待信号无效，其中，存储器控制器被构造为响应于等待信号屏蔽或不屏蔽时钟信号。
18、如权利要求16所述的电子装置，其中，存储器单元阵列包括半导体基底上的集成电路存储器单元阵列，其中，比较电路被设置在半导体基底上。
19、如权利要求15所述的电子装置，其中，在将数据的区段复制到区段缓冲器之后和在发送数据的子区段之前，在存储器控制器不屏蔽时钟信号。
20、如权利要求15所述的电子装置，其中，区段缓冲器被构造为当当前区段地址部分与先前区段地址部分相同时，将来自先前读取操作的数据的区段保持在区段缓冲器中，发送区段缓冲器中的数据的子区段，而不在存储器控制器屏蔽时钟信号。
21、如权利要求15所述的电子装置，其中，当先前区段地址部分与当前区段地址部分不同时，通过使能等待信号并响应于使能的等待信号在存储器控制器屏蔽时钟信号，从而在存储器控制器屏蔽时钟信号。
22、如权利要求21所述的电子装置，其中，存储器控制器被构造为：通过在逻辑门将使能的等待信号与输入时钟信号组合来屏蔽时钟信号，以使在提供使能的等待信号时没有时钟信号在逻辑门的输出被提供，当等待信号无效时，在逻辑门的输出提供输出时钟信号。
23、如权利要求21所述的电子装置，其中，逻辑门包括AND门、NAND门、OR门和/或NOR门。
24、如权利要求15所述的电子装置，其中，存储器单元阵列中存储器单元的每个区段包括存储器单元的一页，存储器单元的每个子区段包括存储器单元的一字节。
25、如权利要求15所述的电子装置，还包括：
先前地址寄存器，被构造为在为当前读取操作提供当前存储器地址之前，保存先前读取操作的先前区段地址部分，当当前区段地址部分与先前区段地址部分不同时，将当前区段地址部分复制到先前地址寄存器。
26、如权利要求15所述的电子装置，其中，存储器单元阵列包括存储器单元的多个串，每个串包括在串选择晶体管和地选择晶体管之间串联的多个存储器单元晶体管。
27、如权利要求26所述的电子装置，其中，存储器单元阵列的存储器单元的区段包括电连接到同一字线的不同串的多个存储器单元晶体管。
28、如权利要求15所述的电子装置，其中，存储器单元阵列包括按照行和列设置的多个存储器单元晶体管，其中，每个存储器单元晶体管电连接在比特线和电源线之间，每个存储器单元晶体管的控制电极电连接到字线。
29、如权利要求28所述的电子装置，其中，存储器单元阵列的存储器单元的区段包括具有电连接到同一字线的控制电极的多个存储器单元晶体管。
30、如权利要求15所述的电子装置，其中，控制器被构造为：确定当前读取操作是否是在向存储装置供电之后的第一次读取操作；
当当前读取操作是在向存储装置供电之后的第一次读取操作时，在存储器控制器屏蔽时钟信号，
其中，区段缓冲器被构造为：在屏蔽存储器控制器的时钟信号的同时，将数据的区段从存储器单元阵列复制到区段缓冲器，其中，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制；在将数据的区段复制到区段缓冲器之后，将区段缓冲器中来自数据的区段的数据的子区段发送给控制器。
31、如权利要求15所述的电子装置，还包括：
接口，电连接到存储器控制器，其中，接口提供与微处理器之间的可拆卸的电连接和机械连接。
32、如权利要求15所述的电子装置，还包括：
无线电接口，电连接到存储器控制器，其中，无线电接口提供与微处理器的无线连接。
33、如权利要求15所述的电子装置，还包括：
总线，电连接到存储器控制器；
微处理器，电连接到总线，其中，存储器控制器被构造为经总线将数据从存储器单元阵列提供给微处理器。
34、如权利要求33所述的电子装置，还包括：
用户接口，电连接到总线，其中，用户接口被构造为将数据提供给微处理器，并从微处理器接收数据。
35、一种电子装置，包括：
存储器单元阵列，设置在存储器单元的多个串中，每个串包括在串选择晶体管和地选择晶体管之间串联的多个存储器单元晶体管，不同串的多个存储器单元晶体管定义一个区段，每个区段包括存储器单元晶体管的多个子区段；
区段缓冲器，电连接到存储器单元阵列，其中，区段缓冲器被构造为存储从存储器单元阵列的存储器单元的区段读取的数据的区段；
控制器，电连接到存储器单元阵列和区段缓冲器，其中，控制器被构造为接收用于当前读取操作的当前存储器地址，当前存储器地址包括当前区段地址部分和当前子区段地址部分，当来自先前读取操作的当前区段地址部分与先前区段地址部分不同时，在存储器控制器屏蔽时钟信号；
其中，区段缓冲器被构造为在存储器控制器的时钟信号被屏蔽时从存储器单元阵列复制数据的区段，其中，数据的区段从由当前存储器地址的当前区段地址部分定义的存储器单元的区段被复制；
其中，区段缓冲器被构造为在数据的区段被复制到区段缓冲器之后发送区段缓冲器中来自数据的区段的数据的子区段。
36、如权利要求35所述的电子装置，还包括：
比较电路，电连接到控制器，其中，比较电路被构造为将当前区段地址部分与先前读取操作的先前区段地址部分进行比较。
37、如权利要求36所述的电子装置，其中，比较电路被构造为响应于当前区段地址部分与先前区段地址部分的比较使能等待信号或使等待信号无效，其中，存储器控制器被构造为响应于等待信号屏蔽或不屏蔽时钟信号。
38、如权利要求36所述的电子装置，其中，存储器单元阵列包括半导体基底上的集成电路存储器单元阵列，其中，比较电路被设置在半导体基底上。
39、如权利要求35所述的电子装置，其中，区段缓冲器被构造为当当前区段地址部分与先前区段地址部分相同时，将来自先前读取操作的数据的区段保持在区段缓冲器中，发送区段缓冲器中的数据的子区段，而不在存储器控制器屏蔽时钟信号。
40、如权利要求35所述的电子装置，其中，存储器单元阵列中存储器单元的每个区段包括存储器单元的一页，存储器单元的每个子区段包括存储器单元的一字节。
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