CN101171641A - 在非易失性存储器的高速缓存操作中使用数据锁存器 - Google Patents

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Abstract

本发明呈现用于通过用同一存储器允许多个操作的阶段间管线流通，例如允许在写入操作的脉冲与检验阶段之间交错读取操作来改进非易失性存储器装置中的性能的方法和电路。在示范性实施例中，所述两个操作共享数据锁存器。在特定实例中，随着多电平写入操作中检验所需的数据锁存器释放，其可用于存储在所述多电平写入过程中的步骤之间执行的读取期间从另一位置读取的数据。在所述示范性实施例中，所述多电平写入仅需要暂停、执行所述读取且在其暂停的点处再继续所述写入。

Description

在非易失性存储器的高速缓存操作中使用数据锁存器
技术领域
本发明大体上涉及例如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的非易失性半导体存储器，且明确地说，涉及基于允许交迭存储器操作的共享锁存器结构的高速缓存操作。
背景技术
实现电荷的非易失性存储的固态存储器，尤其是封装作为小型卡的EEPROM和快闪EEPROM的形式的固态存储器，最近成为多种移动和手持装置(特别是信息用具和消费者电子产品)中的精选存储装置。与同样是固态存储器的RAM(随机存取存储器)不同，快闪存储器是非易失性的，从而即使在断开电力之后也保持其所存储的数据。尽管成本较高，但快闪存储器正越来越多地用于大容量存储应用中。基于例如硬盘驱动器和软盘的旋转式磁性媒体的常规大容量存储装置不适合用于移动和手持环境。这是因为硬盘驱动器往往是庞大的，易于发生机械故障，且具有高等待时间和高功率要求。这些不良属性使得基于磁盘的存储装置在大多数移动和便携式应用中不能实行。另一方面，嵌入式和具有可移除卡形式的快闪存储器理想地适用于移动和手持环境中，这是由于其小尺寸、低功率消耗、高速度和高可靠性特征的缘故。
EEPROM和电可编程只读存储器(EPROM)是可被擦除且将新数据写入或“编程”到其存储器单元中的非易失性存储器。所述两者均在场效应晶体管结构中利用浮动(未连接)传导栅极，其定位于半导体衬底中的沟道区上方且位于源极区与漏极区之间。接着在所述浮动栅极上方提供控制栅极。晶体管的阈值电压特征由保持在浮动栅极上的电荷量控制。也就是说，对于浮动栅极上的给定电荷电平，存在必须在“接通”晶体管以准许其源极区与漏极区之间的传导之前施加到控制栅极的相应电压(阈值)。
浮动栅极可保持某一范围的电荷，且因此可被编程到阈值电压窗口内的任何阈值电压电平。阈值电压窗口的大小由装置的最小和最大阈值电平定界，所述最小和最大阈值电平又对应于可编程到浮动栅极上的电荷的范围。阈值窗口通常取决于存储器装置的特征、操作条件和历史。所述窗口内的每一相异的可分辨阈值电压电平范围原则上可用于指定所述单元的明确的存储器状态。
充当存储器单元的晶体管通常通过以下两种机制之一而编程为“编程”状态。在“热电子注入”中，施加到漏极的高电压加速衬底沟道区上的电子。同时，施加到控制栅极的高电压将热电子穿过薄栅极电介质拉到浮动栅极上。在“穿隧注入”中，相对于衬底向控制栅极施加高电压。以此方式，将电子从衬底拉到中间浮动栅极。
所述存储器装置可通过许多机制来擦除。对于EPROM来说，可通过由紫外线辐射从浮动栅极移除电荷来成批擦除存储器。对于EEPROM来说，可通过相对于控制栅极向衬底施加高电压以便促使浮动栅极中的电子穿隧通过薄氧化物而到达衬底沟道区(即，Fowler-Nordheim穿隧)来电擦除存储器单元。通常，可逐字节地擦除EEPROM。对于快闪EEPROM来说，可同时全部或以一次一个或一个以上区块的方式来电擦除存储器，其中一个区块可由存储器的512字节或更多字节组成。
非易失性存储器单元的实例
存储器装置通常包含一个或一个以上存储器芯片，其可安装在卡上。每一存储器芯片包含由例如解码器和擦除、写入及读取电路等外围电路支持的存储器单元阵列。较复杂的存储器装置还伴随有执行智能且较高级存储器操作和介接的控制器。存在许多商业上成功的非易失性固态存储器装置当今正被使用。这些存储器装置可采用不同类型的存储器单元，每一类型具有一个或一个以上电荷存储元件。
图1A-1E示意性说明非易失性存储器单元的不同实例。
图1A示意性说明采取EEPROM单元的形式的非易失性存储器，其具有用于存储电荷的浮动栅极。电可擦除且可编程只读存储器(EEPROM)具有与EPROM类似的结构，但额外提供用于在施加恰当电压时以电形式加载电荷和从其浮动栅极移除电荷而无需暴露于UV辐射的机制。此类单元及其制造方法的实例在第5,595,924号美国专利中给出。
图1B示意性说明具有选择栅极和控制或操纵栅极两者的快闪EEPROM单元。存储器单元10在源极14与漏极16扩散之间具有“分离沟道”12。单元由两个串联的晶体管T1和T2有效形成。T1充当具有浮动栅极20和控制栅极30的存储器晶体管。浮动栅极能够存储可选择量的电荷。可流动通过沟道的T1部分的电流量取决于控制栅极30上的电压和驻留在中间浮动栅极20上的电荷量。T2充当具有选择栅极40的选择晶体管。当T2由选择栅极40处的电压接通时，其允许沟道的T1部分中的电流在源极与漏极之间传递。选择晶体管独立于控制栅极处的电压沿着源极-漏极沟道提供开关。一个优点是其可用于断开由于浮动栅极处电荷耗尽(正)而在零控制栅极电压下仍然传导的那些单元。另一优点是其允许更容易地实施源极侧注入编程。
分离沟道存储器单元的一个简单实施例是选择栅极和控制栅极连接到同一字线(如由图1B所示的虚线示意性指示)。这通过将电荷存储元件(浮动栅极)定位于所述沟道的一个部分上方且将控制栅极结构(其是字线的一部分)定位于其它沟道部分上方以及电荷存储元件上方来完成。这有效地用两个串联的晶体管来形成单元，其中一个晶体管(存储器晶体管)用电荷存储元件上的电荷量与字线上的电压的组合来控制可流动通过其沟道部分的电流量，且另一个晶体管(选择晶体管)单独具有字线充当其栅极。此类单元、其在存储器系统中的使用及其制造方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053号美国专利中给出。
图1B所示的分离沟道单元的较精确实施例是在选择栅极和控制栅极是独立的且未由其之间的虚线连接时。一个实施方案将单元阵列中的一个列的控制栅极连接到与字线垂直的控制(或操纵)线。作用是免除字线必须在读取或编程选定单元时同时执行两个功能。那两个功能是(1)充当选择晶体管的栅极，因而需要恰当电压来接通和断开选择晶体管，以及(2)通过耦合在字线与电荷存储元件之间的电场(电容性)将电荷存储元件的电压驱动到所需电平。通常难以用单个电压以最佳方式执行这两个功能。通过单独控制所述控制栅极和选择栅极，字线仅需要执行功能(1)，而添加的控制线执行功能(2)。此能力允许设计出较高性能编程，其中编程电压配合到目标数据。举例来说，在第5,313,421和6,222,762号美国专利中描述了在快闪EEPROM阵列中使用独立的控制(或操纵)栅极。
图1C示意性说明具有双重浮动栅极以及独立的选择和控制栅极的另一快闪EEPROM单元。存储器单元10类似于图1B的存储器单元，不同之处是其实际上具有三个串联的晶体管。在此类型的单元中，在源极与漏极扩散之间在其沟道上方包括两个存储元件(即，T1-左和T1-右的存储元件)，所述两个存储元件之间具有选择晶体管T1。存储器晶体管分别具有浮动栅极20和20′以及控制栅极30和30′。选择晶体管T2由选择栅极40控制。在任何一个时间，仅存取所述存储器晶体管对中的一者以进行读取或写入。当存取存储单元T1-左时，接通T2和T1-右两者以允许沟道的T1-左部分中的电流在源极与漏极之间穿过。类似地，当存取存储单元T1-右时，接通T2和T1-左。通过使选择栅极多晶硅的一部分紧密接近浮动栅极且向选择栅极施加相当大的正电压(例如，20V)以使得存储在浮动栅极内的电子可穿隧到选择栅极多晶硅来实现擦除。
图1D示意性说明组织成NAND单元的一串存储器单元。NAND单元50由一连串存储器晶体管M1、M2、……、Mn(n＝4、8、16或更高)组成，所述晶体管通过其源极和漏极而形成菊花链。一对选择晶体管S1、S2控制存储器晶体管链经由NAND单元的源极端子54和漏极端子56而与外部的连接。在存储器阵列中，当接通源极选择晶体管S1时，源极端子耦合到源极线。类似地，当接通漏极选择晶体管S2时，NAND单元的漏极端子耦合到存储器阵列的位线。所述链中的每一存储器晶体管具有电荷存储元件来存储给定量的电荷以便表示预期存储器状态。每一存储器晶体管的控制栅极提供对读取和写入操作的控制。所述选择晶体管S1、S2中每一者的控制栅极分别经由NAND单元的源极端子54和漏极端子56提供对NAND单元的控制存取。
当在编程期间读取和检验NAND单元内寻址的存储器晶体管时，向其控制栅极供应恰当电压。同时，NAND单元50中的非寻址存储器晶体管剩余部分通过在其控制栅极上施加充分电压而全部被接通。以此方式，从各个存储器晶体管的源极到NAND单元的源极端子54有效地创建传导路径，且同样为各个存储器晶体管的漏极到单元的漏极端子56有效地创建传导路径。具有此类NAND单元结构的存储器装置在第5,570,315、5,903,495、6,046,935号美国专利中描述。
图1E示意性说明具有用于存储电荷的介电层的非易失性存储器。使用介电层，代替早先描述的传导栅极浮动元件。此类利用介电存储元件的存储器装置已由Eitan等人描述(“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”，IEEE ElectronDevice Letters，第21卷，第11期，2000年11月，第543-545页)。ONO介电层延伸穿过源极与漏极扩散之间的沟道。一个数据位的电荷定位在邻近于漏极的介电层中，且另一数据位的电荷定位在邻近于源极的介电层中。举例来说，第5,768,192和6,011,725号美国专利揭示一种具有夹在两个二氧化硅层之间的俘获电介质的非易失性存储器单元。通过单独读取电介质内空间上分离的电荷存储区的二元状态来实施多状态数据存储。
存储器阵列
存储器装置通常由排列成行和列且可由字线和位线寻址的二维存储器单元阵列组成。所述阵列可根据NOR型或NAND型结构来形成。
NOR阵列
图2说明NOR存储器单元阵列的实例。具有NOR型结构的存储器装置已由图1B或1C中所说明的类型的单元来实施。每一行的存储器单元通过其源极和漏极以菊花链方式连接。此设计有时被称为虚拟接地设计。每一存储器单元10具有源极14、漏极16、控制栅极30和选择栅极40。行中的单元将其选择栅极连接到字线42。列中的单元将其源极和漏极分别连接到选定位线34和36。在存储器单元将其控制栅极和选择栅极进行独立控制的一些实施例中，操纵线36还连接列中单元的控制栅极。
许多快闪EEPROM装置由存储器单元实施，其中每一存储器单元形成为使其控制栅极和选择栅极连接在一起。在此情况下，不需要操纵线，且字线简单地连接沿着每一行的单元的所有控制栅极和选择栅极。这些设计的实例在第5,172,338和5,418,752号美国专利中揭示。在这些设计中，字线基本上执行两个功能：行选择和向所述行中的所有单元供应控制栅极电压以进行读取或编程。
NAND阵列
图3说明NAND存储器单元阵列的实例，例如图1D中所示的阵列。沿着每一列的NAND单元，位线耦合到每一NAND单元的漏极端子56。沿着每一行NAND单元，源极线可连接其所有源极端子54。同样，沿着行的NAND单元的控制栅极连接到一连串相应字线。可通过经由所连接的字线，用选择晶体管对(见图1D)的控制栅极上的适当电压接通所述选择晶体管对来寻址整行的NAND单元。当正读取NAND单元的链内的存储器晶体管时，链中的剩余存储器晶体管经由其相关联的字线而进行硬接通，使得流动通过所述链的电流基本上依赖于存储在正被读取的单元中的电荷的电平。NAND结构阵列及其作为存储器系统的一部分的操作的实例可查阅第5,570,315、5,774,397和6,046,935号美国专利。
区块擦除
电荷存储存储器装置的编程可能仅导致向其电荷存储元件添加更多电荷。因此，在编程操作之前，必须移除(或擦除)电荷存储元件中的现有电荷。提供擦除电路(未图示)以擦除一个或一个以上存储器单元区块。当整个单元阵列或阵列的重要单元群组被一起电擦除(即，以快闪形式)时，例如EEPROM的非易失性存储器被称为“快闪”EEPROM。一旦被擦除，所述单元群组便可重新编程。可一起擦除的单元群组可构成一个或一个以上可寻址擦除单元。擦除单元或区块通常存储一个或一个以上页面的数据，所述页面是编程和读取的单位，但可在单个操作中编程或读取一个以上页面。每一页面通常存储一个或一个以上扇区的数据，所述扇区的大小由主机系统界定。实例是具有512字节用户数据(遵循由磁盘驱动器建立的标准)加上某数目字节的关于用户数据和/或其被存储在的区块的额外开销信息的扇区。
读取/写入电路
在通常的双态EEPROM单元中，建立至少一个电流断点电平，以便将传导窗口分割成两个区。当通过施加预定的固定电压来读取单元时，通过与所述断点电平(或参考电流IREF)进行比较来将其源极/漏极电流解析为存储器状态。如果所读取的电流高于断点电平的电流，那么确定所述单元处于一个逻辑状态(例如，“零”状态)中。另一方面，如果电流小于断点电平的电流，那么确定所述单元处于另一逻辑状态(例如，“一”状态)中。因此，此类双态单元存储一位数字信息。通常提供参考电流源(其可以是可外部编程的)作为存储器系统的一部分以产生断点电平电流。
为了增加存储器容量，随着半导体技术发展水平的进步，快闪EEPROM装置正被制作为具有越来越高的密度。另一种用于增加存储容量的方法是使每一存储器单元存储两个以上状态。
对于多态或多电平EEPROM存储器单元，传导窗口通过一个以上断点而被分割为两个以上区，使得每一单元能够存储一位以上的数据。给定EEPROM阵列可存储的信息因此随着每一单元可存储的状态数目的增加而增加。具有多态或多电平存储器单元的EEPROM或快闪EEPROM已在第5,172,338号美国专利中描述。
实际上，单元的存储器状态通常通过在向控制栅极供应参考电压时感测跨越单元的源极和漏极电极的传导电流来读取。因此，对于单元的浮动栅极上的每一给定电荷，可检测到相对于固定参考控制栅极电压的相应传导电流。类似地，可编程到浮动栅极上的电荷的范围界定相应阈值电压窗口或相应传导电流窗口。
或者，代替在分割的电流窗口间检测传导电流，可能在控制栅极处针对测试中的给定存储器状态设定阈值电压并检测传导电流低于还是高于阈值电流。在一个实施方案中，相对于阈值电流检测传导电流是通过检查通过位线的电容释放传导电流的速率来完成的。
图4说明针对浮动栅极可在任何一个时间选择性地存储的四个不同电荷Q1-Q4的源极-漏极电流ID与控制栅极电压VCG之间的关系。四条ID与VCG实线曲线表示可在存储器单元的浮动栅极上编程的四个可能的电荷电平，其分别对应于四种可能的存储器状态。举例来说，一群单元的阈值电压窗口可在0.5V到3.5V的范围内。可通过将阈值窗口分割成五个各间隔0.5V的区来划分出六个存储器状态。举例来说，如果使用2μA的参考电流IREF(如图所示)，那么可认为以Q1编程的单元处于存储器状态“1”中，因为其曲线在阈值窗口的由VCG＝0.5V与1.0V划分的区中与IREF相交。类似地，Q4处于存储器状态“5”中。
如从以上描述可见，使存储器单元存储的状态越多，其阈值窗口划分得就越精细。这将在编程和读取操作中要求较高精确性，以便能够实现所需分辨率。
第4,357,685号美国专利揭示一种编程双态EPROM的方法，其中当将单元编程为给定状态时，其经受连续编程电压脉冲，每次向浮动栅极添加递增电荷。在脉冲之间，读回或检验单元以相对于断点电平确定其源极-漏极电流。当电流状态已经检验为达到所需状态时停止编程。所使用的编程脉冲串可具有渐增的周期或振幅。
现有技术编程电路简单地施加编程脉冲以从擦除或接地状态步进通过阈值窗口，直到达到目标状态为止。实际上，为了实现足够分辨率，每一分割或划分区将需要经过至少约五个编程步骤。所述性能对于双态存储器单元是可接受的。然而，对于多态单元，所需的步骤数目随着分区数目的增加而增加，且因此必定增加编程精确性或分辨率。举例来说，16态单元可平均需要至少40个编程脉冲来编程到目标状态。
图5示意性说明具有存储器阵列100的典型配置的存储器装置，所述存储器阵列100可由读取/写入电路170经由行解码器130和列解码器160存取。如结合图2和3描述，存储器阵列100中的存储器单元的存储器晶体管可经由一组选定字线和位线来寻址。行解码器130选择一个或一个以上字线，且列解码器160选择一个或一个以上位线，以便向所寻址的存储器晶体管的各自栅极施加恰当电压。提供读取/写入电路170以读取或写入(编程)所寻址存储器晶体管的存储器状态。读取/写入电路170包含许多读取/写入模块，其可经由位线连接到阵列中的存储器元件。
图6A是个别读取/写入模块190的示意框图。基本上，在读取或检验期间，感测放大器确定流动通过经由选定位线连接的所寻址存储器晶体管的漏极的电流。所述电流取决于存储在存储器晶体管中的电荷及其控制栅极电压。举例来说，在多态EEPROM单元中，其浮动栅极可充电到若干不同电平中的一者。对于4电平单元，其可用于存储两位数据。由感测放大器检测到的电平通过电平-位转换逻辑而转换为一组数据位以存储在数据锁存器中。
影响读取/写入性能和准确性的因素
为了改进读取和编程性能，并行读取或编程阵列中的多个电荷存储元件或存储器晶体管。因此，一起读取或编程一逻辑“页面”的存储器元件。在现有存储器结构中，一行通常含有若干交错页面。一页面的所有存储器元件将被一起读取或编程。列解码器将选择性地将交错页面中的每一者连接到相应数目的读取/写入模块。举例来说，在一个实施方案中，存储器阵列经设计为具有532字节(512字节加上20字节的额外开销)的页面大小。如果每一列含有漏极位线且每行存在两个交错页面，那么这相当于8512个列，其中每一页面与4256个列相关联。将存在4256个感测模块，其可经连接以并行读取或写入所有偶数位线或奇数位线。以此方式，并行地从所述页面的存储器元件读取一页面的4256位(即，532字节)数据或将其编程到所述页面的存储器元件中。形成读取/写入电路170的读取/写入模块可排列成各种结构。
参看图5，读取/写入电路170组织成多排读取/写入堆栈180。每一读取/写入堆栈180是读取/写入模块堆栈190。在存储器阵列中，列间距由占据所述列间距的一个或两个晶体管的大小确定。然而，如从图6A可见，读取/写入模块的电路将可能用更多晶体管和电路元件来实施，且因此将占据许多列的空间。为了服务所占据列中的一个以上列，依次层叠多个模块。
图6B展示常规上由读取/写入模块堆栈190实施的图5的读取/写入堆栈。举例来说，读取/写入模块可在16个列上延伸，因而可使用具有一堆栈八个读取/写入模块的读取/写入堆栈180来并行服务8个列。读取/写入堆栈可经由列解码器耦合到所述排中的8个奇数(1、3、5、7、9、11、13、15)列或8个偶数(2、4、6、8、10、12、14、16)列。
如之前所提及，常规存储器装置通过以整体并行方式同时对所有偶数或所有奇数位线进行操作来改进读取/写入操作。此由两个交错页面组成的行结构将有助于减轻装配读取/写入电路区块的问题。这还由控制位线到位线的电容耦合的考虑指示。使用区块解码器来将所述组读取/写入模块多路复用到偶数页面或奇数页面。以此方式，每当读取或编程一组位线时，可将交错组接地以使紧接相邻耦合最小化。
然而，交错页面结构在至少三个方面是不利的。首先，其需要额外的多路复用电路。第二，其在性能上较缓慢。为了完成对由字线连接或处于一行中的存储器单元的读取或编程，需要两个读取或两个编程操作。第三，在解决其它干扰效应方面也不是最适宜的，所述干扰效应例如当在不同时间(例如分别在奇数页面和偶数页面中)编程两个相邻电荷存储元件时处于浮动栅极电平的所述相邻电荷存储元件之间的场耦合。
相邻场耦合问题随着存储器晶体管之间不断紧密的间距而变得更为显著。在存储器晶体管中，电荷存储元件夹在沟道区与控制栅极之间。在沟道区中流动的电流是由在控制栅极和电荷存储元件处的场引起的合成电场的函数。随着密度不断增加，存储器晶体管形成为越来越紧密地在一起。来自相邻电荷元件的场因而成为受影响单元的合成场的重要引发因素。相邻场取决于编程到相邻者的电荷存储元件中的电荷。此扰动场在本质上是动态的，因为其随着相邻者的编程状态而变化。因此，受影响单元可依据相邻者的变化的状态在不同时间以不同方式进行读取。
交错页面的常规结构加剧了由相邻浮动栅极耦合造成的误差。由于彼此独立地编程和读取偶数页面和奇数页面，因而可在一组条件下编程页面且在一组完全不同的条件下读回页面，这取决于在此期间交错页面发生的情况。读取误差将随着增加的密度而变得更为严重，从而需要更准确的读取操作和对阈值窗口进行更粗糙的分割(对于多态实施方案)。性能将受到损害，且多态实施方案中的潜在能力受到限制。
第US-2004-0060031-A1号美国专利公开案揭示一种高性能且紧凑型非易失性存储器装置，其具有较大读取/写入电路区块以并行读取和写入相应的存储器单元区块。明确地说，存储器装置具有将读取/写入电路区块中的冗余降低到最小程度的结构。通过将读取/写入模块区块重新分配到并行操作的区块读取/写入模块核心部分中且同时以分时方式与显著较小的一组共用部分进行交互来实现空间以及功率的显著节省。明确地说，多个感测放大器与数据锁存器之间的读取/写入电路间的数据处理由共享处理器执行。
因此，通常需要高性能和高容量的非易失性存储器。明确地说，需要一种具有增强的读取和编程性能的紧凑型非易失性存储器，其具有紧凑且高效并在读取/写入电路间处理数据方面非常通用的改进的处理器。
发明内容
根据本发明的一个方面，呈现高速缓存操作，其允许在内部存储器参与另一操作(例如读取、编程或擦除)的同时将数据传送到一存储器中或传送离开所述存储器。明确地说，本文描述实现此类高速缓存操作的数据锁存器的配置及其使用方法。
本文描述数据锁存器由许多物理页面共享的结构。举例来说，读取/写入堆栈与存储器的位线相关联，所述位线由多个字线共享。当一个操作正在存储器中进行时，如果这些锁存器中的任一者是空闲的，那么其可高速缓存数据以用于同一或另一字线中的将来操作，从而节省传送时间，因为这可隐藏在另一操作背后。这可通过增加不同操作或操作阶段的管线流通的量来改进性能。在一个实例中，在高速缓存编程操作中，当编程一个数据页面时，可加载另一数据页面，从而节省传送时间。对于另一实例，在一个示范性实施例中，对一个字线的读取操作插入到对另一字线的写入操作中，从而允许在数据写入继续进行的同时将来自读取操作的数据传送离开存储器。
根据各个方面，当针对第一数据页面正在进行写入或其它操作时，可双态触发输出(toggle out)来自同一区块中但在不同字线上的另一页面的数据(以例如进行ECC操作)。此操作的阶段间管线流通允许数据传送所需的时间隐藏在对第一数据页面的操作背后。更一般地说，这允许将一个操作的一部分插入在另一(通常较长)操作的阶段之间。另一实例将是，将感测操作插入在(比如)擦除操作的阶段之间，例如在擦除脉冲之前或在用作擦除的稍后部分的软编程阶段之前。
如果正在执行具有不同阶段的相对较长操作，那么主要方面将穿插使用读取/写入堆栈的共享锁存器的较快操作(如果锁存器可用的话)。举例来说，读取可插入到编程或擦除操作中，或二进制编程可插入到擦除中。主要示范性实施例将在针对共享相同读取写入堆栈的另一页面的编程操作期间，针对一个页面双态触发数据输入和/或输出，其中举例来说，待双态触发输出并修改的数据的读取插入到数据写入的检验阶段中。
可用许多方式来提高开放式数据锁存器的可用性。一般来说，对于每单元存储n位的存储器，每一位线将需要n个此类数据锁存器；然而，并非始终需要所有这些锁存器。举例来说，在以上部页面/下部页面格式存储数据的每单元两位的存储器中，在编程下部页面时将需要一个数据锁存器(如果实施快速通过写入的话，还使用另一锁存器)。在编程上部页面时将需要两个数据锁存器(如果实施快速通过写入的话，还使用第三锁存器)。更一般地说，对于存储多个页面的存储器，将仅在编程最高页面时才需要所有锁存器。这使得其它锁存器可用于高速缓存操作。另外，即使当写入最高页面时，由于从写入操作的检验阶段移除了各种状态，因而锁存器将释放。具体地说，一旦只有最高状态留待检验，就只需要单个锁存器用于检验目的且其它锁存器可用于高速缓存操作。
示范性实施例基于四状态存储器，其每单元存储两位且具有针对每一位线上的数据的两个锁存器以及针对快速通过写入的一个额外锁存器。写入下部页面或擦除或进行后擦除软编程的操作基本上是二元操作，且使所述数据锁存器中的一者空闲，可使用其来高速缓存数据。类似地，在进行上部页面或全序列写入时，一旦除最高电平外所有电平已经过检验，就仅需要检验单个状态且存储器可释放可用于高速缓存数据的锁存器。可如何使用此锁存器的实例是，当编程一个页面时(例如在复制操作中)，共享同一数据锁存器组的另一页面(例如同一位线组上的另一字线)的读取可插到所述写入的编程脉冲与检验之间。地址可接着切换到正被写入的页面，从而允许写入过程在其停止的地方继续进行，而不必重新开始。当写入继续时，在内插的读取期间高速缓存的数据可被双态触发输出、核对或修改且传送回以准备在早期写入操作完成时写回。这种软高速缓存操作允许第二数据页面的双态触发输出和修改隐藏在第一页面的编程背后。
从对本发明优选实施例的以下描述中将了解本发明的额外特征和优点，应结合附图来阅读描述内容。
附图说明
图1A-1E示意性说明非易失性存储器单元的不同实例。
图2说明NOR存储器单元阵列的实例。
图3说明NAND存储器单元阵列的实例，例如图1D中所示的阵列。
图4说明针对在任何一个时间浮动栅极可存储的四个不同电荷Q1-Q4的源极-漏极电流与控制栅极电压之间的关系。
图5示意性说明可由读取/写入电路经由行和列解码器存取的存储器阵列的典型配置。
图6A是个别读取/写入模块的示意性框图。
图6B展示常规上由读取/写入模块堆栈实施的图5的读取/写入堆栈。
图7A示意性说明其中实施有本发明的改进的处理器的具有一排分割的读取/写入堆栈的紧凑型存储器装置。
图7B说明图7A所示的紧凑型存储器装置的优选配置。
图8示意性说明图7A所示的读取/写入堆栈中的基本组件的一般配置。
图9说明图7A和7B所示的读取/写入电路间的读取/写入堆栈的一个优选配置。
图10说明图9所示的共用处理器的改进实施例。
图11A说明图10所示的共用处理器的输入逻辑的优选实施例。
图11B说明图11A的输入逻辑的真值表。
图12A说明图10所示的共用处理器的输出逻辑的优选实施例。
图12B说明图12A的输出逻辑的真值表。
图13是图10的简化版本，其展示本发明的两位实施例中与本论述有关的一些特定元件。
图14指示在读入下部页面数据的情况下，用于上部页面编程的针对与图13相同的元件的锁存器分配。
图15说明单页面模式下高速缓存编程的各方面。
图16展示可用于下部页面到全序列转换的编程波形。
图17说明具有全序列转换的高速缓存编程操作中的相对时序。
图18描述高速缓存页面复制操作中的锁存器部署。
图19A和19B说明高速缓存页面复制操作中的相对时序。
具体实施方式
图7A示意性说明其中实施有本发明的改进的处理器的具有一排分割读取/写入堆栈的紧凑型存储器装置。存储器装置包括二维存储器单元阵列300、控制电路310和读取/写入电路370。存储器阵列300可通过字线经由行解码器330和通过位线经由列解码器360寻址。读取/写入电路370实施为一排分割读取/写入堆栈400，且允许并行读取或编程存储器单元区块(也称为“页面”)。在优选实施例中，页面由邻接存储器单元行构成。在另一实施例中，在将存储器单元行分割成多个区块或页面的情况下，提供区块多路复用器350以将读取/写入电路370多路复用到各个区块。
控制电路310与读取/写入电路370协作以对存储器阵列300执行存储器操作。控制电路370包括状态机312、芯片上地址解码器314和电力控制模块316。状态机312提供对存储器操作的芯片级控制。芯片上地址解码器314提供主机或存储器控制器所使用的地址与解码器330和370所使用的硬件地址之间的地址界面。电力控制模块316控制在存储器操作期间供应到字线和位线的电力和电压。
图7B说明图7A所示的紧凑型存储器装置的优选配置。在阵列的相对侧以对称方式实施各种外围电路对存储器阵列300的存取，使得每一侧的存取线和电路减半。因此，行解码器被分裂成行解码器330A和330B，且列解码器被分裂成列解码器360A和360B。在将存储器单元行分割成多个区块的实施例中，区块多路复用器350被分裂成区块多路复用器350A和350B。类似地，读取/写入电路被分裂成从阵列300的底部连接到位线的读取/写入电路370A和从阵列300的顶部连接到位线的读取/写入电路370B。以此方式，读取/写入模块的密度以及因此分割的读取/写入堆栈400的密度基本上减半。
图8示意性说明图7A所示的读取/写入堆栈中的基本组件的一般配置。根据本发明的一般结构，读取/写入堆栈400包含用于感测k个位线的感测放大器堆栈212、用于经由I/O总线231输入或输出数据的I/O模块440、用于存储输入或输出数据的数据锁存器堆栈430、用于处理和存储读取/写入堆栈400中的数据的共用处理器500以及用于堆栈组件间通信的堆栈总线421。读取/写入电路370中的堆栈总线控制器经由线411提供控制和时序信号以用于控制读取/写入堆栈中的各种组件。
图9说明图7A和7B所示的读取/写入电路中读取/写入堆栈的一个优选配置。每一读取/写入堆栈400对一群组k个位线进行并行操作。如果页面具有p＝r*k个位线，那么将存在r个读取/写入堆栈400-1、……、400-r。
并行操作的整排分割的读取/写入堆栈400允许并行读取或编程沿着一行的P个单元的区块(或页面)。因此，对于整行单元将存在P个读取/写入模块。因为每一堆栈服务k个存储器单元，因此由r＝p/k给出所述排中读取/写入堆栈的总数目。举例来说，如果r是所述排中的堆栈数目，那么p＝r*k。一个实例性存储器阵列可具有p＝512字节(512×8位)，k＝8，且因此r＝512。在优选实施例中，区块是整行单元的连串。在另一实施例中，区块是行中的单元的子集。举例来说，单元子集可以是整行的一半或整行的四分之一。单元子集可以是一连串连续单元或每隔一个单元，或每隔预定数目的单元。
每一读取/写入堆栈(例如400-1)基本上含有一堆栈感测放大器212-1到212-k，其并行服务一区段k个存储器单元。优选的感测放大器在第2004-0109357-A1号美国专利公开案中揭示，所述公开案的全部揭示内容以引用的方式并入本文中。
堆栈总线控制器410经由线411向读取/写入电路370提供控制和时序信号。堆栈总线控制器本身经由线311依赖于存储器控制器310。每一读取/写入堆栈400间的通信由互连堆栈总线431实现且由堆栈总线控制器410控制。控制线411将控制和时钟信号从堆栈总线控制器410提供到读取/写入堆栈400-1的组件。
在优选配置中，堆栈总线被分割成用于共用处理器500与感测放大器堆栈212之间的通信的SABus 422，以及用于处理器与数据锁存器堆栈430之间的通信的DBus 423。
数据锁存器堆栈430由数据锁存器430-1到430-k组成，与所述堆栈相关联的每一存储器单元使用一个数据锁存器。I/O模块440使数据锁存器能够经由I/O总线231与外部交换数据。
共用处理器还包括用于输出指示存储器操作状态(例如误差状况)的状态信号的输出507。所述状态信号用于驱动n晶体管550的栅极，所述n晶体管550以线“或”(Wired-Or)配置系结到旗标总线509。旗标总线优选地由控制器310预充电，且将在任何读取/写入堆栈断言状态信号时下拉。
图10说明图9所示的共用处理器的改进实施例。共用处理器500包含处理器总线、用于与外部电路通信的PBUS 505、输入逻辑510、处理器锁存器PLatch 520和输出逻辑530。
输入逻辑510从PBUS接收数据且输出到BSI节点作为经变换数据，所述经变换数据依据经由信号线411来自堆栈总线控制器410的控制信号而具有逻辑状态“1”、“0”或“Z”(浮动)中的一者。设定/重设锁存器PLatch 520接着锁存BSI，从而得到一对互补输出信号为MTCH和MTCH*。
输出逻辑530接收MTCH和MTCH*信号，且在PBUS 505上输出经变换数据，所述经变换数据依据经由信号线411来自堆栈总线控制器410的控制信号而具有逻辑状态“1”、“0”或“Z”(浮动)中的一者。
在任何一个时间，共用处理器500处理与给定存储器单元相关的数据。举例来说，图10说明耦合到位线1的存储器单元的情况。相应感测放大器212-1包含出现有感测放大器数据的节点。在优选实施例中，节点采取存储数据的SA锁存器214-1的形式。类似地，相应数据锁存器组430-1存储与耦合到位线1的存储器单元相关联的输入或输出数据。在优选实施例中，所述数据锁存器组430-1包含足够的数据锁存器434-1、……434-n以用于存储n位数据。
当传送栅极501由一对互补信号SAP和SAN启用时，共用处理器500的PBUS 505能够经由SBUS 422存取SA锁存器214-1。类似地，当传送栅极502由一对互补信号DTP和DTN启用时，PBUS 505能够经由DBUS 423存取数据锁存器组430-1。信号SAP、SAN、DTP和DTN被明确说明为来自堆栈总线控制器410的控制信号的一部分。
图11A说明图10所示的共用处理器的输入逻辑的优选实施例。输入逻辑520接收PBUS 505上的数据，且依据控制信号而定，具有相同或反转或浮动的输出BSI。输出BSI节点基本上受传送栅极522或包含串联到Vdd的p晶体管524和525的上拉电路或包含串联到接地的n晶体管526和527的下拉电路的输出影响。上拉电路使到达p晶体管524和525的栅极分别由信号PBUS和ONE控制。下拉电路使到达n晶体管526和527的栅极分别由信号ONEB<1>和PBUS控制。
图11B说明图11A的输入逻辑的真值表。所述逻辑由PBUS和作为来自堆栈总线控制器410的控制信号的一部分的控制信号ONE、ONEB<0>、ONEB<1>控制。基本上，支持三种传送模式，即通过、反转和浮动。
在通过模式的情况下(其中BSI与输入数据相同)，信号ONE处于逻辑“1”，ONEB<0>处于“0”，且ONEB<1>处于“0”。这将禁用上拉或下拉但启用传送栅极522，以将PBUS505上的数据传递到输出523。在反转模式的情况下(其中BSI是输入数据的反转)，信号ONE处于“0”，ONEB<0>处于“1”，且ONEB<1>处于“1”。这将禁用传送栅极522。而且，当PBUS处于“0”时，将禁用下拉电路且同时启用上拉电路，从而导致BSI处于“1”。类似地，当PBUS处于“1”时，禁用上拉电路且同时启用下拉电路，从而导致BSI处于“0”。最后，在浮动模式的情况下，可通过使信号ONE处于“1”、ONEB<0>处于“1”和ONEB<1>处于“0”而使输出BSI浮动。虽然实际上不使用浮动模式，但出于完整起见列举浮动模式。
图12A说明图10所示的共用处理器的输出逻辑的优选实施例。BSI节点处来自输入逻辑520的信号锁存在处理器锁存器PLatch 520中。输出逻辑530从PLatch 520的输出接收数据MTCH和MTCH*，且依据控制信号而定，以通过、反转或浮动模式在PBUS上输出。换句话说，四个分支充当PBUS 505的驱动器，有效地将其拉到高、低或浮动状态。这由PBUS 505的四个分支电路(即，两个上拉和两个下拉电路)完成。第一上拉电路包含串联到Vdd的p晶体管531和532，且能够在MTCH处于“0”时上拉PBUS。第二上拉电路包含串联到接地的p晶体管533和534，且能够在MTCH处于“1”时上拉PBUS。类似地，第一下拉电路包含串联到Vdd的n晶体管535和536，且能够在MTCH处于“0”时下拉PBUS。第二上拉电路包含串联到接地的n晶体管537和538，且能够在MTCH处于“1”时上拉PBUS。
本发明的一个特征在于用PMOS晶体管构成上拉电路且用NMOS晶体管构成下拉电路。由于NMOS的拉动比PMOS的拉动强得多，因而在任何争用中下拉将始终胜过上拉。换句话说，节点或总线可始终默认为上拉或“1”状态，且如果需要的话，可始终通过下拉而翻转到“0”状态。
图12B说明图12A的输出逻辑的真值表。所述逻辑由从输入逻辑锁存的MTCH、MTCH*以及作为来自作为来自堆栈总线控制器410的控制信号的一部分的控制信号PDIR、PINV、NDIR、NINV控制。支持四种操作模式，即通过、反转、浮动和预充电。
在浮动模式中，禁用所有四个分支。这通过使信号PINV＝1、NINV＝0、PDIR＝1、NDIR＝0来完成，其中所述值也是默认值。在通过模式中，当MTCH＝0时，将需要PBUS＝0。这通过仅启用具有n晶体管535和536的下拉分支来完成，其中除了NDIR＝1以外，所有控制信号均处于其默认值。当MTCH＝1时，将需要PBUS＝1。这通过仅启用具有p晶体管533和534的上拉分支来完成，其中除了PINV＝0以外，所有控制信号均处于其默认值。在反转模式中，当MTCH＝0时，将需要PBUS＝1。这通过仅启用具有p晶体管531和532的上拉分支来完成，其中除了PDIR＝0以外，所有控制信号均处于其默认值。当MTCH＝1时，将需要PBUS＝0。这通过仅启用具有n晶体管537和538的下拉分支来完成，其中除了NINV＝1以外，所有控制信号均处于其默认值。在预充电模式中，控制信号设置PDIR＝0和PINV＝0将在MTCH＝1时启用具有p晶体管531和531的上拉分支，或在MTCH＝0时启用具有p晶体管533和534的上拉分支。
在第11/026,536号美国专利申请案(2004年12月29日)中更完整地揭示共用处理器操作，所述申请案的全文以引用的方式并入本文中。
高速缓存操作中数据锁存器的使用
本发明的许多方面使用上文在图10中描述的读取/写入堆栈的数据锁存器在内部存储器正执行其它操作(例如读取、写入或擦除)的同时进行将输入和输出数据的高速缓存操作。在上述结构中，数据锁存器由许多物理页面共享。举例来说，如同在由所有字线共享的位线的读取/写入堆栈上，因此当一个操作正在进行时，如果这些锁存器中的任何锁存器是空闲的，那么其可高速缓存数据以用于同一或另一字线中的将来操作，从而节省传送时间，因为这可隐藏在另一操作背后。这可通过增加不同操作或操作阶段的管线流通的量来改进性能。在一个实例中，在高速缓存编程操作中，当编程一个数据页面时，可载入另一数据页面，从而节省传送时间。对于另一实例，在一个示范性实施例中，对一个字线的读取操作插入到对另一字线的写入操作中，从而允许在数据写入继续进行的同时将来自读取操作的数据传送离开存储器。
请注意，这允许在针对第一数据页面正在进行写入或其它操作时，双态触发输出来自在同一区块中但在不同字线上的另一页面的数据(以例如进行ECC操作)。此操作的阶段间管线流通允许数据传送所需的时间隐藏在对第一数据页面的操作背后。更一般地说，这允许将一个操作的一部分插入在另一(通常较长)操作的阶段之间。另一实例将是，将感测操作插入在(比如)擦除操作的阶段之间，例如在擦除脉冲之前或在用作擦除的稍后部分的软编程阶段之前。
为了获得所论述的一些操作所需的相对时间，用于上文所述的系统的一组示范性时间值可采取为：
数据写入：～700μs(下部页面～600μs，上部页面800μs)
二进制数据写入：～200μs
擦除：～2,500μs
读取：20-40μs
读取和双态触发输出数据：2KB数据，～80μs；4KB～160μs；8KB～320μs
这些值可用作参考以给出对于以下时序图中所涉及的相对时间的理解。如果具有拥有不同阶段的长操作，那么主要方面将穿插使用读取/写入堆栈的共享锁存器的较快操作(如果锁存器可用的话)。举例来说，读取可插入到编程或擦除操作中，或二进制编程可插入到擦除中。主要示范性实施例将在针对共享相同读取写入堆栈的另一页面的编程操作期间，针对一个页面双态触发数据输入和/或输出，其中举例来说，待双态触发输出并修改的数据的读取插入到数据写入的检验阶段中。
可用许多方式来提高开放式数据锁存器的可用性。一般来说，对于每单元存储n位的存储器，每一位线将需要n个此类数据锁存器；然而，并非一直需要所有这些锁存器。举例来说，在以上部页面/下部页面格式存储数据的每单元两位的存储器中，在编程下部页面时将需要两个数据锁存器。更一般地说，对于存储多个页面的存储器，将仅在编程最高页面时才需要所有锁存器。这使得其它锁存器可用于高速缓存操作。另外，即使当写入最高页面时，由于从写入操作的检验阶段移除了各种状态，因而锁存器将释放。具体地说，一旦只有最高状态留待检验，就只需要单个锁存器来用于检验目的且其它锁存器可用于高速缓存操作。
以下论述将基于四状态存储器，其每单元存储两位且具有针对每一位线上的数据的两个锁存器以及针对快速通过写入的一个额外锁存器，如在与本申请案同时申请且并入在上文中的题为“Use of Data Latches in Multi-Phase Programming of Non-VolatileMemories”的美国专利申请案中所描述。写入下部页面或擦除或进行后擦除软编程的操作基本上是二元操作，且使数据锁存器中的一者空闲，可使用其来高速缓存数据。类似地，在进行上部页面或全序列写入时，一旦除最高电平以外所有电平已经过检验，就仅需要检验单个状态且存储器可释放可用于高速缓存数据的锁存器。可如何使用此锁存器的实例是，当编程一个页面时(例如在复制操作中)，共享同一数据锁存器组的另一页面(例如同一位线组上的另一字线)的读取可插在写入的检验阶段期间。地址可接着切换到正被写入的页面，从而允许写入过程在其停止的地方继续进行，而不必重新开始。当写入继续时，在内插的读取期间高速缓存的数据可被双态触发输出、核对或修改且传送回以准备在早期写入操作完成时写回。这种软高速缓存操作允许第二数据页面的双态触发输出和修改隐藏在第一页面的编程背后。
作为第一实例，对于以单页面(下部页面/上部页面格式)编程模式操作的两位存储器的高速缓存编程操作。图13是图10的简化版本，其展示两位实施例中与本论述有关的一些特定元件，其中其它元件被删除以简化论述。这些特定元件包括连接到数据I/O线231的数据锁存器DL0 434-0、通过线423连接到共用处理器500的数据锁存器DL1434-1、通过435共同与其它数据锁存器连接的数据锁存器DL2 432-2以及通过线422连接到共用处理器500的感测放大器数据锁存器DLS 214。图13的各种元件是根据其在编程下部页面期间的部署来标注的。锁存器DL2 434-2用于快速通过写入模式中的较低检验(VL)，如在与本申请案同时申请的题为“Use of Data Latches in Multi-PhaseProgramming of Non-Volatile Memories”的美国专利申请案中所描述；包括寄存器和在包括其时使用快速通过写入是可选的，但示范性实施例将包括此寄存器。
对下部页面的编程可包括以下步骤：
(1)通过将数据锁存器DL0 434-0重设为默认值“1”来开始所述过程。此惯例用于简化部分页面编程，因为将抑制编程选定行中将不被编程的单元。
(2)沿着I/O线231将编程数据供应到DL0 434-0。
(3)将把编程数据传送到DL1 434-1和DL2 434-2(如果包括此锁存器且实施快速通过写入的话)。
(4)一旦将编程数据传送到DL1 434-1，就可将数据锁存器DL0 434-0重设为“1”，且在编程时间期间，可沿着I/O线231将下一数据页面加载到DL0434-0，从而允许在写入第一页面的同时高速缓存第二页面。
(5)一旦将第一页面加载到DL1 434-1中，就可开始编程。DL1 434-1数据用于锁定单元以防进一步编程。DL2 434-2数据用于较低检验锁定，所述较低检验锁定管理向快速通过写入的第二阶段的过渡，如在与本申请案同时申请的题为“Use of Data Latches inMulti-Phase Programming of Non-Volatile Memories”的美国专利申请案中所描述。
(6)一旦编程开始，在编程脉冲之后，使用较低检验的结果来更新DL2 434-2；使用较高检验的结果来更新DL1 434-1。(此论述基于“常规”编码，其中下部页面编程将到达A状态。这种编码和其它编码在与本申请案同时申请的题为“Use of Data Latches inMulti-Phase Programming of Non-Volatile Memories”以及2005年3月16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利申请案中进一步论述。容易将本论述延伸到其它编码。)
(7)在判断编程是否完成时，仅检查行的单元的DL1 434-1寄存器(或恰当的物理编程单元)。
一旦下部页面被写入，就可编程上部页面。图14展示与图13相同的元件，但指示在读入下部页面数据的情况下用于上部页面编程的锁存器分配。(所述描述再次使用常规编码，使得上部页面的编程将到达B和C状态。)上部页面的编程可包括以下步骤：
(1)一旦下部页面完成编程，将用来自状态机控制器的信号来开始上部页面(或下一页面)写入，其中在所述状态机控制器中保持(未执行的)高速缓存编程命令。
(2)将把编程数据从DL0 434-0(其在步骤(4)中在下部页面写入期间被载入到那里)传送到DL1 434-1和DL2 434-2。
(3)将从阵列读入下部页面数据并将其放置到DL0 434-0中。
(4)再次分别使用DL1 434-1和DL2 434-2以用于检验高和检验低锁定数据。锁存器DL0 434-0(保持下部页面数据)被按照编程参考数据进行检查，但不用检验结果来更新。
(5)作为检验B状态的一部分，在以较低检验VBL进行感测之后，将相应地在DL2434-2中更新数据，其中用高检验VBH结果来更新DL1 434-1数据。类似地，C检验将具有相应命令来用各自VCL和VCH结果更新锁存器DL2 434-2和DL1 434-1。
(6)一旦完成B数据，就不需要下部页面数据(保持在DL0 434-0中以供参考)，因为只需要执行对C状态的检验。将DL0 434-0重设为“1”，且可从I/O线231载入另一编程数据页面并将其高速缓存在锁存器DL0 434-0中。共用处理器500可设定将仅检验C状态的指示。
(7)在判断上部页面编程是否完成时，针对状态，检查锁存器DL1 434-1和DL0 434-0两者。一旦单元被编程到B状态且仅C状态正被检验，那么只有锁存器DL1 434-1数据需被检查以查看是否存在任何未被编程的位。
请注意，在此安排下，在步骤6中，不再需要锁存器DL0 434-0且其可用于高速缓存用于下一编程操作的数据。另外，在使用快速通过写入的实施例中，一旦进入第二缓慢编程阶段，还可使锁存器DL2 434-2可用于对数据进行高速缓存，但实际上，通常是如下情况：这仅以此方式在相当短时间段中可用，所述相当短时间段并不证明实施此特征通常所需的额外开销是合理的。
图15可用于说明单页面模式下高速缓存编程的许多方面，所述单页面模式已在最近几个段落中进行描述。图15展示在存储器内部(下部“真实繁忙”线)和从存储器外部所见(上部“高速缓存繁忙”线)的事件发生的相对时序。
在时间t0处，将待编程到选定字线(WLn)上的下部页面加载到存储器中。这假定第一下部数据页面先前尚未被高速缓存，因为其将用于随后页面。在时间t1处，下部页面完成加载且存储器开始对其进行写入。由于在此点处这等同于二元操作，因而只需要检验状态A(“pvAfy”)，且数据锁存器DL0 434-0可用于接收下一数据页面，所述下一数据页面此处作为待编程到WLn中的上部页面(在时间t2处)，其因而在编程下部页面期间被高速缓存在锁存器DL0 434-0中。上部页面在时间t3处完成加载，且可在t4处在下部页面完成时就进行编程。在此安排下，虽然所有数据(下部和上部页面)将要写入到物理编程单元(此处，字线WLn)中，但存储器必须从时间t3等待至时间t4才可对上部页面数据进行写入，这不同于下文描述的全序列实施例。
在时间t4处开始上部页面的编程，其中最初仅检验B状态(“pvfyB”)，在t5处添加C状态(“pvfyB/C”)。一旦在t6处不再检验B状态，那么仅需要检验C状态(“pvfyC”)且锁存器DL0 434-0被释放。这允许在上部页面完成编程时高速缓存下一数据组。
注意到，根据具有高速缓存编程的单页面算法，如图15所示，即使上部页面数据可在时间t3处可用，存储器也将等到时间t4才开始写入此数据。在向全序列编程操作的转换中(例如在第11/013,125号美国专利申请案中更全面揭示)，一旦上部页面可用，就可同时编程上部和下部页面数据。
全序列(低向全转换)写入中的高速缓存编程算法与上文中一样以下部页面编程开始。因此，步骤(1)-(4)与单页面编程模式下的下部页面过程一样：
(1)通过将数据锁存器DL0 434-0重设为默认值“1”来开始所述过程。此惯例用于简化部分页面编程，因为将抑制编程选定行中将不被编程的单元。
(2)沿着I/O线231将编程数据供应到DL0 434-0。
(3)将把编程数据传送到DL1 434-1和DL2 434-2(如果包括此锁存器且实施快速通过写入的话)。
(4)一旦将编程数据传送到DL1 434-1，就可将数据锁存器DL0 434-0重设为“1”，且在编程时间期间，可沿着I/O线231将下一数据页面加载到DL0 434-0，从而允许在写入第一页面的同时高速缓存第二页面。
一旦加载了第二数据页面，如果对应于正被写入的下部页面的上部部分且下部页面尚未完成编程，那么可实施向全序列写入的转换。此论述关注在此类算法中使用数据锁存器，在共同待决且共同转让的第11/013,125号美国专利申请案中更全面揭示许多其它细节。
(5)在将上部页面数据加载到锁存器DL0 434-0之后，将在地址区块中进行判断以检查2个页面是否在同一字线和同一区块上，其中一个页面是下部页面且一个页面是上部页面。如果这样的话，那么编程状态机将触发下部页面编程到全序列编程的转换(如果允许的话)。在任何待决检验完成之后，接着实现过渡。
(6)当编程序列从下部页面改变为全序列时，通常将改变一些操作参数。在示范性实施例中，这些操作参数包括：
(i)如果下部页面数据尚未锁定，那么脉冲检验周期数目的最大程序循环将从下部页面算法的程序循环改变为全序列的程序循环，但所完成的程序循环的数目将不会通过所述转换而被重设。
(ii)如图16所示，编程波形以下部页面编程过程中使用的值VPGM_L开始。如果编程波形已经前进到其超过上部页面过程中使用的开始值VPGM_U的地方，那么在向全序列转换时，在继续沿着阶梯上升之前阶梯将回落到VPGM_U。
(iii)确定编程脉冲的步长和最大值的参数不改变。
(7)应执行对存储器单元的当前状态的全序列读取以保证将编程正确数据以用于多电平编码。这确保当全序列开始时不会抑制编程先前可能已经在下部页面编程中锁定但需要进一步编程以考虑其上部页面数据的状态。
(8)如果激活快速通过写入，那么锁存器DL2 434-2的数据将同样被更新以反映上部页面编程数据，因为这先前是基于仅针对A状态的下部检验。
(9)编程接着再继续多电平全序列编程算法。如果下部页面过程中的编程波形已增加超过上部页面开始电平，那么波形在转换时后退到此电平，如图16所示。
图17是下部页面到全序列转换写入过程中所涉及的相对时间的示意性表示。直到时间t3为止，所述过程如同上文针对图15中的过程所描述。在t3处，已经加载上部数据页面且进行向全序列算法的过渡，检验过程被切换以包括B状态以及A状态。一旦所有A状态锁定，在时间t4处，检验过程就切换以检查B和C状态。一旦在t5处已经检验了B状态，那么仅需要检查C状态，且可释放寄存器以加载待编程的下一数据，例如下一字线(WLn+1)上的下部页面(如高速缓存繁忙线上所指示)。在时间t6处，此下一数据组已被高速缓存，且一旦针对先前组的C数据的编程在t7处结束，那么此下一数据组开始编程。另外，当字线WLn+1上的(此处)下部页面正在编程时，下一数据(例如相应的上部页面数据)可加载到开放式锁存器DL0 434-0中。
在全序列写入期间，以独立给出下部页面和上部页面状态的方式来实施状态报告。在编程序列结束处，如果存在未完成的位，那么可执行物理页面扫描。第一扫描可针对未完成的上部页面数据来检查锁存器DL0 434-0，第二扫描可针对未完成的下部页面数据来检查DL1 434-1。由于B状态的检验将改变DL0 434-0和DL1 434-1数据两者，因而应以位的阈值高于A检验电平时DL1 434-1数据“0”将改变为“1”的方式来执行A状态检验。这种后检验将检查任何欠编程B电平是否在A电平处通过；如果其在A电平处通过，那么误差仅在上部页面上而不在下部页面上；如果其不在A电平处通过，那么下部和上部页面两者均具有误差。
如果使用高速缓存编程算法，那么在编程A和B数据之后，将把C状态传送到锁存器DL1 434-1以完成编程。在此情况下，锁存器的扫描对于下部页面是不必要的，因为下部页面将已经通过编程而没有任何故障位。
本发明的另一组示范性实施例涉及页面复制操作，其中数据组从一个位置重新定位到另一位置。数据重新定位操作的各个方面在2004年5月13日申请的第US 10/846,289号、2004年12月21日申请的第11/022,462号和2004年8月9日申请的第US 10/915,039号美国专利申请案以及第6,266,273号美国专利中描述，所述专利申请案和专利均以引用的方式并入本文中。当将数据从一个位置复制到另一位置时，通常双态触发输出所述数据以进行检查(例如，检查误差)、更新(例如更新标头)或两者(例如校正检测到的误差)。此类传送还将在垃圾收集操作中合并数据。本发明的主要方面允许在写入操作的检验阶段期间内插对开放式寄存器的数据读取，接着当写入操作继续时将此高速缓存数据传送离开存储器装置，从而允许用于双态触发输出数据的时间隐藏在写入操作背后。
下文呈现高速缓存页面复制操作的两个示范性实施例。在所述两种情况下，描述使用快速通过写入实施方案的实施方案。图18指示随过程进行时的示范性锁存器配置的部署。
第一型式的高速缓存页面复制将向下部页面进行写入，且可包括以下步骤，其中读取地址被标注为M、M+1、……，且写入地址被标注为N、N+1、……：
(1)将待复制的页面(“页面M”)读入到锁存器DL1 434-1中。这可以是上部或下部数据页面。
(2)接着将页面M传送到DL0 434-0中。
(3)接着双态触发输出并修改DL0 434-0中的数据，此后将其传送回锁存器中。
(4)接着可开始编程序列。在将待写入到下部页面N中的数据传送到DL1 434-1和DL2 434-2之后，锁存器DL0 434-0准备好高速缓存数据。将编程此下部页面。对于此实施例，编程状态机将在此处停止。
(5)接着将待复制的下一页面读取到DL0 434-0中。接着可再继续编程。在步骤(4)结束时停止的状态机将从头开始重新开始所述编程序列。
(6)继续编程，直到下部页面完成为止。
复制目的地页面地址将确定写入到下部还是上部页面。如果编程地址是上部页面地址，那么编程序列将在编程完成时才停止，且步骤(5)的读取将在写入完成之后执行。
在第二高速缓存页面复制方法中，可暂停编程/检验过程以插入读取操作且接着重新开始写入操作，在其停止的那点处继续进行。接着当再继续的写入操作继续进行时，可双态触发输出在此交错感测操作期间读取的数据。并且，此第二过程允许一旦正仅检验C状态且每一位线上一个锁存器打开就将页面复制机制用于上部页面或全序列写入过程中。第二高速缓存页面复制操作以与第一情况中相同的前三个步骤开始，但接下来不同。这可包括以下步骤：
(1)将待复制的页面(“页面M”)读取到锁存器DL1 434-1中。这可以是下部或上部页面。
(2)接着将来自页面M的数据传送到DL0 434-0中。(与之前一样，N等将表示写入地址，M等将表示读取地址。)
(3)接着双态触发输出、修改DL0 434-0中的数据，此后将其传送回锁存器中。
(4)状态机编程将进入无限等待状态，直到输入命令(读取命令)为止，且接着将开始将另一页面(例如下一页面M+1)读取到锁存器DL0 434-0。
(5)一旦步骤(4)的读取完成，就将地址切换回字线和区块地址以将步骤(1-3)中的数据编程到页面N(此处，下部页面)中，且再继续编程。
(6)在页面M+1的读取完成之后，可双态触发输出、修改和返回数据。一旦所述过程完成，如果两个页面是同一WL上的相应上部和下部页面，就将写入转换为全序列操作。
(7)一旦在全序列写入中完成A和B电平，就将把DL0 434-0中的数据传送到DL1434-1(与在之前描述的正常高速缓存编程中一样)，且可发布针对另一页面(例如，页面M+2)的读取命令。如果不存在单页面到全序列的转换，那么下部页面将完成写入且接着上部页面将开始。在完全完成B电平状态之后，将发生相同的DL0 434-0到DL1 434-1数据传送，且状态机将进入等待针对页面M+2的读取命令的状态。
(8)一旦读取命令到达，就将地址切换到读取地址，且读出下一页面(页面M+2)。
(9)一旦读取完成，就将把地址切换回先前上部页面地址(编程地址N+1)，直到写入完成为止。
如上文提到的，除了用于保持可编程到存储器单元的每一者中的(此处，2位)数据的锁存器DL0 434-0和DL1 434-1以外，示范性实施例还包括用于快速通过写入技术的下部检验的锁存器DL2 434-2。一旦通过下部检验，就还可释放锁存器DL2 434-2且将其用于高速缓存数据，但在示范性实施例中并不这样做。
图19A和19B说明第二高速缓存页面复制方法的相对时序，其中图19B说明具有全序列写入转换的算法，且图19A说明没有全序列写入转换的算法。(图19A和19B均由两个部分组成，第一上部部分在垂直虚线A(对应于t0)处开始且以垂直虚线B(对应于t5)结束；第二下部部分是上部部分的延续部分且以垂直虚线B(对应于t5)开始。在所述两种情况下，时间t5处的线B在上部部分中与在下部部分中相同，恰好是两个部分中的接缝(允许在两条线上显示)。)
图19A展示一种过程，其以读取第一页面(页面M)(在此实例中认为是下部页面)开始，假设先前尚未高速缓存任何数据，且以单页面模式进行操作，等到下部页面已经完成写入时才开始写入上部页面。所述过程在时间t0处以读取页面M(感测页面M(L))开始，所述页面此处是由在此编码中处于A和C电平的读取感测的下部页面。在时间t1处，读取完成且可双态触发输出且核对或修改页面M。在时间t2处开始，通过以B电平读取来感测下一页面(此处是页面M+1，对应于与下部页面M相同的物理单元的上部页面)，过程在时间t3处完成。在这点处，第一页面(源自页面M)(下部)准备好编程回到页面N处的存储器中，且从页面M+1读取的数据正被保持在锁存器中且可传送出去以进行修改/检查。这些处理可在相同时间(此处，t3)开始。使用上文描述的典型时间值，已在时间t4双态触发输出并修改来自页面M+1的数据；然而，对于不实施全序列转换的实施例，存储器将等到页面N在时间t5处完成才开始将第二读取的数据页面(源自页面M+1)写入到页面N+1中。
因为页面N+1是上部页面，所以其写入最初以在B电平处的检验来开始，在t6处添加C电平。一旦在时间t7处具有目标状态B的存储元件全部锁定(或到达最大计数)，就丢弃B状态检验。如上文描述，根据本发明的若干主要方面，这允许释放数据锁存器，暂停正在进行的写入操作，穿插读取操作(在与所暂停的编程/检验操作不同的地址处)，所述写入接着在其停止的地方再继续，且当再继续的写入操作运行时可双态触发输出所穿插写入操作感测的数据。
在时间t7处，针对(此处)下部页面M+2执行所穿插的写入操作。此感测在时间t8处完成，且页面N+1的写入继续进行，且同时双态触发输出并修改来自页面M+2的数据。在此实例中，页面N+1在时间t9处完成编程，之后页面M+2在时间t10处完成。在时间t10处，可开始源自页面M+2的数据的写入；然而，在此实施例中，改为首先执行页面M+3的读取，从而允许双态触发输出此页面的数据且将修改隐藏在将源自页面M+2的数据写入到页面N+2中的背后，所述写入在时间t11处开始。过程接着如同图中早先部分中那样继续进行，但页面编号改变，其中时间t11对应于时间t3，时间t12对应于时间t4等等，直到复制过程停止为止。
图19B同样展示一种过程，其以读取下部页面(被认为是下部页面的页面M)开始，且假定先前尚未高速缓存任何数据。图19B与图19A的不同之处是在时间t4处实施到全序列写入的转换。这大致加速到图19A的时间(t5-t4)处的过程。在时间t4(图19A中＝t5)处，与全序列转换相关的各种改变如先前描述那样实施。另外方面，所述过程类似于图19A的过程，包括在时间t7与t12之间发生的本发明的那些方面。
可沿着线智能地选择页面复制过程和此处描述的涉及写入数据(其状态在给定时间被检验)的其它技术两者，如在2002年12月5日申请的第10/314,055号美国专利申请案中描述，所述申请案以引用的方式并入本文中。举例来说，在全序列写入中，写入过程可开始仅检验A电平。在已进行A检验之后，其经检查以查看是否任何位已经通过。如果这样的话，可将B电平添加到检验阶段。在将A电平检验作为目标值的所有存储单元检验之后(或除了基于可设定参数的最大计数)，将移除A电平检验。类似地，在B电平处的检验之后，可添加C电平的检验，其中在将B电平作为目标值的所有存储单元检验之后(或除了基于可设定参数的最大计数)，移除B电平检验。
尽管已相对于特定实施例描述了本发明的各个方面，但应了解本发明有权在所附权利要求书的全部范围内受到保护。
权利要求书(按照条约第19条的修改)
1. 一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列和用于对所述阵列的存储器单元群组进行并行操作的读取/写入电路组，每一存储器单元存储至少N个数据位，其中N大于一，每一读取/写入电路具有用于锁存所述存储器单元群组中相应一者的输入和/或输出数据的数据锁存器组，所述方法包含：
将用于第一存储器单元群组的第一N位数据组存储在所述相应数据锁存器组的每一者中的N个数据锁存器中；
将所述第一数据组写入到所述第一存储器单元群组中，其中所述写入包括交替的程序和检验阶段，且其中一旦所述存储器单元群组已经编程通过检验电平中的一者或一者以上但不到全部，那么在完成所述写入之前释放所述相应数据锁存器群组的每一者中的所述N个数据锁存器中的一者或一者以上；以及
在完成所述写入之前将第二数据组传送到所述释放的数据锁存器中。
2. 根据权利要求1所述的方法，其中所述第二数据组针对所述读取/写入电路组能够操作的所述阵列的第二存储器单元群组，其中所述第二存储器单元群组不同于所述第一存储器单元群组。
3. 根据权利要求1所述的方法，所述传送包含：
将所述第二数据组从所述第二存储器单元群组读取到所述释放的锁存器中，其中在所述写入的脉冲之间执行所述读取。
4. 根据权利要求1所述的方法，所述传送包含：
从所述释放的锁存器传送出所述第二数据组，其中在完成所述写入之前开始所述传送。
5. 根据权利要求4所述的方法，其中随后在所述写入操作期间将所述高速缓存的数据组传送离开所述第一多个所述数据锁存器组。
6. 根据权利要求4所述的方法，其中所述交替的编程和检验阶段在当读取所述第二数据组时写入过程暂停处再继续。
7. 根据权利要求4所述的方法，其中所述存储器单元是存储N个数据位的多电平存储器单元，其中N大于一，且其中所述数据锁存器组中的每一者包括N个数据锁存器且所述第一数据组是N位数据。
8. 根据权利要求7所述的方法，其中随着所述N个数据位中的位检验，释放数据锁存器且将所述高速缓存数据存储在所述释放的数据锁存器中。
9. 根据权利要求3所述的方法，其中所述第一和第二数据组对应于所述存储器的相异第一和第二字线。
10. 根据权利要求1所述的方法，其中所述锁存器组中的每一者与所述存储器的相异位线相关联。
11. 根据权利要求1所述的方法，其中所述第一操作是擦除操作，且所述第二操作是读取。

Claims (19)

1.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列和用于对所述阵列的存储器单元群组进行并行操作的读取/写入电路组，每一读取/写入电路具有用于锁存所述存储器单元群组中相应一者的输入和/或输出数据的数据锁存器组，所述方法包含：
使用存储在第一多个所述数据锁存器组中的第一数据组来对第一存储器单元群组执行第一操作；以及
在所述第一操作期间，将用于第二操作的第二数据组高速缓存在所述第一多个所述数据锁存器组中。
2.根据权利要求1所述的方法，其中从所述存储器装置外部供应所述第二数据组。
3.根据权利要求1所述的方法，其中所述第一操作包括多个阶段，且所述第二数据组是从不同于所述第一存储器单元群组的第二存储器单元群组读取的，所述第二数据组在所述第一操作的阶段之间被读取。
4.根据权利要求3所述的方法，其中所述第一操作是具有交替的编程和检验阶段的写入操作，且所述第一数据组是待写入到所述第一存储器单元群组中的数据。
5.根据权利要求4所述的方法，其中随后在所述写入操作期间将所述高速缓存的数据组传送离开所述第一多个所述数据锁存器组。
6.根据权利要求4所述的方法，其中所述交替的编程和检验阶段在当读取所述第二数据组时写入过程暂停处再继续。
7.根据权利要求4所述的方法，其中所述存储器单元是存储N个数据位的多电平存储器单元，其中N大于一，且其中所述数据锁存器组中的每一者包括N个数据锁存器且所述第一数据组是N位数据。
8.根据权利要求7所述的方法，其中随着所述N个数据位中的位检验，释放数据锁存器且将所述高速缓存数据存储在所述释放的数据锁存器中。
9.根据权利要求3所述的方法，其中所述第一和第二数据组对应于所述存储器的相异第一和第二字线。
10.根据权利要求1所述的方法，其中所述锁存器组中的每一者与所述存储器的相异位线相关联。
11.根据权利要求1所述的方法，其中所述第一操作是擦除操作，且所述第二操作是读取。
12.根据权利要求1所述的方法，其中所述第一操作是擦除操作，且所述第二操作是编程操作。
13.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列和用于对所述阵列的存储器单元群组进行并行操作的读取/写入电路组，每一存储器单元存储至少N个数据位，其中N大于一，每一读取/写入电路具有用于锁存所述存储器单元群组中相应一者的输入和/或输出数据的数据锁存器组，所述方法包含：
将用于第一存储器单元群组的第一N位数据组存储在所述相应数据锁存器组的每一者中的N个数据锁存器中；
将所述第一数据组写入到所述第一存储器单元群组中，其中所述写入包括交替的编程和检验阶段，且其中一旦所述存储器单元群组已经编程通过检验电平中的一者或一者以上但不到全部，那么在完成所述写入之前释放所述相应数据锁存器群组的每一者中的所述N个数据锁存器中的一者或一者以上；以及
在完成所述写入之前将第二数据组传送到所述释放的数据锁存器中。
14.根据权利要求13所述的方法，其中所述第二数据组针对所述读取/写入电路组能够操作的所述阵列的第二存储器单元群组，其中所述第二存储器单元群组不同于所述第一存储器单元群组。
15.根据权利要求13所述的方法，所述传送包含：
将所述第二数据组从所述第二存储器单元群组读取到所述释放的锁存器中，其中在所述写入的脉冲之间执行所述读取。
16.根据权利要求13所述的方法，所述传送包含：
从所述释放的锁存器传送出所述第二数据组，其中在完成所述写入之前开始所述传送。
17.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列和用于对所述阵列的存储器单元群组进行并行操作的读取/写入电路组，每一读取/写入电路具有用于锁存所述存储器单元群组中相应一者的输入和/或输出数据的数据锁存器组，所述方法包含：
将用于所述存储器单元的第一群组的第一数据组存储到相应数据锁存器组中；
将所述第一数据组写入到所述第一存储器单元群组中，其中所述写入包括交替的编程和检验阶段；
在所述编程阶段中的一者与所述检验阶段中的一者之间暂停所述写入；
在所述暂停之后，将第二数据组从所述存储器单元的第二群组读取到所述相应数据锁存器组的锁存器中；以及
在所述读取之后，再继续所述暂停的写入。
18.根据权利要求17所述的方法，其中所述写入由状态机管理，所述暂停响应于接收针对所述读取的命令，且所述再继续响应于完成所述读取。
19.根据权利要求17所述的方法，其进一步包含：
在所述读取之后，在所述再继续的写入期间将所述第二数据组传送出所述存储器。
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