CN113196247B - 存储器装置中的信号开发高速缓冲存储 - Google Patents

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Abstract

本申请案针对于存储器装置中的信号开发高速缓冲存储。在一个实例中，根据所描述技术的存储器装置可包含存储器阵列、感测放大器阵列及信号开发高速缓冲存储器，所述信号开发高速缓冲存储器经配置以存储与可存储于所述存储器阵列处(例如，根据各种读取或写入操作)的逻辑状态(例如，存储器状态)相关联的信号(例如，高速缓冲存储器信号、信号状态)。所述存储器装置还可包含控制器，所述控制器经配置以确定与所述存储器阵列的地址相关联的数据是否存储于所述信号开发高速缓冲存储器的一或多个高速缓冲存储器块中。作为实例，所述存储器装置可基于与所述存储器阵列的所述地址相关联的映射信息而确定所述数据是否存储于所述信号开发高速缓冲存储器的一或多个高速缓冲存储器块中。

Description

存储器装置中的信号开发高速缓冲存储
交叉参考
本专利申请案主张尤达诺夫(Yudanov)等人2019年12月20日提出申请的标题为“存储器装置中的信号开发高速缓冲存储(SIGNAL DEVELOPMENT CACHING IN A MEMORYDEVICE)”的第PCT/US2019/067838号PCT申请案的优先权，所述第PCT/US2019/067838号PCT申请案主张尤达诺夫(Yudanov)等人2018年12月21日提出申请的标题为“存储器装置中的多路复用信号开发(MULTIPLEXED SIGNAL DEVELOPMENT IN A MEMORY DEVICE)”的第62/783,388号美国临时专利申请案的优先权，所述申请案中的每一者转让给本发明的受让人且所述申请案中的每一者以其全文引用方式清楚地并入本文中。
技术领域
技术领域涉及存储器装置中的信号开发高速缓冲存储。
背景技术
下文大体来说涉及存储器系统，且更具体来说涉及存储器装置中的信号开发高速缓冲存储。
存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置中存储信息。信息是通过编程存储器装置的不同状态而存储的。举例来说，二进制存储器装置具有通常由逻辑“1”或逻辑“0”表示的两个逻辑状态。在其它存储器装置中，可存储多于两个逻辑状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储逻辑状态。为存储信息，电子装置的组件可将逻辑状态写入或编程于存储器装置中。
存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫属化物存储器技术及其它存储器。存储器单元可为易失性或非易失性的。
发明内容
描述一种方法。所述方法可包含：接收与包含多个存储器单元的存储器阵列的第一地址的数据对应的一或多个命令；至少部分地基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中；及至少部分地基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而传送所述数据。
描述一种设备。所述设备可包含：存储器阵列，其具有多个存储器单元；信号开发高速缓冲存储器，其包括不同于所述存储器阵列的所述多个存储器单元的多个高速缓冲存储器块且经配置以存储与和感测放大器阵列交换的信息相关联的信令，所述信号开发高速缓冲存储器包括各自包括至少一个高速缓冲存储器块的多个高速缓冲存储器块组；及控制器，其经配置以确定与所述存储器阵列的地址相关联的数据是否存储于所述信号开发高速缓冲存储器的一或多个高速缓冲存储器块中。
描述一种方法。所述方法可包含：至少部分地基于使存储器阵列的第一位置与信号开发高速缓冲存储器的第二位置相关联的第一映射方案而操作所述信号开发高速缓冲存储器及所述存储器阵列；识别使所述存储器阵列的所述第一位置与所述信号开发高速缓冲存储器的不同于所述第二位置的第三位置相关联的不同于所述第一映射方案的第二映射方案；及至少部分地基于所述识别所述第二映射方案而根据所述第二映射方案操作所述信号开发高速缓冲存储器及所述存储器阵列。
描述一种设备。所述设备可包含：存储器阵列；信号开发高速缓冲存储器，及控制器，其与所述存储器阵列及所述信号开发高速缓冲存储器耦合且可操作以致使所述设备：接收与包括多个存储器单元的所述存储器阵列的第一地址的数据对应的一或多个命令；至少部分地基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于所述信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中；且至少部分地基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而传送所述数据。
附图说明
图1图解说明根据如本文中所揭示的实例的支持信号开发高速缓冲存储的实例性存储器装置。
图2图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的实例性电路。
图3图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的实例性电路。
图4A及4B图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的读取操作的实例。
图5A及5B图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的写入操作的实例。
图6图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的信号开发组件的实例。
图7图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的感测放大器的实例。
图8A至8C展示根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的系统的框图。
图9图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储技术的系统的实例。
图10图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储技术的过程流程的实例。
图11展示根据本发明的各方面的支持存储器装置中的信号开发高速缓冲存储技术的存储器装置的框图。
图12及13展示图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储技术的一或若干方法的流程图。
具体实施方式
与在存储器存取操作中使用的不同组件相关联的不同等待时间或以其它方式与存储器存取操作的部分相关联的不同等待时间可在执行存储器存取操作时导致延迟。举例来说，当与基于存取存储器单元而开发信号(例如，包含将存储器单元与信号开发组件耦合的操作)相关联的等待时间的持续时间比与在感测放大器处产生输出信号(例如，所述感测放大器处的感测或锁存操作)相关联的等待时间长时，与其可执行输出信号所基于的基础信号开发操作相比，存储器装置可能够更迅速地产生输出信号。对于针对每一感测放大器具有单个信号开发组件(例如，信号开发组件与感测放大器的1:1映射)的存储器装置，存储器装置的吞吐量因此可受与信号开发组件或信号开发操作相关联的等待时间或循环持续时间限制，这可影响等待时间敏感应用。
根据如本文中所揭示的实例，存储器装置可包含信号开发高速缓冲存储器，所述信号开发高速缓冲存储器具有可与所述存储器装置的感测放大器选择性地耦合或解耦的一组高速缓冲存储器元件(例如，信号存储元件)。举例来说，感测放大器阵列可与选择组件(例如，多路复用器(MUX)、晶体管网络、晶体管阵列、开关网络、开关阵列)耦合，且所述选择组件可和可各自与存储器装置的一或多个存储器单元相关联的一组信号开发高速缓冲存储器元件耦合。在一些实例中，可在信号开发高速缓冲存储器元件中的独立于其它信号开发高速缓冲存储器元件的每一者处开发(例如，至少部分地基于与相应存储器单元的耦合或所述相应存储器单元的其它存取)单元存取信号(例如，单元读取信号、单元写入信号)。如本文中所使用，“组”可包含一或多个元件(例如，一个元件、两个元件、三个元件等等)。
在一些实例中(例如，在读取操作中)，信号开发高速缓冲存储器元件可在重叠的时间间隔期间各自与相应存储器单元或存取线耦合，使得可在所述重叠的时间间隔期间产生多个单元存取信号(例如，与相应信号开发组件中的每一者的所述相应存储器单元或存取线相关联的多个单元读取信号)。信号开发高速缓冲存储器元件可随后经由选择组件与感测放大器耦合以产生感测或锁存信号(例如，所述感测放大器的输出信号，基于相应单元存取信号)，所述感测或锁存信号可与由相应存储器单元存储的特定逻辑状态相关联(例如，与所述相应单元存取信号相关联)。在其中已在多个信号开发高速缓冲存储器元件处开发单元存取信号的实例中，所述多个信号开发高速缓冲存储器元件可以顺序方式与感测放大器耦合从而以顺序方式产生感测或锁存信号。
为组织存储于信号开发高速缓冲存储器及存储器阵列处的信息(例如，数据、信号状态、高速缓冲存储器状态)，存储器装置可实施一或多个映射方案(例如，用以映射存储器阵列的地址与信号开发高速缓冲存储器的地址的映射信息)。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器高效地执行一或多个存储器操作(例如，读取操作、写入操作以及存取操作的其它实例)。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。
在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
参考图1到3在支持存储器装置中的信号开发高速缓冲存储技术的存储器阵列及存储器电路的上下文中进一步描述上文所介绍的揭示内容的特征。然后参考图4A到5B描述特定实例，图4A到5B图解说明支持存储器装置中的信号开发高速缓冲存储技术的特定读取操作及写入操作。参考图6到8描述可支持所描述操作的电路、组件及布置的进一步实例。关于图9到13进一步描述本发明的这些及其它特征，图9到13图解说明支持存储器装置中的信号开发高速缓冲存储技术的设备图式、系统图式及流程图。
图1图解说明根据如本文中所揭示的实例的支持信号开发高速缓冲存储的实例性存储器装置100。存储器装置100也可称为电子存储器设备。存储器装置100可包含是可编程的以存储例如存储器状态(其可在本文中称为逻辑状态)的不同状态的存储器单元105。在一些情形中，存储器单元105可为可编程的以存储表示为逻辑0及逻辑1的两个逻辑状态。在一些情形中，存储器单元105可为可编程的以存储多于两个逻辑状态。另外或替代地，存储器单元105可为可编程的以基于模拟或随机操作(例如，与神经网络有关)而存储存储器状态，其中所述存储器状态对应于除逻辑0或逻辑1以外的信息。在一些实例中，存储器单元105可包含电容性存储器元件、铁电存储器元件、材料存储器元件、电阻元件、自选存储器元件、阈值化存储器元件或其任一组合。
存储器单元105组可为存储器装置100的存储器区段110(例如，包含存储器单元105阵列)的一部分，其中在一些实例中，存储器区段110可指存储器单元105的连续砖块(例如，半导体芯片的一组连续元件)。在一些实例中，存储器区段110可指可在存取操作中偏置的最小存储器单元105组，或共享共同节点(例如，共同板线、偏置到共同电压的一组板线)的最小存储器单元105组。尽管展示存储器装置100的单个存储器区段110，但根据如本文中所揭示的实例的存储器装置的各种实例可具有一组存储器区段110。在一个说明性实例中，存储器装置100或其子区段(例如，多核心存储器装置100的核心、多芯片存储器装置的芯片)可包含32个“库”且每一库可包含32个区段。因此，根据说明性实例，存储器装置100或其子区段可包含1,024个存储器区段110。
在一些实例中，存储器单元105可存储表示可编程逻辑状态的电荷(例如，将电荷存储于电容器、电容性存储器元件、电容性存储元件中)。在一个实例中，带电及不带电电容器可分别表示两个逻辑状态。在另一实例中，带正电及带负电电容器可分别表示两个逻辑状态。DRAM或FeRAM架构可使用此类设计，且所采用的电容器可包含具有线性或顺电极化性质的介电材料作为绝缘体。在一些实例中，电容器的不同电荷电平可表示不同逻辑状态(例如，支持相应存储器单元105中的多于两个逻辑状态)。在例如FeRAM架构的一些实例中，存储器单元105可包含铁电电容器，所述铁电电容器具有铁电材料作为所述电容器的端子之间的绝缘(例如，非导电)层。铁电电容器的不同极化电平可表示不同逻辑状态(例如，支持相应存储器单元105中的两个或多于两个逻辑状态)。在一些实例中，铁电材料具有非线性极化性质。
在一些实例中，存储器单元105可包含材料部分，所述材料部分可称为存储器元件、存储器存储元件、自选存储器元件或自选存储器存储元件。所述材料部分可具有表示不同逻辑状态的可变且可配置的电阻。举例来说，可采取结晶原子配置或非晶原子配置的形式(例如，能够在存储器装置100的周围操作温度范围内维持结晶状态或非晶状态)的材料可取决于原子配置而具有不同电阻。材料的更加结晶状态(例如，单个晶体、可为基本上结晶的相对大晶粒的集合)可具有相对低电阻，且可替代地称为“设定”逻辑状态。材料的更加非晶状态(例如，完全非晶状态、可为基本上非晶的相对小晶粒的某一分布)可具有相对高电阻，且可替代地称为“复位”逻辑状态。因此，取决于存储器单元105的材料部分处于更加结晶状态还是更加非晶状态中，施加到此存储器单元105的电压可引起不同电流。因此，因将读取电压施加到存储器单元105而致的电流的量值可用于确定由存储器单元105存储的逻辑状态。
在一些实例中，存储器元件可配置有可引起中间电阻的各种比例的结晶区与非晶区(例如，不同程度的原子秩序及无序)，所述中间电阻可表示不同逻辑状态(例如，支持相应存储器单元105中的两个或多于两个逻辑状态)。此外，在一些实例中，材料或存储器元件可具有多于两个原子配置，例如非晶配置及两个不同结晶配置。尽管本文中参考不同原子配置的电阻而描述，但存储器装置可使用存储器元件的某一其它特性来确定对应于原子配置或原子配置组合的所存储逻辑状态。
在一些情形中，处于更加非晶状态中的存储器元件可与阈值电压相关联。在一些实例中，当跨越处于更加非晶状态中的存储器元件施加大于阈值电压的电压时，电流可流动穿过所述存储器元件。在一些实例中，当跨越处于更加非晶状态中的存储器元件施加小于阈值电压的电压时，电流不可流动穿过所述存储器元件。在一些情形中，处于更加结晶状态中的存储器元件可不与阈值电压相关联(例如，可与零阈值电压相关联)。在一些实例中，电流可响应于跨越处于更加结晶状态中的存储器元件的非零电压而流动穿过所述存储器元件。
在一些情形中，处于更加非晶状态及更加结晶状态两者中的材料可与阈值电压相关联。举例来说，自选或阈值化存储器可基于不同经编程状态之间的存储器单元的阈值电压的差(例如，通过不同的组成分布)。具有此存储器元件的存储器单元105的逻辑状态可通过随着时间将所述存储器元件加热到支持形成特定原子配置或原子配置组合的温度分布曲线而设定。
存储器装置100可包含三维(3D)存储器阵列，其中彼此上下地形成多个二维(2D)存储器阵列(例如，层面、层级)。在各种实例中，此类阵列可划分成一组存储器区段110，其中每一存储器区段110可布置于一层面或层级内、跨越多个层面或层级而分布，或以其任一组合布置。与2D阵列相比，此类布置可增加可放置或形成于单个裸片或衬底上的存储器单元105的数目，这又可降低存储器装置100的生产成本或提高存储器装置100的性能或者实现两者。所述层面或层级可由电绝缘材料分开。每一层面或层级可经对准或经定位使得存储器单元105可跨越每一层面大致彼此对准，从而形成存储器单元105的堆叠。
在存储器装置100的实例中，存储器区段110的存储器单元105的每一行可与一组第一存取线120中的一者(例如，字线(WL)，例如WL1到WLM中的一者)耦合，且存储器单元105的每一列可与一组第二存取线130中的一者(例如，数字线(DL)，例如DL1到DLN中的一者)耦合。在一些实例中，不同存储器区段110(未展示)的存储器单元105的行可与不同多个第一存取线120中的一者(例如，不同于WL1到WLM的字线)耦合，且不同存储器区段110的存储器单元105的列可与不同多个第二存取线130中的一者(例如，不同于DL1到DLN的数字线)耦合。在一些情形中，第一存取线120及第二存取线130可在存储器装置100中基本上彼此垂直(例如，当观看存储器装置100的层面的平面时，如图1中所展示)。在不有损理解或操作的情况下，对字线与位线或者其类似物的参考是可互换的。
一般来说，一个存储器单元105可位于存取线120与存取线130的交叉点处(例如，与存取线120及存取线130耦合、耦合于存取线120与存取线130之间)。此交叉点或此交叉点的指示可称为存储器单元105的地址。目标或选定存储器单元105可为位于经通电或以其它方式选择的存取线120与经通电或以其它方式选择的存取线130的交叉点处的存储器单元105。换句话说，存取线120及存取线130可经通电或以其它方式选择以对其交叉点处的存储器单元105进行存取(例如，读取、写入、重写、刷新)。与同一存取线120或130进行电子通信(例如，连接到同一存取线120或130)的其它存储器单元105可称为非目标或非选定存储器单元105。
在一些架构中，存储器单元105的逻辑存储组件(例如，电容性存储器元件、铁电存储器元件、电阻式存储器元件、其它存储器元件)可通过单元选择组件(在一些实例中，其可称为开关组件或选择器装置)与第二存取线130电隔离。第一存取线120可与单元选择组件耦合(例如，经由单元选择组件的控制节点或端子)，且可控制存储器单元105的单元选择组件或与存储器单元105相关联的单元选择组件。举例来说，单元选择组件可为晶体管且第一存取线120可与所述晶体管的栅极耦合(例如，其中所述晶体管的栅极节点可为所述晶体管的控制节点)。激活存储器单元105的第一存取线120可导致存储器单元105的逻辑存储组件与其对应第二存取线130之间的电连接或闭合电路。然后可存取第二存取线130以对存储器单元105进行读取或写入。
在一些实例中，存储器区段110的存储器单元105还可与多个第三存取线140中的一者(例如，板线(PL)，例如PL1到PLN中的一者)耦合。尽管图解说明为单独线，但在一些实例中，多个第三存取线140可表示以下各项或以其它方式与以下各项功能上等效：共同板线、共同板或存储器区段110的其它共同节点(例如，对于存储器区段110中的存储器单元105中的每一者共同的节点)，或存储器装置100的其它共同节点。在一些实例中，多个第三存取线140可将存储器单元105与一或多个电压源耦合以进行各种感测及/或写入操作，包含本文中所描述的那些操作。举例来说，当存储器单元105采用电容器来存储逻辑状态时，第二存取线130可提供对所述电容器的第一端子或第一板的存取，且第三存取线140可提供对所述电容器的第二端子或第二板(例如，与所述电容器的所述第一端子对置的与所述电容器的相对板相关联的端子、以其它方式位于电容的与所述电容器的所述第一端子相对的侧上的端子)的存取。在一些实例中，不同存储器区段110(未展示)的存储器单元105可与不同多个第三存取线140中的一者(例如，不同于PL1到PLN的一组板线、不同共同板线、不同共同板、不同共同节点)耦合，不同多个第三存取线140可与所图解说明的第三存取线140(例如，板线PL1到PLN)电隔离。
多个第三存取线140可与板组件145耦合，板组件145可控制各种操作，例如激活多个第三存取线140中的一或多者或者将多个第三存取线140中的一或多者与电压源或其它电路元件选择性地耦合。尽管存储器装置100的多个第三存取线140被展示为与多个第二存取线130基本上平行，但在其它实例中，多个第三存取线140可与多个第一存取线120基本上平行，或呈任何其它配置。
尽管参考图1所描述的存取线被展示为存储器单元105与所耦合组件之间的直线，但存取线可与例如电容器、电阻器、晶体管、放大器、电压源、开关组件、选择组件及其它元件的其它电路元件(其可用于支持存取操作，包含本文中所描述的那些操作)相关联。在一些实例中，电极可与存储器单元105及存取线120耦合(例如，耦合于存储器单元105与存取线120之间)，或与存储器单元105及存取线130耦合(例如，耦合于存储器单元105与存取线130之间)。术语电极可指电导体或组件之间的其它电接口，且在一些情形中，可经采用作为到存储器单元105的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、导线、导电线、导电层、导电垫等等。
可通过激活或选择与存储器单元105耦合的第一存取线120、第二存取线130及/或第三存取线140(其可包含将电压、电荷或电流施加到相应存取线)而对存储器单元105执行例如读取、写入、重写及刷新的存取操作。存取线120、130及140可由例如金属(例如，铜(Cu)、银(Ag)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳或者其它导电或半导电材料、合金或化合物的导电材料制成。在选择存储器单元105之后，所产生信号(例如，单元存取信号、单元读取信号)即刻可用于确定由存储器单元105存储的逻辑状态。举例来说，可选择具有存储逻辑状态的电容性存储器元件的存储器单元105，且可检测、转换或放大经由存取线的所产生电荷流及/或存取线的所产生电压以确定由存储器单元105存储的经编程逻辑状态。
可通过行组件125(例如，行解码器)、列组件135(例如，列解码器)或板组件145(例如，板驱动器)或其组合控制存取存储器单元105。举例来说，行组件125可从存储器控制器170接收行地址且基于所述所接收行地址而选择或激活适当第一存取线120。类似地，列组件135可从存储器控制器170接收列地址且选择或激活适当第二存取线130。因此，在一些实例中，可通过选择或激活第一存取线120及第二存取线130而存取存储器单元105。在一些实例中，此些存取操作可伴随有板组件145偏置第三存取线140中的一或多者(例如，偏置存储器区段110的第三存取线140中的一者、偏置存储器区段的所有第三存取线140、偏置存储器区段110或存储器装置100的共同板线、偏置存储器区段110或存储器装置100的共同节点)，这可称为存储器单元105、存储器区段110或存储器装置100的“使板移动”。在各种实例中，行组件125、列组件135或板组件145中的任一者或多者可称为或以其它方式包含存取线驱动器或存取线解码器。
在一些实例中，存储器控制器170可通过各种组件(例如，行组件125、列组件135、板组件145、感测组件150)控制存储器单元105的操作(例如，读取操作、写入操作、重写操作、刷新操作、放电操作、耗散操作、均衡操作)。在一些情形中，行组件125、列组件135、板组件145及感测组件150中的一或多者可与存储器控制器170协同定位或以其它方式一起被包含。在一些实例中，行组件125、列组件135或板组件145中的任一者或多者也可称为用于执行存储器装置100的存取操作的存储器控制器或电路。在一些实例中，行组件125、列组件135或板组件145中的任一者或多者可描述为控制或执行用于存取存储器装置100的操作，或者控制或执行用于存取存储器装置100的存储器区段110的操作。
存储器控制器170可产生行及列地址信号以激活所要存取线120及存取线130。存储器控制器170还可产生或控制在存储器装置100的操作期间使用的各种电压或电流。尽管展示单个存储器控制器170，但存储器装置100可具有多于一个存储器控制器170(例如，针对存储器装置100的一组存储器区段110中的每一者的存储器控制器170、针对存储器装置100的存储器区段110的若干个子组中的每一子组的存储器控制器170、针对多芯片存储器装置100的一组芯片中的每一者的存储器控制器170、针对多库存储器装置100的一组库中的每一者的存储器控制器170、针对多核心存储器装置100的每一核心的存储器控制器170或其任一组合)，其中不同存储器控制器170可执行相同功能及/或不同功能。
尽管存储器装置100被图解说明为包含单个行组件125、单个列组件135及单个板组件145，但存储器装置100的其它实例可包含不同配置以适应存储器区段110或一组存储器区段110。举例来说，在各种存储器装置100中，行组件125可在一组存储器区段110当中共享(例如，具有对于存储器区段110组中的所有存储器区段共同的子组件、具有专用于存储器区段110组中的相应存储器区段的子组件)，或者行组件125可专用于一组存储器区段110中的一个存储器区段110。同样地，在各种存储器装置100中，列组件135可在一组存储器区段110当中共享(例如，具有对于存储器区段110组中的所有存储器区段共同的子组件、具有专用于存储器区段110组中的相应存储器区段的子组件)，或者列组件135可专用于一组存储器区段110中的一个存储器区段110。另外，在各种存储器装置100中，板组件145可在一组存储器区段110当中共享(例如，具有对于存储器区段110组中的所有存储器区段共同的子组件、具有专用于存储器区段110组中的相应存储器区段的子组件)，或者板组件145可专用于一组存储器区段110中的一个存储器区段110。
一般来说，所施加电压、电流或电荷的振幅、形状或持续时间可被调整或改变，且对于在操作存储器装置100中所论述的各种操作可为不同的。此外，可同时存取存储器装置100内的一个、多个或所有存储器单元105。举例来说，在其中将所有存储器单元105或存储器单元105的群组(例如，存储器区段110的存储器单元105)设定到单个逻辑状态的复位操作期间，可同时存取存储器装置100的多个或所有存储器单元105。
感测组件150在存取(例如，与存储器控制器170合作地)存储器单元105时可读取(例如，感测)存储器单元105以确定由存储器单元105存储的逻辑状态。举例来说，感测组件150可经配置以响应于读取操作而感测穿过存储器单元105的电流或电荷，或因将存储器单元105与感测组件150或其它介入组件(例如，存储器单元105与感测组件150之间的信号开发组件)耦合而产生的电压。感测组件150可将指示(例如，至少部分地基于)由存储器单元105存储的逻辑状态的输出信号提供到一或多个组件(例如，列组件135、输入/输出组件160、存储器控制器170)。在各种存储器装置100中，感测组件150可在存储器区段110组或库当中共享(例如，具有对于存储器区段110组或库中的所有存储器区段共同的子组件、具有专用于存储器区段110组或库中的相应存储器区段的子组件)，或者感测组件150可专用于存储器区段110组或库中的一个存储器区段110。
在一些实例中，在存取存储器单元105期间或之后，存储器单元105的逻辑存储部分可放电或以其它方式准许电荷或电流经由其对应存取线120、130或140流动。此电荷或电流可因偏置存储器单元105或将电压从存储器装置100的一或多个电压源或供应器(未展示)施加到存储器单元105而产生，其中此些电压源或供应器可为行组件125、列组件135、板组件145、感测组件150、存储器控制器170或某一其它组件(例如，偏置组件)的一部分。在一些实例中，存储器单元105的放电可导致存取线130的电压的改变，感测组件150可将所述电压与参考电压进行比较以确定存储器单元105的所存储状态。在一些实例中，可将电压施加到存储器单元105(例如，使用对应存取线120及存取线130)且所产生电流的存在或量值可取决于所施加电压及存储器单元105的存储器元件的电阻状态，感测组件150可使用所述所施加电压及所述电阻状态来确定存储器单元105的所存储状态。
在一些实例中，当跨越具有存储第一逻辑状态(例如，与更加结晶原子配置相关联的设定状态)的材料存储器元件的存储器单元105施加读取信号(例如，读取脉冲、读取电流、读取电压)时，存储器单元105由于读取脉冲超过存储器单元105的阈值电压而传导电流。响应于或至少部分地基于此情况，作为确定由存储器单元105存储的逻辑状态的一部分，感测组件150因此可检测到穿过存储器单元105的电流。当将读取脉冲施加到具有存储第二逻辑状态(例如，与更加非晶原子配置相关联的复位状态)的存储器元件的存储器单元105(此可发生在跨越具有存储第一逻辑状态的存储器元件的存储器单元105施加读取脉冲之前或之后)时，存储器单元105可由于读取脉冲未超过存储器单元105的阈值电压而不传导电流。作为确定所存储逻辑状态的一部分，感测组件150因此可检测到穿过存储器单元105的极少电流或未检测到穿过存储器单元105的电流。
在一些实例中，可定义阈值电流以用于感测由存储器单元105存储的逻辑状态。可将阈值电流设定为在存储器单元105响应于读取脉冲而未达到阈值时高于可通过存储器单元105的电流，但在存储器单元105响应于读取脉冲而达到阈值时等于或低于穿过存储器单元105的预期电流。举例来说，阈值电流可高于相关联存取线120、130或140的泄漏电流。在一些实例中，可至少部分地基于因由读取脉冲驱动的电流而产生的电压(例如，跨越分流电阻)而确定由存储器单元105存储的逻辑状态。举例来说，可相对于参考电压比较所产生电压，其中小于所述参考电压的所产生电压对应于第一逻辑状态且大于所述参考电压的所产生电压对应于第二逻辑状态。
在一些实例中，当读取存储器单元105时可施加多于一个电压(例如，在读取操作的部分期间可施加多个电压)。举例来说，如果所施加读取电压未引起电流，那么可施加一或多个其它读取电压(例如，直到由感测组件150检测到电流为止)。至少部分地基于存取引起电流的读取电压，可确定存储器单元105的所存储逻辑状态。在一些情形中，可使读取电压斜变(例如，平滑地增加到较高量值)直到由感测组件150检测到电流或其它状况为止。在其它情形中，可施加预定读取电压(例如，以分步方式增加到较高量值的读取电压的预定序列)直到检测到电流为止。同样地，可将读取电流施加到存储器单元105且用以形成所述读取电流的电压的量值可取决于存储器单元105的电阻或总阈值电压。
感测组件150可包含各种开关组件、选择组件、多路复用器、晶体管、放大器、电容器、电阻器、电压源或用以检测、转换或放大感测信号的差(例如，读取电压与参考电压之间的差、读取电流与参考电流之间的差、读取电荷与参考电荷之间的差)(在一些实例中，这可称为感测或锁存或产生感测或锁存信号)的其它组件。在一些实例中，感测组件150可包含针对连接到感测组件150的一组存取线130中的每一者而重复的组件(例如，电路元件、电路系统)集合。举例来说，感测组件150可针对与感测组件150耦合的一组存取线130中的每一者包含单独感测电路或电路系统(例如，单独感测放大器、单独信号开发组件)，使得可针对与存取线130组中的相应存取线耦合的相应存储器单元105单独地检测逻辑状态。在一些实例中，参考信号源(例如，参考组件)或所产生参考信号可在存储器装置100的组件之间共享(例如，在一或多个感测组件150当中共享、在感测组件150的单独感测电路当中共享、在存储器区段110的存取线120、130或140当中共享)。
感测组件150可包含于包含存储器装置100的装置中。举例来说，感测组件150可与存储器的其它读取与写入电路系统、解码电路系统或寄存器电路系统(其可与存储器装置100耦合或耦合到存储器装置100)一起被包含。在一些实例中，存储器单元105的所检测逻辑状态可通过列组件135或输入/输出组件160作为输出而输出。在一些实例中，感测组件150可为列组件135、行组件125或存储器控制器170的一部分。在一些实例中，感测组件150可连接到列组件135、行组件125或存储器控制器170或者以其它方式与列组件135、行组件125或存储器控制器170进行电子通信。
尽管展示单个感测组件150，但存储器装置100(例如，存储器装置100的存储器区段110)可包含多于一个感测组件150。举例来说，第一感测组件150可与存取线130的第一子组耦合且第二感测组件150可与存取线130的第二子组(例如，不同于存取线130的所述第一子组)耦合。在一些实例中，感测组件150的此划分可支持多个感测组件150的并行(例如，同时)操作。在一些实例中，感测组件150的此划分可支持将具有不同配置或特性的感测组件150与存储器装置的存储器单元105的特定子组匹配(例如，支持存储器单元105的不同类型、支持存储器单元105的子组的不同特性、支持存取线130的子组的不同特性)。
另外或替代地，两个或多于两个感测组件150可与同一存取线130组耦合(例如，选择性地耦合)(例如，以实现组件冗余)。在一些实例中，此配置可支持维持克服冗余感测组件150中的一者的故障或在其它方面不良或降级的操作的功能性。在一些实例中，此配置可支持针对特定操作特性(例如，与电力消耗特性有关、与特定感测操作的存取速度特性有关、与在易失性模式或非易失性模式中操作存储器单元105有关)选择冗余感测组件150中的一者的能力。
在一些存储器架构中，存取存储器单元105可使由存储器区段110的一或多个存储器单元105存储的逻辑状态降级或破坏所述逻辑状态，且可执行重写或刷新操作以使原来的逻辑状态返回到存储器单元105。在DRAM或FeRAM中，举例来说，存储器单元105的电容器可在感测操作期间被部分地或完全地放电或去极化，由此毁坏存储于存储器单元105中的逻辑状态。在PCM中，举例来说，感测操作可导致存储器单元105的原子配置的改变，由此改变存储器单元105的电阻状态。因此，在一些实例中，可在存取操作之后重写存储于存储器单元105中的逻辑状态。此外，激活单个存取线120、130或140可致使将与经激活存取线120、130或140耦合的所有存储器单元105放电。因此，可在存取操作之后对与和所述存取操作相关联的存取线120、130或140耦合的数个或所有存储器单元105(例如，经存取行的所有单元、经存取列的所有单元)进行重写。
在一些实例中，读取存储器单元105可为非破坏性的。即，在读取存储器单元105之后可不需要重写存储器单元105的逻辑状态。举例来说，在例如PCM的非易失性存储器中，存取存储器单元105可不破坏逻辑状态，且因此，存储器单元105可不需要在存取之后进行重写。然而，在一些实例中，在不存在或存在其它存取操作的情况下可需要或可不需要刷新存储器单元105的逻辑状态。举例来说，可通过施加适当写入、刷新或均衡脉冲或偏置而以周期性间隔刷新由存储器单元105存储的逻辑状态以维持所存储逻辑状态。刷新存储器单元105可减少或消除读取扰乱错误或逻辑状态毁坏(归因于电荷泄漏或存储器元件的原子配置随着时间的改变)。
可通过激活相关第一存取线120、第二存取线130及/或第三存取线140(例如，经由存储器控制器170)而对存储器单元105进行设定或写入或者刷新。换句话说，可将逻辑状态存储于存储器单元105中(例如，经由单元存取信号、经由单元写入信号)。行组件125、列组件135或板组件145可例如经由输入/输出组件160接受待写入到存储器单元105的数据。在一些实例中，可至少部分地由感测组件150执行写入操作，或写入操作可经配置以绕过感测组件150。
在电容性存储器元件的情形中，可通过以下操作而对存储器单元105进行写入：将电压施加到电容器，且然后隔离所述电容器(例如，隔离所述电容器与用于对存储器单元105进行写入的电压源，从而使所述电容器浮动)以将与所要逻辑状态相关联的电荷存储于所述电容器中。在铁电存储器的情形中，可通过施加具有足够高的量值从而以与所要逻辑状态相关联的极化使存储器单元105的铁电存储器元件(例如，铁电电容器)极化的电压(例如，施加饱和电压)而对所述铁电存储器元件进行写入，且可隔离所述铁电存储器元件(例如，使其浮动)，或者可跨越所述铁电存储器元件施加零净电压或偏置(例如，接地、虚接地或使跨越所述铁电存储器元件的电压均衡)。在PCM的情形中，可通过施加具有致使存储器元件形成与所要逻辑状态相关联的原子配置(例如，通过加热及冷却)的分布曲线的电流而对所述存储器元件进行写入。
感测组件150可包含可与感测放大器的组中的若干相应者选择性地耦合或解耦的多个信号开发组件。举例来说，感测组件150的感测放大器可与感测组件150的选择组件耦合，且所述选择组件可与感测组件150的一组信号开发组件(其可与存储器装置100的一或多个存储器单元105或者一或多个存取线(例如，一或多个存取线130)相关联)耦合。在一些实例中，可在信号开发组件中的独立于其它信号开发组件的每一者处开发单元存取信号。
在一些实例中，感测组件150的信号开发组件可在重叠的时间间隔期间各自与相应存储器单元耦合，使得可在所述重叠的时间间隔期间产生多个单元存取信号(例如，单元读取信号、单元写入信号，其各自与相应信号开发组件中的每一者的相应存储器单元相关联)。在其中已在多个信号开发组件处开发单元存取信号(例如，在多个存储器单元105的读取操作中、在多单元读取操作中)的实例中，所述多个信号开发组件可与感测放大器耦合(例如，以顺序方式、以分步方式)以至少部分地基于单元存取信号而产生感测放大器的感测或锁存信号(例如，以顺序方式、以分步方式)。在其中感测或锁存信号序列与对一组存储器单元105进行写入或重写(例如，在多个存储器单元105的写入或刷新操作中、在多单元写入或刷新操作中)相关联的实例中，多个信号开发组件可与感测放大器耦合(例如，以顺序方式、以分步方式)以至少部分地基于感测放大器的感测或锁存信号而产生多个单元存取信号(例如，以顺序方式、以分步方式)。在一些实例中，感测组件150的多路复用信号开发组件可补偿与不同等待时间相关联的信号开发组件的部分或存取操作的部分，这可降低存取串行化的影响。
在一些实例中，存储器装置100可实施一或多个映射方案以组织存储于信号开发高速缓冲存储器(例如，与感测组件150相关联)及存储器阵列(例如，存储器区段110)处的信息(例如，数据、信号状态、高速缓冲存储器状态)。此类映射方案可使得存储器装置100能够使用信号开发高速缓冲存储器高效地执行一或多个存储器操作(例如，读取操作、写入操作以及存取操作的其它实例)。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置100可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列105或两者的信息(例如，信号状态、经高速缓冲存储信号)。存储器装置100可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得存储器装置100能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图2图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的实例性电路200。电路200可包含存储器单元105-a及感测组件150-a，其可为参考图1所描述的存储器单元105及感测组件150的实例。电路200还可包含字线205、数字线210及板线215，在一些实例中，其可分别对应于如参考图1所描述的(例如，存储器区段110的)第一存取线120、第二存取线130及第三存取线140。在一些实例中，板线215可说明用于存储器单元105-a及同一存储器区段110的另一存储器单元105(未展示)的共同板线、共同板或另一共同节点。电路200图解说明可支持用于存储器装置中的信号开发高速缓冲存储的所描述技术的电路系统。
感测组件150-a可包含感测放大器290(例如，放大器组件、输入/输出放大器、“锁存器”)，感测放大器290可包含第一节点291及第二节点292。在各种实例中，第一节点291及第二节点292可与电路的不同存取线(例如，分别为电路200的信号线285及参考线275)耦合，或可与不同电路(未展示)的共同存取线耦合。在一些实例中，第一节点291可称为信号节点，且第二节点292可称为参考节点。感测放大器290可与一或多个输入/输出(I/O)线(例如，I/O线295)相关联(例如，与所述一或多个输入/输出(I/O)线耦合、耦合到所述一或多个输入/输出(I/O)线)，所述一或多个输入/输出(I/O)线可包含经由参考图1所描述的输入/输出组件160与列组件135耦合的存取线。尽管感测放大器290被图解说明为具有单个I/O线295，但根据如本文中所揭示的实例的感测放大器可具有多于一个I/O线295(例如，两个I/O线295)。在各种实例中，根据如本文中所揭示的实例，用于存取线及/或参考线的其它配置及命名是可能的。
存储器单元105-a可包含逻辑存储组件(例如，存储器元件、存储元件、存储器存储元件)，例如具有第一板(单元板)221及第二板(单元底部)222的电容器220。单元板221与单元底部222可通过定位于其之间的介电材料电容性地耦合(例如，在DRAM应用中)，或通过定位于其之间的铁电材料电容性地耦合(例如，在FeRAM应用中)。单元板221可与电压Vplate相关联，且单元底部222可与电压Vbottom相关联，如电路200中所图解说明。在不改变存储器单元105-a的操作的情况下，单元板221及单元底部222的定向可为不同的(例如，被翻转)。单元板221可经由板线215存取且单元底部222可经由数字线210存取。如本文中所描述，可通过将电容器220充电、放电或极化而存储各种逻辑状态。
电容器220可与数字线210进行电子通信，且可通过操作电路200中所表示的各种元件而读取或感测电容器220的所存储逻辑状态。举例来说，存储器单元105-a还可包含单元选择组件225，在一些实例中，单元选择组件225可称为与存取线(例如，数字线210)及电容器220耦合或耦合于所述存取线与电容器220之间的开关组件或选择器装置。在一些实例中，单元选择组件225可被视为在存储器单元105-a的说明性边界外部，且单元选择组件225可称为与存取线(例如，数字线210)及存储器单元105-a耦合或耦合于所述存取线与存储器单元105-a之间的开关组件或选择器装置。
当激活单元选择组件225(例如，通过激活逻辑信号或电压)时，电容器220可与数字线210选择性地耦合，且当将单元选择组件225撤销激活(例如，通过撤销激活逻辑信号或电压)时，电容器220可与数字线210选择性地隔离或解耦。可将逻辑信号或者其它选择信号或电压施加到单元选择组件225的控制节点226(例如，控制节点、控制端子、选择节点、选择端子)(例如，经由字线205)。换句话说，单元选择组件225可经配置以基于经由字线205施加到控制节点226的逻辑信号或电压而将电容器220(例如，逻辑存储组件)与数字线210选择性地耦合或解耦。
激活单元选择组件225可在一些实例中称为选择存储器单元105-a，且将单元选择组件225撤销激活可在一些实例中称为将存储器单元105-a取消选择。在一些实例中，单元选择组件225是晶体管(例如，n型晶体管)且可通过将激活或选择电压施加到晶体管栅极(例如，控制或选择节点或端子)而控制其操作。用于激活晶体管的电压(例如，晶体管栅极端子与晶体管源极端子之间的电压)可为大于晶体管的阈值电压量值的电压(例如，正激活或选择电压)。用于将晶体管撤销激活的电压可为小于晶体管的阈值电压量值的电压(例如，接地或者负撤销激活或取消选择电压)。
可使用字线205(例如，由行组件125)以将单元选择组件225激活或撤销激活。举例来说，施加到字线205的选择电压(例如，字线逻辑信号或字线电压)可施加到单元选择组件225的晶体管的栅极，这可将电容器220与数字线210选择性地连接或耦合(例如，提供电容器220与数字线210之间的导电路径)。施加到字线205的取消选择或撤销激活电压可施加到单元选择组件225的晶体管的栅极，这可将电容器220与数字线210选择性地断开连接、解耦或隔离。在一些实例中，激活单元选择组件225可称为将存储器单元105-a与数字线210选择性地耦合，且将单元选择组件225撤销激活可称为将存储器单元105-a与数字线210选择性地解耦或隔离。
在其它实例中，可交换存储器单元105-a中的单元选择组件225与电容器220的位置，使得单元选择组件225可与板线215及单元板221耦合或耦合于板线215与单元板221之间，且电容器220可与数字线210及单元选择组件225的另一端子耦合或耦合于数字线210与单元选择组件225的另一端子之间。在此实例中，单元选择组件225可通过电容器220保持与数字线210连接(例如，电子通信)。此配置可与用于存取操作的替代定时及偏置相关联。
在采用铁电电容器220的实例中，电容器220在连接到数字线210或与数字线210耦合之后即刻可或可不完全放电。在各种方案中，为感测由铁电电容器220存储的逻辑状态，可将电压施加到板线215及/或数字线210，且可偏置字线205(例如，通过激活字线205)以选择存储器单元105-a。在一些情形中，在激活字线205之前，可使板线215及/或数字线210虚接地且然后与虚接地隔离，这可称为浮动状况、闲置状况或备用状况。
通过使单元板221的电压变化(例如，经由板线215)而操作存储器单元105-a可称为“使单元板移动”。偏置板线215及/或数字线210可导致跨越电容器220的电压差(例如，数字线210的电压减去板线215的电压)。所述电压差可伴随电容器220上的所存储电荷的改变，其中所存储电荷的改变的量值可取决于电容器220的初始状态(例如，初始逻辑状态存储逻辑1还是逻辑0)。在一些方案中，电容器220的所存储电荷或此电荷的某一部分的改变可由感测组件150-a使用以确定由存储器单元105-a存储的逻辑状态(例如，在电荷转移感测方案中)。在一些方案中，电容器220的所存储电荷的改变可导致数字线210的电压的改变，所述改变可由感测组件150-a使用以确定由存储器单元105-a存储的逻辑状态。单元存取信号可指在选择或激活存储器单元105-a时(例如，在与信号开发组件耦合时)所产生的信号，所述信号可包含在存储器单元105-a的读取操作中的单元读取信号，或在存储器单元105-a的写入操作、重写操作或刷新操作中的单元写入信号。在各种实例中，单元存取信号可称为单元耦合信号或单元电荷共享信号。
在一些实例中，数字线210可与额外存储器单元105(未展示)耦合，所述额外存储器单元105各自可与不同字线205(未展示)耦合。换句话说，在一些实例中，可至少部分地基于不同字线逻辑信号而选择或激活与数字线210耦合的不同存储器单元105。
数字线210可具有引起本质电容230(例如，大约若干微微法拉(pF)，在一些情形中其可为不可忽视的)的性质，本质电容230可将数字线210与具有电压V0的电压源240-a耦合。电压源240-a可表示共同接地或虚接地电压，或电路200的邻近存取线(未展示)的电压。尽管在图2中图解说明为单独元件，但本质电容230可与遍及数字线210或电路200的另一部分分布的性质相关联。
在一些实例中，本质电容230可取决于数字线210的物理特性，包含数字线210的导体尺寸(例如，长度、宽度、厚度)。本质电容230还可取决于邻近存取线或电路组件的特性、与此些邻近存取线或电路组件的接近度或数字线210与此些存取线或电路组件之间的绝缘特性。因此，在选择或激活存储器单元105-a之后数字线210的电压的改变可取决于数字线210的净电容(例如，与数字线210相关联的净电容)。换句话说，当电荷沿着数字线210流动(例如，流动到数字线210、从数字线210流动)时，某一有限电荷可沿着数字线210存储(例如，存储于本质电容230中、存储于与数字线210耦合的另一电容中)，且数字线210的所产生电压可取决于数字线210的净电容。
电路200(例如，感测组件150-a)可包含信号开发组件250，信号开发组件250可为与存储器单元105-a及感测放大器290耦合或耦合于存储器单元105-a与感测放大器290之间的信号开发组件或信号开发电路的实例。在一些实例中，与信号开发组件250相关联的存取线(例如，与信号开发组件250的输入/输出耦合的存取线、与信号开发组件250及感测放大器290耦合或耦合于信号开发组件250与感测放大器290之间的存取线)可称为信号开发线(SDL)(例如，信号开发线255、“高速缓冲存储器线”)。信号开发组件250可放大或以其它方式转换数字线210及信号开发线255的信号(例如，单元存取信号)。举例来说，对于读取操作，信号开发组件250可至少部分地基于与电容器220耦合而产生单元读取信号(例如，在感测放大器290的感测操作之前)或以其它方式和至少部分地基于与电容器220耦合而产生所述单元读取信号相关联，其可包含信号开发组件250与电容器220之间的电荷共享。在另一实例中，对于写入操作、重写操作或刷新操作，信号开发组件250可产生用于电容器220的单元写入信号(例如，至少部分地基于与感测放大器290耦合，响应于写入命令、刷新命令、重写命令或读取命令)或以其它方式与产生用于电容器220的所述单元写入信号相关联，其可包含信号开发组件250与电容器220之间的电荷共享。
在一些实例中，信号开发组件250可包含例如电容器的信号存储元件(例如，信号开发高速缓冲存储器元件、积分电容器、放大器电容器(AMPCap)，其可在一些情形中替代地称为“快速电容器”)或者经配置以存储与存储于存储器单元105处的逻辑状态不同(例如，与存储于存储器单元105-a处的逻辑状态不同)的信号或信号状态的另一类型的电荷存储元件。另外或替代地，信号开发组件250可包含晶体管、放大器、栅极-阴极放大器或者任何其它电荷或电压转换或放大组件。举例来说，信号开发组件250可包含电荷转移感测放大器(CTSA)，其在一些实例中可包含具有与电压源耦合的栅极端子的晶体管。
尽管感测组件150-a被图解说明具有单个信号开发组件250，但根据如本文中所揭示的实例，感测组件150-a可包含一或多个额外信号开发组件250(未展示)以形成一组信号开发组件250(例如，信号开发高速缓冲存储器)。感测组件150-a的信号开发组件250组中的每一信号开发组件可与一或多个存储器单元105或者一或多个数字线210相关联(例如，经配置以与一或多个存储器单元105或者一或多个数字线210选择性地耦合或解耦、经配置以开发用于一或多个存储器单元105或者一或多个数字线210的单元存取信号)，一或多个存储器单元105或者一或多个数字线210可包含或可不包含存储器单元105-a或数字线210。举例来说，信号开发组件250组中的每一信号开发组件250可与存储器阵列的存储器区段110的一或多个数字线210选择性地耦合或解耦。在其中信号开发组件250中的相应一者与多于一个存储器单元105或多于一个数字线210耦合的实例中，存储器单元105或数字线210中的任一者可通过相应信号开发组件250与相关联存储器单元105或数字线210之间的选择组件(例如，数字线选择组件、多路复用器、晶体管网络、晶体管阵列、开关网络、开关阵列，未展示)而与相应信号开发组件250选择性地耦合或解耦。
感测组件150-a还可包含与一组信号开发组件250(例如，一组信号开发线255)及感测放大器290耦合或耦合于一组信号开发组件250(例如，一组信号开发线255)与感测放大器290之间的选择组件280(例如，信号开发组件选择组件、多路复用器、晶体管网络、晶体管阵列、开关网络、开关阵列)。选择组件280可经配置以将信号开发组件250或信号开发线255组中的任一信号开发组件或信号开发线与感测放大器290选择性地耦合或解耦。选择组件280可和用于在选择组件280与感测放大器290之间运送信号(例如，电压、电荷、电流)的存取线(例如信号线285)相关联。举例来说，选择组件280的输出(例如，在读取操作中)可为至少部分地基于输入信号(例如，从选择组件280所选择的信号开发组件250运送的信号、由选择组件280所选择的信号开发线255运送的信号)的输出信号(例如，经由信号线285运送的信号)。在一些实例中，选择组件280的输出信号可等于或基本上等于选择组件280的输入信号(例如，其中Vsig＝VSDL)。尽管在经由信号开发线255的输入信号及经由信号线285的输出信号的上下文中描述，但可在采用电路200的特定存取操作中(例如，在写入操作、重写操作、刷新操作中)颠倒对输入及输出的解释。
在读取操作中，可由感测组件150-b将在选择存储器单元105-a之后信号线285的电压(例如，在将存储器单元105-a或数字线210与信号开发组件250耦合之后、在于选择组件280处选择信号开发组件250之后的单元读取信号)与参考(例如，参考线275的电压)进行比较以确定存储于存储器单元105-a中的逻辑状态(例如，以产生感测或锁存信号)。在一些实例中，参考线275的电压可由参考组件270提供。在其它实例中，可省略参考组件270且可例如通过以下方式提供参考电压：存取存储器单元105-a或数字线210以产生所述参考电压(例如，在自参考存取操作中)。可使用其它操作来支持选择及/或感测存储器单元105-a。
在一些实例中，电路200可包含可准许绕过(例如，选择性地绕过)信号开发组件250或存储器单元105-a与感测放大器290之间的电路的某一其它部分的旁路线260。在一些实例中，可通过开关组件265选择性地启用或停用旁路线260。换句话说，当激活开关组件265时，数字线210可经由旁路线260与信号开发线255或选择组件280耦合(例如，将存储器单元105-a和选择组件280或所述存储器单元与感测放大器290之间的电路的某一其它部分耦合)。
在一些实例中，当激活开关组件265时，信号开发组件250可与数字线210或信号开发线255中的一者或两者选择性地隔离或解耦(例如，通过另一开关组件或选择组件，未展示)。当将开关组件265撤销激活时，数字线210可经由信号开发组件250与信号开发线255或选择组件280选择性地耦合。在其它实例中，一或多个额外选择组件(未展示)可用于将存储器单元105-a(例如，数字线210)与信号开发组件250(例如，经由信号开发线255)或旁路线260中的一者选择性地耦合。
另外或替代地，在一些实例中，可使用开关或选择组件来将选择组件280与信号开发组件250(例如，经由信号开发线255)或旁路线260中的一者选择性地耦合。在一些实例中，可选择旁路线260可支持通过使用信号开发组件250而产生用于检测存储器单元105-a的逻辑状态的单元存取信号(例如，单元读取信号)，及绕过信号开发组件250而产生单元存取信号(例如，单元写入信号)以将逻辑状态写入到存储器单元105-a。
支持多路复用信号开发的存储器装置的一些实例可在存储器单元105与感测放大器290之间共享共同存取线(未展示)以支持从同一存储器单元105产生感测信号及参考信号。在一个实例中，信号开发组件250与感测放大器290之间的共同存取线可称为“共同线”，且所述共同存取线可取代电路200中所图解说明的信号线285及参考线275。
在此类实例中，所述共同存取线可在两个不同节点(例如，第一节点291及第二节点292，如本文中所描述)处连接到感测放大器290。在一些实例中，共同存取线可准许自参考读取操作以在信号产生操作及参考产生操作两者中共享可存在于感测放大器290与被存取的存储器单元105之间的组件。此配置可降低感测放大器290对存储器装置中的各种组件(例如存储器单元105、存取线(例如，字线205、数字线210、板线215)、信号开发电路(例如，信号开发组件250)、晶体管、电压源293及294以及其它)的操作变化的敏感度。
尽管数字线210、信号开发线255及信号线285被识别为单独线，但根据如本文中所揭示的实例，数字线210、信号开发线255、信号线285及连接存储器单元105与感测放大器290的任何其它线可称为单个存取线。可在各种实例性配置中出于图解说明介入组件及介入信号的目的而单独识别此存取线的构成部分。
感测放大器290可包含各种晶体管或放大器以检测、转换或放大信号的差，这可包含或以其它方式称为产生感测信号或锁存信号。举例来说，感测放大器290可包含接收第一节点291处的感测信号电压(例如，单元读取信号，Vsig)及第二节点292处的参考信号电压(例如，Vref)且将所述感测信号电压与所述参考信号电压进行比较的电路元件。可基于感测放大器290处的比较而将感测放大器290的输出(例如，感测或锁存信号)驱动到较高电压(例如，正电压)或较低电压(例如，负电压、接地电压)。
举例来说，如果第一节点291具有比第二节点292低的电压，那么可将感测放大器290的输出驱动到低电压源293的相对较低电压(例如，VL的电压，其可为基本上等于V0的接地电压或负电压)。包含感测放大器290的感测组件150或者与此感测组件150耦合的I/O组件160可锁存感测放大器290的输出以确定存储于存储器单元105-a中的逻辑状态(例如，当第一节点291具有低于第二节点292的电压时，检测到逻辑0)。
如果第一节点291具有高于第二节点292的电压，那么可将感测放大器290的输出驱动到高电压源294的电压(例如，VH的电压)。包含感测放大器290的感测组件150或者与此感测组件150耦合的I/O组件160可锁存感测放大器290的输出以确定存储于存储器单元105-a中的逻辑状态(例如，当第一节点291具有高于第二节点292的电压时，检测到逻辑1)。然后可经由一或多个输入/输出(I/O)线(例如，I/O线295)输出与存储器单元105-a的所检测逻辑状态对应的感测放大器290的所锁存输出。
为对存储器单元105-a执行写入操作、重写操作或刷新操作，可跨越电容器220施加电压(例如，单元写入信号)。可使用各种方法。在一个实例中，可通过字线205选择或激活单元选择组件225(例如，通过选择或激活字线205)以将电容器220电连接到数字线210。可通过控制单元板221(例如，穿过板线215)及单元底部222(例如，穿过数字线210)的电压而跨越电容器220施加电压。在一些实例中，写入操作、重写操作或刷新操作可至少部分地基于感测放大器290处的感测或锁存信号，所述感测或锁存信号可基于经由I/O线295接收的信号(例如，写入信号、刷新信号)或基于在感测放大器290处产生的信号(例如，重写信号)。
举例来说，为写入逻辑0，可将单元板221取为高(例如，将正电压施加到板线215)，且可将单元底部222取为低(例如，将数字线210接地、将数字线210虚接地、将负电压施加到数字线210)。可执行相反过程以写入逻辑1，其中将单元板221取为低且将单元底部222取为高。在一些情形中，在写入操作期间跨越电容器220施加的电压可具有等于或大于电容器220中的铁电材料的饱和电压的量值，使得电容器220被极化，且因此甚至在降低所施加电压的量值时或在跨越电容器220施加零净电压的情况下维持电荷。在一些实例中，感测放大器290或信号开发组件250可用于执行写入操作，这可包含将低电压源293或高电压源294与数字线耦合。当感测放大器290用于执行写入操作时，可绕过或可不绕过信号开发组件250(例如，通过经由旁路线260施加写入信号)。
包含感测组件150-a、单元选择组件225、信号开发组件250、开关组件265、参考组件270、选择组件280或感测放大器290的电路200可包含各种类型的晶体管。举例来说，电路200可包含n型晶体管，其中将高于n型晶体管的阈值电压的相对正电压(例如，大于阈值电压的相对于源极端子具有正量值的所施加电压)施加到n型晶体管的栅极会达成n型晶体管的其它端子(例如，源极端子与漏极端子)之间的导电路径。
在一些实例中，n型晶体管可充当开关组件，其中所施加电压是逻辑信号，所述逻辑信号用于通过施加相对高逻辑信号电压(例如，对应于逻辑1状态的电压，其可与正逻辑信号电压供应器相关联)而选择性地启用穿过所述晶体管的导电性，或通过施加相对低逻辑信号电压(例如，对应于逻辑0状态的电压，其可与接地或虚接地电压或者负电压相关联)而选择性地停用穿过所述晶体管的导电性。在其中采用n型晶体管作为开关组件的一些实例中，可选择施加到栅极端子的逻辑信号的电压以在特定工作点处(例如，在饱和区域中或在现用区域中)操作所述晶体管。
在一些实例中，n型晶体管的行为可不同于逻辑开关(例如，比所述逻辑开关复杂)，且跨越晶体管的选择性导电性还可随变化的源极电压及漏极电压而变。举例来说，栅极端子处的所施加电压可具有特定电压电平(例如，箝位电压、控制电压)，所述特定电压电平用于在源极端子电压低于特定电平(例如，低于栅极端子电压减去阈值电压)时达成源极端子与漏极端子之间的导电性。当源极端子电压或漏极端子电压上升到所述特定电平以上时，可将n型晶体管撤销激活使得源极端子与漏极端子之间的导电路径断开。
另外或替代地，电路200可包含p型晶体管，其中将高于所述p型晶体管的阈值电压的相对负电压(例如，大于阈值电压的相对于源极端子具有负量值的所施加电压)施加到所述p型晶体管的栅极会达成所述p型晶体管的其它端子(例如，源极端子与漏极端子)之间的导电路径。
在一些实例中，p型晶体管可充当开关组件，其中所施加电压是逻辑信号，所述逻辑信号用于通过施加相对低逻辑信号电压(例如，对应于逻辑“1”状态的电压，其可与负逻辑信号电压供应器相关联)而选择性地启用导电性，或通过施加相对高逻辑信号电压(例如，对应于逻辑“0”状态的电压，其可与接地或虚接地电压或者正电压相关联)而选择性地停用导电性。在其中采用p型晶体管作为开关组件的一些实例中，可选择施加到栅极端子的逻辑信号的电压以在特定工作点处(例如，在饱和区域中或在现用区域中)操作所述晶体管。
在一些实例中，p型晶体管的行为可不同于通过栅极电压进行的逻辑开关(例如，比所述逻辑开关复杂)，且跨越所述晶体管的选择性导电性还可随变化的源极电压及漏极电压而变。举例来说，栅极端子处的所施加电压可具有特定电压电平，所述特定电压电平用于达成源极端子与漏极端子之间的导电性，只要源极端子电压高于特定电平(例如，高于栅极端子电压加上阈值电压)。当源极端子电压降到所述特定电平以下时，可将p型晶体管撤销激活使得源极端子与漏极端子之间的导电路径断开。
电路200的晶体管可为场效晶体管(FET)，包含金属氧化物半导体FET，其可称为MOSFET。这些及其它类型的晶体管可由衬底上的经掺杂材料区域形成。在一些实例中，所述晶体管可形成于专用于电路200的特定组件的衬底(例如，用于感测放大器290的衬底、用于信号开发组件250的衬底、用于存储器单元105-a的衬底)上，或所述晶体管可形成于对于电路200的特定组件共同的衬底(例如，对于感测放大器290、信号开发组件250及存储器单元105-a共同的衬底)上。一些FET可具有包含铝或其它金属的金属部分，但一些FET可实施例如多晶硅的其它非金属材料，包含可称为MOSFET的那些FET。此外，尽管氧化物部分可用作FET的介电部分，但可在FET(包含可称为MOSFET的那些FET)中的介电材料中使用其它非氧化物材料。
在一些实例中，电路200的不同部分或使用电路200的部分的不同操作可与不同等待时间相关联。举例来说，在存取操作的一个部分(例如，第一子操作、第一组子操作)中，可通过将存储器单元105-a与信号开发组件250耦合(例如，至少部分地基于激活或选择单元选择组件225、至少部分地基于激活存储器单元105-a与信号开发组件250之间的另一开关组件、隔离组件或选择组件)而开发单元存取信号。在一些实例中，可至少部分地基于存储器单元105-a(例如，电容器220)与信号开发组件250之间的电荷共享(例如，电荷从电容器220流动到信号开发组件250、电荷从信号开发组件250流动到电容器220)而开发所述单元存取信号，或所述单元存取信号可以其它方式与所述电荷共享相关联。在一些实例中(例如，在读取操作中)，所开发单元存取信号(例如，单元读取信号)或电荷共享可至少部分地基于由存储器单元105-a存储的逻辑状态。在一些实例中(例如，在写入操作、重写操作、刷新操作中)，所开发单元存取信号(例如，单元写入信号)或电荷共享可至少部分地基于所开发感测或锁存信号(例如，在感测放大器290处、在信号线285处)。如本文中所揭示，存储器单元105-a与信号开发组件250之间的电荷共享可与数字线210的电压改变或信号开发线255的电压改变或者两者相关联。
用于存取操作的单元存取信号的开发可与等待时间相关联，所述等待时间可指用于开发所述单元存取信号的时间量(例如，持续时间)、起始单元存取信号开发操作与单元存取信号达到适合于存取操作的后续部分(例如，在读取操作中)的阈值电平之间的延迟，或起始单元存取信号开发操作与以逻辑值对存储器单元105进行写入(例如，在写入操作、重写操作或刷新操作中)之间的延迟。在一些实例中(例如，在读取操作中)，所述持续时间或等待时间可称为“行到列地址延迟”，且在一些实例中(例如，在写入操作中)，所述持续时间或等待时间可称为“行预充电延迟”，其可比行到列地址延迟长或短。
在一些实例中，存储器单元105-a、数字线210(例如，本质电容230)及信号开发组件250之间的电荷共享可与时间常数行为(例如，电压VDL的改变的时间常数行为、电压VSDL的改变的时间常数行为)相关联，或以其它方式包含对数或指数行为。用于开发单元存取信号的持续时间或等待时间可指耦合或激活操作(例如，单元选择组件225的选择或激活、经配置以将存储器单元105-a与信号开发组件250选择性地耦合的另一组件的选择或激活)与数字线210或信号开发线255达到稳态电压或者数字线210或信号开发线255达到稳态电压的阈值比例(例如，稳态电压的95％、稳态电压的99％)之间的持续时间。
在一些实例中，用于开发单元存取信号的持续时间或等待时间可表达为时间常数(例如，用于达到初始电压与稳态电压之间的改变的63％的持续时间)，或表达为多个时间常数。举例来说，用于开发单元存取信号的持续时间或等待时间可表达为3个时间常数的持续时间，或以其它方式与所述单元存取信号在稳态值的5％内相关联的持续时间。在另一实例中，用于开发单元存取信号的持续时间或等待时间可表达为5个时间常数的持续时间，或以其它方式与所述单元存取信号在稳态值的1％内相关联的持续时间。
在一些实例中，电荷共享行为及相关联时间常数或其它等待时间可至少部分地基于存储器单元105-a的电容、信号开发组件250的电容或存储器单元105-a与信号开发组件250之间的其它电容(例如，本质电容，例如本质电容230)。举例来说，数字线210的相对高电容(例如，相对高本质电容230)可与相对高等待时间(例如，开发单元读取信号的相对长持续时间)相关联，且数字线210的相对低电容可与相对低等待时间(例如，开发单元读取信号的相对短持续时间)相关联。在另一实例中，存储器单元105-a的相对高电容(例如，电容器220)可与相对低等待时间(例如，开发单元读取信号的相对短持续时间)相关联，且存储器单元105-a的相对低电容可与相对高等待时间(例如，开发单元读取信号的相对长持续时间)相关联。
尽管参考时间常数行为而描述，但与开发单元存取信号相关联的持续时间或等待时间可另外或替代地包含其它行为，例如斜变、步进或振荡(例如，欠阻尼)行为。在一些实例中，开发单元存取信号可包含一组操作，例如一组耦合、隔离、激活、撤销激活、选择或取消选择操作，且与开发所述单元存取信号相关联的持续时间或等待时间可包含所述组操作中的每一者的相关联电路行为。举例来说，开发单元存取信号可包含沿着数字线210或信号开发线255激活开关或选择组件、激活数字线或信号开发线与另一组件之间的开关或选择组件(例如，将电压源(未展示)与数字线210或信号开发线255选择性地耦合)或者其它操作或操作组合。
在存取操作的另一部分(例如，第二子操作、第二组子操作)中，可通过激活感测放大器290(例如，至少部分地基于将信号开发组件250与感测放大器290选择性地耦合、至少部分地基于将所述感测放大器与低电压源293或高电压源294中的一者或两者选择性地耦合)而开发感测信号(例如，锁存信号、输出信号、输入/输出信号)。在一些实例中，可至少部分地基于信号开发组件250与感测放大器290之间的电荷共享而开发所述感测信号，或所述感测信号可以其它方式与所述电荷共享相关联。在一些实例中(例如，在读取操作中)，所述感测信号或电荷共享可至少部分地基于所开发单元存取信号(例如，在信号开发组件250处、在信号开发线255处)。如本文中所描述，信号开发组件250与感测放大器290之间的电荷共享可与I/O线295的电压改变相关联，所述电压改变可至少部分地基于电压Vsig与电压Vref之间的比较。(例如，当Vsig小于Vref时为VL的输出，当Vsig大于Vref时为VH的输出)。
开发感测或锁存信号以用于存取操作还可与等待时间相关联，所述等待时间可指用于开发感测或锁存信号的时间量，或起始感测或锁存信号产生操作与感测或锁存信号达到适合于存取操作的后续部分的阈值电平(例如，指示由存储器单元105-a存储的逻辑状态的输出)之间的延迟。举例来说，信号开发组件250与感测放大器290之间的电荷共享还可与时间常数行为(例如，I/O线295的电压改变的时间常数行为)或者其它对数或指数行为相关联。用于开发感测或锁存信号的持续时间或等待时间可指耦合或激活操作(例如，例如选择组件280的开关组件或选择组件(其经配置以将信号开发组件250与感测放大器290选择性地耦合)的选择或激活、感测放大器290与低电压源293或高电压源294中的一者或两者的耦合)与I/O线295达到稳态电压或I/O线295达到稳态电压的阈值比例(例如，稳态电压的90％、稳态电压的95％)之间的持续时间。
用于开发感测或锁存信号的持续时间或等待时间还可表达为时间常数，或表达为多个时间常数。尽管参考时间常数行为而描述，但与开发感测或锁存信号相关联的持续时间或等待时间可另外或替代地包含其它行为，例如斜变、步进或振荡(例如，欠阻尼)行为。在一些实例中，开发感测或锁存信号可包含一组操作，例如一组耦合、隔离、激活、撤销激活、选择或取消选择操作，且与开发所述感测或锁存信号相关联的持续时间或等待时间可包含所述组操作中的每一者的相关联电路行为。
在电路200的一些实例中，与开发单元存取信号相关联的等待时间的持续时间可比与产生感测或锁存信号相关联的等待时间长。举例来说，信号开发组件250与存储器单元105-a之间的电荷共享可与不同于信号开发组件250与感测放大器290之间的电荷共享的电荷量或比信号开发组件250与感测放大器290之间的电荷共享慢的电荷转移相关联。换句话说，信号开发组件250或存储器单元105-a可与电路200的相对高等待时间部分相关联或以其它方式被视为电路200的相对高等待时间部分，且感测放大器290可与电路200的相对低等待时间部分相关联或被视为电路200的相对低等待时间部分。在此类实例中，电路200可支持比执行信号开发操作更迅速地执行输入或输出操作。
根据如本文中所揭示的实例，包含电路200的存储器装置100可在重叠的时间间隔期间将一组信号开发组件250中的每一者与相应存储器单元105耦合，使得可在所述重叠的时间间隔期间产生多个单元存取信号(例如，与相应信号开发组件250中的每一者的相应存储器单元105相关联)。信号开发组件250组中的每一信号开发组件可经由选择组件280与感测放大器290选择性地耦合(例如，以顺序次序)以在感测放大器290处产生感测或锁存信号序列，或反之亦然。举例来说，在读取操作或一组读取操作中，在感测放大器290处产生的感测或锁存信号序列可基于在重叠的时间间隔期间在信号开发组件250组处开发的相应单元存取信号(例如，单元读取信号)，所述单元存取信号可与由相应存储器单元105存储的特定逻辑状态相关联。因此，如本文中所揭示，包含电路200的存储器装置100可包含经由选择组件280多路复用的信号开发组件250，这在一些实例中可补偿与不同等待时间相关联的存取操作的部分。
在一些实例中，电路200的各种组件可支持一或多个映射方案以组织存储于信号开发高速缓冲存储器(例如，包含信号开发组件250)及存储器阵列(例如，包含存储器单元105-a)处的信息(例如，数据、信号状态、高速缓冲存储器状态)。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器高效地执行一或多个存储器操作(例如，读取操作、写入操作以及存取操作的其它实例)。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图3图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的实例性电路300。应理解，电路300仅仅是一个说明性实例，且包含其它特定电路及拓扑的许多实施方案在遵循本文中所揭示的原理及技术时是可能的，如所属领域的普通技术人员将了解。
电路300包含一组存储器单元105-b(例如，存储器单元105-b-111到105-b-srm)及感测组件150-b。尽管存储器单元105-b被图解说明为包含电容器及单元选择组件，但根据如本文中所揭示的实例的存储器单元105-b可包含各种配置(例如，具有或不具有单元选择组件)及各种类型的逻辑存储元件(例如，电容性存储器元件、铁电存储器元件、材料存储器元件、电阻式存储器元件、阈值化存储器装置、其它存储器元件)以支持各种类型的存储器装置(例如，DRAM存储器装置、FeRAM存储器装置、PCM装置、硫属化物存储器装置)。电路300图解说明可支持用于存储器装置中的信号开发高速缓冲存储的所描述技术的电路系统。
感测组件150-b可包含各自与存储器单元105-b中的一或多者相关联的一组信号开发组件250-a(例如，信号开发组件250-a-1到250-a-s)。感测组件150-b还可包含与信号开发组件250-a组耦合(例如，经由信号开发线255-a-1到255-a-s)的选择组件280-a(例如，信号开发组件选择组件、MUX、晶体管网络、晶体管阵列、开关网络、开关阵列)。选择组件280-a可经配置以将信号开发组件250-a中的选定一者(例如，信号开发线255-a中的选定一者)与感测组件150-b的感测放大器290-a选择性地耦合(例如，经由信号线285-a，响应于逻辑或选择信号，例如信开发组件多路复用(SDCM)信号)。感测放大器290-a可经由I/O线295-a与存储器装置的其它组件(例如，输入/输出组件160)交换(例如，传递、接收、传输)输入或输出信号。
在电路300的实例中，可根据一组域310-a(例如，域310-a-1到310-a-s)布置存储器单元105-b。换句话说，电路300可图解说明跨越s个域划分或以其它方式与s个域相关联的一组存储器单元105-b的实例。在电路300的实例中，域310-a中的每一者可与信号开发组件250-a中的一者相关联(例如，耦合)(例如，域310-a-1与信号开发组件250-a-1相关联)。然而，在支持所描述技术的电路系统的各种实例中，域310可与多于一个信号开发组件250相关联，或信号开发组件250可与多于一个域310相关联，或者存在所述两种情况。
尽管参考特定特性描述电路300的实例性域310-a，但还可利用替代域定义或组织来支持所描述技术。作为一个此类实例，域的存储器单元105或存取线(例如，字线205、数字线210、板线215)可以不同于电路300中所图解说明的域310-a的方式来组织或细分，或域可以不同于电路300中所图解说明的域310-a的方式来定义(例如，所述组件包含于域的说明性边界内)，或域可以不同于电路300中所图解说明的域310-a的方式与信号开发组件250或感测放大器290耦合(例如，利用不同多路复用组织或方案、不同选择组件)。
在电路300的实例中，域310-a中的每一者可包含与一组数字线210-a中的一者及一组板线215-a中的一者耦合或耦合于一组数字线210-a中的一者与一组板线215-a中的一者之间的存储器单元105-b。举例来说，对于域310-a-1，存储器单元105-b组中的每一存储器单元(例如，存储器单元105-b-111到105-b-1rm中的每一者)可与数字线210-a-11到210-a-1r中的一者耦合且可与板线215-a-11到215-a-1r中的一者耦合。换句话说，域310-a可图解说明跨越r个数字线210-a或“列”划分或者以其它方式与r个数字线210-a或“列”相关联的存储器单元105-b的布置。尽管实例性电路300被图解说明为具有单独板线215-a，但在一些实例中，一组板线215-a(例如，板线215-a-11到215-a-1r中的两者或多于两者的一组板线)可表示或以其它方式功能上等效于域310-a(例如，域310-a-1)的共同板线，或者可表示或以其它方式功能性等效于域310-a的一部分(例如，“子域”)的共同板线，或者一不同组板线215-a(例如，板线215-a-11到215-a-sr中的两者或多于两者的一组板线)可表示或以其它方式功能上等效于一组域310-a(例如，一组域310-a-1到310-a-s)的共同板线。
域310-a还可图解说明跨越m个字线205-a或“行”划分或者以其它方式与m个字线205-a或“行”相关联的存储器单元105-b的布置。举例来说，域310-a-1可包含与域310-a的数字线210-a中的每一者及所述域的板线215-a中的每一者耦合或耦合于域310-a的数字线210-a中的每一者与所述域的板线215-a中的每一者之间的相应组的m个存储器单元105-b(例如，与数字线210-a-11及板线215-a-11耦合或耦合于数字线210-a-11与板线215-a-11之间的一组存储器单元105-b-111到105-b-11m)。对于与同一数字线210-a及同一板线215-a耦合的一组存储器单元105-b，可至少部分地基于相关联逻辑信号WL(例如，用于域310-a，逻辑信号WL11到WL1m中的一者)而个别地选择或存取所述组中的每一存储器单元。尽管被图解说明为共享域310-a中的一共同组字线205-a(例如，跨越域310-a-1的列中的每一列共享的字线205-a-11到205-a-1m)，但存储器装置的其它实例可具有域310中的字线205的不同布置。
在电路300的实例中，域310-a中的每一者还可包含与域310-a的数字线210-a组中的每一数字线耦合的选择组件320-a(例如，数字线选择组件、MUX、晶体管网络、晶体管阵列、开关网络、开关阵列)或以其它方式与选择组件320-a相关联。举例来说，域310-a-1可包含与数字线210-a-11到210-a-1r中的每一者耦合的选择组件320-a-1。举例来说，选择组件320-a-1可经配置以将数字线210-a-11到210-a-1r中的选定一者或存储器单元105-b-111到105-b-11m中的一者与信号开发组件250-a-1选择性地耦合(例如，响应于逻辑或选择信号，例如数字线多路复用(DLM)信号DLM1)。因此，选择组件320-a-1到320-a-s中的每一者可与信号开发组件250-a-1到250-a-s中的相应一者相关联。
在电路300的实例中，信号开发组件250-a中的每一者可与相应组存储器单元105-b或相应组数字线210-a相关联。在一些实例中，选择组件320-a-1到320-a-s可为多个第二选择组件的实例，其中所述多个第二选择组件中的每一第二选择组件与相应信号开发组件250相关联，且经配置以将所述组中的任一个存储器单元105-b或数字线210-a与相应信号开发组件250选择性地耦合。
在说明性实例中，域310-a中的每一者可包含布置成1,024个唯一寻址的行及1,024个列(例如，其中m＝1024且r＝1024)的1,048,576个存储器单元105-b。根据电路300的说明性实例，一个信号开发组件250-a可映射到特定域310-a，但在其它实例中，一组多于一个信号开发组件250-a可映射到特定域310-a(例如，映射到域310-a的相应组数字线210-a)。在一些实例中，此映射可为固定的(例如，其中相应组数字线210-a映射到每一域310-a内的相应信号开发组件250-a)，在一些实例中，这可降低多路复用或选择电路复杂性。在各种其它实例(未展示)中，信号开发组件250可映射到多于一个域310、(例如，域的)多于一组数字线210或其它配置。另外或替代地，域310或一组数字线210可映射到多于一个信号开发组件250。换句话说，存储器装置可包含信号开发组件250的各种配置以支持本文中所描述的多路复用信号开发的实例。
在电路300的实例中，数字线210-a中的每一者与信号开发组件中的单一者相关联(例如，经配置以与信号开发组件中的单一者选择性地耦合)(例如，经由选择组件320-a-1中的相应一者)。举例来说，数字线210-a-11可与信号开发组件250-a-1而非信号开发组件250-a-s相关联。然而，在支持用于存储器装置中的信号开发高速缓冲存储的所描述技术的电路系统的各种实例中，特定数字线210-a可与多于一个信号开发组件250-a相关联(例如，经配置以与多于一个信号开发组件250-a选择性地耦合)，信号开发组件250-a可包含不同于电路300中所图解说明的选择组件320-a-1到320-a-s组的选择组件。举例来说，数字线210-a-11可与信号开发组件250-a-1或信号开发组件250-a-s或者电路300的任何其它信号开发组件250-a相关联(例如，经配置以与信号开发组件250-a-1或信号开发组件250-a-s或者电路300的任何其它信号开发组件250-a选择性地耦合)。
在支持用于多路复用信号开发的所描述技术的另一说明性实例中，另一电路可包含各自具有布置成1,024个唯一寻址的行及1,024个列的1,048,576个存储器单元105的数个域，其可指不同于电路300的组件组织。所述另一电路的域中的每一者可经布置使得m＝1024且r＝1024，且此另一电路的相应域的数字线210可共同地映射到64个信号开发组件250的阵列(例如，根据多对一映射、根据多对多映射)。在所述另一电路的一个实例中，信号开发组件250中的每一者可映射到域的数字线210的相应子组(例如，一个信号开发组件250可映射到每一域内的1024/64＝16个数字线210)。在一些实例中，此映射可为固定的(例如，其中16个数字线210的群组或子组映射到每一域内的相应信号开发组件250)，在一些实例中，这可降低多路复用或选择电路复杂性。
在此另一实例中，1024个存储器单元105的行(例如，横跨所述另一电路的一个域)可由每一域中的单个字线205选择。换句话说，在每域具有64个信号开发组件250且r＝1024的情况下，一个域中的字线的激活及另一域中的另一字线(例如，包含其它域中的其它独立字线)的激活可选择与相应行相关联的存储器单元105。在此电路的每域具有64个信号开发组件250的情况下，可在每一域中一次存取1,024个存储器单元105的组中的64个存储器单元(例如，通过经由相应选择组件将相应数字线210与64个信号开发组件250中的每一者选择性地耦合)。在此存取期间，其它数字线210可与相应信号开发组件250及介接同一域的其它信号开发组件250选择性地隔离。此外，可使其它数字线210分流或屏蔽其它数字线210，如本文中所描述。
因此，根据本文中所描述的技术的实例可包含其中域内的字线205或跨越多个域的字线205或其某一组合是独立的(例如，彼此可选择性地独立)的实例。根据本文中所描述的技术的实例还可包含其中域内的字线205或跨越多个域的字线205或其某一组合被锁定(例如，硬接线)以共同(联合地)被选择的实例。应理解，在其中字线205是可独立地选择的实例中，仍可至少在特定时间或在特定条件下同时操作此些字线205(例如，即使被锁定)。此外，根据本文中所描述的技术的实例可包含其中许多数字线210映射到域内的许多信号开发组件250的实例，以及其中许多数字线210映射到域内的一个信号开发组件250(例如，选择组件280可具有多对一或多对多功能性)的实例。遍及本公开(包含参考图8A到8C)描述这些及其它实例性变化形式的各方面。
在一些实例中，与字线选择相关联的操作可为有时限性的以防止数据损失或毁坏，这可需要等待完成关于所存取单元正在进行中的操作。举例来说，当从域310-a的第一字线205-a切换到同一域310-a的第二字线205-a时，此切换可需要在发生所述切换之前等待完成(例如，信号开发组件250-a的)域310-a的单元存取信号开发。在其中跨越若干域共享字线205-a(例如，在域310-a-1与310-a-s之间共享的字线205-a，字线205-a-11功能上等效于字线205-a-s1)的实例中，当从第一共享字线205-a切换到第二共享字线205-a时，此切换可需要在发生所述切换之前等待完成域310-a-1及310-a-s中的每一者(例如，信号开发组件250-a-1及250-a-s中的每一者)的单元存取信号开发。
在电路300的实例中，域310-a中的每一者还可包含一组分流器330-a(例如，数字线分流器、数字到板分流器)或以其它方式与一组分流器330-a相关联。举例来说，域310-a-1可包含一组分流器330-a-11到330-a-1r。分流器330-a中的每一者可与数字线210-a及板线215-a耦合或耦合于数字线210-a与板线215-a之间。举例来说，对于域310-a-1，分流器330-a-11可与数字线210-a-11及板线215-a-11耦合或耦合于数字线210-a-11与板线215-a-11之间。举例来说，分流器330-a-11可经配置以将数字线210-a-11与板线215-a-11选择性地耦合(例如，响应于逻辑或开关信号DLS11)。在一些实例中，分流器330-a可经配置以选择性地使数字线210-a与板线215-a之间的偏置均衡，或使与数字线210-a及板线215-a耦合或耦合于数字线210-a与板线215-a之间的一或多个存储器单元105-b均衡。在一些实例中，分流器330-a可经配置以将与数字线210-a及板线215-a耦合或耦合于数字线210-a与板线215-a之间的一或多个存储器单元105-b选择性地放电。
在一些实例中，可根据分流器屏蔽来操作电路300。举例来说，当对域310-a执行多路复用(例如，使用选择组件320-2)时，经屏蔽数字线210-a(例如，不与正执行的存取操作相关联的数字线210-a)的分流器330-a可支持与板线215-a的选择性耦合以防止或减少与经屏蔽数字线210-a相关联的存储器单元105-b的数据损失(例如，电荷泄漏)。换句话说，分流器330-a可关断不与正执行的存取操作相关联的经屏蔽数字线210-a上的位传送。
选择组件280-a及选择组件320-a可包含各种组件配置，且各自可称为多路复用器、晶体管网络、晶体管阵列、开关网络或开关阵列。在一个实例中，选择组件280-a可包含各自与感测放大器290-a耦合(例如，各自与信号线285-a耦合)的一组晶体管。晶体管组中的每一晶体管还可与信号开发组件250-a中的相应一者(例如，信号开发线255-a-1到255-a-s中的相应一者)耦合。晶体管组中的每一晶体管可经配置以响应于提供到晶体管的栅极的一组开关或逻辑信号中的一者而将信号开发组件250-a中的相应一者与感测放大器290-a选择性地耦合。
在一些实例中，选择组件280-a或选择组件320-a可包含解码器或者其它逻辑或选择信号转换组件。举例来说，选择组件280-a的解码器可接收逻辑或选择信号(例如，信号SDCM)，所述逻辑或选择信号可为经由信号总线接收的数字信号(例如，具有或以其它方式表示多个位的信号)。在一些实例中，所述解码器可接收所述数字信号作为输入以产生可施加到配置成开关布置的一组晶体管的栅极的一组二进制信号(例如，开关或逻辑信号)。举例来说，选择组件280-a的解码器可接收选择信号SDCM作为4位数字输入信号，且产生16个二进制(例如，接通/关断)开关信号，所述16个二进制(例如，接通/关断)开关信号各自施加到配置成开关布置的组16个晶体管中的一者的栅极。
在各种实例中，选择组件280-a可经配置使得信号开发组件250-a-1到250-a-s中的仅一者在一时间与感测放大器290-a耦合(例如，选择性地耦合)，且信号开发组件250-a-1到250-a-s中的其它者可在所述时间(例如，当信号开发组件250-a-1到250-a-s中的所述一者与感测放大器290-a选择性地耦合时的时间)与感测放大器290-a解耦(例如，选择性地解耦)。在一些实例中，选择组件280-a还可经配置以支持其中信号开发组件250-a-1到250-a-s中无一者在特定时间与感测放大器290-a耦合(例如，其中信号开发组件250-a-1到250-a-s中的每一者与感测放大器290-a选择性地隔离)的操作。在电路300的各种实例中，选择组件320-a可包含与选择组件280-a类似的特征或特征组，或者选择组件320-a可包含与选择组件280-a不同的特征或特征组。
在电路300的一些实例中，信号开发组件250-a或存储器单元105-b可与电路300的相对高等待时间部分相关联或以其它方式被视为电路300的相对高等待时间部分，且感测放大器290-a可与电路300的相对低等待时间部分相关联或被视为电路300的相对低等待时间部分。根据如本文中所揭示的实例，感测组件150-b可图解说明将存储器单元存取电路系统划分成高等待时间部分(例如，信号开发组件250-a)及低等待时间部分(例如，感测放大器290-a)且通过多路复用器(例如，选择组件280-a)将一组高等待时间部分与一组低等待时间部分耦合的实例。
在电路300的实例中，选择组件280-a可提供第一数据管线化程度，这可降低数据存取串行化(归因于行缓冲器冲突)的影响。举例来说，选择组件280-a可支持使不同组数字线210-a(例如，不同域310-a)上的数据传送重叠。因此，感测放大器290-a可自由支持读取、写入、重写或刷新操作(例如，在与信号开发组件250-a中的一者耦合时)，这发生在其它信号开发组件250-a参与数据传送的同时(例如，在其它信号开发组件250-a与数字线210-a或存储器单元105-b耦合的同时)。
信号开发组件250-a组可被视为係小的快速本地高速缓冲存储器(例如，信号开发高速缓冲存储器)，其中相应信号开发组件250-a可经配置以存储与存储于存储器单元105-b处的逻辑状态不同的信号状态。此配置可用于支持减小行缓冲器冲突的比率、增加内部带宽或其它益处。在一些实例中，选择组件320-a可通过经由多路复用数字线210-a提供第二数据管线化程度而提供其它增益。因此，根据如本文中所揭示的实例，包含电路300的存储器装置100可包含经由选择组件280-a多路复用的信号开发组件250-a或经由一或多个选择组件320-a多路复用的数字线210-a，这可补偿与不同等待时间相关联的存取操作的部分或存取电路系统的部分。
各种存储器装置(例如，存储器装置100)可包含电路300的各种布置。举例来说，存储器装置100可包含一组感测组件150-b，或感测组件150可以其它方式包含一组感测放大器290-a及对应组的多路复用信号开发组件250-a。在一个实例中，存储器装置100或其部分可包含与1024个数字线210-a进行多路复用(这可包含或可不包含经由选择组件320-a的多路复用)的16个感测放大器290-a。在一些实例中，一组感测放大器290-a可包含于复合阵列中，其中感测放大器290-a组作为所述复合阵列的单个感测放大器“行”来存取。在各种实例中，多路复用数字线210-a可在同一域310-a或不同域310中。在一些实例中，域310-a中的每一者可为可独立控制的，且可经由同一行组件125或不同行组件125来存取。
在一些实例中，电路300的各种组件可支持一或多个映射方案以组织存储于信号开发高速缓冲存储器(例如，信号开发组件250组)及存储器阵列(例如，包含一或多个域310-a)处的信息(例如，数据、信号状态、高速缓冲存储器状态)。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器高效地执行一或多个存储器操作(例如，读取操作、写入操作以及存取操作的其它实例)。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图4A图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的读取操作400的实例。读取操作400可图解说明与在存取存储器单元105时产生单元存取信号(例如，单元读取信号、单元写入信号)及锁存信号相关联的存取操作的部分(例如，时间间隔)。举例来说，读取操作400可划分成读取信号开发部分410(例如，单元读取部分)、锁存信号产生部分420及重写信号开发部分430(例如，单元重写部分)。读取操作400可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。作为说明性实例，参考读取由电路300的存储器单元105-b-111存储的逻辑状态描述读取操作400，但读取操作400可说明可对电路300的存储器单元105-b中的任一者或多者执行的操作。
读取信号开发部分410可与存储器单元105-b-111(例如，存储器单元105-b-111的电容性存储元件、线性电容器或铁电电容器)、数字线210-a-11(例如，本质电容230)及信号开发组件250-a-1之间的电荷共享相关联。读取信号开发部分410可为至少部分地基于将信号开发组件250-a-1与存储器单元105-b-111选择性地耦合而在信号开发组件250-a-1处开发信号的实例。在一些实例中，在信号开发组件250-a-1处开发读取信号与第一等待时间(例如，相对高等待时间或长持续时间)相关联。在读取信号开发部分410期间，信号开发组件250-a-1可与感测放大器290-a选择性地解耦。
在读取信号开发部分410的一些实例中，可以相对高电压偏置信号开发组件250-a-1的存取线(例如，信号开发线255-a-1)，这可与将相对高电压电荷存储于信号开发组件250-a-1处(例如，存储于信号开发组件250-a-1的信号存储组件(例如积分电容器)中)相关联。在一些实例中，此偏置可与“板低”读取操作相关联，其中在读取信号开发部分410期间，以比与被存取的存储器单元105-b-111相关联的数字线210-a-1低的电压(例如，接地电压)偏置与存储器单元105-b-111相关联的板线215-a-11。
读取信号开发部分410还可包含将存储器单元105-b-111与信号开发组件250-a-1选择性地耦合。在一些实例中，读取信号开发部分410可包含激活与正读取的存储器单元105-b-111相关联的字线205-a-11(例如，激活逻辑信号WL1)，这可将存储器存储元件(例如，电容器220)与相应数字线210-a-11选择性地耦合(例如，经由存储器单元105-b-111的单元选择组件225)。在一些实例中，读取信号开发部分410可包含将相应数字线210-a-11与信号开发组件250-a-1选择性地耦合(例如，经由选择组件320-a-1，基于选择信号DLM1，或某一其它开关组件)。电荷因此可在存储器单元105-b-111与信号开发组件250-a-1之间共享，且可在某一时间之后稳定下来(例如，根据时间常数行为)，其中数字线210-a-11及信号开发线255-a-1的电压改变至少部分地基于由存储器单元105-b-111存储的逻辑状态。
在一些实例中，读取信号开发部分410可包含开发读取信号(例如，信号开发组件250处的读取信号达到稳态、读取信号在信号开发组件250处达到最大值)与将所开发读取信号(例如，由信号开发组件250维持)提供到感测放大器290之间的延迟(例如，延迟部分、延迟持续时间)。换句话说，在读取信号开发部分410期间在起始锁存信号产生部分420之前可存在延迟或不活动周期，所述延迟或不活动周期在一些实例中可包含所开发读取信号的衰减(例如，所维持读取信号的衰减)。在一些实例中，电路300可经配置使得可容忍此延迟或不活动周期的持续时间或所开发读取信号的衰减量同时仍可靠地检测存储器单元105所存储的逻辑状态。在一些实例中，可通过刷新缓解所开发读取信号的衰减的信号开发组件250的操作(例如，将高速缓冲存储器信号维持在信号开发组件250处)来支持电路300的此功能性。这些及其它配置可支持信号开发组件250在电路300中执行高速缓冲存储功能(例如，在某一时间量内高速缓冲存储所开发读取信号或高速缓冲存储器信号)。
在一些实例中，读取信号开发部分410的电荷共享可与破坏性读取操作(例如，其中存储器单元105-b-111的最初存储的逻辑状态在存储器单元105-b-111处丢失或以其它方式降级)相关联，且因此可后续接着重写操作(例如，重写信号开发部分430)。在一些实例中，重写操作可不紧接在读取信号开发部分410之后，例如当所存储数据被传送到信号开发组件250时，其中所述所存储数据可被存储且进一步读取、写入或修改。在各种实例中，可将数据传回到同一存储器单元105或不同存储器单元105，这可与使信号开发组件250可用于其它操作的操作相关联。在一些实例中，读取信号开发部分410的电荷共享可与非破坏性读取操作(例如，其中存储器单元105-b-111的最初存储的逻辑状态维持在存储器单元105-b-111处)相关联，且因此可不后续接着重写操作(例如，可省略重写信号开发部分430)。
读取信号开发部分410的电荷共享可与称作行到列地址延迟的延迟或等待时间相关联。在DRAM应用中，数据可作为电极电荷存储于存储器单元105处，且可相对快速地做出响应(例如，具有相对低等待时间)。在FeRAM应用中，数据可作为呈偶极定向或极化的形式的单元状态存储于存储器单元105处。此些偶极的动力学可为相对缓慢的(例如，具有相对高等待时间)，这可导致FeRAM应用的较长感测时间(例如，比DRAM应用长)。因此，在一些实例中(例如，在FeRAM应用中)，读取信号开发部分410可与相对高等待时间或长持续时间(例如，与锁存信号产生部分420相比)相关联。在一些FeRAM应用中，举例来说，与读取信号开发部分410的操作相关联的等待时间可为大致50纳秒。
在读取信号开发部分410的一些实例中，可选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12(未展示，其可与数字线210-a-12或板线215-a-12相关联)到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在读取信号开发部分410期间存取的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
锁存信号产生部分420可和信号开发组件250-a-1与感测放大器290-a之间的电荷共享相关联。锁存信号产生部分420可为至少部分地基于信号开发组件250-a-1处的所开发信号(例如，单元读取信号)而产生感测放大器290-a(例如，放大器组件)的输出信号的实例。在一些实例中，在感测放大器290-a处产生锁存信号与第二等待时间(例如，相对低等待时间或短持续时间)相关联。从读取信号开发部分410转变到锁存信号产生部分420可包含将信号开发组件250-a-1与感测放大器290-a选择性地耦合。
在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由选择组件280-a基于逻辑选择信号SDCM而进行的选择。在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由信号开发组件250-a-1与感测放大器290-a之间的某一其它开关组件(例如，隔离开关组件)进行的选择性耦合。在一些实例中，锁存信号产生部分420的电荷共享可为相对迅速的，且可花费存储器单元105-b-11与信号开发组件250-a-1之间的电荷共享所需要的时间量的某一分率。换句话说，锁存信号产生部分420的持续时间可比读取信号开发部分410短。在一些FeRAM应用中，举例来说，与锁存信号产生部分420的操作相关联的等待时间可为大致5到10纳秒。
在一些实例中，锁存信号产生部分420可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，可在感测放大器290-a处产生至少部分地基于单元读取信号(例如，至少部分地基于由存储器单元105-b-111存储的逻辑状态)的输出信号。所述输出信号可经由I/O线295从感测放大器290-a传递到存储器装置的另一组件(例如，输入/输出组件160)以提供由存储器单元105-b-111存储的数据的指示。在一些实例中，所述输出信号或与所产生锁存信号相关联的某一其它信号还可往回传递到信号开发组件250-a-1或以其它方式利用信号开发组件250-a-1共享，这在一些实例中可支持重写操作(例如，在破坏性读取操作之后)。举例来说，作为锁存信号产生部分420的一部分，基于所产生锁存信号或输出信号(例如，基于存储器单元105-b-111存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1传递或者以其它方式共享或产生重写信号(例如，经由信号开发线255-a-1)。在一些实例中，所产生锁存信号或输出信号可往回传递到信号开发组件250-a-1以强化维持在信号开发组件250-a-1处的电荷或其它信号，这可支持对存储器单元105-b-111的重写操作。
在锁存信号产生部分420的一些实例中，可选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12(未展示，其可与数字线210-a-12或板线215-a-12相关联)到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在锁存信号产生部分420期间存取的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
重写信号开发部分430可与存储器单元105-b-111、数字线210-a-11及信号开发组件250-a-1之间的电荷共享相关联。重写信号开发部分430可为在信号开发组件250-a-1处或使用信号开发组件250-a-1开发单元存取信号(例如，单元写入信号、单元重写信号)的实例。在一些情形中，在信号开发组件250-a-1处或使用信号开发组件250-a-1开发单元存取信号(例如，单元写入信号、单元重写信号)可至少部分地基于感测放大器290-a的锁存信号(例如，在锁存信号产生部分420期间所产生)。在一些实例中，在信号开发组件250-a-1处或使用信号开发组件250-a-1的单元存取信号(例如，单元写入信号、单元重写信号)可基于维持在信号开发组件250-a-1处的电荷或电压(例如，至少部分地基于读取信号开发部分410)，其中维持在信号开发组件250-a-1处的电荷或电压可指示最初由存储器单元105-b-111存储的逻辑状态。在一些实例中，维持在信号开发组件250-a-1处的电荷或电压可独立于感测放大器290-a处的锁存信号，或可由感测放大器290-a处的锁存信号强化(例如，在锁存信号产生部分420期间强化)。
在一些实例中，在信号开发组件250-a-1处开发重写信号与可等于或可不等于第一等待时间的第三等待时间(例如，相对高等待时间或长持续时间)相关联。从锁存信号产生部分420转变到重写信号开发部分430可包含将信号开发组件250-a-1与感测放大器290-a选择性地解耦或隔离(例如，经由选择组件280-a或隔离开关组件)。尽管重写信号开发部分430可支持将逻辑状态重写到已在读取操作中被放电、去极化或者以其它方式破坏或降级的存储器单元105，但在非破坏性读取操作的实例中(例如，当105-b-111在读取信号开发部分410之后维持所存储逻辑状态时)可省略重写信号开发部分430，且锁存信号产生部分420可后续接着另一存取操作(例如，读取操作、写入操作、刷新操作)。
在各种实例中，可基于重写信号是否由感测放大器290-a产生或以其它方式提供或者基于重写信号是否由信号开发组件250-a产生或以其它方式提供而执行或修改在重写信号开发部分430期间对存储器单元105-b-111的重写。举例来说，可在不依赖于感测放大器290-a的重写信号的情况下执行重写信号开发部分430的重写操作，例如当信号开发组件250-a经配置以在本地维持与存储器单元105-b-111的最初存储的逻辑状态相关联的电荷或其它状态(例如，高速缓冲存储器状态、信号状态)直到其被往回传送到存储器单元105-b-111(例如，提供如与重写操作有关的本地高速缓冲存储功能)为止时。换句话说，取决于信号开发组件250-a是否依赖于感测放大器290-a的锁存信号来对存储器单元105-b-111进行重写，从信号开发组件250-a的视角来看，读取信号开发部分410或锁存信号产生部分420可为“破坏性的”或可并非“破坏性的”。在一些实例中(例如，当信号开发组件250-a经配置以维持指示存储器单元105-b-111的最初存储的逻辑状态的电荷或其它状态时)，存储器单元105-b-111的重写可取决于信号开发组件250-a-1经配置以维持此电荷或其它状态的持续时间或者实施回写的控制逻辑类型(例如，先入先出(FIFO)、最近最少使用(LRU)或其它)而发生在(例如，重写信号开发部分430的)某一延迟周期之后。
在重写操作的一些实例中，电路300可经配置以将存储器单元105-b-111与高电压源(例如，高电压轨，经由信号开发组件250-a-1)耦合，这可为通过上拉或下拉电路系统(例如，信号开发组件250-a-1的晶体管或其它开关组件)进行的直接耦合。在一些实例中，信号开发组件250-a-1可配置有电容器或其它电荷存储组件，且锁存信号产生部分420或重写信号开发部分430可包含以足以对存储器单元105-b-111进行重写(例如，在重写信号开发部分430期间)的电荷将所述电容器或其它电荷存储组件充电或刷新。因此，在各种实例中，信号开发组件250-a-1可将逻辑状态重写到存储器单元105-b-111，这可在信号开发组件250-a-1与感测放大器290-a选择性地解耦使得感测放大器290-a自由支持关于其它信号开发组件250-a的操作时执行。
重写信号开发部分430的电荷共享可与称作行预充电延迟的延迟或等待时间相关联，其可包含完全地或部分地重写最初存储于存储器单元105-b-111处的逻辑状态。举例来说，为重写逻辑0，可将数字线210-a-11偏置到正电压(例如，1.5V)且可将板线215-a-11偏置到接地或负电压(例如，0V)。为重写逻辑1，可将数字线210-a-11偏置到接地或负电压(例如，0V)且可将板线215-a-11偏置到正电压(例如，1.5V)。在一些情形中，数字线210-a-11及板线215-a-11的偏置可至少部分地基于所产生锁存信号(例如，在感测放大器290-a与信号开发组件250-a-1选择性地隔离之前)。举例来说，在重写信号开发部分430期间，信号开发组件250-a-1或感测放大器290-a可至少部分地基于锁存信号而将数字线210-a-11偏置到正电压或接地电压。在一些情形中，此偏置可基于维持于信号开发组件250-a-1处的电荷或其它状态，所述电荷或其它状态可独立于所产生锁存信号(例如，使用感测放大器290-a所产生)。
在DRAM应用中，数据可作为电极电荷写入于存储器单元105处，且可相对快速地做出响应(例如，相对低等待时间)。在FeRAM应用中，数据可作为呈偶极定向或极化的形式的单元状态写入于存储器单元105处。此些偶极的动力学可为相对缓慢的(例如，相对高等待时间)，这可导致FeRAM应用的较长写入时间(例如，比DRAM应用长)。因此，在一些实例中(例如，在FeRAM应用中)，重写信号开发部分430可与相对高等待时间或长持续时间(例如，与锁存信号产生部分420相比)相关联。在重写信号开发部分430结束时，可以接地电压偏置域310-a-1的所有数字线210-a-11及所有板线215-a，从而有效地使跨越域310-a-11的存储器单元105-b中的每一者的偏置均衡，这可支持随着时间而维持由存储器单元105-b存储的逻辑状态。
在一些实例中，可在重写信号开发部分430期间选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12(未展示，其可与数字线210-a-12或板线215-a-12相关联)到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。此偏置均衡可防止或减少除正在重写信号开发部分430期间重写的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
读取操作400可与具有总持续时间tA1-tA0的单个存储器单元105-b-11的读取相关联，包含用于读取单个存储器单元105-b-111的读取信号开发部分410、锁存信号产生部分420及重写信号开发部分430。在其中读取操作400未采用多路复用信号开发技术(例如，使用同一信号开发组件250的读取操作400的序列)的实例中，采用感测放大器290-a的后续读取操作可跟随重写信号开发部分430。因此，使用同一信号开发组件250执行多个读取操作400(例如，读取多个存储器单元105-b)可需要持续时间tA1-tA0的整数倍(例如，至少2*(tA1-tA0)来读取两个存储器单元105-b)。然而，使信号开发组件250-a多路复用(例如，经由选择组件280-a)可减少感测放大器290-a读取多个存储器单元105-b所需要的时间量。
在一些实例中，读取操作400可为根据如本文中所描述的一或多个映射方案(例如，组关联性映射方案)执行的操作的实例。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器及存储器阵列高效地执行一或多个存储器操作。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图4B图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的读取操作450的实例。读取操作450可图解说明与在存取四个存储器单元105(例如，经由四个信号开发组件250)时产生单元存取信号(例如，单元读取信号、单元写入信号)及锁存信号相关联的存取操作(例如，多单元存取操作)的部分(例如，时间间隔)。举例来说，读取操作450可划分成用于一组存储器单元105-b中的每一者的读取信号开发部分410-a、锁存信号产生部分420-a及重写信号开发部分430-a，其可为参考图4A所描述的对应部分的实例。读取操作450可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。读取操作450图解说明将信号开发操作与输入/输出操作分开的实例，这可提高存储器装置中的数据吞吐量。
作为说明性实例，参考读取由四个不同域310-a的四个存储器单元105-b存储的逻辑状态而描述读取操作450，其中所述不同域中的每一者与和感测放大器290-a进行多路复用的相应信号开发组件250-a相关联。举例来说，读取信号开发部分410-a-1、锁存信号产生部分420-a-1及重写信号开发部分430-a-1可指(例如，与信号开发组件250-a-1相关联的域310-a-1的)存储器单元105-b-111的读取操作。举例来说，读取信号开发部分410-a-2、锁存信号产生部分420-a-2及重写信号开发部分430-a-2可指(例如，可与信号开发组件250-a-2相关联的域310-a-2(未展示)的)存储器单元105-b-211的读取操作。举例来说，读取信号开发部分410-a-3、锁存信号产生部分420-a-3及重写信号开发部分430-a-3可指(例如，可与信号开发组件250-a-3相关联的域310-a-3(未展示)的)存储器单元105-b-311的读取操作。举例来说，读取信号开发部分410-a-4、锁存信号产生部分420-a-4及重写信号开发部分430-a-4可指(例如，可与信号开发组件250-a-4相关联的域310-a-4(未展示)的)存储器单元105-b-411的读取操作。信号开发组件250-a-1、250-a-2、250-a-3及250-a-4中的每一者可经由选择组件280-a(例如，基于逻辑选择信号SDCM)与同一感测放大器290-a选择性地耦合。
读取信号开发部分410-a中的每一者可与相应存储器单元105-b、相应数字线210-a及相应信号开发组件250-a之间的电荷共享(其可发生在重叠的时间间隔期间)相关联。读取信号开发部分410-a可为至少部分地基于将多个信号开发组件250-a中的信号开发组件250-a与多个存储器单元105-b中的存储器单元105-b选择性地耦合而在所述信号开发组件250-a处开发信号(例如，单元读取信号、高速缓冲存储器信号、信号状态)的实例。读取信号开发部分410-a-1可为在第一时间间隔期间(例如，且至少部分地基于确定要存取存储器单元105-b-111)将存储器单元105-b-111(例如，第一存储器单元)与信号开发组件250-a-1(例如，第一信号开发组件)耦合(例如，经由选择组件280-a、经由选择组件320-a-1)的实例，且读取信号开发部分410-a-2可为在与所述第一时间间隔重叠的第二时间间隔期间(例如，且至少部分地基于确定要存取存储器单元105-b-211)将存储器单元105-b-211(例如，第二存储器单元)与信号开发组件250-a-2(例如，第二信号开发组件)耦合(例如，经由选择组件280-a、经由选择组件320-a-2)的实例。
因此可在存储器单元105-b-111与信号开发组件250-a-1之间、在存储器单元105-b-211与信号开发组件250-a-2之间、在存储器单元105-b-311与信号开发组件250-a-3之间且在存储器单元105-b-411与信号开发组件250-a-4之间共享电荷。换句话说，可在重叠的时间间隔期间经由信号开发组件250-a-1到250-a-4共享电荷。在一些实例中，在信号开发组件250-a-1到250-a-4处开发单元读取信号与第一等待时间(例如，相对高等待时间或长持续时间)相关联。
在读取信号开发部分410-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在读取信号开发部分410-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在相应读取信号开发部分410期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
锁存信号产生部分420-a可与信号开发组件250-a-1及感测放大器290-a中的相应者之间的电荷共享(其可发生在非重叠的时间间隔内)相关联。锁存信号产生部分420-a可各自是至少部分地基于相应信号开发组件250-a处的所开发信号(例如，基于单元读取信号、高速缓冲存储器信号或信号状态)而产生感测放大器290-a的输出信号的实例。在一些实例中，在感测放大器290-a处产生锁存信号与第二等待时间(例如，相对低等待时间或短持续时间)相关联。从读取信号开发部分410转变到对应锁存信号产生部分420-a可包含将相应信号开发组件250-a与感测放大器290-a选择性地耦合。
锁存信号产生部分420-a-1可为在继第一时间间隔之后的第三时间间隔期间将信号开发组件250-a-1(例如，第一信号开发组件)与感测放大器290-a耦合(例如，经由选择组件280-a)的实例。在一些实例中，所述第三时间间隔可至少部分地与所述第二时间间隔重叠，或所述第三时间间隔可在所述第二时间间隔内。锁存信号产生部分420-a-2可为在继第二时间间隔之后(例如，且继第三时间间隔之后)的第四时间间隔期间将信号开发组件250-a-2(例如，第二信号开发组件)与感测放大器290-a耦合(例如，经由选择组件280-a)的实例。
可根据序列执行锁存信号产生部分420-a-1到420-a-4，所述序列可至少部分地基于由逻辑选择信号SDCM选择或以其它方式指示信号开发组件的序列。在一些实例中，锁存信号产生部分420-a中的每一者可分开一间隙或延迟周期(例如，锁存信号产生部分420-a-1与锁存信号产生部分420-a-2之间的周期)，所述间隙或延迟周期可与以下各项相关联：选择组件280-a的间隙或延迟、与改变逻辑选择信号SDCM的值相关联的间隙或延迟，或者期间无信号开发组件250-a与感测放大器290-a耦合的周期。换句话说，存取操作可包含当一个信号开发组件250-a与感测放大器290-a选择性地解耦时与当另一信号开发组件250-a与感测放大器290-a选择性地耦合时之间的间隙或延迟周期。在其它实例中，此解耦及耦合可经配置以同时发生。
在一些实例中，锁存信号产生部分420-a可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，根据锁存信号产生部分420-a-1到420-a-4的序列，可在感测放大器290-a处产生至少部分地基于相应单元读取信号序列(例如，根据所述序列或读取信号开发部分410-a-1到410-a-4，至少部分地基于由经存取存储器单元105-b-111到105-b-411存储的逻辑状态)的输出信号序列。
所述输出信号可经由I/O线295从感测放大器290-a传递到存储器装置的另一组件(例如，输入/输出组件160)以提供由存储器单元105-b存储的数据的指示。在一些实例中，所述输出信号或与所产生锁存信号相关联的一些其它信号还可往回传递到信号开发组件250-a-1到250-a-4或以其它方式利用信号开发组件250-a-1到250-a-4共享，这在一些实例中可支持重写操作(例如，在破坏性读取操作之后)。举例来说，作为锁存信号产生部分420的一部分，基于所产生锁存信号或输出信号(例如，基于存储器单元105-b存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1到250-a-4中的相应一者传递或以其它方式共享重写信号。
在锁存信号产生部分420-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在锁存信号产生部分420-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在相应锁存信号产生部分420期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
重写信号开发部分430-a可与存储器单元105-b中的相应一者、数字线210-a中的相应一者及信号开发组件250-a中的相应一者之间的电荷共享相关联。重写信号开发部分430-a可各自是至少部分地基于感测放大器290-a的锁存信号而在信号开发组件250-a处开发单元存取信号(例如，单元写入信号、单元重写信号)的实例，或可独立于感测放大器290-a的锁存信号。在一些实例中，在信号开发组件250-a-1处开发重写信号与第三等待时间(例如，相对高等待时间或长持续时间)相关联，所述第三等待时间可等于或可不等于所述第一等待时间。从锁存信号产生部分420-a转变到对应重写信号开发部分430-a可包含将相应信号开发组件250-a与感测放大器290-a选择性地隔离(例如，经由选择组件280-a或另一隔离开关组件)。尽管重写信号开发部分430-a可支持将逻辑状态重写到已在读取操作中被放电、去极化或者以其它方式破坏或降级的存储器单元105，但在非破坏性读取操作的实例中，可省略重写信号开发部分430-a(例如，和信号开发组件与存储器单元之间的电荷共享相关联)。
在重写信号开发部分430-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在重写信号开发部分430-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。此偏置均衡可防止或减少除正在重写信号开发部分430-a期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
与读取操作400一样，读取操作450还可与具有总持续时间tA1-tA0的单个存储器单元105的读取(例如，经由感测放大器290-a)相关联，可包含用于读取单个存储器单元105-b-111的读取信号开发部分410-a-1、锁存信号产生部分420-a-1及重写信号开发部分430-a-1。然而，通过采用如本文中所揭示的多路复用信号开发，经由同一感测放大器290-a执行多个读取操作可不花费持续时间tA1-tA0的整数倍(例如，其中所述整数倍可对应于经并行存取的存储器单元105-b的数量)。确切来说，通过在重叠的时间间隔(例如，与信号开发组件250-a-2的读取信号开发部分410-a或重写信号开发部分430-a的时间间隔重叠的信号开发组件250-a-1的读取信号开发部分410-a或重写信号开发部分430-a的时间间隔等等)中产生单元存取信号(高速缓冲存储器信号、信号状态)，可在比此整数倍短的时间内读取多个存储器单元105-b。换句话说，根据用于多路复用信号开发的所描述技术，感测放大器290-a可支持在tA3-tA2的持续时间内读取四个存储器单元105-b，所述持续时间可短于4*(tA1-tA0)(例如，短于用于读取单个存储器单元105-b的持续时间的对应整数倍)。
在一个实例中，第一组读取的重写信号开发部分430-a-1、430-a-2、430-a-3及430-a-4可分别后续接着第二组读取的读取信号开发部分410-a-5、410-a-6、410-a-7及410-a-8。所述第一组读取可与第一数字线索引(例如，“1”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4指示)相关联，且所述第二组读取可与第二数字线索引(例如，“2”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4指示)相关联。或者，更一般来说，所述第一组读取及所述第二组读取可至少部分地基于读取操作的选定数字线210-a而不同。
在一些实例(例如，其中跨越域310-a的选择组件320-a是可独立控制的，其中跨越域310-a的逻辑选择信号DLM是可独立控制的)中，针对信号开发组件250一完成重写信号开发部分430，便可针对同一信号开发组件250选择新数字线210-a(例如，经由选择组件320-a)。换句话说，如操作450的实例中所图解说明，对于与同一感测放大器290-a进行多路复用的信号开发组件250-a，第一组读取的重写信号开发部分430-a可在时间上与第二组读取的读取信号开发部分410-a重叠(例如，读取信号开发部分410-a-5与重写信号开发部分430-a-4重叠)。因此，在其中域310-a-1到310-a-4是可独立控制的操作450的实例中，用于读取四个存储器单元105的周期性可由时间tA3-tA2图解说明，时间tA3-tA2在一些实例中可等于或几乎等于时间tA1-tA0，或tA1-tA0加上某一延迟或间隙周期(例如，与经由选择组件320-a选择新数字线210-a相关联)，或者基于以下各项的某一其它持续时间：与读取操作相关联的总体持续时间(例如，tA1-tA0)、子操作的相应等待时间(例如，读取信号开发部分410、锁存信号产生部分420、重写信号开发部分430的相对持续时间)及多路复用程度(例如，与感测放大器290-a进行多路复用的信号开发组件250-a的数量)。
在一些实例中，可对存储器单元105-b执行后续读取，存储器单元105-b与不同于先前读取操作的数字线210-a耦合但与同一经激活字线205-a耦合(这可减少等待时间)。举例来说，维持选定字线205-a可消除字线取消选择操作及后续字线选择操作。此类实例可伴随有使与较早读取操作相关联的数字线210-a(例如，先前未分流的数字线210-a)分流，且不使与稍后读取操作相关联的数字线210-a(例如，在较早写入操作期间分流的数字线210-a)分流。
在未展示的另一实例中，一组读取可与第一共同字线相关联(例如，其中同时激活逻辑字线WL11、WL21、WL31及WL41)，且第二组读取可与第二共同字线相关联(例如，其中同时激活逻辑字线WL12、WL22、WL32及WL42)。或者，更一般来说，所述第一组读取及所述第二组读取可至少部分地基于读取操作的选定共同字线205-a而不同。在一些实例(例如，其中跨越域310-a的字线205-a并非可独立控制的)中，对于所有多路复用信号开发组件250-a(例如，与感测放大器290-a或并非可独立控制的其它域310-a组相关联)一完成锁存信号产生部分420或一完成重写信号开发部分430，便可选择新字线205-a。换句话说，在一些实例中，对于与同一感测放大器290-a进行多路复用的信号开发组件，第一组读取的锁存信号产生部分420或重写信号开发部分430可在时间上不与第二组读取的读取信号开发部分410重叠。
举例来说，当字线205-a跨越域310-a-1到310-a-4并非可独立控制的时，读取信号开发部分410-a-5可跟随重写信号开发部分430-a-4或以其它方式跟在重写信号开发部分430-a-4之后。因此，在其中域310-a并非可独立控制的实例中，用于读取四个存储器单元105的周期性可等于或几乎等于一个读取信号开发部分410-a、多路复用信号开发组件250-a-1到250-a-4的锁存信号产生部分420-a-1到420-a-4中的每一者及一个重写信号开发部分430-a的经组合时间，加上任何相关延迟或间隙周期(例如，与经由选择组件280-a选择新字线205-a或选择新信号开发组件250-a相关联)。因此，在一些实例中，其中域310-a并非可独立控制的此周期性可比由时间tA2-tA0图解说明的周期性长。
因此，根据如本文中所揭示的各种实例，由所描述信号开发多路复用提供的优点(例如，当并行存取多个存储器单元105-b时的经减少等待时间)可随读取信号开发部分410、锁存信号产生部分420及重写信号开发部分430的相对等待时间差(例如，持续时间)而比例缩放。所描述信号开发多路复用的优点还可取决于域310-a被配置为可独立控制的还是经由共同存取线或共同逻辑信号来控制。
尽管参考单个感测放大器290-a描述读取操作450的技术，但可针对感测放大器阵列的每一感测放大器290重复读取操作450的技术，包含并发地(例如，与同步或偏移起始或触发并行地)执行各种操作，以支持存储器装置100中的读取操作的进一步管线化。举例来说，读取操作450或者与读取操作450并发地或偏移地执行的另一读取操作可包含信号开发操作，包含与(例如，同一感测放大器阵列的)不同感测放大器290相关联的读取信号开发部分410-b-1、410-b-2、410-b-3及410-b-4(未展示)。在一些实例中，可在与读取信号开发部分410-a-1相同的时间起始或以其它方式与读取信号开发部分410-a-1并发地或偏移地执行读取信号开发部分410-b-1(例如，根据行、域或子域的多个存储器单元的同步存取，根据与高速缓冲存储器线的并发信号交换)。同样地，可在与读取信号开发部分410-a-2相同的时间起始或以其它方式与读取信号开发部分410-a-2同时或偏移地执行读取信号开发部分410-b-2等等。
此外，读取操作450或与读取操作450并发地执行的另一读取操作可包含输入/输出操作，包含与(例如，同一感测放大器阵列的)不同感测放大器290相关联的锁存信号产生部分420-b-1、420-b-2、420-b-3及420-b-4(未展示)。在一些实例中，可在与锁存信号产生部分420-a-1相同的时间起始或以其它方式与锁存信号产生部分420-a-1并发地或偏移地执行锁存信号产生部分420-b-1(例如，根据感测放大器阵列处的同步感测，根据感测组件或I/O组件的一组锁存器处的同步锁存，根据与高速缓冲存储器线的并发信号交换)。同样地，可在与锁存信号产生部分420-a-2相同的时间起始或以其它方式与锁存信号产生部分420-a-2并发地或偏移地执行锁存信号产生部分420-b-2等等。尽管在与两个不同感测放大器290相关联的两个并行读取的上下文中描述，但所描述技术可应用于任一数量次并行读取。举例来说，为支持64位信息传送方案，可根据如本文中所揭示的实例使用64个感测放大器290执行64个并行读取。
在一些实例中，读取操作450可为根据如本文中所描述的一或多个映射方案(例如，组关联性映射方案)执行的操作的实例。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器及存储器阵列高效地执行一或多个存储器操作。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图5A图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的写入操作500的实例。写入操作500可图解说明与在存取存储器单元105时产生锁存信号及单元存取信号(例如，单元写入信号)相关联的存取操作的部分(例如，时间间隔)。举例来说，写入操作500可划分成锁存信号产生部分510及写入信号开发部分520(例如，单元写入部分)。写入操作500可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。作为说明性实例，参考将逻辑状态写入到电路300的存储器单元105-b-111而描述写入操作500，但写入操作500可说明可对电路300的存储器单元105-b中的任一者或多者执行的操作。
锁存信号产生部分510可与信号开发组件250-a-1与感测放大器290-a之间的电荷共享相关联。锁存信号产生部分510可为至少部分地基于经由I/O线295-a接收的写入命令或写入信号(例如，来自输入/输出组件160或存储器控制器170)而在感测放大器290-a或信号开发组件250-a-1处产生锁存信号的实例。在一些实例中，在感测放大器290-a或信号开发组件250-a-1处产生锁存信号与第四等待时间(例如，相对低等待时间或短持续时间)相关联，所述第四等待时间可相同于或不同于参考读取操作400及450所描述的锁存信号产生部分420的第二等待时间。
锁存信号产生部分510可包含将信号开发组件250-a-1与感测放大器290-a选择性地耦合(例如，在锁存信号产生部分510的开始处，或在锁存信号产生部分510的其它操作之后(例如在经由I/O线295-a接收写入命令或写入信号之后)的另一时间)。在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由选择组件280-a基于逻辑选择信号SDCM而进行的选择。在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由信号开发组件250-a-1与感测放大器290-a之间的某一其它开关组件(例如，隔离开关组件)进行的选择性耦合。
在一些实例中，锁存信号产生部分510可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，可在感测放大器290-a处产生至少部分地基于写入命令或写入信号(例如，经由I/O线295-a所接收)的锁存信号。可利用信号开发组件250-a-1传递或以其它方式共享所产生锁存信号或与所产生锁存信号相关联的某一其它信号(例如，将高速缓冲存储器信号或信号状态存储于信号开发组件250-a-1的高速缓冲存储器元件处)以支持对存储器单元105-b-111进行写入。举例来说，基于所产生锁存信号(例如，基于存储器单元105-b-111要存储逻辑0还是逻辑1)，作为锁存信号产生部分510的一部分，可利用信号开发组件250-a-1(例如，经由信号开发线255-a-1)传递或以其它方式共享或产生写入信号。
写入信号开发部分520可与存储器单元105-b-111、数字线210-a-11及信号开发组件250-a-1之间的电荷共享相关联。写入信号开发部分520可为至少部分地基于感测放大器290-a的锁存信号而在信号开发组件250-a-1处或使用信号开发组件250-a-1开发单元存取信号(例如，单元写入信号)的实例。在一些实例中，在信号开发组件250-a-1处开发写入信号与第五等待时间(例如，相对高等待时间或长持续时间)相关联，所述第五等待时间可等于或可不等于参考读取操作400及450所描述的重写信号开发部分430的第三等待时间。从锁存信号产生部分510转变到写入信号开发部分520可包含将信号开发组件250-a-1与感测放大器290-a选择性地解耦或隔离(例如，经由选择组件280-a或隔离开关组件)。
在写入操作的一些实例中，电路300可经配置以将存储器单元105-b-111与高电压源(例如，高电压轨，经由信号开发组件250-a-1)耦合，这可为通过上拉或下拉电路系统(例如，信号开发组件250-a-1的晶体管或其它开关组件)进行的直接耦合。在一些实例中，信号开发组件250-a-1可配置有电容器或其它电荷存储组件，且锁存信号产生部分510或写入信号开发部分520可包含以足以对存储器单元105-b-111进行重写(例如，在写入信号开发部分520期间)的电荷将所述电容器或其它电荷存储组件充电或刷新。因此，在各种实例中，信号开发组件250-a-1可将逻辑状态写入到存储器单元105-b-111，这可在信号开发组件250-a-1与感测放大器290-a选择性地解耦使得感测放大器290-a自由支持关于其它信号开发组件250-a的操作时执行。
写入信号开发部分520的电荷共享还可与称作行预充电延迟的延迟或等待时间相关联，其可包含基于写入命令而将逻辑状态写入到存储器单元105-b-111。举例来说，为写入逻辑0，可将数字线210-a-11偏置到正电压(例如，1.5V)且可将板线215-a-11偏置到接地或负电压(例如，0V)。为写入逻辑1，可将数字线210-a-11偏置到接地或负电压(例如，0V)且可将板线215-a-11偏置到正电压(例如，1.5V)。数字线210-a-11及板线215-a-11的偏置可至少部分地基于所产生锁存信号(例如，在感测放大器290-a与信号开发组件250-a-1选择性地隔离之前)。举例来说，在写入信号开发部分520期间，信号开发组件250-a-1可至少部分地基于锁存信号(例如，至少部分地基于写入命令)而将数字线210-a-11偏置到正电压或接地电压。在写入信号开发部分520结束时，可以接地电压偏置域310-a-1的所有数字线210-a-11及所有板线215-a，从而有效地使跨越域310-a-11的存储器单元105-b中的每一者的偏置均衡，这可支持随着时间而维持由存储器单元105-b存储的逻辑状态。
在一些实例中，可在写入信号开发部分520期间选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。此偏置均衡可防止或减少除正在写入信号开发部分520期间写入的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
写入操作500可与具有总持续时间tB1-tB0的单个存储器单元105-b-11的写入相关联，包含用于对单个存储器单元105-b-111进行写入的锁存信号产生部分510及写入信号开发部分520。在其中写入操作500不采用多路复用信号开发技术(例如，使用同一信号开发组件250的写入操作500的序列)的实例中，采用感测放大器290-a的后续写入操作可跟随写入信号开发部分520。因此，使用同一信号开发组件250执行多个写入操作500(例如，对多个存储器单元105-b进行写入)可需要持续时间tB1-tB0的整数倍(例如，至少2*(tB1–tB0)来读取两个存储器单元105-b)。然而，使信号开发组件250-a多路复用(例如，经由选择组件280-a)可减少感测放大器290-a对多个存储器单元105-b进行写入所需要的时间量。
在一些实例中，写入操作500可为根据如本文中所描述的一或多个映射方案(例如，组关联性映射方案)执行的操作的实例。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器及存储器阵列高效地执行一或多个存储器操作。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图5B图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的写入操作550的实例。写入操作550可图解说明与在存取四个存储器单元105(例如，经由四个信号开发组件250)时产生锁存信号及单元存取信号(例如，单元写入信号)相关联的存取操作(例如，多单元存取操作)的部分(例如，时间间隔)。举例来说，写入操作550可划分成用于一组存储器单元105-b中的每一者的锁存信号产生部分510-a及写入信号开发部分520-a，其可为参考图5A所描述的对应部分的实例。写入操作550可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。写入操作550图解说明将信号开发操作与输入/输出操作分开的实例，这可提高存储器装置中的数据吞吐量。
作为说明性实例，参考将逻辑状态写入到四个不同域310-a的四个存储器单元105-b而描述写入操作550，其中不同域中的每一者与和感测放大器290-a进行多路复用的相应信号开发组件250-a相关联。举例来说，锁存信号产生部分510-a-1及写入信号开发部分520-a-1可指(例如，与信号开发组件250-a-1相关联的域310-a-1的)存储器单元105-b-111的写入操作。举例来说，锁存信号产生部分510-a-2及写入信号开发部分520-a-2可指(例如，与信号开发组件250-a-2相关联的域310-a-2(未展示)的)存储器单元105-b-211的写入操作。举例来说，锁存信号产生部分510-a-3及写入信号开发部分520-a-3可指(例如，与信号开发组件250-a-3相关联的域310-a-3(未展示)的)存储器单元105-b-311的写入操作。举例来说，锁存信号产生部分510-a-4及写入信号开发部分520-a-4可指(例如，与信号开发组件250-a-4相关联的域310-a-4(未展示)的)存储器单元105-b-411的写入操作。信号开发组件250-a-1、250-a-2、250-a-3及250-a-4中的每一者可经由选择组件280-a(例如，基于逻辑选择信号SDCM)与同一感测放大器290-a选择性地耦合。
锁存信号产生部分510-a中的每一者可与信号开发组件250-a-1及感测放大器290-a中的相应者之间的电荷共享(其可发生在非重叠的时间间隔内)相关联。锁存信号产生部分510-a可各自是至少部分地基于将信号开发组件250-a与感测放大器290-a(例如，放大器组件)选择性地耦合而在信号开发组件250-a处产生信号(例如，高速缓冲存储器信号、信号状态)的实例。在一些实例中，可至少部分地基于写入命令或写入信号而产生此信号。在一些实例中，产生锁存信号、高速缓冲存储器信号或信号状态与第四等待时间(例如，相对低等待时间或短持续时间)相关联。
锁存信号产生部分510-a-1可为在第一时间间隔期间且至少部分地基于确定要存取存储器单元105-b-111(例如，第一存储器单元)而将信号开发组件250-a-1(例如，第一信号开发组件)与感测放大器290-a(例如，放大器组件)耦合(例如，经由选择组件280-a)的实例。锁存信号产生部分510-a-2可为在继所述第一时间间隔之后的第二时间间隔期间且至少部分地基于确定要存取存储器单元105-b-211(例如，第二存储器单元)而将信号开发组件250-a-2(例如，第二信号开发组件)与感测放大器290-a耦合(例如，经由选择组件280-a)的实例。
可根据序列执行锁存信号产生部分510-a-1到510-a-4，所述序列可至少部分地基于存储器单元写入命令或信号序列(例如，经由I/O线295-a所接收)。此序列还可对应于由逻辑选择信号SDCM选择或以其它方式指示信号开发组件250-a的序列。在一些实例中，锁存信号产生部分510-a中的每一者可分开一间隙或延迟周期(例如，锁存信号产生部分510-a-1与锁存信号产生部分510-a-2之间的周期)，所述间隙或延迟周期可与以下各项相关联：选择组件280-a的间隙或延迟、与改变逻辑选择信号SDCM的值相关联的间隙或延迟，或者期间无信号开发组件250-a与感测放大器290-a耦合的周期。换句话说，存取操作可包含当一个信号开发组件250-a与感测放大器290-a选择性地解耦时与当另一信号开发组件250-a与感测放大器290-a选择性地耦合时之间的间隙或延迟周期。在其它实例中，此解耦及耦合可经配置以同时发生。
在一些实例中，锁存信号产生部分510-a可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，根据锁存信号产生部分510-a-1到510-a-4序列，可在感测放大器290-a或信号开发组件250-a处产生至少部分地基于相应写入命令或信号序列的信号序列。
作为写入操作的一部分或结合写入操作，可在感测放大器290与信号开发组件250之间传送一或多个信号。举例来说，所产生锁存信号还可往回传递到信号开发组件250-a-1到250-a-4或以其它方式利用信号开发组件250-a-1到250-a-4共享以支持相应写入操作。举例来说，作为锁存信号产生部分510-a的一部分，基于所产生锁存信号(例如，基于存储器单元105-b将存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1到250-a-4中的相应一者传递或以其它方式共享写入信号。
写入信号开发部分520-a可与存储器单元105-b中的相应一者、数字线210-a中的相应一者及信号开发组件250-a中的相应一者之间的电荷共享相关联。写入信号开发部分520-a可各自是至少部分地基于感测放大器290-a的锁存信号而在信号开发组件250-a处开发单元存取信号(例如，单元写入信号)的实例。从锁存信号产生部分510转变到对应写入信号开发部分520-a可包含将相应信号开发组件250-a与感测放大器290-a选择性地隔离(例如，经由选择组件280-a或另一隔离开关组件)。写入信号开发部分520-a-1可为在继所述第一时间间隔之后的第三时间间隔期间将信号开发组件250-a-1(例如，第一信号开发组件)与存储器单元105-b-111(例如，第一存储器单元)耦合的实例。在一些实例中，所述第二时间间隔在所述第三时间间隔内，或至少部分地与所述第三时间间隔重叠。写入信号开发部分520-a-2可为在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将信号开发组件250-a-2(例如，第二信号开发组件)与存储器单元105-b-211(例如，第二存储器单元)耦合的实例。
在写入信号开发部分520-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在写入信号开发部分520-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。此偏置均衡可防止或减少除正在写入信号开发部分520-a期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
与写入操作500一样，写入操作550还可与具有总持续时间tB1-tB0的单个存储器单元105的写入(例如，经由感测放大器290-a)相关联，可包含用于对单个存储器单元105-b-111进行写入的锁存信号产生部分510-a-1及写入信号开发部分520-a-1。然而，通过采用根据如本文中所揭示的实例的多路复用信号开发，经由同一感测放大器290-a执行多个写入操作可不花费持续时间tB1-tB0的整数倍(例如，其中所述整数倍可对应于并行写入的存储器单元105-b的数量)。确切来说，通过在重叠的时间间隔(例如，与信号开发组件250-a-2的写入信号开发部分520-a的时间间隔重叠的信号开发组件250-a-1的写入信号开发部分520-a的时间间隔等等)中产生单元存取信号，可在比此整数倍短的时间内对多个存储器单元105-b进行写入。换句话说，根据用于多路复用信号开发的所描述技术，感测放大器290-a可支持在tB2-tB0的持续时间内对四个存储器单元105-b进行写入，所述持续时间可短于4*(tB1–tB0)(例如，短于用于对单个存储器单元105-b进行写入的持续时间的对应整数倍)。
在一个实例中，第一组写入的写入信号开发部分520-a-1、520-a-2、520-a-3及520-a-4可分别后续接着第二组写入的锁存信号产生部分510-a-5、510-a-6、510-a-7及510-a-8。所述第一组写入可与第一数字线索引(例如，“1”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4所指示)相关联，且所述第二组写入可与第二数字线索引(例如，“2”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4所指示)相关联。或者，更一般来说，所述第一组写入及所述第二组写入可至少部分地基于写入操作的选定数字线210-a而不同。在一些实例(例如，其中跨越域310-a的选择组件320-a是可独立控制的，其中跨越域310-a的逻辑选择信号DLM是可独立控制的)中，针对信号开发组件250一完成写入信号开发部分520-a，便可针对同一信号开发组件250选择新数字线210-a(例如，经由选择组件320-a)。换句话说，如操作550的实例中所图解说明，对于与同一感测放大器290-a进行多路复用的信号开发组件250-a，第一组写入的写入信号开发部分520-a可在时间上与第二组写入的锁存信号产生部分510-a重叠(例如，锁存信号产生部分510-a-5与写入信号开发部分520-a-4重叠)。因此，在其中域310-a-1到310-a-4是可独立控制的操作550的实例中，用于对四个存储器单元105进行写入的周期性可由时间tB2-tB0图解说明，时间tB2-tB0可基于与写入操作相关联的总体持续时间(例如，tB1-tB0)、子操作的相应等待时间(例如，锁存信号产生部分510-a及写入信号开发部分520-a的相对持续时间)及多路复用程度(例如，与感测放大器290-a进行多路复用的信号开发组件250-a的数量)。
在一些实例中，可对存储器单元105-b执行后续写入，存储器单元105-b与不同于先前写入操作的数字线210-a耦合，但与同一经激活字线205-a耦合(这可减少等待时间)。举例来说，维持选定字线205-a可消除字线取消选择操作及后续字线选择操作。可通过使与较早写入操作相关联的数字线210-a(例如，先前未经分流的数字线210-a)分流且不使与稍后写入操作相关联的数字线210-a(例如，在较早写入操作期间分流的数字线210-a)分流而实现此类实例。
在未展示的另一实例中，一组写入可与第一共同字线相关联(例如，其中同时激活不同域的逻辑字线WL11、WL21、WL31及WL41)，且第二组写入可与第二共同字线相关联(例如，其中同时激活不同域的逻辑字线WL12、WL22、WL32及WL42)。或者，更一般来说，所述第一组写入及所述第二组写入可至少部分地基于写入操作的选定共同字线205-a而不同。在一些实例(例如，其中跨越域310-a的字线205-a并非可独立控制的)中，针对所有多路复用信号开发组件250-a(例如，与感测放大器290-a或并非可独立控制的其它域310-a组相关联)一完成写入信号开发部分520，便可选择新字线205-a。换句话说，在一些实例中，对于与同一感测放大器290-a进行多路复用的信号开发组件250，第一组写入的写入信号开发部分520可在时间上不与第二组写入的锁存信号产生部分510重叠。
举例来说，当字线205-a跨越域310-a-1到310-a-4并非可独立控制的时，锁存信号产生部分510-a-5可跟随写入信号开发部分520-a-4或以其它方式跟在写入信号开发部分520-a-4之后。因此，在其中域310-a并非可独立控制的实例中，用于对四个存储器单元105进行写入的周期性可等于或几乎等于用于多路复用信号开发组件250-a-1到250-a-4的锁存信号产生部分510-a-1到510-a-4中的每一者与写入信号开发部分520-a中的一者的经组合时间。因此，在一些实例中，其中域310-a并非可独立控制的此周期性可比由时间tB2-tB0图解说明的周期性长。
因此，根据如本文中所揭示的各种实例，由所描述信号开发多路复用提供的优点(例如，当并行存取多个存储器单元105-b时的经减少等待时间)可随锁存信号产生部分510及写入信号开发部分520的相对等待时间差(例如，持续时间)而比例缩放。所描述信号开发多路复用所提供的优点还可取决于域310-a经配置为可独立控制的还是经由共同存取线或共同逻辑信号来控制。
尽管参考单个感测放大器290-a描述写入操作550的技术，但可针对感测放大器阵列的每一感测放大器290重复写入操作550的技术，包含并发地(例如，与同步或偏移起始或触发并行地)执行各种操作，以支持存储器装置100中的写入操作的进一步管线化。举例来说，写入操作550或与写入操作550并发地执行的另一写入操作可包含输入/输出操作，包含与(例如，同一感测放大器阵列的)不同感测放大器相关联的锁存信号产生部分510-b-1、510-b-2、510-b-3及510-b-4(未展示)。在一些实例中，可在与锁存信号产生部分510-a-1相同的时间起始或以其它方式与锁存信号产生部分510-a-1并发地或偏移地执行锁存信号产生部分510-b-1(例如，根据感测放大器阵列处的同步感测，根据感测组件或I/O组件的一组锁存器处的同步锁存，根据与高速缓冲存储器线的并发信号交换)。同样地，可在与锁存信号产生部分510-a-2相同的时间起始或以其它方式与锁存信号产生部分510-a-2并发地或偏移地执行锁存信号产生部分510-b-2等等。
此外，写入操作550或与写入操作550并发地或偏移地执行的另一写入操作可包含信号开发操作，包含与(例如，同一感测放大器阵列的)不同感测放大器相关联的写入信号开发部分520-b-1、520-b-2、520-b-3及520-b-4(未展示)。在一些实例中，可在与写入信号开发部分520-a-1相同的时间起始或以其它方式与写入信号开发部分520-a-1并发地或偏移地执行写入信号开发部分520-b-1(例如，根据行、域或子域的多个存储器单元的同步存取，根据与高速缓冲存储器线的并发信号交换)。同样地，可在与写入信号开发部分520-a-2相同的时间起始或以其它方式与写入信号开发部分520-a-2并发地或偏移地执行写入信号开发部分520-b-2等等。尽管在与两个不同感测放大器290相关联的两个并行写入的上下文中描述，但所描述技术可应用于任一数量次并行写入。举例来说，为支持64位信息传送方案，可根据如本文中所揭示的实例使用64个感测放大器290执行64个并行写入。
在一些实例中，写入操作550可为根据如本文中所描述的一或多个映射方案(例如，组关联性映射方案)执行的操作的实例。此类映射方案可使得所述存储器装置能够使用信号开发高速缓冲存储器及存储器阵列高效地执行一或多个存储器操作。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图6图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的信号开发组件250-b的实例。信号开发组件250-b可为参考图1到5所描述的信号开发组件250的实例。信号开发组件250-b可与数字线210-b及信号开发线255-b耦合或耦合于数字线210-b与信号开发线255-b之间。信号开发组件250-b可包含可经配置成放大器配置(例如，作为电荷转移感测放大器、作为栅极-阴极放大器)的电容器610(例如，积分电容器、存储元件、高速缓冲存储器元件、高速缓冲存储器存储元件)及晶体管620。
电容器610可为信号开发组件250-b的信号存储组件或电荷存储组件的实例。在信号开发组件250-b的实例中，电容器610可与信号开发组件250-b的线(例如，信号开发线255-b)及电压源615(例如，接地电压源、具有用于电容器610的参考电压的电压源)耦合或耦合于信号开发组件250-b的线与电压源615之间。尽管图解说明为包含电容器610，但根据如本文中所揭示的实例，信号开发组件250可另外或替代地包含或以其它方式采用处于特定状态中的晶体管、二极管或者可提供信号开发组件250中的信号存储组件或电荷存储组件的功能性的其它组件。在一些实例中，一组信号开发组件250-b可包含一组电容器610，这可在包含信号开发组件250-b组的装置中提供快速本地存储器中高速缓冲存储器(例如，信号开发高速缓冲存储器)。
在一些实例中，包含信号开发组件250-b的存储器装置可包含采用逻辑存储元件的存储器单元105，所述逻辑存储元件包含电容性元件(例如，DRAM应用中的线性电容器、FeRAM应用中的铁电电容器)。在各种实例中，电容器610可包含与逻辑存储元件相同的电容性元件或技术(例如，电容器610可为DRAM应用中的线性电容器，电容器610可为FeRAM应用中的铁电电容器)，或与逻辑存储元件不同的电容性元件或技术(例如，电容器610可为FeRAM应用、PCM应用或硫属化物存储器应用中的线性电容器)。
晶体管620可为信号开发组件250-b的放大器或电压调节器的实例，且可经配置以至少部分地基于信号开发线255-b(例如，第一存取线)的电压及数字线210-b(例如，第二存取线)的电压中的一者或两者而在信号开发线255-b与数字线210-b之间转移电荷。举例来说，晶体管620的栅极节点可与电压源625耦合，且可至少部分地基于电压源625的电压(例如，V2)与数字线210-b的电压之间的关系而跨越晶体管转移电荷。在各种实例中，晶体管620可与一或多个数字线210(例如，多路复用数字线210)相关联，且可位于信号开发组件250-b的说明性边界外部(例如，在针对一组多路复用数字线210中的每一者包含晶体管620的存储器装置的实例中)。
晶体管620可提供数字线210-b与信号开发线255-b之间的信号转换。举例来说，晶体管620可在数字线210-b的电压降低之后(例如，在经由选择组件320选择存储器单元105、选择数字线210之后)即刻准许从信号开发线255-b(例如，从电容器610)到数字线210-b的电荷流(例如，电流)，如由电压源625馈送或启用。到数字线210-b的相对小电荷流可与信号开发线255-b的相对小电压改变相关联，然而到数字线210-b的相对大电荷流可与信号开发线255-b的相对大电压改变相关联。根据信号开发线255-b的净电容(例如，包含电容器610)，举例来说，信号开发线255-b可在选择存储器单元105之后取决于跨越晶体管620的电荷流而经历相对小电压改变或相对大电压改变。在一些实例中，晶体管620或信号开发组件250-b可通过开关组件或选择组件(例如，选择组件320)与数字线210-b隔离。晶体管620也可称为“电压调节器”或“偏置组件”，这与晶体管620如何响应于数字线210-b的电压而调节电荷流有关。
在一些实例中，信号开发组件250-b可包含经配置以支持(例如，信号开发线255-b的)与相对高电压(例如，电压源635)的选择性耦合的电路系统。举例来说，信号开发组件250-b可包含可基于逻辑信号SW1而操作的开关组件630。在一些实例中，电压源645可与相对高电压轨或供应器耦合，这可支持将电容器610充电(例如，以用于开发单元存取信号)。
在一些实例中，信号开发组件250-b可包含经配置以支持(例如，数字线210-b的)与参考电压(例如，电压源645)的选择性耦合的电路系统。举例来说，信号开发组件250-b可包含可基于逻辑信号SW2而操作的开关组件640。在一些实例中，电压源645可与接地或者虚接地轨或供应器耦合。在一些实例中，电压源645可与和电压源615相同的轨或供应器耦合(例如，V1可等于V4)。
在一些实例中，信号开发组件250-b可包含经配置以支持(例如，信号开发线255-b、信号开发组件250-b的)与另一组件(例如，选择组件280、感测放大器290)的选择性耦合的电路系统。举例来说，信号开发组件250-b可包含开关组件650，开关组件650可称为隔离开关组件，且可为可基于逻辑信号ISO而操作的。另外或替代地，根据如本文中所揭示的实例，隔离开关组件可包含于感测放大器290中。
在一些实例中，信号开发组件250-b可支持如本文中所描述的一或多个映射方案(例如，组关联性映射方案)。此类映射方案可使得存储器装置能够使用信号开发高速缓冲存储器及存储器阵列高效地执行一或多个存储器操作。在一些情形中，所述信号开发高速缓冲存储器可为关联高速缓冲存储器的实例，例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图7图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的感测放大器290-b的实例。感测放大器290-b可为参考图1到5所描述的感测放大器290的实例。感测放大器290-b可与信号线285-b及参考线275-b耦合或耦合于信号线285-b与参考线275-b之间。感测放大器290-b还可与I/O线295-b及295-c相关联(例如，耦合)。在一些实例中，感测放大器290-b可称为存储器装置的放大器组件。
感测放大器290-b可包含一对对置放大器710-a及710-b。尽管图解说明为放大器710，但感测放大器290-b可替代地或等效地包含若干对交叉耦合的晶体管(例如，一对交叉耦合的p型晶体管及一对交叉耦合的n型晶体管)。
在一些实例中，感测放大器290-b可包含经配置以支持(例如，放大器710-a及710-b的)与感测放大器低及高电压源(例如，电压源293-b及294-b)的选择性耦合的电路系统。举例来说，感测放大器290-b可包含分别是可基于逻辑信号SW3及SW4而操作的开关组件730-a及730-b。在一些实例中，激活或选择逻辑信号SW3及SW4可称为激活或锁存感测放大器290-b。
在一些实例中，感测放大器290-b可包含经配置以支持与另一组件(例如，信号开发组件250、选择组件280、参考组件270)的选择性耦合或解耦的电路系统。举例来说，感测放大器290-b可包含开关组件720-a及720-b，开关组件720-a及720-b可称为隔离开关组件，且可为可基于逻辑信号ISO1及ISO2而操作的。另外或替代地，根据如本文中所揭示的实例，隔离开关组件可包含于信号开发组件250或选择组件280中。
在一些实例(例如，支持读取操作)中，感测放大器290-b可至少部分地基于单元读取信号而产生输出信号。举例来说，信号开发组件250(例如，一组信号开发组件250中的选定一者)可经由信号线285-b传递单元存取信号，或以其它方式与感测放大器290-b共享至少部分地基于单元存取信号的电荷。参考组件270可经由参考线275-b传递参考信号，或以其它方式与感测放大器290-b共享至少部分地基于参考信号的电荷。当信号线285-b具有比参考线275-b高的电压时，可利用具有相对较高电压(例如，VH)的I/O线295-b及具有相对较低电压(例如，VL)的I/O线295-c产生输出信号。当参考线275-b具有比信号线285-b高的电压时，可利用具有相对较高电压(例如，VH)的I/O线295-c及具有相对较低电压(例如，VL)的I/O线295-b产生输出信号。在一些实例中，可闭合开关组件720-a及720-b以接收单元读取信号或单元参考信号，且随后在激活感测放大器290-b(例如，“锁存”)时断开开关组件720-a及720-b。
在一些实例中，所产生感测或锁存信号或其它所产生输出信号可与经由信号线285-b传递到选定信号开发组件250(例如，在闭合开关组件720-a之后)的写入信号或重写信号共享或以其它方式与所述写入信号或重写信号相关联。在一些实例中，可在感测放大器290-b处接收写入命令或写入信号(例如，经由I/O线295-b及295-c从输入/输出组件160)，且所述所接收写入命令或写入信号可与由选定信号开发组件250产生的单元写入信号一起锁存、共享(例如，经由信号线285-b)或以其它方式相关联。在一些实例中，与感测放大器290-b相关联的写入命令或写入信号可绕过信号开发组件250(例如，经由旁路线260)。
在一些实例中，感测放大器290-b可支持如本文中所描述的一或多个映射方案(例如，组关联性映射方案)。此类映射方案可使得存储器装置能够使用信号开发高速缓冲存储器及存储器阵列高效地执行一或多个存储器操作。在一些情形中，所述信号开发高速缓冲存储器可为例如2路组关联高速缓冲存储器或4路组关联高速缓冲存储器的关联高速缓冲存储器的实例。响应于存取命令，存储器装置可利用映射方案的各方面来确定是否或如何存取信号开发高速缓冲存储器、存储器单元阵列或两者的信息(例如，信号状态、经高速缓冲存储信号)。所述存储器装置可使用所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于所述信号开发高速缓冲存储器中。在一些实例中，存取信号开发高速缓冲存储器中的数据而非存取所述存储器阵列中的相同数据可减少执行所述存取操作的等待时间。另外或替代地，所述映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发高速缓冲存储器中的信息的时间更迅速)以及其它优点。在一些实例中，本文中所描述的技术还可使得所述存储器装置能够灵活地改变所述存储器阵列与所述信号开发高速缓冲存储器之间的关联性。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述存储器装置的应用)。
图8A展示根据如本文中所揭示的实例的支持信号开发高速缓冲存储的系统800的框图。系统800可包含存储器阵列805、选择组件815、信号开发组件阵列825、选择组件835及感测放大器阵列845。在一些实例中，系统800的数据路径860中可包含这些及其它组件。
存储器阵列805可包含一组存储器单元105，其可与例如参考图1到3所描述的那些存取线(例如，字线205、数字线210、板线215)的存取线相关联。在一些实例中，存储器阵列可与A行(例如，A个可独立存取的字线205)及B列(例如，B个可独立存取的数字线210)相关联。在一个实例中，存储器阵列805可与根据1,024个字线205及1,024个数字线210布置的1,048,576个存储器单元105相关联。存储器单元105中的每一者可经配置以存储可替代地称为存储器状态的相应逻辑状态。
在一些实例中，存储器阵列805可布置于一组域(其可类似于参考图3所描述的域310)中。在一个实例中，存储器阵列805可在4个域当中分裂，且所述四个域中的每一者可具有具板控制的四个独立区带(例如，存储器阵列805的每一域可具有具共同或个别地偏置板线215的四个区带，所述四个区带可为子域的实例)。在此类实例中，存储器阵列805可根据16个控制区带来布置，这可与选择64位数据相关联。
信号开发组件阵列825可包含一组信号开发组件250，信号开发组件250可包含参考图2到7所描述的信号开发组件250的各方面。信号开发组件阵列825或其组件(例如，信号开发组件阵列825的高速缓冲存储器元件)可为根据如本文中所揭示的实例的信号开发高速缓冲存储器的实例。在一些实例中，信号开发组件阵列825的信号开发组件250或其高速缓冲存储器元件可布置成具有C行及D列的网格。在一些实例中，D列中的每一者可与高速缓冲存储器块相关联，且C行中的每一者可与相应高速缓冲存储器块中的位置相关联。在一个实例中，信号开发组件阵列825可与各自具有64个位置的8个高速缓冲存储器块相关联。高速缓冲存储器块中的每一者的位置中的每一者可对应于单个信号开发组件250，或信号开发组件250的高速缓冲存储器元件。
选择组件815可包含支持将存储器阵列805的存储器单元105与信号开发组件阵列825的信号开发组件250映射的各种组件。举例来说，选择组件815可提供存储器阵列805的个别数字线210与信号开发组件阵列825的个别信号开发组件250的选择性耦合及解耦以支持本文中所描述的多路复用信号开发的各种实例。
选择组件815可经由具有N个信号路径的总线810与存储器阵列805耦合，且选择组件815可经由具有M个信号路径的总线820与信号开发组件阵列825耦合。在一些实例中，选择组件815可与存储器阵列805的数字线210中的每一者耦合(例如，其中N＝B)。在一些实例中，总线820可具有比总线810少的信号路径，其中M与信号开发组件阵列的高速缓冲存储器块数量相关联。举例来说，总线810可具有N＝1,024个信号路径，且总线820可具有M＝8个信号路径或M＝4个信号路径或某一其它数量的信号路径。
在各种实例中，存储器阵列805的每一数字线210可经配置以用于与信号开发组件阵列825的信号开发组件250中的特定一者、信号开发组件阵列825的特定组信号开发组件250选择性耦合，或可经配置以用于与信号开发组件阵列的信号开发组件250中的任一者选择性耦合。另外或替代地，信号开发组件阵列825的信号开发组件250可经配置以用于与存储器阵列805的数字线210中的特定一者、存储器阵列的特定组数字线210选择性耦合，或可经配置以用于与存储器阵列805的数字线210中的任一者选择性耦合。换句话说，根据所描述技术的数字线210与信号开发组件250之间的映射可包含一对多映射、多对一映射或多对多映射。
感测放大器阵列845可包含一组感测放大器290，其可包含参考图2到7所描述的感测放大器290的各方面。在一些实例中，感测放大器阵列845的感测放大器可布置成条带或其它分组布置。选择组件835可耦合于信号开发组件阵列825(例如，经由总线830)与感测放大器阵列845(例如，经由总线840)之间以支持信号开发组件250与感测放大器290之间的各种映射。在各种实例中，(例如，感测放大器阵列845的)感测放大器290可集成于(例如，信号开发组件阵列825的)高速缓冲存储器块之间或可在信号开发组件高速缓冲存储器区域外部(例如，在信号开发组件阵列825外部)。在一些实例中，感测放大器阵列845可与总线850耦合，这可支持与I/O组件(未展示)的信息通信，所述I/O组件可被视为在数据路径860的说明边界外部。
在一些实例中，信号开发组件阵列825可与(例如，感测放大器阵列845的)感测放大器290的条带或其它群组耦合，感测放大器290中的每一者还可为可独立存取的。举例来说，感测放大器290条带中的每一感测放大器可经配置以用于与信号开发组件阵列825的信号开发组件250中的特定一者、信号开发组件阵列825的特定组信号开发组件250选择性耦合，或可经配置以用于与信号开发组件阵列的信号开发组件250中的任一者选择性耦合。另外或替代地，信号开发组件阵列825的信号开发组件250可经配置以用于与感测放大器条带的感测放大器290中的特定一者、感测放大器条带的特定组感测放大器选择性耦合，或可经配置以用于与感测放大器条带的感测放大器290中的任一者选择性耦合。换句话说，根据所描述技术的信号开发组件阵列825的信号开发组件250与感测放大器阵列845的感测放大器290之间的映射(例如，经由选择组件835)可包含一对多映射、多对一映射或多对多映射。
在其中存储器阵列805与1,024个数字线210相关联的说明性实例中，1,024个数字线210中的每一者可与(例如，选择组件815的)多路复用器耦合，其中所述数字线可减少到64×4＝256个数字线。这可支持在时间上重叠的4组64个数字线的信号传送(例如，参与存储器单元105与信号开发组件250之间的同时传送)。在一些实例中，此4个组中的每一者可选路配线到(例如，信号开发组件阵列825的)8个高速缓冲存储器块中的任一者，其中每一高速缓冲存储器块可包含8个线乘以64个位。换句话说，与此信号开发组件阵列825相关联的总高速缓冲存储器大小可为64×64个位。根据阵列选路配线的此实例，来自存储器阵列的任何64位子行可选路配线到64位信号开发组件高速缓冲存储器线中的任一者。
在另一说明性实例中，系统800可包含(例如，存储器阵列805的)数个域，所述域各自具有布置成1,024个唯一寻址的行及1,024列的1,048,576个存储器单元105。系统800的域中的每一者可与(例如，信号开发组件阵列825的)64个信号开发组件映射(例如，经由选择组件815)。换句话说，64个信号开发组件可映射到每一域内的1,024个数字线210。在一些实例中，特定信号开发组件250可映射到每一域内的16个数字线210(例如，1,024个数字线210除以64个信号开发组件250)。在一些实例中，此映射可为固定的(例如，其中16个数字线210的群组映射到每一域内的相应信号开发组件250)，在一些实例中，这可降低多路复用或选择电路复杂性。在各种其它实例中，信号开发组件250可映射到多于一个域、(例如，域的)多于一组数字线210或其它配置。另外或替代地，数字线210域或组可映射到多于一个信号开发组件250。换句话说，存储器装置可包含信号开发组件250的各种配置以支持本文中所描述的多路复用信号开发的实例。
在此说明性实例中，1024个存储器单元105的行(例如，横跨一个域310)可由每一域中的单个字线205选择。在每域具有64个信号开发组件250的情况下，可在每一域中一次存取1,024个存储器单元105的组中的64个存储器单元(例如，通过经由选择组件815将相应数字线210与64个信号开发组件250-a中的每一者选择性地耦合)。在此存取期间，其它数字线210可与介接同一域的信号开发组件250选择性地隔离。此外，可使其它数字线210分流或屏蔽其它数字线210，如本文中所描述。
尽管系统800被图解说明具有可操作以将存储器阵列805与信号开发组件阵列825选择性地耦合的选择组件815，及可操作以将信号开发组件阵列825与感测放大器阵列845选择性地耦合的选择组件835，但用于支持存储器存取的所描述技术的其它配置是可能的。举例来说，在一些情形中，存储器阵列805可以绕过信号开发组件阵列825或其组件的方式与感测放大器阵列845选择性地耦合。在一些实例中，可通过一或多个旁路线(例如参考图2所描述的旁路线260)支持存储器阵列805与感测放大器阵列845之间的耦合。在一些实例中，系统800可包含可操作以进行以下各项的另一选择组件：将存储器阵列805与感测放大器阵列845选择性地耦合(例如，绕过信号开发组件阵列825或其组件)，这可包含或以其它方式支持参考图2所描述的开关组件265的功能性以及其它特征或功能。
更一般来说，系统800可包含可操作以选择性地耦合系统800的组件以支持根据如本文中所揭示的实例的各种存取技术的各种选择组件或其它电路系统。举例来说，系统800可包含可操作以将存储器阵列805或其组件(例如，存储器阵列805的多个存取线)与信号开发组件阵列825或其组件(例如，信号开发高速缓冲存储器的高速缓冲存储器元件)选择性地耦合的各种选择组件或其它电路系统。另外或替代地，系统800可包含可操作以将信号开发组件阵列825与感测放大器阵列845或其组件(例如，所述感测放大器阵列的多个感测放大器)选择性地耦合的各种选择组件或其它电路系统。另外或替代地，系统800可包含可操作以将所述存储器阵列的所述多个存取线与所述感测放大器阵列的所述多个感测放大器或其任一组合选择性地耦合的各种选择组件或其它电路系统。
在一些实例中，系统800的一或多个组件的操作可受例如存储器控制器870的存储器控制器控制。存储器控制器870可为如参考图1所描述的存储器控制器170的实例，或以其它方式与执行如参考图1所描述的存储器控制器170的操作相关联。存储器控制器870可说明经配置以控制系统800的各种组件或操作的控制器或其它电路系统。举例来说，系统800可包含数据路径860的各种组件或电路系统，其可包含存储器阵列805、选择组件815、信号开发组件阵列825、选择组件835及感测放大器阵列845以及沿着系统800中的信息传送路径的其它组件(例如，行组件125、列组件135、板组件145、I/O组件160及其它组件)。在各种实例中，存储器控制器870可与数据路径860的组件中的任何一或多者通信以用于控制相关联组件或操作。
存储器控制器870可经配置(例如，由从主机装置接收的一或多个命令)以执行一或多个写入操作、读取操作、逐出操作或旁路操作以及系统800的存储器操作的其它实例。在此类操作的各种实例中，存储器控制器870可经配置以根据一或多个存储器操作在存储器阵列805的一或多个部分、信号开发组件阵列825的一或多个部分(例如，信号开发组件阵列825的高速缓冲存储器块)或感测放大器阵列845的一或多个部分之间传送数据。
在一些实例中，存储器控制器870可经配置以执行读取操作，所述读取操作可包含将数据从信号开发组件阵列825传送到感测放大器阵列845(例如，当所请求数据存储于信号开发组件阵列825中时)。在一些实例中，存储器控制器870可经配置以将数据从存储器阵列805传送到信号开发组件阵列825(例如，当所请求数据不存在于信号开发组件阵列825中时)。另外或替代地，存储器控制器870可经配置以执行逐出操作。所述逐出操作可包含在将其它数据(例如，与读取操作相关联的数据)从存储器阵列805传送到信号开发组件阵列825之前将存储于信号开发组件阵列825中的数据传送到存储器阵列805。在一些实例中，存储器控制器870可经配置以执行高速缓冲存储器旁路操作，所述高速缓冲存储器旁路操作可包含将数据直接从存储器阵列805传送到感测放大器阵列845，作为实例，这可促进流式传输读取操作(例如，并行地执行多个读取操作)。
在一些实例中，存储器控制器可经配置以执行回写操作，所述回写操作可包含将数据从感测放大器阵列845传送到信号开发组件阵列825(例如，在执行读取操作之后)。另外或替代地，存储器控制器870可经配置以执行通写操作。所述通写操作可包含基于确定数据存储于信号开发组件阵列825处而根据写入命令将所述数据直接从感测放大器阵列845传送到存储器阵列805。在一些实例中，存储器控制器870可经配置以执行旁路操作。举例来说，所述旁路操作可包含基于确定数据未存储于信号开发高速缓冲存储器中而根据写入命令将所述数据直接从感测放大器阵列845传送到存储器阵列805。旁路操作的此类实例可促进流式传输写入操作(例如，并行地执行多个写入操作)。在一些情形中，本文中所描述的写入操作中的一或多者可包含逐出操作。举例来说，存储器控制器870可基于确定对应于写入命令(例如，回写命令)的数据当前未存储于信号开发组件阵列825中而将存储于信号开发组件阵列825中的数据传送到存储器阵列805。
为组织存储于信号开发高速缓冲存储器(例如，信号开发组件阵列825)及存储器阵列(例如，存储器阵列805)处的信息(例如，数据、信号状态、高速缓冲存储器状态)，系统800(例如，系统800、系统800-a及/或系统800-b)可实施一或多个映射方案(例如，用以映射存储器阵列805的地址与信号开发组件阵列825的地址的映射信息)。此类映射方案可使得系统800能够高效地执行一或多个存储器操作(例如，读取操作、写入操作以及本文中所描述的存取操作的其它实例)。举例来说，响应于存取命令，系统800可利用映射方案的各方面来确定是否或如何存取信号开发组件阵列825、存储器阵列805或两者的信息(例如，信号状态、经高速缓冲存储信号)。存储器控制器870可使用存储器阵列805与信号开发组件阵列825之间的关联性来评估与存取命令(例如，读取命令、写入命令)的地址对应的数据是否存储于信号开发组件阵列825中。在一些实例中，将数据存取于信号开发组件阵列825中而非将相同数据存取于存储器阵列805中可减少执行存取操作的等待时间。另外或替代地，映射方案可经配置以达成更灵活高速缓冲存储器存储、相对较快搜索时间(例如，搜索信号开发组件阵列825中的信息的时间更迅速)以及其它优点。
在一些实例中，本文中所描述的技术还可使得系统800能够灵活地改变映射方案(例如，存储器阵列805与信号开发组件阵列825之间的关联性)。举例来说，控制信号可指示所述映射方案从第一映射方案(例如，直接映射方案、关联映射方案、例如2路组关联映射到4路组关联映射的组关联映射方案以及其它实例)到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于系统800的应用)。
图8B展示根据如本文中所揭示的实例的支持信号开发高速缓冲存储的系统800-a的框图。系统800-a可包含存储器阵列805-a、总线810-a、总线820-a、信号开发组件阵列825-a、总线840-a、感测放大器阵列845-a、总线850-a及存储器控制器870-a，其中的每一者可为如参考图8A所描述的相应组件的实例。存储器阵列805-a、总线810-a、总线820-a、信号开发组件阵列825-a、总线840-a及感测放大器阵列845-a可为数据路径860-a的一部分，且存储器控制器870-a可与数据路径860-a的这些及其它组件中的任何一或多者耦合以支持本文中所揭示的技术。
在一些实例中，例如系统800-a系统的可包含可操作以将存储器阵列805-a与感测放大器阵列845-a选择性地耦合(例如，绕过信号开发组件阵列825-a或其组件)、将存储器阵列805-a与信号开发组件阵列825-a选择性地耦合或将信号开发组件阵列825-a与感测放大器阵列845-a选择性地耦合的(例如，数据路径860-a的)选择组件875。在一些情形中，选择组件875可为可操作的以并发地将存储器阵列805-a、感测放大器阵列845-a及信号开发组件阵列825-a彼此选择性地耦合。选择组件875因此可包含或以其它方式支持本文中别处所描述且归于参考图2所描述的开关组件265、参考图2及3所描述的选择组件280、参考图3所描述的选择组件320、参考图8A所描述的选择组件815或参考图8A所描述的选择组件835中的一或多者的功能性以及其它特征或功能。
系统800-a的实例可在一些情形中称为“T”配置，其中存储器阵列805、信号开发组件阵列825及感测放大器阵列845中的每一者可与共同选择组件875(例如，中央开关网络)耦合。在此实例中，存储器阵列805-a、信号开发组件阵列825-a及感测放大器阵列845-a中的每一者可根据相应系统组件中的信号路径数量与选择组件875耦合，且共同选择组件875可经配置或可操作以根据与相应系统组件或其它布置的各种程度的多路复用执行信号开发高速缓冲存储的所描述技术。
更一般来说，选择组件875可包含可操作以并发地将存储器阵列805-a或其组件(例如，存储器阵列805-a的多个存取线)、信号开发组件阵列825-a或其组件(例如，信号开发高速缓冲存储器的高速缓冲存储器元件)或感测放大器阵列845-a或其组件(例如，感测放大器阵列845aa的多个感测放大器290)中的任一者与其它者中的任一者或与其它者中的两者选择性地耦合(例如，可并发地耦合所有三者或其组件)的各种开关组件、选择组件或其它电路系统。选择组件875可借此支持根据如本文中所揭示的实例的各种存取技术。举例来说，在一些情形中，存储器阵列805-a或其组件、信号开发组件阵列825-a或其组件及感测放大器阵列845或其组件中的每一者可彼此耦合，且感测放大器阵列845可加强在信号开发组件阵列825与存储器阵列805-a之间在任一方向上传递的信号(例如，以支持将逻辑状态从信号开发组件阵列825-a写入到存储器阵列805-a，或支持将逻辑状态从存储器阵列805-a写入到信号开发组件阵列825-a)。在一些实例中，加强可包含上拉/下拉操作，其中信号开发组件阵列825-a的高速缓冲存储器元件可与将电压上拉或下拉到轨电压的上拉/下拉晶体管的栅极耦合。在一些实例中，加强可包含将高速缓冲存储器元件电荷泵送到更高电压。在一些实例中，与反应组件多路复用可用以路由并加强信号。
在一些实例中，总线850-a可支持与I/O组件(未展示)的信息通信，所述I/O组件可被视为在数据路径860的说明性边界内或外部。在一些情形中，总线850-a可与选择组件875耦合，如系统800-a的实例中所图解说明。在其它情形中，总线850-a可与感测放大器阵列845-a耦合，如系统800的实例中所图解说明。在各种实例中，选择组件875的操作可经协调(例如，由存储器控制器870-a)以避免数据路径860-a中的信令冲突，包含协调以避免或缓解可无意地破坏打算维持在数据路径860-a的组件处的信息(例如，逻辑状态、信号状态)或使所述信息降级的冲突。在一些实例中，为组织存储于信号开发高速缓冲存储器(例如，信号开发组件阵列825)及存储器阵列(例如，存储器阵列805)处的信息(例如，数据、信号状态、高速缓冲存储器状态)，系统800可实施一或多个映射方案(例如，用以映射存储器阵列805的地址与信号开发组件阵列825的地址的映射信息)。此类映射方案可使得系统800能够高效地执行一或多个存储器操作(例如，读取操作、写入操作以及本文中所描述的存取操作的其它实例)。
在一些情形中，根据信号开发高速缓冲存储的所描述技术的系统可布置成“T”配置，其中存储器阵列805、信号开发组件阵列825及感测放大器阵列845中的每一者可与共同中央节点(例如，共同总线节点、共同总线的一组信号路径中的每一信号路径的中央节点)耦合。
图8C展示根据此类实例的支持信号开发高速缓冲存储的系统800-b的框图。系统800-b可包含存储器阵列805-b、总线810-b、总线820-b、信号开发组件阵列825-b、总线840-b、感测放大器阵列845-b、总线850-b及存储器控制器870-b，其中的每一者可为如参考图8A及8B所描述的相应组件的实例。存储器阵列805-b、总线810-b、总线820-b、信号开发组件阵列825-b、总线840-b及感测放大器阵列845-b可为数据路径860-b的一部分，且存储器控制器870-b可与数据路径860-b的这些及其它组件中的任何一或多者耦合以支持本文中所揭示的技术。
此外，系统800-b可包含(例如，数据路径860-b的)中央节点880。存储器阵列805、信号开发组件阵列825及感测放大器阵列845中的每一者可通过(例如，数据路径860-b的)相应选择组件885-a、885-b或885-c与中央节点880选择性地耦合。每一相应选择组件885-a、885-b、885-c可根据共同总线的信号路径数量与共同中央节点进行第一耦合，且根据相应系统组件中的信号路径数量、与相应系统组件的多路复用程度或其它布置与相应系统组件(例如，存储器阵列805、信号开发组件阵列825或感测放大器阵列845)进行第二耦合。因此，尽管中央节点880被图解说明为单个点，但中央节点880可图解说明针对与中央节点880耦合的一组信号路径中的每一信号路径具有相应共同节点的共同总线连接。在一些情形中，中央节点880及相应选择组件885-a、885-b或885-c可包含各方面或以其它方式支持本文中归于如参考图8B所描述的共同选择组件875的功能。在各种实例中，选择组件885-a、885-b及885-c的操作可经协调(例如，由存储器控制器870-b)以避免中央节点880处的冲突，包含协调以避免或缓解可无意地破坏打算维持在数据路径860-b的组件处的信息(例如，逻辑状态、信号状态)或使所述信息降级的冲突。
图9展示根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的系统900。系统900可包含存储器控制器905、存储器阵列910、选择组件915、高速缓冲存储器控制器920、信号开发组件阵列925及感测放大器阵列930。一般来说，系统900可图解说明经配置以实施高速缓冲存储技术的存储器系统。举例来说，信号开发组件阵列925可表示如本文中所描述的高速缓冲存储器且系统900中所描述的组件可经配置以提供存储器装置(例如，例如主机装置的请求装置以及存储器装置的其它实例)的相对快速数据存取。
可基于存储器阵列910的地址(例如，第一地址)与信号开发组件阵列925的地址(例如，第二地址)之间的关联性而对信号开发组件阵列925进行寻址。通过使用关联性，存储器控制器、高速缓冲存储器控制器、其它逻辑或其组合可经配置以检查确定在存取存储器阵列910之前数据是否存储于信号开发组件阵列925中。进行此确定可减少在数据已经存储于信号开发组件阵列925中时执行操作的等待时间，因为将数据从存储器阵列传送到信号开发组件阵列925可花费相对更多时间。
在一些实例中，可使用与存储器阵列910的地址的组关联性对信号开发组件阵列925进行寻址。在此类实例中，存储器装置可接收包含存储器阵列910的地址的命令(例如，读取命令)。控制器(例如，高速缓冲存储器控制器920)可确定在起始存储器阵列910的存取之前与命令的地址相关联的数据是否存储于信号开发组件阵列925中。控制器(例如，高速缓冲存储器控制器920)可基于包含于所接收命令中的地址而确定信号开发组件阵列925的组945。信号开发组件阵列925可分解成包含两个或多于两个高速缓冲存储器块(例如，两个高速缓冲存储器块、三个高速缓冲存储器块、四个高速缓冲存储器块等)的若干组。每一组945可与存储器阵列910的一组地址相关联。在识别与存储器阵列910的所接收地址相关联的组945之后，控制器(例如，高速缓冲存储器控制器920)可在所识别组945中的每一高速缓冲存储器块950中搜索与存储器阵列910的地址相关联的标签。如果控制器识别出存储器阵列910的地址的标签(例如，高速缓冲存储器命中)，那么存储器装置可存取信号开发组件阵列925以获得所接收命令所请求的数据。如果控制器未识别出存储器阵列910的地址(例如，高速缓冲存储器未命中)，那么存储器装置可继续存取存储器阵列910的在所接收命令中指示的地址。信号开发组件阵列925的地址可包含组及标签。参考图9及10更详细地描述关于关联性及与其相关联的操作的额外细节。
存储器控制器905可为本文中参考图1到8所描述的一或多个存储器控制器的实例，例如存储器控制器870或存储器控制器170。举例来说，存储器控制器905可说明经配置以控制系统900的各种组件或操作的控制器或其它电路系统。存储器控制器905可包含经配置以根据一或多个映射方案或关联性方案执行一或多个存储器操作(例如，写入操作、读取操作、逐出操作、旁路操作等)的控制逻辑。举例来说，存储器控制器905可包含可操作以基于存储器阵列910与信号开发组件阵列925之间的关联性(例如，两路关联映射方案、四路关联映射方案以及映射方案的其它实例)而将存储器阵列910中的位置的数据指派给信号开发组件阵列925中的对应位置的地址控制逻辑。
系统900还可包含高速缓冲存储器控制器920。尽管为了说明清晰而被图解说明为与存储器控制器905分开，但在一些实例中高速缓冲存储器控制器920可包含存储器控制器905的各方面或可为与存储器控制器905相同的控制器。另外或替代地，尽管高速缓冲存储器控制器920被图解说明为与存储器控制器905及信号开发组件阵列925通信，但高速缓冲存储器控制器920可与存储器阵列910或系统900中所展示的其它组件中的任一者直接通信。
选择组件915可为本文中参考图1到8所描述的选择组件的实例。选择组件915可包含支持映射存储器阵列910的存储器单元105与信号开发组件阵列925的信号开发组件250的各种组件。举例来说，选择组件915可提供存储器阵列910的个别数字线210与信号开发组件阵列925的个别信号开发组件250的选择性耦合及解耦以支持本文中所描述的经多路复用信号开发的各种实例。选择组件915还可经配置以将存储器阵列910的每一数字线210选择性地耦合到信号开发组件阵列925的信号开发组件250中的特定一者，或可经配置以与信号开发组件阵列的信号开发组件250中的任一者进行选择性耦合。另外或替代地，信号开发组件阵列925的信号开发组件250可经配置以与存储器阵列910的数字线210中的特定一者、存储器阵列910的数字线210的特定组进行选择性耦合，或可经配置以与存储器阵列910的数字线210中的任一者进行选择性耦合。
感测放大器阵列930可为参考图2到8所描述的一组感测放大器290的实例及/或感测放大器阵列845的实例。感测放大器阵列930可耦合到选择组件915(例如，选择组件915-b及选择组件915-a)中的一或多者且可作为如本文中所描述的一或多个存储器操作的一部分而与信号开发组件阵列925及/或存储器阵列910通信(例如，经由一或多个总线)。
存储器阵列910可为本文中参考图1到8所描述的存储器阵列的实例(例如，存储器阵列805)。在一些实例中，存储器阵列910可包含存储器单元105阵列，其可与例如参考图1到3所描述的那些存取线(例如，字线205、数字线210、板线215)的存取线相关联。在一些实例中，存储器阵列910可与A行(例如，可独立存取的字线205)及B列(例如，可独立存取的数字线210)相关联。在一个实例中，存储器阵列910可与根据1,024个字线205及1,024个数字线210布置的1,048,576个存储器单元105相关联。在此实例中，存储器阵列910可包含针对每一高速缓冲存储器块具有一定数量个位置的若干个高速缓冲存储器块(即，高速缓冲存储器线或存储器块)。例如，存储器阵列910可包含16,384个高速缓冲存储器块(例如，呈1,024×1,024阵列大小)。在一些情形中，可使用具有对应数目个位的地址对每一高速缓冲存储器块进行唯一地寻址(例如，14位地址用以对16,384个高速缓冲存储器块进行唯一地寻址)。
在一些实例中，存储器阵列910可布置于一组域(其可类似于参考图3所描述的域310)中。在一个实例中，存储器阵列910可在4个域当中分裂，且所述四个域中的每一者可具有具板控制的四个独立区带(例如，存储器阵列910的每一域可具有具共同或个别地偏置板线215的四个区带，所述四个区带可为子域的实例)。在此类实例中，存储器阵列910可根据16个控制区带来布置，这可与选择64位数据相关联。在一些实例中，存储器阵列910的每一高速缓冲存储器块可对应于包含字线地址及域-区带数目的地址(例如，14位地址包含用以表示1,024个字线中的一者的10位地址及用以在存在分别具有4个板区带的4个域时表示字线的域及板区带的4位地址)。
信号开发组件阵列925可为根据如本文中所描述的实例的信号开发高速缓冲存储器的实例，例如如参考图8A到8C描述的信号开发组件阵列825。在一些实例中，信号开发组件阵列925可包含可布置成具有C行及D列的网格的信号开发组件250或其高速缓冲存储器元件。如所图解说明，C行中的每一者可与高速缓冲存储器块950(例如，高速缓冲存储器线)相关联且D列中的每一者可与相应高速缓冲存储器块中的位置相关联，尽管其它配置是可能的(例如，D列中的每一者可与高速缓冲存储器块相关联，且C行中的每一者可与相应高速缓冲存储器块中的位置相关联)。在一个实例中，信号开发组件阵列925可与64个高速缓冲存储器块相关联，每一高速缓冲存储器块具有64个位置(即，高速缓冲存储器块中的每一者的大小可为64个位)。高速缓冲存储器块中的每一者的位置中的每一者可对应于单个信号开发组件250或信号开发组件250的高速缓冲存储器元件。在一些实例中，高速缓冲存储器地址可唯一地识别所述高速缓冲存储器块中的每一者(例如，作为一项实例，6位数字可唯一地识别信号开发组件阵列925的64个高速缓冲存储器块中的一者)。
在一些实例中，信号开发组件阵列925的高速缓冲存储器地址可不同于存储器阵列910的地址(例如，不同数量个位可用于唯一地识别相应阵列的高速缓冲存储器块)。作为一项实例，存储器阵列910的高速缓冲存储器块可对应于14位阵列地址且信号开发组件阵列925的高速缓冲存储器块可对应于6位数字。因此，系统900可实施一或多个映射方案以便将信号开发组件阵列925的一或多个高速缓冲存储器地址映射到存储器阵列910的一或多个地址。
存储器数据935可图解说明存储于存储器阵列910的一或多个存储器块处的数据。存储器数据935-a可对应于存储器阵列910的地址(例如，14位地址，当存储器阵列910包含16384个高速缓冲存储器块时)。此地址可包含表示一组字线中的一者的若干个位(例如，用以识别1,024个字线中的一者)、表示存储器阵列910的域的若干个位(例如，2位地址用以识别4个域中的一者)及表示存储器阵列910的区带的若干个位(例如，2位地址用以识别4个区带中的一者)以及其它地址实例。
在一些实例中，系统900(例如，存储器控制器905及/或高速缓冲存储器控制器920)可为可操作的以根据例如关联映射方案、直接映射方案或组关联映射方案的映射方案执行存储器操作。此映射方案可使得系统900能够利用存储于存储器阵列910及信号开发组件阵列925处的映射信息，例如存储器数据935及高速缓冲存储器数据940。系统900还可根据映射方案执行一或多个存储器操作(例如，如参考图8A到8C所描述的存取操作)，这可实现如本文中所描述的一或多个优点。
直接映射方案可致使存储器阵列910的每一高速缓冲存储器块直接映射到信号开发组件阵列925的高速缓冲存储器线。举例来说，存储器数据935-a可针对一或多个存取操作存储于同一高速缓冲存储器块950处。此直接映射方案可为相对迅速的(例如，可存在与将数据935-a定位于存储器阵列910或信号开发组件阵列925中相关联的相对小搜索时间)。
关联映射方案可致使存储器阵列910的任一高速缓冲存储器块映射到信号开发组件阵列925的任一高速缓冲存储器线。举例来说，存储器数据935-a可针对一或多个存取操作存储于高速缓冲存储器块950中的任一者处。此关联映射方案可提供相对更多的灵活性来存储信息，这可产生更高效高速缓冲存储器存储技术。举例来说，所述关联映射方案可与相对高高速缓冲存储器命中率相关联(例如，所请求数据可由于存储器数据935-a存储于任一高速缓冲存储器块950处的能力而相对更可能位于信号开发组件阵列925中，举例来说)。
组关联映射方案可实施直接映射方案及关联映射方案的各方面。举例来说，存储器数据935可直接映射到一或多个高速缓冲存储器块950的组945(例如，存储器数据935-a可直接映射到组945-a)。存储器数据935还可存储于组945的高速缓冲存储器块950中的任一者处(例如，存储器数据935-a可存储于包含于组945-a中的高速缓冲存储器块950中的任一者处)。此组关联映射方案可达成相对高高速缓冲存储器命中率(例如，存储器数据935-a可相对可能存在于信号开发组件阵列925中，这可达成存储器数据935-a的相对快速存取操作)同时维持相对迅速搜索速度(例如，存储器控制器可搜索组945-a中的较小数量个高速缓冲存储器块950而非信号开发组件阵列925的每个高速缓冲存储器块950)。
系统900可根据映射方案支持一或多个存储器操作。在本文中描述可如何使用存储器阵列910与信号开发组件阵列925之间的映射方案执行此类存储器操作的实例。作为实例，请求装置可将存储器数据935-a的读取命令发布到系统900的存储器控制器(例如，高速缓冲存储器控制器920及/或存储器控制器905)。所述存储器控制器可使用一或多个映射方案确定存储器数据935-a是否存储于信号开发组件阵列925中(例如，所述存储器控制器可基于存储器阵列910的地址与信号开发组件阵列925的地址之间的关联性而确定所述数据是否存储于信号开发组件阵列925中)。所请求存储器数据935-a可基于映射方案的映射信息而映射到组945-a。举例来说，所述存储器控制器可使用例如存储器数据935-a的地址的组索引的映射信息来确定存储读取命令所请求的数据的信号开发组件阵列925的组945-a。所述存储器控制器可在所确定组945-a的一或多个高速缓冲存储器块950中搜索所请求数据(例如，对应于存储器数据935-a的高速缓冲存储器数据940-a)。举例来说，所述存储器控制器可将存储器数据935-a的位子组与高速缓冲存储器块950-a的例如标签索引(例如，标签位数量)的映射信息进行比较。在一些实例中，所述位的所述子组与所述标签索引可不匹配(例如，高速缓冲存储器块950-a可包含不对应于存储器数据935-a的标签索引)。此类实例可称为高速缓冲存储器未命中。在此类实例中，所述存储器控制器可将存储器数据935-a的位子组与和组945(例如，组945-a)中的高速缓冲存储器块950对应的一组标签索引中的另一标签索引进行比较。在某些其它实例中，所述位的所述子组与所述标签索引可匹配(例如，包含于高速缓冲存储器块950-a中的标签索引可匹配存储器数据935-a的位子组)。此类实例可称为高速缓冲存储器命中。
存储器控制器可基于高速缓冲存储器命中或高速缓冲存储器未命中而执行一或多个存储器操作。在高速缓冲存储器命中的实例中，选择组件915-b可读取去往感测放大器阵列930的数据，如参考图1到8所描述。在高速缓冲存储器未命中的实例中，选择组件915-a可根据所实施映射方案将存储器数据935传送到对应组945的高速缓冲存储器块950。另外或替代地，可如本文中所描述而执行其它操作，例如数据的写入操作(例如，去往或来自信号开发组件阵列925、存储器阵列910或感测放大器阵列930)、高速缓冲存储器数据940的逐出操作(例如，将数据940移除到存储器阵列910)、例如通写操作的旁路操作以及存储器操作的其它实例。
作为映射方案的说明性实例，系统900可实施4路组关联映射方案。在此类情形中，信号开发组件阵列925(例如，信号开发高速缓冲存储器)可包含16个组945(例如，当信号开发组件阵列925包含64个高速缓冲存储器块950时)，每一组945包含4个高速缓冲存储器块950。每一组945可经由4个位的组索引(例如，0000、0001、0010等)来识别，这可对应于域ID及/或板ID。组945中的每一高速缓冲存储器块950可包含经由10个位(例如，对应存储器数据935的地址的位)的标签索引识别的数据，所述标签索引可对应于存储器阵列910的行索引或字线索引，及偏移索引(例如，0,1的高速缓冲存储器块偏移索引)。在一些实例中，可使用其它数量个位(例如，5个位用以将存储器阵列910的子域映射到信号开发组件阵列925，以及其它实例)。
另外或替代地，系统900可实施其它映射方案，例如直接映射方案、2路组关联映射方案、关联映射方案以及组关联映射方案的其它实例(例如，组关联映射方案的任一数量个组945)。在一些实例中，高速缓冲存储器控制器920可灵活地改变映射方案。举例来说，可在高速缓冲存储器控制器920处接收控制信号(例如，来自例如操作系统的主机装置的微码)。所述控制信号可指示映射方案从第一映射方案到第二映射方案的更新，这可达成更高效存储器操作(例如，所述第二映射方案可更适合于所述主机装置的应用)。作为说明性实例，所述第一映射方案可为2路组关联映射方案且所述第二映射方案可为4路组关联映射方案，尽管应理解，但所述第一映射方案及/或所述第二映射方案可为如本文中所描述的映射方案的任一实例。
在一些实例中，所述存储器控制器可根据一或多个策略执行存储器操作。举例来说，作为逐出操作的一部分，所述存储器控制器可将数据从信号开发组件阵列925传送到存储器阵列910(例如，以便在信号开发组件阵列925或信号开发组件阵列925的一组高速缓冲存储器线是满的时为传入数据提供空间)。另外或替代地，所述逐出操作可包含如本文中所描述而将数据传送到一或多个感测组件(例如，可将所述数据逐出到不同存储器阵列910，感测组件可用作驱动器以在存储器阵列910内传送所述数据等)。在一些实例中，信号开发组件可经由系统900的另一驱动器(例如，与一或多个选择组件915整合在一起的驱动器，例如上拉驱动器及/或电荷泵)执行逐出。可基于最近最少使用(LRU)策略(例如，信号开发组件阵列925的已存储于信号开发组件阵列925处的比其它地址长的地址)、最不频繁使用(LFU)策略(例如，信号开发组件阵列925的已在一段时间内不如其它地址经常地经存取的地址)或其组合而针对逐出选择所述数据。另外或替代地，所述一或多个策略可为可配置的。举例来说，所述存储器控制器可配置有第一组策略且可接收指示第二组策略的经更新配置(例如，来自操作系统)。所述存储器控制器可基于所述经更新配置而利用所述第二组策略。举例来说，所述存储器控制器可基于回写策略而执行(或抑制执行)回写操作(例如，可根据回写策略将数据回写到存储器阵列910或信号开发组件阵列925)。另外或替代地，所述存储器控制器可基于通写策略而执行通写操作(例如，可根据通写策略将数据回写到存储器阵列910及信号开发组件阵列925)。
在一些实例中，系统900可支持上下文开关及/或检查点操作以及操作系统有关操作的其它实例。举例来说，可基于接收到检查点写入命令而将信号开发组件阵列925的状态写入到存储器阵列910。所述状态可针对高速缓冲存储器块组中的每一高速缓冲存储器块为或包含用共同元数据加标签的高速缓冲存储器块组。另外或替代地，可基于接收到检查点读取命令而从所述存储器阵列读取所述状态。所述存储器控制器可借助所述操作系统的所述上下文开关将所述检查点读取命令与所述检查点写入命令同步，举例来说，以存储程序或执行绪且稍后继续所述程序或所述执行绪。
图10图解说明根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储的过程流程1000的实例。过程流程1000的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，过程流程1000的操作可由包含存储器阵列、信号开发组件阵列(例如，信号开发组件(SDC)高速缓冲存储器)、感测放大器阵列(例如，SA阵列)的存储器装置执行。可根据所述存储器阵列的地址与所述信号开发高速缓冲存储器的地址之间的一或多个映射方案执行所述操作。
在1005处，过程流程1000可包含接收对数据的读取请求(例如，作为读取命令以及本文中所描述的操作的命令的其它实例的一部分)。在一些实例中，所述数据还可包含元数据(例如，所述数据的大小)。可从例如主机装置或其它装置(例如，图形处理(GPU)装置、人工智能(AI)加速度计、存储装置、不同于所述存储器装置的装置)的请求或存取装置接收所述读取请求。在一些实例中，所述读取请求可与读取命令相关联。所述读取请求可包含或以其它方式伴随有或相关联于所请求信息的地址，其可为(例如，对应于)所述存储器装置的存储器阵列的地址(例如，行、页、字线或其部分)。在1005的操作之后，过程流程可继续进行到1010。
在1010处，过程流程1000可包含使用一或多个映射方案或关联性方案检查所请求数据是否已经存在于SDC高速缓冲存储器中。举例来说，在现有存取操作(例如，现有读取操作、现有写入操作)中，相关联于或对应于所述存储器阵列的一或多个地址的信息可已存储于所述信号开发高速缓冲存储器的地址处。在一个实例中，先前读取操作可已由所述存储器装置发布及接收，且所述存储器装置可已将所述存储器阵列的信息(例如，逻辑状态)传送到所述信号开发高速缓冲存储器中(例如，作为高速缓冲存储器信号、作为信号状态)。在此传送之后，所述信息(例如，逻辑状态)可仍存储于所述存储器阵列中。另外或替代地，先前写入操作可已由所述存储器装置发布并接收，且所述存储器装置可已将与所述写入操作相关联的信息写入到所述信号开发高速缓冲存储器(例如，作为高速缓冲存储器信号、作为信号状态)。另外或替代地，可发布读取-修改-写入命令且所述操作的写入部分的所述数据仍可存储于所述信号开发高速缓冲存储器中。在各种实例中，所述信息(例如，逻辑状态)可或可尚未存储于所述存储器阵列中，或可在将所述信息写入到所述存储器阵列的同时接收所述读取请求。在这些及其它情形中，当信息存储于所述信号开发高速缓冲存储器中时，可基于如本文中所描述的所述一或多个关联性方案而使所述信号开发高速缓冲存储器的地址与所述存储器阵列的地址映射。控制器可使用所述存储器阵列的作为所述读取请求的一部分而接收的所述地址来识别所述信号开发高速缓冲存储器的组以搜索请求数据。所述控制器然后可在所述所识别组的所述高速缓冲存储器块(例如，高速缓冲存储器线)中搜索与所述所接收地址相关联的标签。将所述所请求数据存储于所述SDC高速缓冲存储器处的高速缓冲存储器块可包含如本文中所描述的组索引、高速缓冲存储器块偏移索引及标签索引。所述存储器装置可使用所述存储器阵列中的所述数据的所述地址的一或多个位子组来根据映射方案与各种索引进行比较，如参考1015所描述。
在1015处，过程流程1000可包含确定所述读取请求的地址(例如，所述存储器阵列的所述地址的一或多个部分)是否匹配高速缓冲存储器线的所述组索引及/或所述标签索引，这可指示在所述信号开发高速缓冲存储器中是否可获得与所述读取请求相关联的信息。举例来说，1015的操作可包含依据所述读取请求的所述地址确定组索引，且将所述地址的位子组与所述组高速缓冲存储器线中的对应于所述所确定组索引的高速缓冲存储器线的一组标签位(例如，标签索引)进行比较。如果所述所确定组中的所述高速缓冲存储器线的所述标签索引中无一者匹配所述地址的所述位子组，这可指示在所述信号开发高速缓冲存储器中不可获得所述读取命令的信息(例如，与所述存储器阵列的所述地址相关联的信息)，那么过程流程可继续进行到1020。如果高速缓冲存储器线的标签索引匹配所述地址的所述位子组，这可指示在所述信号开发高速缓冲存储器中可获得所述读取命令的信息(例如，与所述存储器阵列的所述地址相关联的信息)，那么过程流程可继续进行到1025。
在1020处，过程流程1000可包含将数据(例如，逻辑状态)从所述存储器阵列加载到信号开发高速缓冲存储器中(例如，作为高速缓冲存储器信号、作为信号状态)。举例来说，在1020处，当在所述信号开发高速缓冲存储器处不可获得与所述读取请求相关联的信息时，所述存储器装置可将和所述读取请求的所述地址(例如，所述存储器阵列的地址)相关联的一或多个存储器单元与所述信号开发组件高速缓冲存储器耦合。在一些实例中，1020的操作可包含一或多个读取信号开发部分410的操作，如参考图4A及4B所描述。执行此类操作可伴随有基于映射方案(例如，直接映射方案、关联映射方案、组关联映射方案等)而确定(例如，所述读取请求的)所述存储器阵列的所述地址与所述信号开发高速缓冲存储器的地址之间的映射。在1020的操作之后，过程流程可继续进行到1025。
在1025处，过程流程1000可包含将数据从所述信号开发高速缓冲存储器传送到感测放大器(SA)阵列以用于读出。1025的操作可为存取所述信号开发高速缓冲存储器以检索与所述读取请求相关联的信息的实例。举例来说，在1025处，当在所述信号开发高速缓冲存储器处可获得与所述读取请求相关联的信息(例如，作为高速缓冲存储器信号、作为信号状态)时，所述存储器装置可将所述信号开发高速缓冲存储器的一或多个高速缓冲存储器元件(例如，根据所述信号开发高速缓冲存储器的地址)与所述感测放大器阵列的一或多个感测放大器耦合，且基于所述耦合而感测逻辑信号。所述感测可包含或以其它方式伴随有锁存所述逻辑信号，这可在所述感测放大器阵列的锁存器或一些其它组件(例如，I/O组件的锁存器)处执行。在一些实例中，1025的操作可包含一或多个锁存信号产生部分420的操作，如参考图4A及4B所描述。执行此类操作可至少部分地基于(例如，所述读取请求的)所述存储器阵列的所述地址与所述信号开发高速缓冲存储器的地址之间的所确定映射，这可已(举例来说)在1020处或在开始过程流程1000之前被确定。
在一些实例中，过程流程1000可包含或伴随有传输是否从所述存储器阵列检索所述读取请求的信息(例如，是否绕过1020的操作，在1015处的所述确定的肯定或否定结果)的指示符。此外，在一些实例中，过程流程1000可包含或伴随有基于存取所述SDC高速缓冲存储的各种内容验证(例如，在1025处)，这可包含验证所述信息的数据结构，执行页表移动，证实与存储块内的读取请求相关联的所述信息的字节可寻址部分，及其它操作。
根据如本文中所揭示的用于信号开发高速缓冲存储的技术，通过根据一或多个映射方案将高速缓冲存储器信号或信号状态存储于信号开发高速缓冲存储器处，过程流程1000可支持从1015到1025的直接转变。此类技术可支持存取与命令(例如，读取请求)相关联的信息而不存取所述存储器阵列(例如，响应于所述命令)。从1015到1025的直接转变可减少或消除与1020的操作相关联的等待时间(例如，减少或消除与读取信号开发部分410相关联的等待时间)。当在所述信号开发高速缓冲存储器处可获得所述命令的信息时，所述存取操作可继续存取所述存储器阵列。在一些实例中，存取所述存储器阵列可包含将所述信息作为高速缓冲存储器信号或信号状态存储于所述信号开发高速缓冲存储器中(例如，1020的操作，一或多个读取信号开发部分410)。在其它实例中，存取所述存储器阵列可包含绕过此存储，例如直接继续进行不包含所述信号开发高速缓冲存储器元件处的高速缓冲存储器信号存储的感测信号开发。
图11展示根据如本文中所揭示的实例的支持存储器装置中的信号开发高速缓冲存储技术的存储器装置1105的框图1100。存储器装置1105可为如参考图1到10所描述的存储器装置的各方面的实例。存储器装置1105可包含命令接收器1110、控制器组件1115、数据传送组件1120、映射组件1125、组组件1130、搜索组件1135、操作组件1140、映射方案组件1145及控制信号接收器1150。这些模块中的每一者可彼此直接或间接通信(例如，经由一或多个总线)。
命令接收器1110可接收与包含一组存储器单元的存储器阵列的第一地址的数据对应的一或多个命令。在一些实例中，命令接收器1110可接收与所述存储器阵列的第三地址的第二数据对应的一或多个命令。
控制器组件1115可基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中。在一些实例中，控制器组件1115可基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而传送所述数据。在一些实例中，控制器组件1115可基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块而确定所述存储器阵列的所述第三地址的所述第二数据未存储于所述信号开发高速缓冲存储器中。在一些情形中，与用于识别与所述第一地址相关联的高速缓冲存储器块组的组索引的关联。在一些情形中，与用于识别与所述第一地址相关联的存储器块的标签索引的关联。
数据传送组件1120可基于所述一或多个命令中的读取命令而将所述数据从所述信号开发高速缓冲存储器的所述高速缓冲存储器块传送到一或多个感测放大器。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的所述读取命令而将所述数据从所述存储器阵列传送到所述信号开发高速缓冲存储器的所述高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的写入命令而将第二数据存储于所述存储器阵列的第三地址处。
在一些实例，数据传送组件1120基于所述一或多个命令中的所述写入命令而将所述数据或所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块、所述存储器阵列的所述第一地址、所述存储器阵列的所述第三地址或其任一组合。
在一些实例中，数据传送组件1120可将所述高速缓冲存储器块与所述一或多个感测放大器耦合。
在一些实例中，数据传送组件1120可基于所述耦合而将逻辑信号锁存于所述一或多个感测放大器处。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列传送到所述高速缓冲存储器块组的高速缓冲存储器块、传送到一或多个感测放大器或传送到两者。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的写入命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述一或多个感测放大器在所述存储器阵列的所述第三地址处传送到所述存储器阵列。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列的所述第三地址传送到所述一或多个感测放大器。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的写入命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的第四地址处的第三数据传送到所述存储器阵列的第五地址且将所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第四地址处的高速缓冲存储器块。
在一些实例中，数据传送组件1120可基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的所述第四地址处的所述第三数据传送到所述存储器阵列的所述第五地址且将所述存储器阵列的所述第三地址的所述第二数据传送到所述信号开发高速缓冲存储器的在所述第四地址处的所述高速缓冲存储器块且传送到所述一或多个感测放大器。
在一些实例中，数据传送组件1120可存取所述存储器阵列以将存储于所述存储器阵列的所述第三地址中的所述第二数据传送到所述信号开发高速缓冲存储器的所述第二高速缓冲存储器块组中的第一高速缓冲存储器块中。在一些实例中，数据传送组件1120可将所述第二数据从所述信号开发高速缓冲存储器的所述第二高速缓冲存储器块组中的所述第一高速缓冲存储器块传送到所述一或多个感测放大器。
映射组件1125可识别与所述存储器阵列的所述第一地址相关联的映射信息，其中确定存储于所述存储器阵列的所述第一地址中的所述数据存储于所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块中是基于所述映射信息。在一些实例中，映射组件1125可基于所述第三地址而识别所述信号开发高速缓冲存储器的高速缓冲存储器块组，所述高速缓冲存储器块组与所述第三地址相关联。
组组件1130可识别所述信号开发高速缓冲存储器的与作为所述一或多个命令的一部分而接收的所述第一地址相关联的高速缓冲存储器块组，其中确定所述数据存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中基于识别与所述第一地址相关联的所述高速缓冲存储器块组，所述信号开发高速缓冲存储器包含一组高速缓冲存储器块组。在一些实例中，组组件1130可识别所述第一地址的位子组。
在一些实例中，组组件1130可依据所述第一地址的所述位子组识别组索引。在一些情形中，所述组高速缓冲存储器块组中的每一组包含两个高速缓冲存储器块。在一些情形中，所述组组中的每一组包含偶数数量个高速缓冲存储器块。
搜索组件1135可在所述高速缓冲存储器块组中的每一高速缓冲存储器块中搜索所述数据存储于所述高速缓冲存储器块中的指示，其中确定所述数据存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中是基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块。在一些实例中，搜索组件1135可识别所述第一地址的位子组。在一些实例中，将所述位子组与一或多个标签索引进行比较，所述一或多个标签索引中的每一标签索引与高速缓冲存储器块组中的高速缓冲存储器块相关联，其中所述一或多个标签索引包含与所述第二地址相关联的标签索引。在一些实例中，搜索组件1135可基于所述第一地址的所述位子组与和所述第二地址相关联的所述标签索引之间的匹配而识别所述信号开发高速缓冲存储器的所述第二地址。在一些实例中，搜索组件1135可基于识别所述高速缓冲存储器块组而搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块。在一些情形中，与和所述第二地址相关联的所述标签索引对应的所述位子组不同于所述第二地址的与组索引相关联的第二位子组。
操作组件1140可基于使存储器阵列的第一位置与信号开发高速缓冲存储器的第二位置相关联的第一映射方案而操作所述信号开发高速缓冲存储器及所述存储器阵列。在一些实例中，操作组件1140可基于所述识别所述第二映射方案而根据所述第二映射方案操作所述信号开发高速缓冲存储器及所述存储器阵列。
映射方案组件1145可识别使所述存储器阵列的所述第一位置与所述信号开发高速缓冲存储器的不同于所述第二位置的第三位置相关联的不同于所述第一映射方案的第二映射方案。在一些情形中，所述第一映射方案包含两路组关联映射方案或四路组关联映射方案中的一者且所述第二映射方案包含所述两路组关联映射方案或所述四路组关联映射方案中的不同一者。
控制信号接收器1150可从请求装置接收指示所述第二映射方案的控制信号，其中识别所述第二映射方案是基于接收到所述控制信号。在一些情形中，所述控制信号包含经配置以将所述第一映射方案改变为所述第二映射方案的微码。在一些情形中，所述控制信号与由所述请求装置运行的应用程序相关联。
图12展示图解说明根据本发明的各方面的支持存储器装置中的信号开发高速缓冲存储技术的一或若干方法1200的流程图。方法1200的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1200的操作可由如参考图11所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制所述存储器装置的功能性元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的各方面。
在1205处，所述存储器装置可接收与包含一组存储器单元的存储器阵列的第一地址的数据对应的一或多个命令。可根据本文中所描述的方法执行1205的操作。在一些实例中，1205的操作的各方面可由如参考图11所描述的命令接收器执行。
在1210处，所述存储器装置可基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中。可根据本文中所描述的方法执行1210的操作。在一些实例中，1210的操作的各方面可由如参考图11所描述的控制器组件执行。
在1215处，所述存储器装置可基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而传送所述数据。可根据本文中所描述的方法执行1215的操作。在一些实例中，1215的操作的各方面可由如参考图11所描述的控制器组件执行。
在一些实例中，如本文中所描述的设备可执行一或若干方法，例如方法1200。所述设备可包含用于进行以下各项的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收与包含一组存储器单元的存储器阵列的第一地址的数据对应的一或多个命令；基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中；及基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而传送所述数据。
在方法1200及本文中所描述的设备的一些实例中，传送所述数据可包含用于进行以下各项的操作、特征、构件或指令：基于所述一或多个命令中的读取命令而将所述数据从所述信号开发高速缓冲存储器的所述高速缓冲存储器块传送到一或多个感测放大器；基于所述一或多个命令中的所述读取命令而将所述数据从所述存储器阵列传送到所述信号开发高速缓冲存储器的所述高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者；基于所述一或多个命令中的写入命令而将第二数据存储于所述存储器阵列的第三地址处；或基于所述一或多个命令中的所述写入命令而将所述数据或所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块、所述存储器阵列的所述第一地址、所述存储器阵列的所述第三地址或其任一组合。
方法1200及本文中所描述的设备的一些实例可进一步包含用于识别与所述存储器阵列的所述第一地址相关联的映射信息的操作、特征、构件或指令，其中确定存储于所述存储器阵列的所述第一地址中的所述数据可存储于所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块中可基于所述映射信息。
方法1200及本文中所描述的设备的一些实例可进一步包含用于识别所述信号开发高速缓冲存储器的与作为所述一或多个命令的一部分而接收的所述第一地址相关联的高速缓冲存储器块组的操作、特征、构件或指令，其中确定所述数据可存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中可基于识别与所述第一地址相关联的所述高速缓冲存储器块组，所述信号开发高速缓冲存储器包含一组高速缓冲存储器块组。
在方法1200及本文中所描述的设备的一些实例中，识别与所述第一地址相关联的所述高速缓冲存储器块组可包含用于识别所述第一地址的位子组且依据所述第一地址的所述位子组识别组索引的操作、特征、构件或指令。
方法1200及本文中所描述的设备的一些实例可进一步包含用于在所述高速缓冲存储器块组中的每一高速缓冲存储器块中搜索所述数据可存储于所述高速缓冲存储器块中的指示的操作、特征、构件或指令，其中确定所述数据可存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中可基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块。
在方法1200及本文中所描述的设备的一些实例中，搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块进一步可包含用于进行以下各项的操作、特征、构件或指令：识别所述第一地址的位子组；将所述位子组与一或多个标签索引进行比较，所述一或多个标签索引中的每一标签索引与高速缓冲存储器块组中的高速缓冲存储器块相关联；及基于所述第一地址的所述位子组与所述一或多个标签索引的标签索引之间的匹配而识别所述信号开发高速缓冲存储器的所述第二地址。
在方法1200及本文中所描述的设备的一些实例中，与和所述第二地址相关联的所述标签索引对应的所述位子组可不同于所述第二地址的与组索引相关联的第二位子组。
在方法1200及本文中所描述的设备的一些实例中，所述组高速缓冲存储器块组中的每一组包含两个高速缓冲存储器块。
在方法1200及本文中所描述的设备的一些实例中，所述组组中的每一组包含偶数数量个高速缓冲存储器块。
在方法1200及本文中所描述的设备的一些实例中，所述第二地址可包含用于与用于识别与所述第一地址相关联的高速缓冲存储器块组的组索引的关联及与用于识别与所述第一地址相关联的存储器块的标签索引的关联的操作、特征、构件或指令。
在方法1200及本文中所描述的设备的一些实例中，将所述数据从所述信号开发高速缓冲存储器的所述第二地址传送到所述一或多个感测放大器可包含用于将所述高速缓冲存储器块与所述一或多个感测放大器耦合且基于所述耦合而将逻辑信号锁存于所述一或多个感测放大器处的操作、特征、构件或指令。
方法1200及本文中所描述的设备的一些实例可进一步包含用于进行以下各项的操作、特征、构件或指令：接收与所述存储器阵列的第三地址的第二数据对应的一或多个命令；基于所述第三地址而识别所述信号开发高速缓冲存储器的高速缓冲存储器块组，所述高速缓冲存储器块组与所述第三地址相关联；基于识别所述高速缓冲存储器块组而搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块；及基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块而确定所述存储器阵列的所述第三地址的所述第二数据可未存储于所述信号开发高速缓冲存储器中。
方法1200及本文中所描述的设备的一些实例可进一步包含用于进行以下各项的操作、特征、构件或指令：基于所述一或多个命令中的读取命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列传送到所述高速缓冲存储器块组中的高速缓冲存储器块、传送到一或多个感测放大器或传送到两者；基于所述一或多个命令中的写入命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述一或多个感测放大器在所述存储器阵列的所述第三地址处传送到所述存储器阵列；基于所述一或多个命令中的所述读取命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列的所述第三地址传送到所述一或多个感测放大器；基于所述一或多个命令中的写入命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的第四地址处的第三数据传送到所述存储器阵列的第五地址且将所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第四地址处的高速缓冲存储器块；或基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的所述第四地址处的所述第三数据传送到所述存储器阵列的所述第五地址且将所述存储器阵列的所述第三地址的所述第二数据传送到所述信号开发高速缓冲存储器的在所述第四地址处的所述高速缓冲存储器块且传送到所述一或多个感测放大器。
方法1200及本文中所描述的设备的一些实例可进一步包含用于进行以下各项的操作、特征、构件或指令：存取所述存储器阵列以将存储于所述存储器阵列的所述第三地址中的所述第二数据传送到所述信号开发高速缓冲存储器的所述第二高速缓冲存储器块组中的第一高速缓冲存储器块中；及将所述第二数据从所述信号开发高速缓冲存储器的所述第二高速缓冲存储器块组中的所述第一高速缓冲存储器块传送到所述一或多个感测放大器。
图13展示图解说明根据本发明的各方面的支持存储器装置中的信号开发高速缓冲存储技术的一或若干方法1300的流程图。方法1300的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1300的操作可由如参考图11所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制所述存储器装置的功能性元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的各方面。
在1305处，所述存储器装置可基于使存储器阵列的第一位置与信号开发高速缓冲存储器的第二位置相关联的第一映射方案而操作所述信号开发高速缓冲存储器及所述存储器阵列。可根据本文中所描述的方法执行1305的操作。在一些实例中，1305的操作的各方面可由如参考图11所描述的操作组件执行。
在1310处，所述存储器装置可识别使所述存储器阵列的所述第一位置与所述信号开发高速缓冲存储器的不同于所述第二位置的第三位置相关联的不同于所述第一映射方案的第二映射方案。可根据本文中所描述的方法执行1310的操作。在一些实例中，1310的操作的各方面可由如参考图11所描述的映射方案组件执行。
在1315处，所述存储器装置可基于所述识别所述第二映射方案而根据所述第二映射方案操作所述信号开发高速缓冲存储器及所述存储器阵列。可根据本文中所描述的方法执行1315的操作。在一些实例中，1315的操作的各方面可由如参考图11所描述的操作组件执行。
在一些实例中，如本文中所描述的设备可执行一或若干方法，例如方法1300。所述设备可包含用于进行以下各项的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：基于使存储器阵列的第一位置与信号开发高速缓冲存储器的第二位置相关联的第一映射方案而操作所述信号开发高速缓冲存储器及所述存储器阵列；识别使所述存储器阵列的所述第一位置与所述信号开发高速缓冲存储器的不同于所述第二位置的第三位置相关联的不同于所述第一映射方案的第二映射方案；及基于所述识别所述第二映射方案而根据所述第二映射方案操作所述信号开发高速缓冲存储器及所述存储器阵列。
方法1300及本文中所描述的设备的一些实例可进一步包含用于从请求装置接收指示所述第二映射方案的控制信号的操作、特征、构件或指令，其中识别所述第二映射方案可基于接收到所述控制信号。
在方法1300及本文中所描述的设备的一些实例中，所述控制信号包含经配置以将所述第一映射方案改变为所述第二映射方案的微码。
在方法1300及本文中所描述的设备的一些实例中，所述控制信号可与由所述请求装置运行的应用程序相关联。
在方法1300及本文中所描述的设备的一些实例中，所述第一映射方案包含两路组关联映射方案或四路组关联映射方案中的一者且所述第二映射方案包含所述两路组关联映射方案或所述四路组关联映射方案中的不同一者。
应注意，上文所描述的方法描述可能实施方案，且操作及步骤可被重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或多于两者的各部分。
描述一种设备。所述设备可包含：存储器阵列，其具有一组存储器单元；信号开发高速缓冲存储器，其包含不同于所述存储器阵列的所述组存储器单元的高速缓冲存储器块组且经配置以存储与和感测放大器阵列交换的信息相关联的信令，所述信号开发高速缓冲存储器包含各自包含至少一个高速缓冲存储器块的一组高速缓冲存储器块组；及控制器，其经配置以确定与所述存储器阵列的地址相关联的数据是否存储于所述信号开发高速缓冲存储器的一或多个高速缓冲存储器块中。
在一些实例中，第一选择组件可为可操作的以基于所述控制器确定与所述存储器阵列的所述地址相关联的所述数据是否可存储于所述信号开发高速缓冲存储器的高速缓冲存储器块中而将所述存储器阵列的存储器块与所述信号开发高速缓冲存储器的所述高速缓冲存储器块选择性地耦合。
一些实例可进一步包含将所述存储器阵列的所述存储器块与所述信号开发高速缓冲存储器的所述高速缓冲存储器块耦合会将与所述存储器阵列的所述地址相关联的所述数据传送到所述高速缓冲存储器块或将所述数据从所述高速缓冲存储器块传送到所述存储器阵列的所述地址。
一些实例可进一步包含基于锁存来自所述信号开发高速缓冲存储器或所述存储器阵列的输入信号而输出逻辑状态，且基于所述逻辑状态而将数据传送到所述信号开发阵列、所述存储器阵列或两者。
在一些实例中，第二选择组件可操作以基于所述控制器确定与所述存储器阵列的所述地址相关联的所述数据是否可存储于所述信号开发高速缓冲存储器的所述一或多个高速缓冲存储器块中而将所述信号开发高速缓冲存储器与所述感测放大器阵列选择性地耦合。
在一些实例中，所述控制器可经配置以存储指示所述存储器阵列的存储器块与所述信号开发高速缓冲存储器的高速缓冲存储器块之间的映射的映射信息。
在一些实例中，所述存储器阵列包含各自与一组字线的子组相关联的一组域，且所述信号开发高速缓冲存储器的每一高速缓冲存储器块组对应于所述组域中的至少一个域。
描述一种设备。所述设备可包含：存储器阵列；信号开发高速缓冲存储器；及控制器，其与所述存储器阵列及所述信号开发高速缓冲存储器耦合且可操作以致使所述设备接收与包含一组存储器单元的所述存储器阵列的第一地址的数据对应的一或多个命令，基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中，且基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而传送所述数据。
一些实例可进一步包含：基于所述一或多个命令中的读取命令而将所述数据从所述信号开发高速缓冲存储器的所述高速缓冲存储器块传送到一或多个感测放大器；基于所述一或多个命令中的所述读取命令而将所述数据从所述存储器阵列传送到所述信号开发高速缓冲存储器的所述高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者；基于所述一或多个命令中的写入命令而将第二数据存储于所述存储器阵列的第三地址处；或基于所述一或多个命令中的所述写入命令而将所述数据或所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块、所述存储器阵列的所述第一地址、所述存储器阵列的所述第三地址或其任一组合。
一些实例可进一步包含：接收与所述存储器阵列的第三地址的第二数据对应的一或多个命令；基于所述第三地址而识别所述信号开发高速缓冲存储器的高速缓冲存储器块组，所述高速缓冲存储器块组与所述第三地址相关联；基于识别所述高速缓冲存储器块组而搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块；及基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块而确定所述存储器阵列的所述第三地址的所述第二数据可未存储于所述信号开发高速缓冲存储器中。
一些实例可进一步包含：基于所述一或多个命令中的读取命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列传送到所述高速缓冲存储器块组中的高速缓冲存储器块、传送到一或多个感测放大器或传送到两者；基于所述一或多个命令中的写入命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述一或多个感测放大器在所述存储器阵列的所述第三地址处传送到所述存储器阵列；基于所述一或多个命令中的所述读取命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列的所述第三地址传送到所述一或多个感测放大器；基于所述一或多个命令中的写入命令及确定所述数据可未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的第四地址处的第三数据传送到所述存储器阵列的第五地址且将所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第四地址处的高速缓冲存储器块；或基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的所述第四地址处的所述第三数据传送到所述存储器阵列的所述第五地址且将所述存储器阵列的所述第三地址的所述第二数据传送到所述信号开发高速缓冲存储器的在所述第四地址处的所述高速缓冲存储器块且传送到所述一或多个感测放大器。
一些实例可进一步包含基于最不频繁使用地址、最近最少使用地址或两者而识别所述信号开发高速缓冲存储器的要用所述第二数据替换的地址。
一些实例可进一步包含：基于所述设备的配置而识别与传送所述数据、所述第二数据或两者相关联的一或多个策略；接收所述设备的第二配置；及更新与基于所述第二配置而传送所述数据相关联的所述一或多个策略，其中所述经更新的一或多个策略包含回写策略、通写策略或两者。
一些实例可进一步包含识别与所述存储器阵列的所述第一地址、所述存储器阵列的所述第二地址或两者相关联的映射信息，其中确定存储于所述存储器阵列的所述第一地址中的所述数据可存储于所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块中可基于所述映射信息。
一些实例可进一步包含基于所述所接收命令而识别所述信号开发高速缓冲存储器的与所述第一地址、所述第二地址或两者相关联的高速缓冲存储器块组，其中确定所述数据可存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中可基于识别与所述第一地址、所述第二地址或两者相关联的所述高速缓冲存储器块组，所述信号开发高速缓冲存储器包含一组高速缓冲存储器块组。
一些实例可进一步包含在所述高速缓冲存储器块组中的每一高速缓冲存储器块中搜索所述数据可存储于所述高速缓冲存储器块中的指示，其中确定所述数据可存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中可基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块。
一些实例可进一步包含：接收检查点写入命令；基于所述检查点写入命令而将所述信号开发高速缓冲存储器的高速缓冲存储器块组写入到所述存储器阵列，其中所述高速缓冲存储器块组可用共同元数据来加标签；接收检查点读取命令；基于所述检查点读取命令而确定信号开发高速缓冲存储器状态，所述信号开发高速缓冲存储器状态包含用所述共同元数据来加标签的高速缓冲存储器块组；及基于操作系统的上下文开关而使所述检查点读取命令与所述检查点写入命令同步。
可使用各种不同技艺及技术中的任一者表示本文中所描述的信息及信号。举例来说，可遍及以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的普通技术人员将理解，信号可表示信号总线，其中所述总线可具有各种位宽度。
术语“电子通信”、“导电触点”、“经连接”及“经耦合”可指支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么所述组件被视为彼此电子通信(或导电接触或连接或耦合)。在任一给定时间，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可基于包含经连接组件的装置的操作而为断开电路或闭合电路。经连接组件之间的导电路径可为所述组件之间的直接导电路径，或经连接组件之间的所述导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，举例来说，可使用例如开关或晶体管的一或多个中间组件针对一时间中断所述经连接组件之间的信号流动。
术语“耦合”是指从组件之间的断开电路关系(其中信号目前不能够经由导电路径在组件之间传递)移动到组件之间的闭合电路关系(其中信号可经由所述导电路径在组件之间传递)的状况。当例如控制器的组件将其它组件耦合在一起时，所述组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指其中信号目前不能够在组件之间流动的所述组件之间的关系。组件在其之间存在断开电路的情况下彼此隔离。举例来说，由定位于两个组件之间的开关分开的所述组件在所述开关断开时彼此隔离。当控制器将两个组件彼此隔离时，所述控制器影响使用先前准许信号流动的导电路径阻止信号在所述组件之间流动的改变。
本文中所论述的包含存储器阵列的装置可形成于例如硅、锗、硅-锗合金、砷化镓、氮化镓等的半导体衬底上。在一些实例中，所述衬底为半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或者另一衬底上的外延半导体材料层。可通过使用包含但不限于磷、硼或砷的各种化学物质进行掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的开关组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括经重掺杂(例如，退化)半导体区域。源极及漏极可通过经轻掺杂半导体区域或沟道分开。如果所述沟道是n型(即，大多数载子是电子)，那么FET可称为n型FET。如果所述沟道是p型(即，大多数载子是空穴)，那么FET可称为p型FET。所述沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极而控制沟道导电性。举例来说，分别将正电压或负电压施加到n型FET或p型FET可致使沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“接通”或“激活的”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“关断”或“撤销激活的”。
本文中结合附图所陈述的说明描述实例性配置且不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味“用作实例、例子或图解说明”，且并非“优选的”或“优于其它实例”。详细说明包含提供对所描述技术的理解的特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用各种不同技艺及技术中的任一者表示本文中所描述的信息及信号。举例来说，可遍及以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任一组合表示。
可利用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任一组合实施或执行结合本文中的揭示内容所描述的各种说明性块及模块。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任何其它此类配置)。
可在硬件、由处理器执行的软件、固件或其任一组合中实施本文中所描述的功能。如果实施于由处理器执行的软件中，那么所述功能可作为一或多个指令或者代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的本质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征还可物理地位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)所使用，如物项列表(举例来说，前面有例如“…中的至少一者”或“…中的一或多者”的短语的物项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意味A或B或C或者AB或AC或BC或者ABC(例如，A及B及C)。如本文中所使用，短语“基于”不应解释为对一组闭合条件的参考。举例来说，描述为“基于条件A”的示范性步骤可在不背离本公开的范围的情况下基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。
提供本文中的说明以使得所属领域的技术人员能够制成或使用本公开。所属领域的技术人员将易于明了对本公开的各种修改，且本文中所定义的通用原理可应用于其它变化形式，此并不背离本公开的范围。因此，本公开不限于本文中所描述的实例及设计，而是应被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (37)

1.一种操作存储器装置的方法，其包括：
接收与包括多个存储器单元的存储器阵列的第一地址的数据对应的一或多个命令；
至少部分地基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中；及
至少部分地基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而将所述数据传送到一或多个感测放大器。
2.根据权利要求1所述的方法，其中传送所述数据包括：
至少部分地基于所述一或多个命令中的读取命令而将所述数据从所述信号开发高速缓冲存储器的所述高速缓冲存储器块传送到所述一或多个感测放大器；
至少部分地基于所述一或多个命令中的所述读取命令而将所述数据从所述存储器阵列传送到所述信号开发高速缓冲存储器的所述高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者；
至少部分地基于所述一或多个命令中的写入命令而将第二数据存储于所述存储器阵列的第三地址处；或
基于所述一或多个命令中的所述写入命令而将所述数据或所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块、所述存储器阵列的所述第一地址、所述存储器阵列的所述第三地址或其任一组合。
3.根据权利要求1所述的方法，其进一步包括：
识别与所述存储器阵列的所述第一地址相关联的映射信息，其中确定存储于所述存储器阵列的所述第一地址中的所述数据存储于所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块中是至少部分地基于所述映射信息。
4.根据权利要求1所述的方法，其进一步包括：
识别所述信号开发高速缓冲存储器的与作为所述一或多个命令的一部分而接收的所述第一地址相关联的高速缓冲存储器块组，其中确定所述数据存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中至少部分地基于识别与所述第一地址相关联的所述高速缓冲存储器块组，所述信号开发高速缓冲存储器包括多个高速缓冲存储器块组。
5.根据权利要求4所述的方法，其中识别与所述第一地址相关联的所述高速缓冲存储器块组包括：
识别所述第一地址的位子组；及
依据所述第一地址的所述位子组识别组索引。
6.根据权利要求4所述的方法，其进一步包括：
在所述高速缓冲存储器块组中的每一高速缓冲存储器块中搜索所述数据存储于所述高速缓冲存储器块中的指示，其中确定所述数据存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中至少部分地基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块。
7.根据权利要求6所述的方法，其中搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块进一步包括：
识别所述第一地址的位子组；
将所述位子组与一或多个标签索引进行比较，所述一或多个标签索引中的每一标签索引与所述高速缓冲存储器块组中的高速缓冲存储器块相关联；以及
至少部分地基于所述第一地址的所述位子组与所述一或多个标签索引中的一标签索引之间的匹配而识别所述信号开发高速缓冲存储器的所述第二地址。
8.根据权利要求7所述的方法，其中对应于所述标签索引的所述位子组不同于所述第二地址的与组索引相关联的第二位子组。
9.根据权利要求4所述的方法，其中所述多个高速缓冲存储器块组中的每一组包括两个高速缓冲存储器块。
10.根据权利要求4所述的方法，其中所述多个高速缓冲存储器块组中的每一组包括偶数数量个高速缓冲存储器块。
11.根据权利要求1所述的方法，其中所述第二地址包括：
与用于识别与所述第一地址相关联的高速缓冲存储器块组的组索引的关联；及
与用于识别与所述第一地址相关联的存储器块的标签索引的关联。
12.根据权利要求1所述的方法，其中将所述数据从所述信号开发高速缓冲存储器的所述第二地址传送到所述一或多个感测放大器包括：
将所述高速缓冲存储器块与所述一或多个感测放大器耦合；及
至少部分地基于所述耦合而将逻辑信号锁存于所述一或多个感测放大器处。
13.根据权利要求1所述的方法，其进一步包括：
接收与所述存储器阵列的第三地址的第二数据对应的一或多个命令；
至少部分地基于所述第三地址而识别所述信号开发高速缓冲存储器的高速缓冲存储器块组，所述高速缓冲存储器块组与所述第三地址相关联；
至少部分地基于识别所述高速缓冲存储器块组而搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块；及
至少部分地基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块而确定所述存储器阵列的所述第三地址的所述第二数据未存储于所述信号开发高速缓冲存储器中。
14.根据权利要求13所述的方法，其进一步包括：
至少部分地基于所述一或多个命令中的读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列传送到所述高速缓冲存储器块组中的高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者；
至少部分地基于所述一或多个命令中的写入命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述一或多个感测放大器在所述存储器阵列的所述第三地址处传送到所述存储器阵列；
至少部分地基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列的所述第三地址传送到所述一或多个感测放大器；
至少部分地基于所述一或多个命令中的写入命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的第四地址处的第三数据传送到所述存储器阵列的第五地址且将所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第四地址处的高速缓冲存储器块；或
至少部分地基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的所述第四地址处的所述第三数据传送到所述存储器阵列的所述第五地址且将所述存储器阵列的所述第三地址的所述第二数据传送到所述信号开发高速缓冲存储器的在所述第四地址处的所述高速缓冲存储器块且传送到所述一或多个感测放大器。
15.根据权利要求13所述的方法，其进一步包括：
存取所述存储器阵列以将存储于所述存储器阵列的所述第三地址中的所述第二数据传送到所述信号开发高速缓冲存储器的第二高速缓冲存储器块组中的第一高速缓冲存储器块中；及
将所述第二数据从所述信号开发高速缓冲存储器的所述第二高速缓冲存储器块组中的所述第一高速缓冲存储器块传送到一或多个感测放大器。
16.一种存储器设备，其包括：
存储器阵列，其具有多个存储器单元；
信号开发高速缓冲存储器，其包括不同于所述存储器阵列的所述多个存储器单元的多个高速缓冲存储器块且经配置以存储与和感测放大器阵列交换的信息相关联的信令，所述信号开发高速缓冲存储器包括各自包括至少一个高速缓冲存储器块的多个高速缓冲存储器块组；及
控制器，其经配置以确定与所述存储器阵列的地址相关联的数据是否存储于所述信号开发高速缓冲存储器的一或多个高速缓冲存储器块中。
17.根据权利要求16所述的存储器设备，其中第一选择组件可操作以至少部分地基于所述控制器确定与所述存储器阵列的所述地址相关联的所述数据是否存储于所述信号开发高速缓冲存储器的高速缓冲存储器块中而将所述存储器阵列的存储器块与所述信号开发高速缓冲存储器的所述高速缓冲存储器块选择性地耦合。
18.根据权利要求17所述的存储器设备，其中将所述存储器阵列的所述存储器块与所述信号开发高速缓冲存储器的所述高速缓冲存储器块耦合会将与所述存储器阵列的所述地址相关联的所述数据传送到所述高速缓冲存储器块或将所述数据从所述高速缓冲存储器块传送到所述存储器阵列的所述地址。
19.根据权利要求16所述的存储器设备，其中所述感测放大器阵列包含多个感测放大器，所述多个感测放大器中的每一感测放大器经配置以：
至少部分地基于锁存来自所述信号开发高速缓冲存储器或所述存储器阵列的输入信号而输出逻辑状态；及
至少部分地基于所述逻辑状态而将所述数据传送到所述信号开发高速缓冲存储器、所述存储器阵列或两者。
20.根据权利要求19所述的存储器设备，其中第二选择组件可操作以至少部分地基于所述控制器确定与所述存储器阵列的所述地址相关联的所述数据是否存储于所述信号开发高速缓冲存储器的所述一或多个高速缓冲存储器块中而将所述信号开发高速缓冲存储器与所述感测放大器阵列选择性地耦合。
21.根据权利要求16所述的存储器设备，其中所述控制器经配置以存储指示所述存储器阵列的存储器块与所述信号开发高速缓冲存储器的高速缓冲存储器块之间的映射的映射信息。
22.根据权利要求21所述的存储器设备，其中：
所述存储器阵列包括多个域、多个子域或两者，其中所述多个子域中的每一子域与多个字线的子组、所述存储器阵列的区带或两者相关联；且
所述信号开发高速缓冲存储器的每一高速缓冲存储器块组对应于所述多个域中的至少一个域、所述多个子域中的至少一个子域或两者。
23.一种操作存储器装置的方法，其包括：
至少部分地基于使存储器阵列的第一位置与信号开发高速缓冲存储器的第二位置相关联的第一映射方案而操作所述信号开发高速缓冲存储器及所述存储器阵列；
识别使所述存储器阵列的所述第一位置与所述信号开发高速缓冲存储器的不同于所述第二位置的第三位置相关联的不同于所述第一映射方案的第二映射方案；及
至少部分地基于所述识别所述第二映射方案而根据所述第二映射方案操作所述信号开发高速缓冲存储器及所述存储器阵列。
24.根据权利要求23所述的方法，其进一步包括：
从请求装置接收指示所述第二映射方案的控制信号，其中识别所述第二映射方案至少部分地基于接收到所述控制信号。
25.根据权利要求24所述的方法，其中所述控制信号包括经配置以将所述第一映射方案改变为所述第二映射方案的微码。
26.根据权利要求24所述的方法，其中所述控制信号与由所述请求装置运行的应用程序相关联。
27.根据权利要求23所述的方法，其中所述第一映射方案包括两路组关联映射方案或四路组关联映射方案中的一者且所述第二映射方案包括所述两路组关联映射方案或所述四路组关联映射方案中的不同一者。
28.一种存储器设备，其包括：
存储器阵列；
信号开发高速缓冲存储器，及
控制器，其与所述存储器阵列及所述信号开发高速缓冲存储器耦合且可操作以致使所述存储器设备：
接收与包括多个存储器单元的所述存储器阵列的第一地址的数据对应的一或多个命令；
至少部分地基于接收到所述一或多个命令而确定所述存储器阵列的所述第一地址的所述数据存储于所述信号开发高速缓冲存储器的在所述信号开发高速缓冲存储器的第二地址处的高速缓冲存储器块中；且
至少部分地基于确定所述数据存储于所述信号开发高速缓冲存储器的所述第二地址处而将所述数据传送到一或多个感测放大器。
29.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
至少部分地基于所述一或多个命令中的读取命令而将所述数据从所述信号开发高速缓冲存储器的所述高速缓冲存储器块传送到所述一或多个感测放大器；
至少部分地基于所述一或多个命令中的所述读取命令而将所述数据从所述存储器阵列传送到所述信号开发高速缓冲存储器的所述高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者；
至少部分地基于所述一或多个命令中的写入命令而将第二数据存储于所述存储器阵列的第三地址处；或
基于所述一或多个命令中的所述写入命令而将所述数据或所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块、所述存储器阵列的所述第一地址、所述存储器阵列的所述第三地址或其任一组合。
30.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
接收与所述存储器阵列的第三地址的第二数据对应的一或多个命令；
至少部分地基于所述第三地址而识别所述信号开发高速缓冲存储器的高速缓冲存储器块组，所述高速缓冲存储器块组与所述第三地址相关联；
至少部分地基于识别所述高速缓冲存储器块组而搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块；及
至少部分地基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块而确定所述存储器阵列的所述第三地址的所述第二数据未存储于所述信号开发高速缓冲存储器中。
31.根据权利要求30所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
至少部分地基于所述一或多个命令中的读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列传送到所述高速缓冲存储器块组中的高速缓冲存储器块、传送到所述一或多个感测放大器或传送到两者；
至少部分地基于所述一或多个命令中的写入命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述一或多个感测放大器在所述存储器阵列的所述第三地址处传送到所述存储器阵列；
至少部分地基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将所述第二数据从所述存储器阵列的所述第三地址传送到所述一或多个感测放大器；
至少部分地基于所述一或多个命令中的写入命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的第四地址处的第三数据传送到所述存储器阵列的第五地址且将所述第二数据从所述一或多个感测放大器传送到所述信号开发高速缓冲存储器的在所述第四地址处的高速缓冲存储器块；或
至少部分地基于所述一或多个命令中的所述读取命令及确定所述数据未存储于所述信号开发高速缓冲存储器中而将在所述信号开发高速缓冲存储器的所述第四地址处的所述第三数据传送到所述存储器阵列的所述第五地址且将所述存储器阵列的所述第三地址的所述第二数据传送到所述信号开发高速缓冲存储器的在所述第四地址处的所述高速缓冲存储器块且传送到所述一或多个感测放大器。
32.根据权利要求30所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
至少部分地基于最不频繁使用地址、最近最少使用地址或两者而识别所述信号开发高速缓冲存储器的要用所述第二数据替换的地址。
33.根据权利要求30所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
至少部分地基于所述存储器设备的配置而识别与传送所述数据、所述第二数据或两者相关联的一或多个策略；
接收所述存储器设备的第二配置；以及
至少部分地基于所述第二配置而更新与传送所述数据相关联的所述一或多个策略，其中所述一或多个策略包括回写策略、通写策略或两者。
34.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
识别与所述存储器阵列的所述第一地址、所述存储器阵列的所述第二地址或两者相关联的映射信息，其中确定存储于所述存储器阵列的所述第一地址中的所述数据存储于所述信号开发高速缓冲存储器的在所述第二地址处的所述高速缓冲存储器块中是至少部分地基于所述映射信息。
35.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
至少部分地基于所接收的所述一或多个命令而识别所述信号开发高速缓冲存储器的与所述第一地址、所述第二地址或两者相关联的高速缓冲存储器块组，其中确定所述数据存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中至少部分地基于识别与所述第一地址、所述第二地址或两者相关联的所述高速缓冲存储器块组，所述信号开发高速缓冲存储器包括多个高速缓冲存储器块组。
36.根据权利要求35所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
在所述高速缓冲存储器块组中的每一高速缓冲存储器块中搜索所述数据存储于所述高速缓冲存储器块中的指示，其中确定所述数据存储于所述信号开发高速缓冲存储器的所述高速缓冲存储器块中至少部分地基于搜索所述高速缓冲存储器块组中的每一高速缓冲存储器块。
37.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以致使所述存储器设备：
接收检查点写入命令；
至少部分地基于所述检查点写入命令而将所述信号开发高速缓冲存储器的高速缓冲存储器块组写入到所述存储器阵列，其中所述高速缓冲存储器块组用共同元数据来加标签；
接收检查点读取命令；
至少部分地基于所述检查点读取命令而确定信号开发高速缓冲存储器的状态，所述信号开发高速缓冲存储器状态包括用所述共同元数据加标签的所述高速缓冲存储器块组；及
至少部分地基于操作系统的上下文开关而将所述检查点读取命令与所述检查点写入命令同步。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235176B2 (en) 2015-12-17 2019-03-19 The Charles Stark Draper Laboratory, Inc. Techniques for metadata processing
TWI794405B (zh) 2018-02-02 2023-03-01 美商查爾斯塔克德拉普實驗室公司 用於政策執行處理的系統及方法
TW201935306A (zh) 2018-02-02 2019-09-01 美商多佛微系統公司 用於安全初始化的策略連結及/或載入之系統和方法
EP3788488A1 (en) 2018-04-30 2021-03-10 Dover Microsystems, Inc. Systems and methods for checking safety properties
TW202022678A (zh) 2018-11-06 2020-06-16 美商多佛微系統公司 用於停滯主處理器的系統和方法
US11841956B2 (en) 2018-12-18 2023-12-12 Dover Microsystems, Inc. Systems and methods for data lifecycle protection
US11176065B2 (en) * 2019-08-12 2021-11-16 Micron Technology, Inc. Extended memory interface
US11842169B1 (en) 2019-09-25 2023-12-12 Amazon Technologies, Inc. Systolic multiply delayed accumulate processor architecture
US11816446B2 (en) 2019-11-27 2023-11-14 Amazon Technologies, Inc. Systolic array component combining multiple integer and floating-point data types
US11467806B2 (en) 2019-11-27 2022-10-11 Amazon Technologies, Inc. Systolic array including fused multiply accumulate with efficient prenormalization and extended dynamic range
JP2021140842A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 メモリ回路、情報処理回路、及び情報処理装置
US11308027B1 (en) 2020-06-29 2022-04-19 Amazon Technologies, Inc. Multiple accumulate busses in a systolic array
US11232062B1 (en) 2020-06-29 2022-01-25 Amazon Technologies, Inc. Parallelism within a systolic array using multiple accumulate busses
US11422773B1 (en) 2020-06-29 2022-08-23 Amazon Technologies, Inc. Multiple busses within a systolic array processing element
US11113233B1 (en) * 2020-06-29 2021-09-07 Amazon Technologies, Inc. Multiple busses in a grouped systolic array
KR102342994B1 (ko) * 2020-07-21 2021-12-24 고려대학교 산학협력단 산술 연산을 지원하는 인메모리 컴퓨팅
US11880682B2 (en) 2021-06-30 2024-01-23 Amazon Technologies, Inc. Systolic array with efficient input reduction and extended array performance
US11727981B2 (en) * 2021-07-07 2023-08-15 Micron Technology, Inc. Sense amplifier with digit line multiplexing
US11837269B2 (en) * 2021-08-31 2023-12-05 Micron Technology, Inc. Deck-level signal development cascodes
CN113641626B (zh) * 2021-10-18 2022-02-18 睿思芯科(深圳)技术有限公司 一种sram读写控制方法及行缓冲控制器
CN116417027A (zh) * 2021-12-31 2023-07-11 长鑫存储技术有限公司 一种控制放大方法及电路、灵敏放大器和半导体存储器
US11967396B2 (en) 2022-04-27 2024-04-23 Nvidia Corp. Multi-rank receiver
US11973501B2 (en) 2022-04-27 2024-04-30 Nvidia Corp. Digitally controlled unified receiver for multi-rank system
US11881255B2 (en) * 2022-04-27 2024-01-23 Nvidia Corp. Look ahead switching circuit for a multi-rank system
US11978496B2 (en) 2022-04-27 2024-05-07 Nvidia Corp. Distributed global and local reference voltage generation
US20230350598A1 (en) * 2022-04-28 2023-11-02 Micron Technology, Inc. Performance monitoring for a memory system
JP2024002003A (ja) * 2022-06-23 2024-01-11 キオクシア株式会社 メモリデバイス及びメモリシステム
US20240069783A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Memory phase monitoring and scheduling system
WO2024054448A1 (en) * 2022-09-10 2024-03-14 Rambus Inc. Split-entry dram cache
CN116149572A (zh) * 2023-02-24 2023-05-23 合肥兆芯电子有限公司 映射表更新方法、存储器存储装置及存储器控制电路单元

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
CN101063957A (zh) * 2006-04-25 2007-10-31 国际商业机器公司 管理锁定的高速缓冲存储器中的组替换的系统和方法
CN101171641A (zh) * 2005-04-01 2008-04-30 桑迪士克股份有限公司 在非易失性存储器的高速缓存操作中使用数据锁存器
CN101379566A (zh) * 2005-12-30 2009-03-04 英特尔公司 低压高速缓存的修复位
CN101558390A (zh) * 2006-12-15 2009-10-14 密克罗奇普技术公司 用于微处理器的可配置高速缓冲存储器
CN101743597A (zh) * 2007-05-21 2010-06-16 美光科技公司 用以选择存储器区域的方法、电路及系统
CN105739914A (zh) * 2014-12-19 2016-07-06 爱思开海力士有限公司 数据处理系统及其操作方法
CN107683505A (zh) * 2015-05-28 2018-02-09 美光科技公司 用于计算启用的高速缓冲存储器的设备及方法
CN108121671A (zh) * 2016-11-28 2018-06-05 台湾积体电路制造股份有限公司 集成电路

Family Cites Families (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793031B2 (ja) * 1987-02-12 1995-10-09 株式会社日立製作所 アクセス制御システム
JPH01166850A (ja) 1987-12-24 1989-06-30 Mitsubishi Heavy Ind Ltd 銅又はアルミニウム合金鋳物の製造法
JPH0315958A (ja) 1989-06-14 1991-01-24 Hitachi Ltd キャッシュメモリシステム
JP2938511B2 (ja) * 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2951786B2 (ja) 1992-02-03 1999-09-20 三菱電機株式会社 半導体記憶装置
US5341501A (en) 1991-10-04 1994-08-23 Bull Hn Information Systems Inc. Processor bus access
US5377154A (en) 1992-01-31 1994-12-27 Oki Electric Industry Co., Ltd. Multiple serial-access memory
US5596521A (en) 1994-01-06 1997-01-21 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JP3672940B2 (ja) 1994-01-06 2005-07-20 沖電気工業株式会社 半導体記憶装置
US6320778B1 (en) 1994-01-06 2001-11-20 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JP3085843B2 (ja) 1994-01-11 2000-09-11 沖電気工業株式会社 半導体記憶回路
JP3181479B2 (ja) 1994-12-15 2001-07-03 沖電気工業株式会社 半導体記憶装置
US5787267A (en) 1995-06-07 1998-07-28 Monolithic System Technology, Inc. Caching method and circuit for a memory system with circuit module architecture
JP3352577B2 (ja) 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
JP4008072B2 (ja) 1997-08-21 2007-11-14 富士通株式会社 半導体記憶装置
JPH1173763A (ja) 1997-08-28 1999-03-16 Toshiba Corp 半導体集積回路装置
JP3161384B2 (ja) 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置とそのアクセス方法
JPH11339466A (ja) 1998-03-27 1999-12-10 Fujitsu Ltd 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ
KR100329024B1 (ko) 1998-03-27 2002-03-18 아끼구사 나오유끼 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기
JP2954178B1 (ja) 1998-06-26 1999-09-27 甲府日本電気株式会社 可変式キャッシュ方式
JP2001006379A (ja) * 1999-06-16 2001-01-12 Fujitsu Ltd 複写、移動機能を有するフラッシュメモリ
JP2001005725A (ja) 1999-06-21 2001-01-12 Hitachi Ltd キャッシュ記憶装置
KR100373849B1 (ko) 2000-03-13 2003-02-26 삼성전자주식회사 어소시어티브 캐시 메모리
US6587384B2 (en) 2001-04-21 2003-07-01 Hewlett-Packard Development Company, L.P. Multi-function serial I/O circuit
US6829682B2 (en) 2001-04-26 2004-12-07 International Business Machines Corporation Destructive read architecture for dynamic random access memories
KR100387529B1 (ko) 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US20040230288A1 (en) 2002-04-17 2004-11-18 Rosenthal Arthur L. Medical devices adapted for controlled in vivo structural change after implantation
CN1480950A (zh) 2002-09-05 2004-03-10 力旺电子股份有限公司 即时多路复用且可快速复制数据的闪速存储器装置
US6940753B2 (en) 2002-09-24 2005-09-06 Sandisk Corporation Highly compact non-volatile memory and method therefor with space-efficient data registers
JP4439838B2 (ja) 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US6999370B2 (en) 2003-08-06 2006-02-14 International Business Machines Corporation Low power circuits with small voltage swing transmission, voltage regeneration, and wide bandwidth architecture
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
US7085190B2 (en) 2004-09-16 2006-08-01 Stmicroelectronics, Inc. Variable boost voltage row driver circuit and method, and memory device and system including same
JP4956922B2 (ja) 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
KR100640594B1 (ko) 2004-10-27 2006-11-01 삼성전자주식회사 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터입출력 신호를 래치하는 인터페이스 회로 및 이를구비하는 메모리 시스템
US7216272B2 (en) 2005-02-23 2007-05-08 Texas Instruments Incorporated Method for reducing SRAM test time by applying power-up state knowledge
JP5005179B2 (ja) 2005-03-23 2012-08-22 ソニー株式会社 固体撮像装置
JP4756581B2 (ja) 2005-07-21 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20070083783A1 (en) 2005-08-05 2007-04-12 Toru Ishihara Reducing power consumption at a cache
JP2007080325A (ja) 2005-09-12 2007-03-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7286425B2 (en) 2005-10-31 2007-10-23 International Business Machines Corporation System and method for capacitive mis-match bit-line sensing
KR20070066185A (ko) 2005-12-21 2007-06-27 삼성전자주식회사 데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트테스트 회로
JP4299848B2 (ja) 2006-08-09 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置
US20080080266A1 (en) 2006-09-27 2008-04-03 Khellah Muhammad M Memory driver circuits with embedded level shifters
JP2008257773A (ja) 2007-04-02 2008-10-23 Toshiba Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード
JP5035348B2 (ja) 2007-09-14 2012-09-26 富士通セミコンダクター株式会社 半導体メモリ
JP5217374B2 (ja) 2007-11-13 2013-06-19 富士電機株式会社 自動販売機
US8090999B2 (en) 2008-06-10 2012-01-03 Micron Technology, Inc. Memory media characterization for development of signal processors
US20140325129A1 (en) 2008-12-31 2014-10-30 Micron Technology, Inc. Method and apparatus for active range mapping for a nonvolatile memory device
KR20100113389A (ko) 2009-04-13 2010-10-21 주식회사 하이닉스반도체 라이트 동작을 제어하는 반도체 집적 회로
US8495299B2 (en) * 2009-11-16 2013-07-23 Microsoft Corporation Non-blocking data transfer via memory cache manipulation
US20110149667A1 (en) 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
JP5374412B2 (ja) 2010-02-24 2013-12-25 ラピスセミコンダクタ株式会社 半導体記憶回路
KR20110097438A (ko) 2010-02-25 2011-08-31 삼성전자주식회사 메모리 시스템, 그리고 그것의 동작 방법
KR20110124992A (ko) 2010-05-12 2011-11-18 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
US8760953B2 (en) 2010-10-01 2014-06-24 Qualcomm Incorporated Sense amplifier with selectively powered inverter
US20120151232A1 (en) 2010-12-12 2012-06-14 Fish Iii Russell Hamilton CPU in Memory Cache Architecture
JP5443420B2 (ja) * 2011-03-23 2014-03-19 株式会社東芝 半導体記憶装置
JP2012203938A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US8743630B2 (en) 2011-05-23 2014-06-03 Infineon Technologies Ag Current sense amplifier with replica bias scheme
US8645752B2 (en) 2011-11-08 2014-02-04 Micron Technology, Inc. Apparatuses and methods for operating a memory device
US20130145097A1 (en) * 2011-12-05 2013-06-06 Qualcomm Incorporated Selective Access of a Store Buffer Based on Cache State
US8873329B1 (en) 2012-01-17 2014-10-28 Rambus Inc. Patterned memory page activation
JP2013196717A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法
JP5978771B2 (ja) 2012-05-31 2016-08-24 ソニー株式会社 信号処理装置および方法、撮像素子、並びに、撮像装置
US9257154B2 (en) 2012-11-29 2016-02-09 Micron Technology, Inc. Methods and apparatuses for compensating for source voltage
US9013930B2 (en) 2012-12-20 2015-04-21 Winbond Electronics Corp. Memory device with interleaved high-speed reading function and method thereof
US9093175B2 (en) 2013-03-27 2015-07-28 International Business Machines Corporation Signal margin centering for single-ended eDRAM sense amplifier
US9443602B2 (en) 2013-08-23 2016-09-13 Kabushiki Kaisha Toshiba Storage device and data latch timing adjustment method
WO2015120328A1 (en) 2014-02-07 2015-08-13 Rambus Inc. Feedthrough-compensated image sensor
US9384830B2 (en) 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US9535844B1 (en) 2014-06-30 2017-01-03 EMC IP Holding Company LLC Prioritization for cache systems
WO2016126474A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for parallel writing to multiple memory device locations
US9785211B2 (en) 2015-02-13 2017-10-10 Qualcomm Incorporated Independent power collapse methodology
WO2016154789A1 (zh) 2015-03-27 2016-10-06 华为技术有限公司 数据处理方法、内存管理单元及内存控制设备
US9582430B2 (en) 2015-03-27 2017-02-28 Intel Corporation Asymmetric set combined cache
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US9627016B2 (en) 2015-09-10 2017-04-18 Cypress Semiconductor Corporation Systems, methods, and devices for parallel read and write operations
KR102377453B1 (ko) 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US10303372B2 (en) 2015-12-01 2019-05-28 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
US9734886B1 (en) 2016-02-01 2017-08-15 Micron Technology, Inc Cell-based reference voltage generation
US9934837B2 (en) 2016-03-01 2018-04-03 Micron Technology, Inc. Ground reference scheme for a memory cell
US9552864B1 (en) * 2016-03-11 2017-01-24 Micron Technology, Inc. Offset compensation for ferroelectric memory cell sensing
US10083731B2 (en) 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
US9761312B1 (en) * 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US9997250B2 (en) 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US9542980B1 (en) 2016-03-29 2017-01-10 Nanya Technology Corp. Sense amplifier with mini-gap architecture and parallel interconnect
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
US10839884B2 (en) 2016-05-03 2020-11-17 Rambus, Inc. Memory component with efficient write operations
US10037294B2 (en) * 2016-05-20 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10249351B2 (en) 2016-11-06 2019-04-02 Intel Corporation Memory device with flexible internal data write control circuitry
US10490239B2 (en) 2016-12-27 2019-11-26 Intel Corporation Programmable data pattern for repeated writes to memory
US10991418B2 (en) 2017-03-06 2021-04-27 Zentel Japan Corporation Semiconductor memory device comprising an interface conforming to JEDEC standard and control device therefor
JP6943600B2 (ja) * 2017-04-18 2021-10-06 ラピスセミコンダクタ株式会社 半導体記憶装置および半導体記憶装置の読み出し方法
US10650899B2 (en) 2017-04-27 2020-05-12 Everspin Technologies, Inc. Delayed write-back in memory with calibration support
US10789175B2 (en) 2017-06-01 2020-09-29 Mellanox Technologies Ltd. Caching policy in a multicore system on a chip (SOC)
US10510383B2 (en) 2017-10-03 2019-12-17 Sandisk Technologies Llc State dependent sense circuits and pre-charge operations for storage devices
US10667621B2 (en) * 2018-04-19 2020-06-02 Micron Technology, Inc. Multi-stage memory sensing
US10395710B1 (en) * 2018-05-21 2019-08-27 Avalanche Technology, Inc. Magnetic memory emulating dynamic random access memory (DRAM)

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
CN101171641A (zh) * 2005-04-01 2008-04-30 桑迪士克股份有限公司 在非易失性存储器的高速缓存操作中使用数据锁存器
CN101379566A (zh) * 2005-12-30 2009-03-04 英特尔公司 低压高速缓存的修复位
CN101063957A (zh) * 2006-04-25 2007-10-31 国际商业机器公司 管理锁定的高速缓冲存储器中的组替换的系统和方法
CN101558390A (zh) * 2006-12-15 2009-10-14 密克罗奇普技术公司 用于微处理器的可配置高速缓冲存储器
CN101743597A (zh) * 2007-05-21 2010-06-16 美光科技公司 用以选择存储器区域的方法、电路及系统
CN105739914A (zh) * 2014-12-19 2016-07-06 爱思开海力士有限公司 数据处理系统及其操作方法
CN107683505A (zh) * 2015-05-28 2018-02-09 美光科技公司 用于计算启用的高速缓冲存储器的设备及方法
CN108121671A (zh) * 2016-11-28 2018-06-05 台湾积体电路制造股份有限公司 集成电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
基于FPGA的内容可寻址存储器研究设计与应用;徐欣等;《国防科技大学学报》;第23卷(第5期);1-6 *
基于固态盘特征的存储优化研究;黄平;《中国博士学位论文全文数据库》;I137-3 *

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