JP3672940B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、センスアンプの入出力ノードであるセンスノード対上のデータを一時保持する記憶素子（これをキャッシュ用メモリセルといい、以下単にキャッシュ用セルという）を有するダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）等の半導体記憶装置、特にその制御回路に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置の１つである例えばＤＲＡＭは、交差配置された複数のワード線と複数のビット線対との各交差箇所に接続されたデータ格納用のメモリセルがマトリクス状に配列されたメモリセルアレイと、スイッチ手段を介して前記ビット線対に接続され、前記メモリからの読出しデータを検知、増幅するセンスアンプとを、備えている。この種のＤＲＡＭでは、ロウアドレス（行アドレス）によってワード線を選択し、それに接続されたメモリセルの保持データをビット線対上に読出す。ビット線対上の読出しデータは、スイッチ手段を介してセンスアンプで検知、増幅された後、カラムスイッチ回路を介してデータバスへ出力される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、記憶容量の増大に伴い、メモリセルに対するデータの読み書きを行うアクセス速度が遅くなるという問題があった。そこで、本願出願人等は、先にＤＲＡＭの高速アクセスのために、次のような提案を行った。
この先の提案では、メモリセルの保持データを複数組保持するキャッシュ用セルを、センスアンプの入出力ノードであるセンスノードに接続している。この種のＤＲＡＭでは、複数のキャッシュ用セルを設けたので、スイッチ手段によって大容量のビット線対を切り離し、キャッシュ内容を素早くリコールできる。そのため、センスアンプをキャッシュとして用いるとき、リフレッシュ時に該センスアンプのデータをキャッシュ用セルに退避しておける。また、要求データがセンスアンプになく、キャッシュ用セルのいずれかにあるとき、該センスアンプのデータをメモリセルアレイに書き戻すと共に、スイッチ手段によってビット線対を切り離し、キャッシュ用セルのデータを素早くリコールして要求データを読出せるという効果がある。
【０００４】
ところが、このような先の提案のＤＲＡＭにおいても、次のような技術的課題（１）〜（４）が残されている。
（１） メモリセルアレイのワード線を選択するロウアドレスに対応する該メモリセルアレイ内のメモリセルのデータへのアクセスを終えた後、該ロウアドレスの要求データを保持するキャッシュ用セルへのアクセス（即ち、キャッシュヒット）において、ビット線対とセンスアンプとの間に設けられたスイッチ手段をオフ状態にすると共に、センスアンプを非活性化する。その後、センスアンプの駆動ノードを一定電位にイコライズ（等化）すると同時にセンスノード対をイコライズする。このとき、センスアンプの駆動ノードが既に一定電位にイコライズされているため、センスノード対のイコライズ時間が長くなり、キャッシュアクセスの高速化が困難であった。
（２） いずれもキャッシュ用セルも要求されているデータ保持していない場合（即ち、キャッシュミスが生じた場合）、前記（１）の課題に加えて該キャッシュミス時のノイズ耐性が低下し、待機時（スタンバイ時）の消費電力が増加してキャッシュアクセス時の消費電力が増加する。
（３） ＤＲＡＭがリフレッシュを行っている期間、キャッシュ用セルへのアクセスができない。
（４） メモリセルアレイへのデータの書き戻しが終了するまで、キャッシュ用セルのアクセスができない。特に、キャッシュ用セルに対してキャッシュミスが生じた場合、待ち時間が長い。即ち、キャッシュミスが生じた場合、まず、メモリセルアレイの先のアクセスにおいて活性化されているワード線を非活性化し、ビット線対をイコライズしてメモリセルアレイのプリチャージを行った後、新たに入力されたアドレスに対応したワード線を活性化して要求データの読出しを行う。このように、キャッシュミス時のアクセス時間が、メモリセルアレイのプリチャージ期間を含むために長くなる。
従って、技術的に未だ充分満足のゆく高速アクセス可能なＤＲＡＭ等の半導体記憶装置を提供することが困難であった。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が転送信号に応答して活性化する転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、前記センスノード対のセンスノード及び前記第２のワード線に接続されたキャッシュ用セルと、各々が前記センスアンプに接続され、該センスアンプを駆動するのに必要な電圧がそれぞれ与えられる２つの駆動ノードから構成された駆動ノード対と、第１の制御信号に応答して、前記センスノード対の２つのセンスノードとイコライズノードとを電気的に接続する第１のイコライズ回路と、前記第１の制御信号より遅延した第２の制御信号に応答して、前記駆動ノード対に所定のイコライズ電圧を与える第２のイコライズ回路と、前記第２の制御信号に応答して、前記イコライズノードに所定のイコライズ電圧を与えるスイッチ回路と、を有している。
第２の発明は、２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が転送信号に応答して活性化する転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、前記センスノード対のセンスノード及び前記第２のワード線に接続されたキャ ッシュ用セルと、各々が前記センスアンプに接続され、該センスアンプを駆動するのに必要な電圧がそれぞれ与えられる２つの駆動ノードから構成された駆動ノード対と、第１の制御信号に応答して、前記センスノード対の２つのセンスノードとイコライズノードとを電気的に接続する第１のイコライズ回路と、第２の制御信号に応答して、前記駆動ノード対に所定のイコライズ電圧を与える第２のイコライズ回路と、前記第１の制御信号を遅延させた第３の制御信号に応答して、前記イコライズノードに所定のイコライズ電圧を与えるスイッチ回路と、前記第２のワード線を駆動するか否かを検出し、該検出結果としての検出信号を出力する第１の検出手段と、前記第１のワード線を駆動するか否かを検出し、該検出結果として前記第２の制御信号を出力する第２の検出手段と、前記検出信号と前記第２の制御信号とにより前記第１の制御信号を生成して出力する論理ゲートとを有する検出回路と、を有している。
【０００６】
第３の発明は、２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が第１の転送信号に応答して活性化する第１の転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、２つの信号伝達線から構成された信号伝達線対と、前記信号伝達線対の信号伝達線及び前記第２のワード線に接続されたキャッシュ用セルと、第２の転送信号に応答して、前記センスノード対のセンスノードと前記信号伝達線対の信号伝達線とを電気的に接続する第２の転送ゲート回路と、第１の制御信号に応答して、前記センスノード対の２つのセンスノード間を電気的に短絡する第１のイコライズ回路と、データの転送に用いられる２つのデータ線からなるデータ線対と、第３の転送信号に応答して、前記信号伝達線対に伝達されたデータに応じた信号を前記データ線対へ転送する第３の転送ゲート回路と、を有している 。
第４の発明は、第３の発明において、前記半導体記憶装置は、各々が前記信号伝達線対の信号伝達線とゲート電極とが接続され、一方の電極に基準電圧が与えられた２つのＭＯＳトランジスタから構成された増幅手段を有し、前記第３の転送ゲート回路は、前記第３の転送信号に応答して、前記増幅手段を構成する２つのＭＯＳトランジスタの他方の電極と前記データ線対とを接続するものである。第５の発明は、第３又は第４の発明において、第２の制御信号に応答して、前記信号伝達線対の２つの信号伝達線間を電気的に短絡する第２のイコライズ回路を有している。
第６の発明は、第３〜第５の発明のいずれか１つにおいて、前記センスノード対に接続され、保持信号に応答して、前記センスノード対に伝達されているデータを保持するバッファ回路を有している。
【０００７】
第７の発明は、第１又は第２の発明において、前記メモリセルは、第１の容量素子と、ゲート電極が前記第１のワード線に接続され、一方の電極が前記ビット線対のビット線に接続され、他方の電極が容量素子に接続されたＭＯＳトランジスタとで構成されており、前記キャッシュ用セルは、第２の容量素子と、ゲート電極が前記第２のワード線に接続され、一方の電極が前記センスノード対のセンスノードに接続され、他方の電極が第２の容量素子に接続されたＭＯＳトランジスタとで構成されている。
第８の発明は、第３〜第６の発明のいずれか１つにおいて、前記メモリセルは、第１の容量素子と、ゲート電極が前記第１のワード線に接続され、一方の電極が前記ビット線対のビット線に接続され、他方の電極が容量素子に接続されたＭＯＳトランジスタとで構成されており、前記キャッシュ用セルは、第２の容量素子と、ゲート電極が前記第２のワード線に接続され、一方の電極が前記信号伝達線対の信号伝達線に接続され、他方の電極が第２の容量素子に接続されたＭＯＳトランジスタとで構成されている。
第９の発明は、第６の発明において、前記半導体記憶装置は、リフレッシュサイクルを有するＤＲＡＭであり、前記リフレッシュサイクルに伴って実行される 、前記キャッシュ用セル又は前記キャッシュ用セルに対してデータの書き戻しを行うコピーバック動作を検出する検出手段を有し、該検出手段の検出結果と、前記センスアンプを駆動させるための駆動信号とに従って、前記第１の転送信号が制御される。
第１０の発明は、第６の発明において、前記半導体記憶装置は、リフレッシュサイクルを有するＤＲＡＭであり、前記リフレッシュサイクル時にリフレッシュ用アドレス情報に対応するデータが、前記キャッシュ用セルに保持されているか否かを検出し、検出結果に応じたリフレッシュモードを指示するモード信号を出力するリフレッシュ制御回路を有している。
【０００８】
第１１の発明は、第１０の発明において、前記リフレッシュ制御回路は、アドレス情報とリフレッシュ用アドレス情報とを選択的に出力する選択回路と、前記選択回路からの出力に応答して前記第２のワード線を駆動するよう制御する出力信号を発生するタグ回路（以下、ＴＡＧ回路という）と、第１のリフレッシュモードに用いられる１つ以上のタイミング信号からなる第１の信号群と、第２のリフレッシュモードに用いられる１つ以上のタイミング信号からなる第２の信号群と、前記ＴＡＧ回路からの前記出力信号と前記モード信号とにより前記第１あるいは前記第２の信号群を選択的に出力する切換回路と、を有している。
第１２の発明は、第９の発明において、前記半導体記憶装置は、前記コピーバック動作時において、前記第１の転送信号及び前記第１のワード線の電圧を、前記第１の転送信号及び前記第１のワード線に対して該コピーバック動作時以外に設定される第１の電圧より高い第２の電圧にするものであって、前記検出手段の検出結果に応じて、前記第１の転送信号及び前記第１のワード線の電圧を選択的に前記第１あるいは前記第２の電圧にする電圧設定手段を有している。
第１３の発明は、第３又は第４の発明において、前記第２の転送ゲート回路は、前記センスノード対の一方と前記信号伝達線対の一方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第１のトランジスタと、前記センスノード対の他方と前記信号伝達線対の他方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第２のトランジスタとで構成され、前記 キャッシュ用セルは前記データ線対の２つのデータ線に挾まれるように配置されている。
第１４の発明は、第３又は第４の発明において、前記第２の転送ゲート回路は、前記センスノード対の一方と前記信号伝達線対の一方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第１のトランジスタと、前記センスノード対の他方と前記信号伝達線対の他方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第２のトランジスタとで構成され、前記データ線対の２つのデータ線は、前記端部近傍にて互いに隣接して延在している。
第１５の発明は、第３、第４又は第８の発明のいずれか１つにおいて、前記メモリセルと同様の構成を有し、前記センスノード対と電気的に非接続なダミーセルを設けている。
【０００９】
【作用】
第１及び第７の発明によれば、第１の制御信号に応答して第１のイコライズ回路により、２つのセンスノードとイコライズノードとが電気的に接続される。第１の制御信号より遅延した第２の制御信号に応答して第２のイコライズ回路により、駆動ノード対に所定のイコライズ電圧が与えられる。さらに、第２の制御信号に応答してスイッチ回路により、イコライズノードに所定のイコライズ電圧が与えられる。
第２の発明によれば、検出回路は、第１と第２のワード線とのどちらを駆動するかに応じて、第２の制御信号は第１の制御信号と独立して出力し、第１の制御信号は、第２の制御信号によりその出力が制御される。第１の制御信号に応答して第１のイコライズ回路により、２つのセンスノードとイコライズノードとが電気的に接続される。第２の制御信号に応答して第２のイコライズ回路により、駆動ノード対に所定のイコライズ電圧が与えられる。第１の制御信号より遅延した第３の制御信号に応答してスイッチ回路により、イコライズノードに所定のイコライズ電圧が与えられる。
第３、第８、第１３、第１４及び第１５の発明によれば、第２の転送信号に応 答して第２の転送ゲート回路により、センスノード対と、キャッシュ用セルが接続された信号伝達線対とが、電気的に接続される。第３の転送信号に応答して第３の転送ゲート回路により、信号伝達線対のデータに応じた信号がデータ線対へ転送される。
【００１０】
第４の発明によれば、信号伝達線対上の信号が増幅手段で増幅された後、第３の転送ゲート回路によってデータ線対へ送られる。
第５の発明によれば、第２の制御信号に応答して第２のイコライズ回路により、２つの信号伝達線間が電気的に短絡される。
第６の発明によれば、保持信号に応答してバッファ回路により、センスノード対に伝達されているデータが保持される。
第９の発明によれば、検出手段によってコピーバック動作が検出されると、この検出結果とセンスアンプ駆動用の駆動信号とに従って、第１の転送信号が制御され、第１の転送ゲート回路によってビット線対とセンスノード対とが接続される。
【００１１】
第１０の発明によれば、リフレッシュ制御回路により、リフレッシュサイクル時にリフレッシュ用アドレス情報に対応するデータがキャッシュ用セルに保持されているか否かが検出され、この検出結果に応じたリフレッシュモードが指示される。
第１１の発明によれば、選択回路の出力によってＴＡＧ回路から出力信号が発生する。この出力信号とモード信号とにより、切換回路から第１又は第２の信号群が出力される。
第１２の発明によれば、検出手段で検出されたコピーバック動作の検出結果に応じて、電圧設定手段により、第１の転送信号及び第２のワード線の電圧が選択的に第１あるいは第２の電圧に設定される。
【００１２】
【実施例】
（第１の実施例）
図１は、本発明の第１の実施例を示す半導体記憶装置の一つであるＤＲＡＭの要部回路図である。
このＤＲＡＭは、データ格納用の左側のメモリセルアレイ１０Ｌ及び右側のメモリセルアレイ１０Ｒを有している。各メモリセルアレイ１０Ｌ，１０Ｒは、交差配置された複数の第１のワード線ＷＬと複数の相補的なビット線対ＢＬai／ＢＬbi，…とを有し、それらの各交差箇所にデータ格納用のメモリセル１１が接続されてマトリクス状に配列されている。各メモリセル１１は、電荷転送用のＭＯＳトランジスタと電荷蓄積用の第１の容量素子（例えば、キャパシタ）とで構成されている。メモリセルアレイ１０Ｌ，１０Ｒのｉ行目のビット線対ＢＬai／ＢＬbiには、転送ゲート回路であるスイッチ手段２０Ｌ，２０Ｒを介して、センスアンプ３０i の入出力ノードである相補的なセンスノード対Ｓai／Ｓbiが接続されている。
スイッチ手段２０Ｌ，２０Ｒは、転送信号用の制御線ＴＧＬ，ＴＧＲでゲート制御される一対のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２１，２２でそれぞれ構成されている。センスアンプ３０i は、交差接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３１，３２及びＮＭＯＳ３３，３４からなる差動形アンプで構成されている。差動形アンプの相補的なセンスアンプ駆動ノード対Ｐ１／Ｎ１のうち、一方の駆動ノードＰ１が、スイッチ３５を介して電源電位ＶＣＣに接続されると共に、キャパシタ３７を介して接地電位ＶＳＳに接続されている。他方の駆動ノードＮ１は、スイッチ３６を介して接地電位ＶＳＳに接続されると共に、キャパシタ３８を介して接地電位ＶＳＳに接続されている。
【００１３】
センスノード対Ｓai／Ｓbiには、寄生容量Ｃasi／Ｃbsiが存在する。このセンスノード対Ｓai／Ｓbiには、第１のイコライズ回路であるセンスノード等化回路４０i が接続されている。さらに、センスアンプ駆動ノード対Ｐ１／Ｎ１には、それぞれ各行共通に第２のイコライズ回路であるセンスアンプ駆動ノード等化回路５０が接続されている。センスノード等化回路４０i は、直列に接続されたＮＭＯＳ４１，４２で構成され、そのＮＭＯＳ４１，４２のドレインがセンスノード対Ｓai／Ｓbiにそれぞれ接続され、さらにそのソース側のイコライズノードがスイッチ回路であるスイッチ４３を介してイコライズ電圧（即ち、電源電位ＶＣＣと接地電位ＶＳＳの中間電位ＨＶＣＣ）に接続されている。ＮＭＯＳ４１，４２のゲートは、共通の第１の制御信号用制御線ＥＱＳＡによって制御されるようになっている。
センスアンプ駆動ノード等化回路５０は、３つのＮＭＯＳ５１，５２，５３で構成されている。ＮＭＯＳ５１，５２のソースはイコライズ電圧である中間電位ＨＶＣＣに接続され、そのＮＭＯＳ５１，５３のドレインがセンスアンプ駆動ノードＰ１に接続され、さらにＮＭＯＳ５２のドレイン及びＮＭＯＳ５３のソースがセンスアンプ駆動ノードＮ１に接続されている。ＮＭＯＳ５１，５２，５３のゲートは、共通接続されている。
制御線ＥＱＳＡには、例えば偶数個のインバータからなる遅延回路６０が接続され、その遅延回路６０の第２の制御信号用出力制御線ＥＱＳＬによってスイッチ４３及びＮＭＯＳ５１，５２，５３のゲートが制御されるようになっている。この遅延回路６０は、センスノード等化回路４０i を制御する制御線ＥＱＳＡの第１の制御信号によって駆動されてから、所定の時間経過後に第２の制御信号を制御線ＥＱＳＬへ出力し、センスアンプ駆動ノード等化回路５０を活性化し、センスアンプ駆動ノード対Ｐ１／Ｎ１を中間電位ＨＶＣＣにイコライズする機能を有している。
【００１４】
又、センスノード対Ｓai／Ｓbiには、データを一時保持するためのキャッシュ７０が接続されている。キャッシュ７０は、ｎ個のキャッシュ用セル７１i1，７１i2，…，７１inで構成されている。各キャッシュ用セル７１i1，７１i2，…，７１inは、例えば、メモリセル１１と同様に、電荷転送用のＮＭＯＳ７２と電荷蓄積用の第２の容量素子（例えば、キャパシタ）７３とでそれぞれ構成されている。
センスアンプ３０i 、センスノード等化回路４０i 、及びキャッシュ用セル７１ij（ｊ＝１，２，３，…，ｎ）は、列状に延設されている。ｊ番目のキャッシュ用セル７１ijの列を共通に制御する出力信号用の第２のワード線である制御線ＳＷcjは、各キャッシュ用セル７１ijの保持データに対応するアドレスを記憶をしているＴＡＧ回路８０1〜８０nに接続され、該ＴＡＧ回路８０1 〜８０n の要求データの保持の有無の判定に従って制御されるようになっている。
なお、図１では、センスノード対Ｓai／Ｓbiが、右側のスイッチ手段２０Ｒを介して右側のメモリセルアレイ１０Ｒのビット線対ＢＬai／ＢＬbiに接続されているが、これらのスイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒを省略してもよい。スイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒを設けた場合、センスアンプ３０i、センスノード等化回路４０i、及びキャッシュ用セル７１ij（ｊ＝１，２，３，…，ｎ）が共用されるので、ＤＲＡＭの占有面積を小さくできるという利点がある。
【００１５】
図２は、図１のＤＲＡＭにおけるｉ行目の回路の概略の動作波形図であり、この図を参照しつつ図１のＤＲＡＭの動作を説明する。
図２において、アドレスＡＤＤのうちのＸm0，Ｘci1，Ｘci2 ，…は図１のワード線ＷＬ（ＷＬm0，…）を選択するためのロウアドレス、ＳＷcj（ＳＷc1，ＳＷc2，…）はＴＡＧ回路８０1〜８０nに接続された制御線、９１〜９３は図１の充放電経路である。
ロウアドレスＸci1 の要求データを保持するキャッシュ用セル７１i1へのアクセスを行う場合（キャッシュヒットの場合）、制御線ＴＧＬ（ＴＧＲ）を“Ｌ”に立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態にすると共に、センスアンプ３０i 内のスイッチ３５，３６をオフ状態にする。この際、メモリセルアレイ１０Ｌ（１０Ｒ）内のロウアドレスＸm0に対応するワード線ＷＬm0を“Ｌ”に立ち下げ、ビット線対ＢＬai／ＢＬbiをイコライズしてプリチャージを行っている。次に、制御線ＥＱＳＡを“Ｈ”に立ち上げ、センスノードＳaiの寄生容量Ｃａｓｉに蓄積した電荷を図１に示す経路９１でセンスノードＳbiに充放電する。これにより、センスノードＳaiのレベルが下がり、ＶＣＣ−Ｖtp（但し、Ｖtp；ＰＭＯＳの閾値）よりも下がると、センスアンプ３０i 内のＰＭＯＳ３２がオンし、図１に示す経路９２で充放電される。又、センスノードＳbiがＮＭＯＳの閾値Ｖtnを越えると、センスアンプ３０i 内のＮＭＯＳ３３がオンし、図１の経路９３で充放電される。
【００１６】
その後、制御線ＥＱＳＡに接続された遅延回路６０による所定時間経過後、その出力制御線ＥＱＳＬが“Ｈ”になってセンスノード等化回路４０i のスイッチ４３がオンすると共に、センスアンプ駆動ノード等化回路５０内のＮＭＯＳ５１，５２，５３がオンし、センスノード対Ｓai／Ｓbiが中間電位ＨＶＣＣにイコライズされると共に、センスアンプ駆動ノードＰ１，Ｎ１も中間電位ＨＶＣＣにイコライズされる。このように、制御線ＥＱＳＡによるセンスノード対Ｓai／Ｓbiのイコライズよりも、センスアンプ駆動ノードＰ１，Ｎ１のイコライズのタイミングを遅らせることにより、経路９１の充放電から生じる経路９２，９３の充放電により、センスノード対Ｓai／Ｓbiのイコライズが加速され、次のキャッシュアクセスに高速に移ることが可能となる。
次に、ロウアドレスＸci2 が入力されたときのキャッシュ用セル７１i2へのアクセスの場合も、前記と同様に、センスノード対Ｓai／Ｓbiを高速にイコライズしてキャッシュ用セル７１i2へのアクセスに移ることが可能である。
この第１の実施例のＤＲＡＭでは、遅延回路６０を設け、センスノード等化回路４０i を活性化した後に所定の遅延時間後、センスアンプ駆動ノード等化回路５０を活性化するようにしたので、センスアンプ駆動ノードＰ１，Ｎ１が電源から切り離された後、該センスアンプ駆動ノードＰ１，Ｎ１に残る電荷を利用してセンスノード対Ｓai／Ｓbiのイコライズが加速される。従って、センスノード対Ｓai／Ｓbiのイコライズが高速に行われ、キャッシュ用セル７１ijへの高速アクセスが可能となる。
【００１７】
（第２の実施例）
図３は、本発明の第２の実施例を示すＤＲＡＭの要部回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭでは、図１の遅延回路６０の他に検出回路１００を設け、センスノード等化回路４０i を活性化する第１の制御信号用制御線ＥＱＳＡとセンスアンプ駆動ノード等化回路５０を活性化する第２の制御信号用制御線ＥＱＳＬとを該検出回路１００によって駆動するようになっている点のみが第１の実施例と異なっている。
図４は、図３中の検出回路１００の構成例を示す回路図である。
この検出回路１００は、入力側に制御信号Ｃd1が入力され出力側に検出信号用制御線ＥＱＳＡＭが接続された第１の検出手段１０１と、入力側に制御信号Ｃd2が入力され出力側に制御線ＥＱＳＬが接続された第２の検出手段１０２と、入力側に制御線ＥＱＳＡＭとＥＱＳＬが接続され出力側に制御線ＥＱＳＡが接続された論理ゲートであるＯＲゲート１０３とで、構成されている。
第１の検出手段１０１は、制御信号Ｃd1により、メモリセル１１へのアクセス又はキャッシュ用セル７１（＝７１i1，７１i2，…）へのアクセスが行われた後に該キャッシュ用セル７１へのアクセスが行われる場合（これをヒットアクセスという）を検出する機能を有している。第２の検出手段１０２は、制御信号Ｃd2により、メモリセル１１へのアクセス又はキャッシュ用セル７１へのアクセスが行われた後に該メモリセル１１へのアクセスが行われる場合（これをミスアクセスという）を検出して制御線ＥＱＳＬを駆動する機能を有している。
この検出回路１００では、ヒットアクセスの場合に制御線ＥＱＳＡのみを駆動してセンスノード対Ｓai／Ｓbiのみをイコライズし、ミスアクセスの場合には制御線ＥＱＳＡ及びＥＱＳＬを供に活性化してセンスノード対Ｓai／Ｓbiとセンスアンプ駆動ノード対Ｐ１／Ｎ１を共にイコライズする回路である。そのため、ヒットアクセス時は次のキャッシュアクセスに素早く移ることができ、ミスアクセス時のノイズ耐性を確保することが可能となる。
【００１８】
図５は、図３及び図４に示すＤＲＡＭにおけるｉ行目の回路のヒットアクセス時の概略の動作波形図であり、この図を参照しつつヒットアクセス時の動作を説明する。
まず、ロウアドレスＸm0に対応するメモリセルアレイ１０Ｌ（１０Ｒ）内のメモリセル１１0のデータを読出した後、ロウアドレスＸci1の要求データを保持するキャッシュ用セル７１i1へアクセスする場合（ヒットアクセスの場合）、制御線ＴＧＬ（ＴＧＲ）を立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態にすると供にセンスアンプ３０i 内のスイッチ３５，３６をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次に、検出回路１００によって制御線ＥＱＳＡを立ち上げ、第１の実施例と同様にセンスノード対Ｓai／Ｓbiを充放電し、センスアンプ３０i 内のＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコライズを加速する。
そして、制御線ＥＱＳＡの信号を遅延回路６０で遅延し、その出力の第３の制御信号によってセンスノード等化回路４０i 内のスイッチ４３をオン状態にし、イコライズノードに接続されたＮＭＯＳ４１，４２を介してセンスノード対Ｓai／Ｓbiを中間電位ＨＶＣＣにイコライズする。このとき、センスアンプ駆動ノードＰ１がＨＶＣＣ＋Ｖtpのレベルまで下がった後にセンスアンプ３０i 内のＰＭＯＳ３２がオフし、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖtnのレベルまで上がったところで、センスアンプ３０i 内のＮＭＯＳ３３がオフする。そのため、センスアンプ駆動ノードＰ１はＨＶＣＣ＋Ｖtpになり、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖtnになっている。
前記ヒットアクセスの場合は、センスアンプ駆動ノード対Ｐ１／Ｎ１がイコライズせず、センスノード対Ｓai／Ｓbiのイコライズが終了した時点で、ＴＡＧ回路８０1 によって制御線ＳＷc1を“Ｈ”にして要求データであるキャッシュ用セル７１i1からの微小信号をセンスノード対Ｓai／Ｓbiに呼び出し、再びセンスアンプ３０i 内のスイッチ３５，３６をオンし、該センスアンプ３０i によってセンスノード対Ｓai／Ｓbiを増幅する。
【００１９】
次に、他のキャッシュ用セル７１i2へのヒットアクセスの場合も、前記キャッシュ用セル７１i1へのアクセスと同様、センスアンプ駆動ノードＰ１とＮ１をイコライズしないまま、要求データの呼び出し動作に移る。
このようにヒットアクセスの場合は、スイッチ手段２０Ｌ（２０Ｒ）によってセンスノード対Ｓai／Ｓbiがビット線対ＢＬai／ＢＬbiと切り離されて寄生容量が小さい。そのため、キャッシュ用セル７１の出力として充分大きな電位が得られ、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズしなくても誤動作することがない。従って、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズする必要がなく、高速に次のキャッシュアクセスに移ることが可能である。
【００２０】
図６は、図３及び図４に示すＤＲＡＭにおけるｉ行目の回路のミスアクセス時の概略の動作波形図であり、この図を参照しつつミスアクセス時の動作を説明する。
まず、ロウアドレスＸci3 の要求データを保持するキャッシュ用セル７１i3列へのアクセスを終えた後、どのキャッシュ用セル７１列も要求データを保持しないロウアドレスＸm1が入力され、メモリセル１１1 列へアクセスする場合（ミスアクセスの場合）、ＴＡＧ回路８０3 によって制御線ＳＷc3を立ち下げ、センスアンプ３０i 内のスイッチ３５，３６をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次に、検出回路１００によって制御線ＥＱＳＡを立ち上げて第１の実施例と同様にセンスノード対Ｓai／Ｓbiを充放電し、センスアンプ３０i 内のＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコライズを加速する。
そして、制御線ＥＱＳＡの信号を遅延回路６０によって遅延した後、センスノード等化回路４０i 内のスイッチ４３をオン状態にしてセンスノード対Ｓai／Ｓbiを中間電位ＨＶＣＣにイコライズする。又、検出回路１００によってミスアクセスであることを検出し、制御線ＥＱＳＬを“Ｈ”に立ち上げてセンスアンプ駆動ノード等化回路５０内のＮＭＯＳ５１，５２，５３をオンし、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズする。
ミスアクセス（即ち、メモリセル１１列へのアクセス）は、センスアンプ駆動ノードＰ１とＮ１のイコライズが終了してから、制御線ＴＧＬ（ＴＧＲ）を“Ｈ”に立ち上げ、予め要求データに対応するワード線ＷＬ1 を“Ｈ”に立ち上げ、ビット線対ＢＬai／ＢＬbiに出力しておいたメモリセル１１列のデータをセンスアンプ３０i 内のスイッチ３５，３６をオンして該センスアンプ３０i によって増幅する。
【００２１】
次に、メモリセル１１1 列へのアクセス後にロウアドレスＸm2の入力による他のメモリセル１１2 列へのアクセス（即ち、ミスアクセス）の場合も、前記と同様にメモリセル１１1 列へのアクセスに先立つイコライズ動作と同様、センスノード対Ｓai／Ｓbiをイコライズし、センスアンプ駆動ノード対Ｐ１／Ｎ１を中間電位ＨＶＣＣにイコライズした後にメモリセル１１2 列へのアクセスを行う。こうすることでミスアクセスの場合は、ノイズ耐性を確保できる。
さらに、ＤＲＡＭのスタンバイ動作の場合においては、センスノード対Ｓai／Ｓbiとセンスアンプ駆動ノード対Ｐ１／Ｎ１をイコライズしておくよう制御して、リーク電流を防ぐことが可能である。
この第２の実施例では、ヒットアクセスであることを検出する第１の検出手段１０１とミスアクセスであることを検出する第２の検出手段１０２とＯＲゲート１０３とで構成される検出回路１００を設け、該ＯＲゲート１０３の出力によってセンスノード等化回路４０i を駆動し、該第２の検出手段１０２の出力によってセンスアンプ駆動ノード等化回路５０を駆動するようにしている。そのため、キャッシュ用セル７１へアクセスするときのみにセンスアンプ駆動ノード対Ｐ１／Ｎ１をイコライズせず、メモリセル１１へアクセスするとき及びスタンバイ時にイコライズする。従って、第１の実施例の効果に加え、キャッシュ用セルアクセス時は消費電流を低減できる。さらに、メモリセル１１へのアクセス時のノイズ耐性を確保し、スタンバイ時のリーク電流の増加を抑制できる。
【００２２】
（第３の実施例）
図７は、本発明の第３の実施例を示すＤＲＡＭの要部回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭでは、左側のメモリセルアレイ１０Ｌのｉ行目のビット線対ＢＬai／ＢＬbiと第１の転送ゲート回路であるスイッチ手段２０Ｌを介して接続されるセンスアンプ３０i と、該センスアンプ３０i の入出力ノードである相補的なセンスノード対Ｓai／Ｓbiに接続されるカラムスイッチ回路２００iとを備えて いる。センスアンプ３０iは、図１と同様にＭＯＳトランジスタ及びイコライズ 手段等で構成され、その相補的なセンスアンプ駆動ノード対Ｐ１／Ｎ１が第１の制御信号であるセンスアンプ活性化信号によって活性化されるようになっている。このセンスアンプ活性化信号により制御される第１のイコライズ回路（例えば、ＮＭＯＳ）４４がセンスノードＳaiとＳbiとの間に接続されている。
カラムスイッチ回路２００i は、２つの信号伝達線からなる信号伝達線対である相補的なキャッシュデータ線対Ｉai／Ｉbiを有し、そのキャッシュデータ線対Ｉai／Ｉbiと第２のワード線である制御線ＳＷcj（ｊ＝１，２，３，…，ｎ）との交差箇所には、１つあるいは複数のキャッシュ用セル２１０ij（ｊ＝１，２，３，…，ｎ）が接続されている。制御線ＳＷcjは、各キャッシュ用セル２１０ijの保持データに対応するロウアドレスＸを記憶しているＴＡＧ回路８０jに接続 され、該ＴＡＧ回路８０jによる要求データの保持の有無の判定に従って制御さ れるようになっている。キャッシュ用セル２１０ijは、スイッチ手段（例えば、電荷転送用のＮＭＯＳ）２１１と記憶素子（例えば、第２の容量素子であるキャパシタ）２１２とでそれぞれ構成されている。なお、同一の制御線ＳＷcjで制御されるキャッシュ用セル（例えば、２１０i1，２１０i2，…）を一括してキャッシュ列２１０1 ，…と称する。
キャッシュデータ線対Ｉai／Ｉbiの一方Ｉaiが、ＮＭＯＳ２２１及び２２２からなる増幅手段の該ＮＭＯＳ２２１のゲートに、他方ＩbiがＮＭＯＳ２２２のゲートにそれぞれ接続されている。ＮＭＯＳ２２１，２２２のドレインが、ＮＭＯＳ２１９及び２２０からなる第３の転送ゲート回路を介して、２つのデータ線からなるデータ線対であるリードデータ線対ＲＤＢa／ＲＤＢbにそれぞれ接続され、さらにそれらのＮＭＯＳ２２１，２２２のソースが共通接続されると共に、基準電位（例えば、接地電位ＶＳＳ）に接続されている。ＮＭＯＳ２１９，２２０のゲートは、第３の転送信号用リードカラム線ＲＣＬi に共通接続されている。
【００２３】
センスノード対Ｓai／Ｓbiとキャッシュデータ線対Ｉai／Ｉbiとは、第２の転送信号用制御線ＳＷa でゲート制御される第１のトランジスタであるＮＭＯＳ２２３及び第２のトランジスタであるＮＭＯＳ２２４からなる第２の転送ゲート回路を介して、それぞれ接続されている。さらに、キャッシュデータ線対Ｉai／Ｉbiは、ライトカラム線ＷＣＬi でゲート制御されるＮＭＯＳ２２５，２２６を介して、データバスであるライトデータ線対ＷＤＢa／ＷＤＢbにそれぞれ接続されている。キャッシュデータ線対Ｉai／Ｉbi間は、第２の制御信号により制御される第２のイコライズ回路（例えば、スイッチ）２２７を介して相互に接続されている。
このようなカラムスイッチ回路２００iは、センスアンプ３０iと共に列状に配置され、さらにその各種制御線ＳＷcj，ＳＷa 等も列状に延設されている。なお、センスノード対Ｓai／Ｓbiは、図１と同様に右側に延設して右側のメモリセルアレイ１０Ｒのビット線対ＢＬai／ＢＬbiとスイッチ手段２０Ｒを介して接続してもよい。このようにすれば、センスアンプ３０i 及びカラムスイッチ回路２００i が左右のメモリセルアレイ１０Ｌ，１０Ｒで共用されるので、チップサイズを小さくできる。
図８及び図９は、図７に示すＤＲＡＭの概略の動作波形図であり、この図を参照しつつＤＲＡＭの（１）ロードサイクル、（２）ヒットサイクル、（３）ミスサイクル、及び（４）リフレッシュサイクル・ヒットサイクルの動作を説明する。
図８及び図９中のアドレスＡＤＤのうち、Ｘ0 ，Ｘ1 ，Ｘ2 ，…はワード線ＷＬ（＝ＷＬ0 ，ＷＬ1 ，ＷＬ2 ，…）を選択するロウアドレス、Ｙi ，Ｙ′i ，Ｙ″i ，…はビット線対ＢＬai／ＢＬbiを選択するカラムアドレスである。ＤＡ１〜ＤＡ７はデータである。
【００２４】
（１） ロードサイクル
アドレスＡＤＤのうちのロウアドレスＸ0 ，…で指定される要求データがいずれのキャッシュ列２１０1 ，…にもなく、かつ有効なデータを保持していないキャッシュ列（即ち、空きのキャッシュ列）２１０1 が存在する場合、要求データをメモリセルアレイ１０Ｌより読出し、該キャッシュ列２１０1 にロードする。この場合、次のように制御される。
このロードサイクルでは、制御線ＳＷc1が活性状態の“Ｈ”、スイッチ手段２０Ｌがオン状態である。そして、入力されるアドレスＡＤＤのうちのロウアドレスＸ0 に対応するワード線ＷＬ0 を“Ｈ”に立ち上げ、ビット線対ＢＬai／ＢＬbi上にデータＤＡ１による微小信号を得る。この微小信号は、活性化されたセンスアンプ３０i によって増幅され、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbi上にデータＤＡ１の信号が得られる。ＴＡＧ回路８０1 によって制御線ＳＷc1が“Ｈ”に立ち上がり、キャッシュ列２１０1 にデータＤＡ１がロードされる。この結果、ｉ行目のキャッシュ用セル２１０i1内の記憶素子２１２にデータＤＡ１がロードされる。
【００２５】
次に、カラムアドレスＹi が入力されると、ｉ行目のカラムスイッチ回路２００i 内のＮＭＯＳ２１１，２２２によってリードデータ線対ＲＤＢa／ＲＤＢb上にデータＤＡ１が送出される。キャッシュデータ線対Ｉai／Ｉbi上の信号は、リードデータ線対ＲＤＢa／ＲＤＢbを駆動するＮＭＯＳ２２１，２２２で増幅されるので、この時点でセンスアンプ３０i による増幅が終了していなくても、誤動作のおそれはない。
カラムアドレスＹi に対して書込みがあった場合、カラムスイッチ回路２００i 内のＮＭＯＳ２２５，２２６がオンし、ライトデータ線対ＷＤＢa／ＷＤＢb上のデータＤＡ２がキャッシュデータ線対Ｉai／Ｉbiへ転送され、さらにキャッシュ列２１０1 内のキャッシュ用セル２１０i1とセンスノード対Ｓai／Ｓbiへ転送される。センスノード対Ｓai／Ｓbi上のデータＤＡ２は、スイッチ手段２０Ｌを介してビット線対ＢＬai／ＢＬbiに書き戻される。このとき、１度に再充放電されるビット線対ＢＬai／ＢＬbiは、カラムアドレスＹi で選ばれた限られた組のものだけであるので、その再充放電に要する時間はロードサイクル初期におけるものより充分短い。この様な書込みによるビット線対ＢＬai／ＢＬbiの再充放電（コピーバック）が終了した時点で、ロウアドレスＸの更新を含む次のアクセスサイクルへ移行することができる。
なお、図８では、説明の簡単化のために、ｉ行目のビット線対ＢＬai／ＢＬbiへのアクセスが行われるカラムアドレスＹi を仮定しているが、他のアドレスであってもよい。この場合、ｉ行目の各回路の波形は変化しない。又、読出しと書込みの順番は、図示したものに限定されない。
【００２６】
（２） ヒットサイクル
例えば、ロウアドレスＸ1 で指定される要求データがキャッシュ列２１０2 に保持されていると仮定する。この場合、スイッチ手段２０Ｌをオフ状態にしてメモリセルアレイ１０Ｌをセンスアンプ３０i より切り離す。さらに、キャッシュ列２１０2 上のデータをキャッシュデータ線対Ｉai／Ｉbi上に転送し、それをセンスアンプ３０i で増幅し（リコール）、リードデータ線対ＲＤＢa／ＲＤＢb及びライトデータ線対ＷＤＢa／ＷＤＢbとのデータ転送を行う。
このヒットサイクルでも、制御線ＳＷa を“Ｈ”に活性しておく。そして、スイッチ手段２０Ｌをオフし、ビット線対ＢＬai／ＢＬbiをセンスアンプ３０i から切り離す。同時に、ＴＡＧ回路８０1 によって制御線ＳＷc1を“Ｌ”に立ち下げる。この結果、ビット線対ＢＬai／ＢＬbiとキャッシュ列２１０1 には、共に最新のデータＤＡ２が保持される。
次に、スイッチ２２７及びセンスアンプ３０i 内のイコライズ手段により、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズする。ＴＡＧ回路８０2 により、ロウアドレスＸ1 の指定する要求データを保持するキャッシュ列２１０2 を判定し、その制御線ＳＷc2を“Ｈ”に立ち上げる。この結果、ｉ行目のキャッシュ用セル２１０i2内の記憶素子２１２のデータＤＡ３が、キャッシュデータ線対Ｉai／Ｉbi及びセンスノード対Ｓai／Ｓbiに転送される。その後、キャッシュデータ線対Ｉai／Ｉbi及びセンスノード対Ｓai／Ｓbi上のデータＤＡ３を、センスアンプ３０i によって増幅する（これをリコールと称する）。これ以降、カラムアドレスＹi で指定された行のキャッシュデータ線対Ｉai／Ｉbi上のデータに対し、カラムスイッチ回路２００i を介してアクセスできる。
このように、ヒットサイクルにおいては、大きな寄生容量及び抵抗を有するメモリセルアレイ１０Ｌのワード線ＷＬやビット線対ＢＬai／ＢＬbiを介さずに、キャッシュ列２１０1 ，…から寄生容量の小さなキャッシュデータ線対Ｉai／Ｉbiに要求データをリコールして直接アクセスすることができるので、高速なアクセスが可能となる。
【００２７】
一方、メモリセルアレイ１０Ｌにおいて、スイッチ手段２０Ｌをオフした後も、ビット線対ＢＬai／ＢＬbi上に前ロウアドレスＸ0 に対するデータＤＡ２が保持されている。そして、前ロウアドレスＸ0 の指定するワードＷＬ0 を“Ｌ”に立ち下げ、図示しないが、メモリセルアレイ１０Ｌ内にデータＤＡ２を保存した後、ビット線対ＢＬai／ＢＬbiをイコライズする（プリチャージ）。このように、ヒットサイクルにおいては、メモリセルアレイ１０Ｌのプリチャージ動作とキャッシュ用セル２１０ijへのアクセスを並行して行える。
さらに、前記プリチャージ動作の後、スイッチ手段２０Ｌをオンし、新しいロウアドレスＸ1 に対するワード線ＷＬ1 を“Ｈ”に立ち上げ、キャッシュデータ線対Ｉai／Ｉbi上の最新のデータＤＡ４をメモリセルアレイ１０Ｌに書き戻す（コピーバック）。なお、図８では、前記プリチャージ期間中に書込みがあっても、キャッシュデータ線対Ｉai／Ｉbi上のデータとキャッシュ列２１０2 内のキャッシュ用セル２１０i2のデータが、データＤＡ３からデータＤＡ４に更新されたものとした。
【００２８】
（３） ミスサイクル
入力されるロウアドレスＸ2 で指定される要求データがいずれのキャッシュ列２１０1 ，…にも保持されておらず、空きのキャッシュ列がない場合、ミスサイクルとなる。この第３の実施例では、前述のごとくロウアドレス変更を含む各サイクル毎にコピーバックを行い、各キャッシュ列２１０1 ，…と対応するメモリセルアレイ１０Ｌ内のデータとを同一化しているので、ミスサイクル開始時点ではコピーバックの必要がない。このミスサイクルにおいては、入力されるロウアドレスＸ2 で指定される要求データをメモリセルアレイ１０Ｌから読出し、ＴＡＧ回路８０j で選ばれる所定のキャッシュ列２１０j （但し、ｊ＝１，２，…，ｎ）のデータを捨てて新しいデータをロードする（データ・リプレース）。
この第３の実施例では、例えば、キャッシュ列２１０1 のデータをリプレースするものとして説明する。このミスサイクルでも、制御線ＳＷa は“Ｈ”にしておく。そして、スイッチ手段２０Ｌをオフし、ＴＡＧ回路８０2 で制御線ＳＷc2を“Ｌ”に立ち下げる。この結果、ビット線対ＢＬai／ＢＬbiとキャッシュ列２１０2 内のキャッシュ用セル２１０i2に前サイクルの最新のデータＤ４が残る。次に、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbi上をイコライズする。このイコライズ動作を継続した状態で、ＴＡＧ回路８０1 で制御線ＳＷc1を“Ｈ”に立ち上げる。すると、キャッシュ列２１０1 のデータが無効となるので、その上で、前記イコライズ動作を終了する。一方、メモリセルアレイ１０Ｌにおいて、前サイクルのロウアドレスＸ1 に対応するワード線ＷＬ1 を“Ｌ”に立ち下げ、データＤＡ４をメモリセルアレイ１０Ｌに保存した後、ビット線対ＢＬai／ＢＬbiのイコライズ、即ち該メモリセルアレイ１０Ｌのプリチャージを行う。
その後、スイッチ手段２０Ｌをオンし、新しいロウアドレスＸ2 で指定されるワード線ＷＬ2 を“Ｈ”に立ち上げ、ビット線対ＢＬai／ＢＬbiに要求データＤＡ５の微小信号を読出す。この微小信号は、センスアンプ３０i で増幅される。その結果、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／ＩbiへデータＤＡ５が転送され、さらに該データＤＡ５がキャッシュ列２１０1 内のキャッシュ用セル２１０i1に転送される。これ以降は、ヒットサイクルと同様に、直接キャッシュデータ線対Ｉai／Ｉbiをアクセスすることで、高速な応答が実現できる。なお、メモリセルアレイ１０Ｌのビット線対ＢＬai／ＢＬbiの充放電が完了した後、ロウアドレス変更を含む新しいサイクルの開始ができるようになる。
【００２９】
（４） リフレッシュサイクル及びヒットサイクル
ＤＲＡＭのリフレッシュシ時においてキャッシュがヒットした場合、制御線ＳＷa を“Ｌ”にしてスイッチ手段であるＮＭＯＳ２２３，２２４をオフすることで、キャッシュデータ線対Ｉai／Ｉbiとセンスノード対Ｓai／Ｓbiを切り離す。そして、キャッシュデータ線対Ｉai／Ｉbi上の要求データを直接アクセスすると同時に、それと並行してメモリセルアレイ１０Ｌ内の所定のメモリセル１１のリフレッシュを行う。なお、ヒットしなかった場合、外部からのアクセスを遅延させて公知のリフレッシュ動作を行い、その終了後に、前記ミスサイクルと同様な動作を行う。ここでは、ロウアドレスＸ1 によってキャッシュ列２１０2 がヒットしたものとして以下説明する。
まず、スイッチ手段２０Ｌをオフし、メモリセルアレイ１０Ｌのプリチャージ動作を行う。即ち、前サイクルで選ばれたワード線ＷＬ2 を“Ｌ”に立ち下げた後、ビット線対ＢＬai／ＢＬbiをイコライズする。一方、ＴＡＧ回路８０1 によって制御線ＳＷc1を“Ｌ”に立ち下げる。この結果、キャッシュデータ線対Ｉai／Ｉbi上の最新データＤＡ５がメモリセルアレイ１０Ｌとキャッシュ列２１０1 内のキャッシュ用セル２１０i1に保存される。このプリチャージ動作と並行してセンスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズする。その後、新しいロウアドレスＸ1 によってヒットしたキャッシュ列２１０2 の制御線ＳＷc2をＴＡＧ回路８０2 で“Ｈ”に立ち上げ、キャッシュ用セル２１０i2の保持データＤＡ４をキャッシュデータ線対Ｉai／Ｉbiを介してセンスノード対Ｓai／Ｓbiに転送し、センスアンプ３０i によってリコールする。
【００３０】
次に、制御線ＳＷa を“Ｌ”に立ち下げてセンスノード対Ｓai／Ｓbiとキャッシュデータ線対Ｉai／Ｉbiとを切り離す。その後、キャッシュデータ線対Ｉai／Ｉbiに対して直接アクセスすることで、キャッシュヒットと同様に、高速な応答が可能となる。一方、制御線ＳＷa の“Ｌ”への立ち下げ後、センスノード対Ｓai／Ｓbiをイコライズし、スイッチ手段２０Ｌをオン状態にする。そして、メモリセルアレイ１０Ｌのプリチャージ終了後、リフレッシュすべきメモリセル１１のワード線ＷＬ3 を“Ｈ”に立ち上げてリフレッシュ動作を始める。そして、リフレッシュされるメモリセル１１のデータＤＡ７をビット線対ＢＬai／ＢＬbi上に読出し、センスアンプ３０i で増幅する。この増幅動作が終了した時点でワード線ＷＬ3 を“Ｌ”に立ち下げ、ビット線対ＢＬai／ＢＬbiをイコライズしてリフレッシュ動作を終了する。
この間、キャッシュデータ線対Ｉai／Ｉbiにはセンスアンプ３０i が接続されていないので、図９のようにデータＤＡ６が書込まれた場合、信号の増幅は不充分な状態になっており、またメモリセルアレイ１０Ｌの対応するメモリセル１１とも不一致となっている。但し、前述のように、キャッシュデータ線対Ｉai／Ｉbi上の信号は、カラムスイッチ回路２００i 内のＮＭＯＳ２２１，２２２で増幅されてリードデータ線対ＲＤＢa／ＲＤＢbに送出されるので、読出し上の問題はない。
そこで、リフレッシュ動作の過程で、センスアンプ３０i によるビット線対ＢＬai／ＢＬbiの充放電（前記増幅動作）が終了した時点でスイッチ手段２０Ｌをオフし、センスノード対Ｓai／Ｓbiをイコライズする。次いで制御線ＳＷa を“Ｈ”に立ち上げ、今度はキャッシュデータ線対Ｉai／Ｉbi上の信号の増幅、即ちリコールを行う。さらに、リフレッシュ動作が終了した時点でスイッチ手段２０Ｌをオンし、キャッシュデータ線対Ｉai／Ｉbi上の最新データＤＡ６をメモリセルアレイ１０Ｌのビット線対ＢＬai／ＢＬbiに転送する。そして、キャッシュ列２１０2 と対応するワード線ＷＬ1 を“Ｈ”に立ち上げてコピーバックを行う。このようにしてリフレッシュサイクルを終了する。
【００３１】
以上のように、この第３の実施例では、次のような利点がある。
（ａ） スイッチ手段であるＮＭＯＳ２２３，２２４をセンスノード対Ｓai／Ｓbiとキャッシュデータ線対Ｉai／Ｉbiとの間に設けたので、メモリセルアレイ１０Ｌのリフレッシュ動作とキャッシュ列２１０j へのアクセスを同時並行に行うことができる。そのため、高速な応答が可能であり、平均データレートが向上する。
（ｂ） キャッシュデータ線対Ｉai／Ｉbi上の信号を増幅してリードデータ線対ＲＤＢa ／ＲＤＢb に転送するＮＭＯＳ２２１，２２２を設けたので、前記リコール動作に先立ってキャッシュデータのアクセスが可能となり、高速な応答が行える。
（ｃ） 各サイクルのメモリセルアレイ１０Ｌのプリチャージに先立ってスイッチ手段２０Ｌを“Ｌ”に立ち下げることで、該メモリセルアレイ１０Ｌのプリチャージ動作とキャッシュデータ線対Ｉai／Ｉbiのリコール動作を同時平行に行っている。そのため、各サイクルの最小必要時間（ロウアドレスＸの入力から次のロウアドレスＸの受付け可能となるまで）を短縮できる。
【００３２】
（第４の実施例）
図１０は、本発明の第４の実施例を示すＤＲＡＭの要部回路図であり、第３の実施例を示す図７中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭでは、第３の実施例のセンスノードＳaiとＳbiとの間に、バッファ回路であるライトバッファ３００i を設けた点のみが異なっている。ライトバッファ３００i は、センスノードＳaiに接続された第１のスイッチ手段であるスイッチ３０１と、センスノードＳbiに接続された第２のスイッチ手段であるスイッチ３０２と、該スイッチ３０１と３０２間に接続されたキャパシタ等の記憶素子３０３とで、構成されている。スイッチ３０１，３０２は、共通の保持信号用制御線ＳＷb で制御される。この制御線ＳＷb は、センスアンプ３０i の列に沿って延設され、各行のライトバッファ３００i を共通に制御する構成になっている。このような構成により、少ない寸法増加で、キャッシュ用セル２１０ijへのアクセスとコピーバックとが同時並行して実行できる。
【００３３】
図１１及び図１２は、図１０に示すＤＲＡＭにおけるｉ行目の回路の概略の動作波形図であり、この図を参照しつつＤＲＡＭの（１）ロードサイクル、（２）ヒットサイクル、（３）ミスサイクル、及び（４）リフレッシュサイクル・ヒットサイクルの動作について説明する。
（１） ロードサイクル
入力されるロウアドレスＸで指定される要求データがいずれのキャッシュ列２１０j （ｊ＝１，２，３，…，ｎ）にもなく、かつ空きのキャッシュ列がある場合、メモリセルアレイ１０Ｌより要求データを読出して空きのキャッシュ列にロードする。
このロードサイクルでは、制御線ＳＷb を“Ｌ”の非活性状態、制御線ＳＷa を“Ｈ”の活性状態にしておく。スイッチ手段２０Ｌをオンし、入力されるロウアドレスＸ0 で指定されるワード線ＷＬ0 を“Ｈ”に立ち上げ、要求データＡＤ１をビット線対ＢＬai／ＢＬbi上に読み出す。読み出した微小信号をセンスアンプ３０i で増幅する。このとき、特に限定されないが、スイッチ手段２０Ｌをオフすれば、大きな寄生容量を有するビット線対ＢＬai／ＢＬbiがセンスノード対Ｓai／Ｓbiから切り離されるので、前記増幅動作を著しく高速化できる。その上、ビット線対ＢＬai／ＢＬbiに対する充放電電流を低減して動作電流を大幅に減少できると共に、後述するプリチャージ動作の高速化も可能となる。
スイッチ手段２０Ｌをオフした後、ワード線ＷＬ0 を“Ｌ”に立ち下げ、ビット線対ＢＬai／ＢＬbiをイコライズする。即ち、プリチャージ動作を行う。このとき、スイッチ手段２０Ｌの制御により、ビット線対ＢＬai／ＢＬbi上の電位差が小さいままであるので、このプリチャージ動作が速やかに終了する。この結果、データＡＤ１はメモリセルアレイ１０Ｌには保存されない。一方、読出されたデータＡＤ１は、センスアンプ３０i で増幅され、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbi上に生じる。
そこで、空きのキャッシュ列２１０1 の制御線ＳＷc1を“Ｈ”に立ち上げ、キャッシュ用セル２１０i1にデータＡＤ１をロードする。その後、第３の実施例と同様に、キャッシュデータ線対Ｉai／Ｉbi上のデータに直接アクセスすることで、高速な応答ができる。このキャッシュアクセスをキャッシュデータ線対Ｉai／Ｉbiの振幅が小さい時点から行えることも第３の実施例と同様である。
【００３４】
一方、このロードサイクルにおいては、メモリセルアレイ１０Ｌのプリチャージが高速に行える。そのため、プリチャージ終了後、ロウアドレスＸの変更を含む次のアクセスサイクルを開始できる。その上、プリチャージを高速に行えるので、ビット線対ＢＬai／ＢＬbiの充放電まで次のサイクルを開始できない第３の実施例より、サイクル時間を短くできる。
このように、メモリアレイ１０Ｌから、キャッシュ用セル２１０ijを含むカラムスイッチ回路２００i へデータを転送する時に、該メモリアレイ１０Ｌのビット線対ＢＬai／ＢＬbiの充放電を制限する制御を行うことで、消費電力を低減し、高速化をも図れる。
【００３５】
（２） ヒットサイクル
入力されたロウアドレスＸで指定される要求データがいずれかのキャッシュ列２１０j に保持されている場合、キャッシュデータ線対Ｉai／Ｉbi上の最新データを前サイクル時に活性化したキャッシュ列に保存し、新たに要求されたデータを該キャッシュ列よりキャッシュデータ線対Ｉai／Ｉbi上に転送する。
このヒットサイクルにおいても、制御線ＳＷb は“Ｌ”の非活性状態、制御線ＳＷa は“Ｈ”の活性状態である。スイッチ手段２０Ｌはオフ状態である。活性化されたキャッシュ列２１０1 とは別のキャッシュ列２１０2 がヒットしたとすると、まず、旧キャッシュ列２１０1 に対応する制御線ＳＷc1を“Ｌ”に立ち下げ、その時点でのキャッシュデータ線対Ｉai／Ｉbi上の最新データＡＤ２（書込みによりデータＡＤ１がデータＡＤ２に更新されたと仮定した）をキャッシュ列２１０1 内のキャッシュ用セル２１０i1に保存する。センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズした後、要求データＡＤ３を保持するキャッシュ列２１０2 の制御線ＳＷc2を立ち上げ、そのデータＡＤ３をキャッシュデータ線対Ｉai／Ｉbiを介してセンスノード対Ｓai／Ｓbiに転送し、センスアンプ３０i によりリコールする。その後、第３の実施例と同様に、直接キャッシュデータ線対Ｉai／Ｉbiへのアクセスを行い、高速応答が達成される。なお、この第４の実施例では、メモリセルアレイ１０Ｌ側で何の動作も行う必要がない。そのため、動作消費電力が小さく、かつサイクル時間も短くできる。
（３） ミスサイクル
入力されるロウアドレスＸで指定される要求データがいずれのキャッシュ列２１０j にもない場合、リプレースされる所定のキャッシュ列２１０1 の保持データをライトバッファ３００i に退避させ、要求データをメモリセルアレイ１０Ｌより読出して前記所定のキャッシュ列２１０1 にロードする。その後、ライトバッファ３００i の保持データをメモリセルアレイ１０Ｌにコピーバックする。 このミスサイクルの開始時点では、制御線ＳＷa は“Ｈ”である。そして、前サイクルで活性化されたキャッシュ列２１０2 の制御線ＳＷc2を立ち下げ、キャッシュデータ線対Ｉai／Ｉbi上の最新データＡＤ４をキャッシュ列２１０2 内のキャッシュ用セル２１０i2に保存する。次に、制御線ＳＷb を立ち上げると共に、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズする。この結果、ライトバッファ３００i 内の記憶素子３０３の各ノードが中間電位ＨＶＣＣとなる。その後、リプレースするキャッシュ列２１０1 の制御線ＳＷc1を立ち上げ、その保持データＡＤ２をセンスノード対Ｓai／Ｓbiに転送してセンスアンプ３０i で増幅する（リコール動作）。
制御線ＳＷb を立ち下げ、ライトバッファ３００i 内にデータＡＤ２を退避する。そして、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiを再度イコライズする。一方、メモリセルアレイ１０Ｌ側においては、このミスサイクル開始時点で既にプリチャージが終了しており、ロウアドレスＸ1 の入力直後にそれに対応するワード線ＷＬ1 を立ち上げ、ビット線対ＢＬai／ＢＬbi上に要求データＡＤ５を読出すことができる。即ち、第３の実施例と比べてミス時のメモリセルアレイ１０Ｌからの要求データの読出しをより速い時点で実行できる。
【００３６】
ライトバッファ３００i へのデータＡＤ２の退避と、それに続くセンスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiの再度のイコライズの終了後、スイッチ手段２０Ｌをオンする。センスアンプ３０i を活性化してメモリセルアレイ１０Ｌからの読出しデータＡＤ５を増幅する。このセンスアンプ増幅の開始直後に、スイッチ手段２０Ｌをオフさせることで、ロードサイクルと同様に後に続く処理を高速化できる。
スイッチ手段２０Ｌをオフさせてすぐにワード線ＷＬ1 の立ち下げとビット線対ＢＬai／ＢＬbiのイコライズ、即ちメモリセルアレイ１０Ｌのプリチャージを行う。前述したように、このプリチャージを短時間に終了できる。その上、センスアンプ３０i による増幅動作も高速となり、消費電力も小さくなる。センスアンプ３０i の増幅動作により、センスノード対Ｓai／Ｓbiを介してキャッシュデータ線対Ｉai／Ｉbi及びキャッシュ列２１０1 内のキャッシュ用セル２１０i1に要求データＡＤ５が得られる。その後、ヒットサイクルと同様、高速なアクセスが行える。この第４の実施例では、サイクル開始時点でメモリセルアレイ１０Ｌのプリチャージが終了しているので、要求データＡＤ５を第３の実施例よりも速くキャッシュデータ線対Ｉai／Ｉbi上に転送できる。
一方、要求データＡＤ５の転送が終了すると、すぐに制御線ＳＷa を立ち下げ、センスノード対Ｓai／Ｓbiをキャッシュデータ線対Ｉai／Ｉbiから切り離す。これにより、以下に説明するように、キャッシュへのアクセスとコピーバックを同時並行して行い、サイクル時間を短くできる。
【００３７】
即ち、センスノード対Ｓai／Ｓbiをイコライズした後に、制御線ＳＷb を立ち上げ、退避していたデータＡＤ２をセンスノード対Ｓai／Ｓbiに転送し、センスアンプ３０i で増幅する。スイッチ手段２０Ｌをオン状態にして前記データＡＤ２をビット線対ＢＬai／ＢＬbi上に転送し、続いてリプレース前のキャッシュ列２１０1 のデータと対応するロウアドレスＸ0 で指定されるワード線ＷＬ0 を立ち上げる。このようにして、ワード線ＷＬ0 に接続されたメモリセル１１に対し、ロードサイクル時に失われたデータに加え最新の更新結果を含めたデータＡＤ２が書き戻される。
ビット線対ＢＬai／ＢＬbiの充放電が完全に終了すると、スイッチ手段２０Ｌがオフ状態となる。その後、メモリセルアレイ１０Ｌ側では、ワード線ＷＬ0 を完全に立ち下げてから、ビット線対ＢＬai／ＢＬbiをイコライズしてコピーバック動作を完了する。一方、スイッチ手段２０Ｌをオフした後、センスノード対Ｓai／Ｓbiをイコライズし、制御線ＳＷa を立ち上げる。そして、センスアンプ３０i によってキャッシュデータ線対Ｉai／Ｉbiの増幅を行う。この結果、制御線ＳＷa が“Ｌ”の非活性状態であるとき、書込みのあった行のキャッシュデータ線対Ｉai／Ｉbiの信号が増幅される。このようにしてミスサイクルが終了する。
（４） リフレッシュサイクル及びヒットサイクル
リフレッシュ時にキャッシュ列２１０j がヒットした場合、該キャッシュ列２１０j へのアクセスとリフレッシュを同時に行うことができる。図１２のタイプ１の波形はこの動作を示している。タイプ２の波形については、次の第５の実施例に関するものなので後述する。なお、リフレッシュ時にキャッシュがミスした場合、公知のリフレッシュ動作を行い、続いて前記ミスサイクルと同一の動作を行う。ここでは、入力されたロウアドレスＸ1 に対してキャッシュ列２１０2 がヒットしたものとする。
このリフレッシュサイクル及びヒットサイクルでは、まず、制御線ＳＷa と旧キャッシュ列２１０1 の制御線ＳＷc1を立ち下げ、キャッシュデータ線対Ｉai／Ｉbiとセンスノード対Ｓai／Ｓbiをイコライズする。新しくヒットしたキャッシュ列２１０2 の制御線ＳＷc2を立ち上げ、該キャッシュ列２１０2 内のデータＡＤ４をキャッシュデータ線対Ｉai／Ｉbiに転送する。その後、ヒットサイクルと同様に、高速なアクセスができる。
【００３８】
一方、メモリセルアレイ１０Ｌにおいては、既にプリチャージが終了している。そのため、すぐにリフレッシュ対象のメモリセル１１のワード線ＷＬ2 を立ち上げることができ、サイクル時間を短くできる。ワード線ＷＬ2 を立ち上げることで、ビット線対ＢＬai／ＢＬbi上にリフレッシュすべきデータＡＤ１１が読出される。センスノード対Ｓai／Ｓbiのイコライズ後、スイッチ手段２０Ｌをオンしてビット線対ＢＬai／ＢＬbi上の信号を増幅する。ビット線対ＢＬai／ＢＬbiの充放電終了後は、スイッチ手段２０Ｌをオフ状態にする。その後、第３の実施例と同様に、メモリセルアレイ１０Ｌをプリチャージすると共に、センスアンプ３０i によってキャッシュデータ線対Ｉai／Ｉbiの信号を増幅する。
【００３９】
この第４の実施例では、ライトバッファ３００i を設けて前記のような制御構成にしたので、第３の実施例に加えて次のような利点がある。
（ａ） ミスサイクル開始時点でメモリセルアレイ１０Ｌがプリチャージ済みであると共に、該メモリセルアレイ１０Ｌからの要求データの読出しを該メモリセルアレイ１０Ｌへのコピーバックに先行できるので、高速なアクセスが可能となる。
（ｂ） リフレッシドサイクルとヒットサイクルの開始時にも、メモリセルアレイ１０Ｌのプリチャージが終了しているので、サイクル時間を短くできる。
（ｃ） ヒットサイクルにおいても、メモリセルアレイ１０Ｌ上の動作が不要であるので、サイクル時間が短く、しかも動作電流を低減できる。
（ｄ） ロードサイクル及びミスサイクルの最初のスイッチ時にスイッチ手段２０Ｌを、ビット線対ＢＬai／ＢＬbiの充放電の終了を待たずにオフ状態とすることで、サイクル時間を短くでき、消費電力を大幅に減らせる。
（ｅ） 図１３は、図１０中のスイッチ手段２０Ｌの制御回路の構成例を示す回路図である。
第１の転送ゲート回路であるスイッチ手段２０Ｌを制御する制御線ＴＧＬに対して第１の転送信号である制御信号を供給する制御回路３１０には、駆動信号で あるセンスアンプ活性化信号ＳＡＥが入力される。制御回路３１０の出力信号と、センスアンプ活性化信号ＳＡＥがインバータ３１１で反転された信号とが、２入力ＡＮＤゲート３１２に入力される。制御回路３１０の出力信号とＡＮＤゲート３１２の出力信号とが、コピーバック動作検出手段３２０で切換え制御される切換え手段３２１を介して、制御線ＴＧＬへ供給される。
このように、スイッチ手段２０Ｌの制御線ＴＧＬを、ＡＮＤゲート３１２の出力信号で駆動することで、前記の制御を容易かつ正確なタイミングで実行できる。
【００４０】
（第５の実施例）
図１４は、本発明の第５の実施例を示すもので、図１０の第４の実施例のＤＲＡＭに設けられるリフレッシュ制御回路であるリフレッシュモード制御回路の概略の回路図である。
このリフレッシュモード制御回路は、外部入力されるロウアドレスＸとリフレッシュアドレスＸr のいずれか一方を切換え選択して図１０のＴＡＧ回路８０1 〜８０n に供給する選択回路（例えば、マルチプレクサ）４１０を備え、その出力側が該ＴＡＧ回路８０1 〜８０n の入力側に接続されている。各ＴＡＧ回路８０1 〜８０n の出力側に接続された出力信号用制御線ＳＷc1〜ＳＷcnには、図１０には図示されていないが、タイミングパルスＴＰによってタイミング調整のためのゲート手段４１１が接続され、そのゲート手段４１１の出力が図１０のカラムスイッチ回路２００i 内のキャッシュ列２１０1 ，…に供給されるようになっている。
又、このリフレッシュモード制御回路には、ＤＲＡＭ全体を制御する中央処理装置（以下、ＣＰＵという）等で構成された中央制御回路４２０が設けられている。中央制御回路４２０内には、モード信号であるリフレッシュモード信号Ｒと第１の信号群である第１のリフレッシュタイミング信号群ＲＴ１と第２の信号群である第２のリフレッシュタイミング信号群ＲＴ２とを発生するリフレッシュタイミング発生回路４２１が設けられている。この中央制御回路４２０の出力側とＴＡＧ回路８０1 〜８０n の出力側には、ブロック制御手段４３０が接続されている。ブロック制御手段４３０は、ＴＡＧ回路８０1 〜８０n の出力側に接続された制御線ＳＷc1〜ＳＷcnの出力信号からリフレッシュモード信号ＲＭを生成するゲート手段４３１と、該リフレッシュモード信号ＲＭによって第１又は第２のリフレッシュタイミング信号群ＲＴ１，ＲＴ２のいずれか一方を切換え選択してセンスアンプ３０i 及びカラムスイッチ回路２００i に対する各種の信号ＣＳを生成するリフレッシュモード切換回路４３２とで、構成されている。このようなブロック制御手段４３０は、センスアンプ３０i 及びカラムスイッチ回路２００i 列毎に設けられている。
【００４１】
次に、図１２の動作波形図を参照しつつ、図１４に示すリフレッシュモード制御回路の動作を説明する。
リフレッシュアドレスＸr に対応するデータがいずれのキャッシュ用セル２１０ijにも保持されていない場合、リフレッシュモード信号Ｒが“０”のため、第４の実施例で説明したタイプ１のリフレッシュ動作が行われる。一方、リフレッシュアドレスＸr に対応するデータを保持するキャッシュ列（例えば、２１０1 ）が存在する場合、リフレッシュモード信号Ｒが“１”となり、以下に説明するタイプ２のリフレッシュ動作が行われる。
タイプ２のリフレッシュ動作では、リフレッシュ対象となるメモリセル１１のワード線ＷＬ0 を立ち上げると共に、対応するキャッシュ列２１０1 の保持データＡＤ６をセンスノード対Ｓai／Ｓbiに転送してセンスアンプ３０i で増幅し、該キャッシュ列２１０1 のリフレッシュを行うと共に、スイッチ手段２０Ｌをオンしてビット線対ＢＬai／ＢＬbiにも転送する。即ち、コピーバックを行う。これにより、次のような利点がある。
図１０に示す第４の実施例では、キャッシュ用セル２１０ijにロードしたデータがメモリセルアレイ１０Ｌ側で保存されず、キャッシュミスが生じるまで該キャッシュ用セル２１０ij側でのみ保持されている。そのため、キャッシュ用セル２１０ijをリフレッシュする必要がある。これに対し、この第５の実施例では、メモリセルアレイ１０Ｌのリフレッシュサイクル時に、対応するキャッシュ用セル２１０ijのリフレッシュを行う。そのため、複数系列のリフレッシュ回路を設ける必要がなく、不必要にリフレッシュサイクルの頻度を増やす必要がない。又、同時にコピーバックを行うことで、次のような利点がある。
ＤＲＡＭがスタンバイ状態に入った場合、リフレッシュが一巡した時点で全てコピーバックが行われる。その時点で、ＴＡＧ回路８０1 〜８０n をリセットすることで、全キャッシュが無効となる。一般に、スタンバイ状態においては、リフレッシュ間隔を長くとることが求められるが、この第５の実施例の構成により、特にキャッシュ用セル２１０ijについては長時間のリフレッシュ間隔に耐えるデバイス設計をとらなくてもよい。例えば、ＮＭＯＳの基板ウエル電位を負に設定せず、０Ｖにし、その基板ウエルをセンスアンプ３０i 等の他の素子と共用して寸法を小さくできる。その上、制御線ＳＷc1〜ＳＷcnの活性化電位を低減することにより、昇圧に要する電力を低減できる。
【００４２】
（第６の実施例）
図１５は、本発明の第６の実施例を示すもので、図１０の第４の実施例のＤＲＡＭにおけるワード線ＷＬ及びスイッチ手段２０Ｌの第１の転送信号用制御線ＴＧＬを駆動するドライバの構成例を示す回路図である。
この回路では、デコード信号あるいはスイッチ手段２０Ｌの制御線ＴＧＬの活性化信号を入力する入力端子４５０と、コピーバックモード信号ＣＢＭを出力するコピーバック動作検出手段４５１とを備え、それらの出力側に２入力ＡＮＤゲート４５２，４５３が接続されている。ＡＮＤゲート４５２の出力側には、その出力信号ＩＮ1aを反転して反転信号ＩＮ1bを出力するインバータ４５４が接続されている。同様に、ＡＮＤゲート４５３の出力側にも、その出力信号ＩＮ2aを反転して反転信号ＩＮ2bを出力するインバータ４５５が接続されている。ＡＮＤゲート４５２，４５３及びインバータ４５４，４５５の出力側には、電圧設定手段である本実施例の３値出力回路で構成されるドライバが接続されている。
電圧設定手段であるドライバは、例えば信号ＩＮ1a，ＩＮ2a，ＩＮ1b，ＩＮ2bがそれぞれ“Ｈ”のときにオン状態となるスイッチ４５６，４５７，４５８，４５９を有している。スイッチ４５６は、ワード線ＷＬあるいはスイッチ手段２０Ｌの制御線ＴＧＬに接続される出力端子４６６と、第１の電圧である第１の基準電位Ｖ１との間に接続されている。スイッチ４５７は、第２の電圧である第２の基準電位Ｖ２と出力端子４６６との間に接続され、さらにスイッチ４５８，４５９が、出力端子４６６と接地電位ＶＳＳとの間に直列接続されている。
このドライバにおいて、第１の基準電位Ｖ１を例えばチップ内部電源電位ＶＣＣとし、第２の基準電位Ｖ２を電源電位ＶＣＣより高い昇圧電位に接続し、コピーバックを行うときにのみスイッチ４５７のみをオンし、それ以外の出力活性化時にはスイッチ４５６のみをオンするように制御する。このようにすれば、ワード線ＷＬやスイッチ手段２０Ｌの制御線ＴＧＬの活性化レベルが、必要なときのみ昇圧されるので、消費電力を小さくできる。
【００４３】
（第７の実施例）
図１６は、本発明の第７の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの素子配置を示す要部構成図である。
このＤＲＡＭでは、キャッシュ用素子領域２１０に図７又は図１０の複数のキャッシュ用セル２１０i1〜２１０inが形成されている。キャッシュ用セル２１０i1〜２１０inに第３の転送信号用リードカラム線ＲＣＬi を接続するＮＭＯＳ２１９Ｒ，２１９Ｌ，２２１，２２２と、ライトカラム線ＷＣＬi を接続するＮＭＯＳ２２５，２２６と、センスノード対Ｓai／Ｓbiを接続する第１のトランジスタであるＮＭＯＳ２２３及び第２のトランジスタであるＮＭＯＳ２２４からなる第２の転送ゲート回路とを図示するように配置している。
即ち、キャッシュ用セル２１０i1〜２１０inが接続される信号伝達線であるキャッシュデータ線Ｉbiとデータ線であるリードデータ線ＲＤＢa を接続するＮＭＯＳ２１９Ｌ，２２２、該キャッシュデータ線ＩbiとセンスノードＳbiを接続するＮＭＯＳ２２４、及び信号伝達線であるキャッシュデータ線Ｉaiとライトデータ線ＷＤＢ a を接続するＮＭＯＳ２２５を、キャッシュ用セル２１０i1〜２１０inの占有するキャッシュ用素子領域２１０の一方の端に配置する。さらに、キャッシュ用セル２１０i1〜２１０inが接続されるキャッシュデータ線Ｉaiとデータ線であるリードデータ線ＲＤＢb を接続する２１９Ｒ，２２１、キャッシュデータ線ＩaiとセンスノードＳaiを接続するＮＭＯＳ２２３、及びキャッシュデータ線Ｉbiとライトデータ線ＷＤＢb を接続するＮＭＯＳ２２６を、キャッシュ用素子領域２１０の反対の端に配置している。
このような配置構造にすることにより、素子の配列がキャッシュ用素子領域２１０の両端で対称となり、各素子の寸法にかかわらず、稠密な配置が可能となり、高集積化に適する。
【００４４】
（第８の実施例）
図１７は、本発明の第８の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの素子配置を示す要部構成図である。
このＤＲＡＭでは、キャッシュ用素子領域２１０に、図７又は図１０に示す複数のキャッシュ用セル２１０i1〜２１０inを形成している。そして、キャッシュ用セル２１０i1〜２１０inにライトデータ線対ＷＤＢ a ／ＷＤＢ b を接続するＮＭＯＳ２２５，２２６と、センスノード対Ｓai／Ｓbiを接続する第１のトランジスタであるＮＭＯＳ２２３及び第２のトランジスタであるＮＭＯＳ２２４からなる第２の転送ゲート回路とを、図示するように幾何学的に配置している。
即ち、キャッシュ用セル２１０i1〜２１０inが接続される信号伝達線対であるキャシュデータ線対Ｉai／Ｉbiとライトデータ線対ＷＤＢa ／ＷＤＢb を接続するＮＭＯＳ２２５，２２６を、キャッシュ用セル２１０i1〜２１０inの占有するキャッシュ用素子領域２１０の一方の端に配置する。さらに、キャシュデータ線対Ｉai／Ｉbiとセンスノード対Ｓai／Ｓbiを接続するＮＭＯＳ２２３，２２４を、キャッシュ用素子領域２１０の反対の端に配置している。
このような配置構造にすれば、スイッチ用素子の配列がキャッシュ用素子領域２１０の両端に分散され、該スイッチ用素子の寸法にかかわらず、稠密な配置が可能となり、高集積化に適する。さらに、データ線対であるリードデータ線対ＲＤＢa ／ＲＤＢb 及びライトデータ線対ＷＤＢa ／ＷＤＢb がそれぞれ近接して配置されるので、ノイズ耐性を確保することが可能である。
【００４５】
（第９の実施例）
図１８は本発明の第９の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの要部構成図である。さらに、図１９は図１８中の回路部分６００の部分詳細図である。この第９の実施例は、図７又は図１０に示すＤＲＡＭにおけるキャッシュ用素子領域２１０の素子配置に関する実施例である。
図１８に示すように、メモリセルアレイ１０Ｌには複数のビット線対ＢＬa ／ＢＬb が交互に配置され、該メモリセルアレイ１０Ｌの両側に、スイッチ手段２０Ｌ及びセンスアンプ３０i で構成される回路領域５０１，５０２が形成されている。回路領域５０１におけるビット線４本分の間隔５０３に相当する回路部分６００の詳細な回路構成が図１９に示されている。
図１９の回路部分６００内には、センスノード対Ｓai／Ｓbi及びキャシュデータ線対Ｉai／Ｉbiが設けられ、該キャッシュデータ線対Ｉai／Ｉbiがスイッチ回路６２０を介してデータバスＤＢに接続されている。センスノードＳaiとＳbiとの間にはキャッシュ用素子領域２１０が形成され、そのキャッシュ用素子領域２１０内に複数のキャッシュ用セル２１０i1〜２１０in及びダミーセル６１０i1〜６１０inが設けられている。各キャッシュ用セル２１０i1〜２１０inは、スイッチ手段及び記憶素子で構成され、それらがキャッシュデータ線対Ｉai／Ｉbiに接続されている。センスノード対Ｓai／Ｓbi上には、複数のダミーセル６１０i1〜６１０inが配置されている。各ダミーセル６１０i1〜６１０inは、キャッシュ用セル２１０i1〜２１０inと同一の寸法及び形状のスイッチ手段と記憶素子で構成され、それらのスイッチ手段の端子が電気的にセンスノード対Ｓai／Ｓbi上に接続されない構造となっている。
例えば、各ダミーセル６１０i1〜６１０inにおけるスイッチ手段をＭＯＳトランジスタで構成した場合、そのドレインを記憶素子に接続すると共に、ソース側上にはコンタクト孔を開孔せずに隣接するダミーセルのＭＯＳトランジスタのソースとのみ接続する。このような構造にすることにより、キャッシュ用セル２１０i1〜２１０inの構造及びピッチとメモリセルアレイ１０Ｌのメモリセル１１の構造及びピッチを同一にできる。そのため、このような微細な構造を製造する際の製造条件の設定が容易となり、製造上の歩留りを向上できる。
なお、本発明は上記実施例に限定されない。例えば、上記実施例ではＤＲＡＭについて説明したが、回路構成や素子の変更、あるいは電源の極性等を変更することにより、図示以外のＤＲＡＭの構成に変えたり、該ＤＲＡＭ以外の半導体記憶装置に適用する等、種々の変形が可能である。
【００４６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第１の制御信号にて、第１のイコライズ回路によりイコライズノードを介して２つのセンスノード間を電気的に短絡することができる。これにより、２つのセンスノード間をまず短絡させることで、駆動ノード対に残る電荷を利用したセンスノード間のイコライズを進めることができる。この後、第２の制御信号にて、第２のイコライズ回路及びスイッチ回路により、駆動ノード対の駆動ノードを所定のイコライズ電圧とすること及びイコライズノードに所定のイコライズ電圧を与えることによるセンスノード対の２つのセンスノードを所定のイコライズ電圧にする。このため、キャッシュ用セルのような負荷を有するセンスノード対と駆動ノード対とをイコライズするに際して、このイコライズ動作を高速かつ確実に実現することができる。
第２の発明によれば、例えば、キャッシュ用セルに対するアクセス、つまり、第２のワード線への駆動である場合には、第１の制御信号とは独立して第２の制御信号を出力することを確実に行えることで、センスノードに対するイコライズ動作を削減することができるので、動作の高速化及び消費電流の低減をより確実にすることができる。
第３及び第５の発明によれば、第２の転送ゲート回路によって、センスノード対と信号伝達線対とを電気的に切り離しておくことで、例えば、キャッシュ用セルから読出され、信号伝達線対に伝達されたデータを、ビット線対に接続されるメモリセルへのデータのアクセスにて使用されるセンスアンプを介することなく、第３の転送ゲート回路からデータ線対へ送ることができる。このため、データ線対への信号の転送と、センスノードのイコライズやビット線対のイコライズ等といった処理とを並行して実行でき、高速な応答が可能になる。
第４の発明によれば、増幅手段を設けたので、リコール動作に先立ってキャッシュ用セルのアクセスが可能となり、高速な応答が行える。
第６の発明によれば、バッファ回路を設けたので、キャッシュミス時において、メモリセルから信号伝達線対を介したデータのアクセスと、キャッシュ用セルからメモリセルへのデータのコピーバックとを同時並行して行え、高速な応答の可能な半導体記憶装置が得られる。しかも、バッファ回路及びキャッシュ用セルは各センスノード対毎に設けられているので、一度に転送できるデータ量を増大でき、極めて高いヒット率と高速性能を両立できる。
【００４７】
第７及び第８の発明によれば、キャッシュ用セルをメモリセルと同様の構造にすることにより、チップサイズの小さな半導体記憶装置が得られる。
第９の発明によれば、コピーバック動作を検出する検出手段を設けたので、第１の転送ゲート回路の制御を容易かつ正確なタイミングで実行できる。
第１０及び第１１の発明によれば、リフレッシュ制御回路を設けたので、キャッシュ用セルとしてスタンバイ状態における長時間のリフレッシュ間隔（インターバル）に耐えるデバイスを用いる必要が必須でなくなる。従って、ウエハ分離に要する寸法増大を除去でき、しかも昇圧に要する消費電力を低減できる。
第１２の発明によれば、電圧設定手段を設けたので、コピーバック以下のメモリセルとキャッシュ用セルとの間のデータ転送時におけるワード線等の不要な昇圧動作を除去でき、消費電力を低減できる。
第１３の発明によれば、キャッシュ用セル及び第２の転送ゲート回路のレイアウトの対称性が向上するので、第１及び第２のトランジスタの寸法にかかわらず、より稠密なレイアウトが可能となる。
第１４の発明によれば、２つのデータ線が隣接して配置されるので、ノイズに強い半導体記憶装置が得られる。
第１５の発明によれば、キャッシュ用セルの構造及びピッチとメモリセルの構造及びピッチを同一にできるので、その微細加工に要する製造条件の設定が容易となり、高い製造歩留りが得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＤＲＡＭの要部回路図である。
【図２】図１の動作波形図である。
【図３】本発明の第２の実施例を示すＤＲＡＭの要部回路図である。
【図４】図３中の検出回路の構成例を示す回路図である。
【図５】図３のヒットアクセス時の動作波形図である。
【図６】図３のミスアクセス時の動作波形図である。
【図７】本発明の第３の実施例を示すＤＲＡＭの要部回路図である。
【図８】図７の動作波形図である。
【図９】図７の動作波形図である。
【図１０】本発明の第４の実施例を示すＤＲＡＭの要部回路図である。
【図１１】図１０の動作波形図である。
【図１２】図１０の動作波形図である。
【図１３】図１０中のスイッチ手段の制御回路を示す回路図である。
【図１４】本発明の第５の実施例を示すリフレッシュモード制御回路の回路図である。
【図１５】本発明の第６の実施例を示すドライバの回路図である。
【図１６】本発明の第７の実施例を示すＤＲＡＭの要部構成図である。
【図１７】本発明の第８の実施例を示すＤＲＡＭの要部構成図である。
【図１８】本発明の第９の実施例を示すＤＲＡＭの要部構成図である。
【図１９】図１８中の回路領域６００の部分詳細図である。
【符号の説明】
１０Ｌ，１０Ｒ メモリセルアレイ
１１ メモリセル
２０Ｌ，２０Ｒ スイッチ手段
３０i センスアンプ
４０i センスノード等化回路
５０ センスアンプ駆動ノード等化回路
６０ 遅延回路
７０ キャッシュ
７１i1〜７１in，７１ij キャッシュ用セル
８０1 〜８０n ，８０j ＴＡＧ回路
１００ 検出回路
１０１，１０２ 第１，第２の検出手段
１０３ ＯＲゲート
２００i カラムスイッチ回路
２１０i1〜２１０in，２１０ij キャッシュ用セル
２２０〜２２６ ＮＭＯＳ
２２７ スイッチ
３００i ライトバッファ
３０１，３０２，４５６〜４５９ スイッチ
３０３ 記憶素子
３１０ 制御回路
３２０ コピーバック動作検出手段
３２１ 切換手段
４１０ 選択手段
４２０ 中央制御回路
４２１ リフレッシュタイミング発生回路
４３０ ブロック制御手段
４３１ ゲート手段
４３２ フレッシュモード切換回路
４５１ コピーバック動作検出手段
６１０i1〜６１０in ダミーセル
【産業上の利用分野】
本発明は、センスアンプの入出力ノードであるセンスノード対上のデータを一時保持する記憶素子（これをキャッシュ用メモリセルといい、以下単にキャッシュ用セルという）を有するダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）等の半導体記憶装置、特にその制御回路に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置の１つである例えばＤＲＡＭは、交差配置された複数のワード線と複数のビット線対との各交差箇所に接続されたデータ格納用のメモリセルがマトリクス状に配列されたメモリセルアレイと、スイッチ手段を介して前記ビット線対に接続され、前記メモリからの読出しデータを検知、増幅するセンスアンプとを、備えている。この種のＤＲＡＭでは、ロウアドレス（行アドレス）によってワード線を選択し、それに接続されたメモリセルの保持データをビット線対上に読出す。ビット線対上の読出しデータは、スイッチ手段を介してセンスアンプで検知、増幅された後、カラムスイッチ回路を介してデータバスへ出力される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、記憶容量の増大に伴い、メモリセルに対するデータの読み書きを行うアクセス速度が遅くなるという問題があった。そこで、本願出願人等は、先にＤＲＡＭの高速アクセスのために、次のような提案を行った。
この先の提案では、メモリセルの保持データを複数組保持するキャッシュ用セルを、センスアンプの入出力ノードであるセンスノードに接続している。この種のＤＲＡＭでは、複数のキャッシュ用セルを設けたので、スイッチ手段によって大容量のビット線対を切り離し、キャッシュ内容を素早くリコールできる。そのため、センスアンプをキャッシュとして用いるとき、リフレッシュ時に該センスアンプのデータをキャッシュ用セルに退避しておける。また、要求データがセンスアンプになく、キャッシュ用セルのいずれかにあるとき、該センスアンプのデータをメモリセルアレイに書き戻すと共に、スイッチ手段によってビット線対を切り離し、キャッシュ用セルのデータを素早くリコールして要求データを読出せるという効果がある。
【０００４】
ところが、このような先の提案のＤＲＡＭにおいても、次のような技術的課題（１）〜（４）が残されている。
（１） メモリセルアレイのワード線を選択するロウアドレスに対応する該メモリセルアレイ内のメモリセルのデータへのアクセスを終えた後、該ロウアドレスの要求データを保持するキャッシュ用セルへのアクセス（即ち、キャッシュヒット）において、ビット線対とセンスアンプとの間に設けられたスイッチ手段をオフ状態にすると共に、センスアンプを非活性化する。その後、センスアンプの駆動ノードを一定電位にイコライズ（等化）すると同時にセンスノード対をイコライズする。このとき、センスアンプの駆動ノードが既に一定電位にイコライズされているため、センスノード対のイコライズ時間が長くなり、キャッシュアクセスの高速化が困難であった。
（２） いずれもキャッシュ用セルも要求されているデータ保持していない場合（即ち、キャッシュミスが生じた場合）、前記（１）の課題に加えて該キャッシュミス時のノイズ耐性が低下し、待機時（スタンバイ時）の消費電力が増加してキャッシュアクセス時の消費電力が増加する。
（３） ＤＲＡＭがリフレッシュを行っている期間、キャッシュ用セルへのアクセスができない。
（４） メモリセルアレイへのデータの書き戻しが終了するまで、キャッシュ用セルのアクセスができない。特に、キャッシュ用セルに対してキャッシュミスが生じた場合、待ち時間が長い。即ち、キャッシュミスが生じた場合、まず、メモリセルアレイの先のアクセスにおいて活性化されているワード線を非活性化し、ビット線対をイコライズしてメモリセルアレイのプリチャージを行った後、新たに入力されたアドレスに対応したワード線を活性化して要求データの読出しを行う。このように、キャッシュミス時のアクセス時間が、メモリセルアレイのプリチャージ期間を含むために長くなる。
従って、技術的に未だ充分満足のゆく高速アクセス可能なＤＲＡＭ等の半導体記憶装置を提供することが困難であった。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が転送信号に応答して活性化する転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、前記センスノード対のセンスノード及び前記第２のワード線に接続されたキャッシュ用セルと、各々が前記センスアンプに接続され、該センスアンプを駆動するのに必要な電圧がそれぞれ与えられる２つの駆動ノードから構成された駆動ノード対と、第１の制御信号に応答して、前記センスノード対の２つのセンスノードとイコライズノードとを電気的に接続する第１のイコライズ回路と、前記第１の制御信号より遅延した第２の制御信号に応答して、前記駆動ノード対に所定のイコライズ電圧を与える第２のイコライズ回路と、前記第２の制御信号に応答して、前記イコライズノードに所定のイコライズ電圧を与えるスイッチ回路と、を有している。
第２の発明は、２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が転送信号に応答して活性化する転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、前記センスノード対のセンスノード及び前記第２のワード線に接続されたキャ ッシュ用セルと、各々が前記センスアンプに接続され、該センスアンプを駆動するのに必要な電圧がそれぞれ与えられる２つの駆動ノードから構成された駆動ノード対と、第１の制御信号に応答して、前記センスノード対の２つのセンスノードとイコライズノードとを電気的に接続する第１のイコライズ回路と、第２の制御信号に応答して、前記駆動ノード対に所定のイコライズ電圧を与える第２のイコライズ回路と、前記第１の制御信号を遅延させた第３の制御信号に応答して、前記イコライズノードに所定のイコライズ電圧を与えるスイッチ回路と、前記第２のワード線を駆動するか否かを検出し、該検出結果としての検出信号を出力する第１の検出手段と、前記第１のワード線を駆動するか否かを検出し、該検出結果として前記第２の制御信号を出力する第２の検出手段と、前記検出信号と前記第２の制御信号とにより前記第１の制御信号を生成して出力する論理ゲートとを有する検出回路と、を有している。
【０００６】
第３の発明は、２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が第１の転送信号に応答して活性化する第１の転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、２つの信号伝達線から構成された信号伝達線対と、前記信号伝達線対の信号伝達線及び前記第２のワード線に接続されたキャッシュ用セルと、第２の転送信号に応答して、前記センスノード対のセンスノードと前記信号伝達線対の信号伝達線とを電気的に接続する第２の転送ゲート回路と、第１の制御信号に応答して、前記センスノード対の２つのセンスノード間を電気的に短絡する第１のイコライズ回路と、データの転送に用いられる２つのデータ線からなるデータ線対と、第３の転送信号に応答して、前記信号伝達線対に伝達されたデータに応じた信号を前記データ線対へ転送する第３の転送ゲート回路と、を有している 。
第４の発明は、第３の発明において、前記半導体記憶装置は、各々が前記信号伝達線対の信号伝達線とゲート電極とが接続され、一方の電極に基準電圧が与えられた２つのＭＯＳトランジスタから構成された増幅手段を有し、前記第３の転送ゲート回路は、前記第３の転送信号に応答して、前記増幅手段を構成する２つのＭＯＳトランジスタの他方の電極と前記データ線対とを接続するものである。第５の発明は、第３又は第４の発明において、第２の制御信号に応答して、前記信号伝達線対の２つの信号伝達線間を電気的に短絡する第２のイコライズ回路を有している。
第６の発明は、第３〜第５の発明のいずれか１つにおいて、前記センスノード対に接続され、保持信号に応答して、前記センスノード対に伝達されているデータを保持するバッファ回路を有している。
【０００７】
第７の発明は、第１又は第２の発明において、前記メモリセルは、第１の容量素子と、ゲート電極が前記第１のワード線に接続され、一方の電極が前記ビット線対のビット線に接続され、他方の電極が容量素子に接続されたＭＯＳトランジスタとで構成されており、前記キャッシュ用セルは、第２の容量素子と、ゲート電極が前記第２のワード線に接続され、一方の電極が前記センスノード対のセンスノードに接続され、他方の電極が第２の容量素子に接続されたＭＯＳトランジスタとで構成されている。
第８の発明は、第３〜第６の発明のいずれか１つにおいて、前記メモリセルは、第１の容量素子と、ゲート電極が前記第１のワード線に接続され、一方の電極が前記ビット線対のビット線に接続され、他方の電極が容量素子に接続されたＭＯＳトランジスタとで構成されており、前記キャッシュ用セルは、第２の容量素子と、ゲート電極が前記第２のワード線に接続され、一方の電極が前記信号伝達線対の信号伝達線に接続され、他方の電極が第２の容量素子に接続されたＭＯＳトランジスタとで構成されている。
第９の発明は、第６の発明において、前記半導体記憶装置は、リフレッシュサイクルを有するＤＲＡＭであり、前記リフレッシュサイクルに伴って実行される 、前記キャッシュ用セル又は前記キャッシュ用セルに対してデータの書き戻しを行うコピーバック動作を検出する検出手段を有し、該検出手段の検出結果と、前記センスアンプを駆動させるための駆動信号とに従って、前記第１の転送信号が制御される。
第１０の発明は、第６の発明において、前記半導体記憶装置は、リフレッシュサイクルを有するＤＲＡＭであり、前記リフレッシュサイクル時にリフレッシュ用アドレス情報に対応するデータが、前記キャッシュ用セルに保持されているか否かを検出し、検出結果に応じたリフレッシュモードを指示するモード信号を出力するリフレッシュ制御回路を有している。
【０００８】
第１１の発明は、第１０の発明において、前記リフレッシュ制御回路は、アドレス情報とリフレッシュ用アドレス情報とを選択的に出力する選択回路と、前記選択回路からの出力に応答して前記第２のワード線を駆動するよう制御する出力信号を発生するタグ回路（以下、ＴＡＧ回路という）と、第１のリフレッシュモードに用いられる１つ以上のタイミング信号からなる第１の信号群と、第２のリフレッシュモードに用いられる１つ以上のタイミング信号からなる第２の信号群と、前記ＴＡＧ回路からの前記出力信号と前記モード信号とにより前記第１あるいは前記第２の信号群を選択的に出力する切換回路と、を有している。
第１２の発明は、第９の発明において、前記半導体記憶装置は、前記コピーバック動作時において、前記第１の転送信号及び前記第１のワード線の電圧を、前記第１の転送信号及び前記第１のワード線に対して該コピーバック動作時以外に設定される第１の電圧より高い第２の電圧にするものであって、前記検出手段の検出結果に応じて、前記第１の転送信号及び前記第１のワード線の電圧を選択的に前記第１あるいは前記第２の電圧にする電圧設定手段を有している。
第１３の発明は、第３又は第４の発明において、前記第２の転送ゲート回路は、前記センスノード対の一方と前記信号伝達線対の一方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第１のトランジスタと、前記センスノード対の他方と前記信号伝達線対の他方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第２のトランジスタとで構成され、前記 キャッシュ用セルは前記データ線対の２つのデータ線に挾まれるように配置されている。
第１４の発明は、第３又は第４の発明において、前記第２の転送ゲート回路は、前記センスノード対の一方と前記信号伝達線対の一方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第１のトランジスタと、前記センスノード対の他方と前記信号伝達線対の他方の端部との間に接続され、ゲート電極に前記第２の転送信号が入力される第２のトランジスタとで構成され、前記データ線対の２つのデータ線は、前記端部近傍にて互いに隣接して延在している。
第１５の発明は、第３、第４又は第８の発明のいずれか１つにおいて、前記メモリセルと同様の構成を有し、前記センスノード対と電気的に非接続なダミーセルを設けている。
【０００９】
【作用】
第１及び第７の発明によれば、第１の制御信号に応答して第１のイコライズ回路により、２つのセンスノードとイコライズノードとが電気的に接続される。第１の制御信号より遅延した第２の制御信号に応答して第２のイコライズ回路により、駆動ノード対に所定のイコライズ電圧が与えられる。さらに、第２の制御信号に応答してスイッチ回路により、イコライズノードに所定のイコライズ電圧が与えられる。
第２の発明によれば、検出回路は、第１と第２のワード線とのどちらを駆動するかに応じて、第２の制御信号は第１の制御信号と独立して出力し、第１の制御信号は、第２の制御信号によりその出力が制御される。第１の制御信号に応答して第１のイコライズ回路により、２つのセンスノードとイコライズノードとが電気的に接続される。第２の制御信号に応答して第２のイコライズ回路により、駆動ノード対に所定のイコライズ電圧が与えられる。第１の制御信号より遅延した第３の制御信号に応答してスイッチ回路により、イコライズノードに所定のイコライズ電圧が与えられる。
第３、第８、第１３、第１４及び第１５の発明によれば、第２の転送信号に応 答して第２の転送ゲート回路により、センスノード対と、キャッシュ用セルが接続された信号伝達線対とが、電気的に接続される。第３の転送信号に応答して第３の転送ゲート回路により、信号伝達線対のデータに応じた信号がデータ線対へ転送される。
【００１０】
第４の発明によれば、信号伝達線対上の信号が増幅手段で増幅された後、第３の転送ゲート回路によってデータ線対へ送られる。
第５の発明によれば、第２の制御信号に応答して第２のイコライズ回路により、２つの信号伝達線間が電気的に短絡される。
第６の発明によれば、保持信号に応答してバッファ回路により、センスノード対に伝達されているデータが保持される。
第９の発明によれば、検出手段によってコピーバック動作が検出されると、この検出結果とセンスアンプ駆動用の駆動信号とに従って、第１の転送信号が制御され、第１の転送ゲート回路によってビット線対とセンスノード対とが接続される。
【００１１】
第１０の発明によれば、リフレッシュ制御回路により、リフレッシュサイクル時にリフレッシュ用アドレス情報に対応するデータがキャッシュ用セルに保持されているか否かが検出され、この検出結果に応じたリフレッシュモードが指示される。
第１１の発明によれば、選択回路の出力によってＴＡＧ回路から出力信号が発生する。この出力信号とモード信号とにより、切換回路から第１又は第２の信号群が出力される。
第１２の発明によれば、検出手段で検出されたコピーバック動作の検出結果に応じて、電圧設定手段により、第１の転送信号及び第２のワード線の電圧が選択的に第１あるいは第２の電圧に設定される。
【００１２】
【実施例】
（第１の実施例）
図１は、本発明の第１の実施例を示す半導体記憶装置の一つであるＤＲＡＭの要部回路図である。
このＤＲＡＭは、データ格納用の左側のメモリセルアレイ１０Ｌ及び右側のメモリセルアレイ１０Ｒを有している。各メモリセルアレイ１０Ｌ，１０Ｒは、交差配置された複数の第１のワード線ＷＬと複数の相補的なビット線対ＢＬai／ＢＬbi，…とを有し、それらの各交差箇所にデータ格納用のメモリセル１１が接続されてマトリクス状に配列されている。各メモリセル１１は、電荷転送用のＭＯＳトランジスタと電荷蓄積用の第１の容量素子（例えば、キャパシタ）とで構成されている。メモリセルアレイ１０Ｌ，１０Ｒのｉ行目のビット線対ＢＬai／ＢＬbiには、転送ゲート回路であるスイッチ手段２０Ｌ，２０Ｒを介して、センスアンプ３０i の入出力ノードである相補的なセンスノード対Ｓai／Ｓbiが接続されている。
スイッチ手段２０Ｌ，２０Ｒは、転送信号用の制御線ＴＧＬ，ＴＧＲでゲート制御される一対のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２１，２２でそれぞれ構成されている。センスアンプ３０i は、交差接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３１，３２及びＮＭＯＳ３３，３４からなる差動形アンプで構成されている。差動形アンプの相補的なセンスアンプ駆動ノード対Ｐ１／Ｎ１のうち、一方の駆動ノードＰ１が、スイッチ３５を介して電源電位ＶＣＣに接続されると共に、キャパシタ３７を介して接地電位ＶＳＳに接続されている。他方の駆動ノードＮ１は、スイッチ３６を介して接地電位ＶＳＳに接続されると共に、キャパシタ３８を介して接地電位ＶＳＳに接続されている。
【００１３】
センスノード対Ｓai／Ｓbiには、寄生容量Ｃasi／Ｃbsiが存在する。このセンスノード対Ｓai／Ｓbiには、第１のイコライズ回路であるセンスノード等化回路４０i が接続されている。さらに、センスアンプ駆動ノード対Ｐ１／Ｎ１には、それぞれ各行共通に第２のイコライズ回路であるセンスアンプ駆動ノード等化回路５０が接続されている。センスノード等化回路４０i は、直列に接続されたＮＭＯＳ４１，４２で構成され、そのＮＭＯＳ４１，４２のドレインがセンスノード対Ｓai／Ｓbiにそれぞれ接続され、さらにそのソース側のイコライズノードがスイッチ回路であるスイッチ４３を介してイコライズ電圧（即ち、電源電位ＶＣＣと接地電位ＶＳＳの中間電位ＨＶＣＣ）に接続されている。ＮＭＯＳ４１，４２のゲートは、共通の第１の制御信号用制御線ＥＱＳＡによって制御されるようになっている。
センスアンプ駆動ノード等化回路５０は、３つのＮＭＯＳ５１，５２，５３で構成されている。ＮＭＯＳ５１，５２のソースはイコライズ電圧である中間電位ＨＶＣＣに接続され、そのＮＭＯＳ５１，５３のドレインがセンスアンプ駆動ノードＰ１に接続され、さらにＮＭＯＳ５２のドレイン及びＮＭＯＳ５３のソースがセンスアンプ駆動ノードＮ１に接続されている。ＮＭＯＳ５１，５２，５３のゲートは、共通接続されている。
制御線ＥＱＳＡには、例えば偶数個のインバータからなる遅延回路６０が接続され、その遅延回路６０の第２の制御信号用出力制御線ＥＱＳＬによってスイッチ４３及びＮＭＯＳ５１，５２，５３のゲートが制御されるようになっている。この遅延回路６０は、センスノード等化回路４０i を制御する制御線ＥＱＳＡの第１の制御信号によって駆動されてから、所定の時間経過後に第２の制御信号を制御線ＥＱＳＬへ出力し、センスアンプ駆動ノード等化回路５０を活性化し、センスアンプ駆動ノード対Ｐ１／Ｎ１を中間電位ＨＶＣＣにイコライズする機能を有している。
【００１４】
又、センスノード対Ｓai／Ｓbiには、データを一時保持するためのキャッシュ７０が接続されている。キャッシュ７０は、ｎ個のキャッシュ用セル７１i1，７１i2，…，７１inで構成されている。各キャッシュ用セル７１i1，７１i2，…，７１inは、例えば、メモリセル１１と同様に、電荷転送用のＮＭＯＳ７２と電荷蓄積用の第２の容量素子（例えば、キャパシタ）７３とでそれぞれ構成されている。
センスアンプ３０i 、センスノード等化回路４０i 、及びキャッシュ用セル７１ij（ｊ＝１，２，３，…，ｎ）は、列状に延設されている。ｊ番目のキャッシュ用セル７１ijの列を共通に制御する出力信号用の第２のワード線である制御線ＳＷcjは、各キャッシュ用セル７１ijの保持データに対応するアドレスを記憶をしているＴＡＧ回路８０1〜８０nに接続され、該ＴＡＧ回路８０1 〜８０n の要求データの保持の有無の判定に従って制御されるようになっている。
なお、図１では、センスノード対Ｓai／Ｓbiが、右側のスイッチ手段２０Ｒを介して右側のメモリセルアレイ１０Ｒのビット線対ＢＬai／ＢＬbiに接続されているが、これらのスイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒを省略してもよい。スイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒを設けた場合、センスアンプ３０i、センスノード等化回路４０i、及びキャッシュ用セル７１ij（ｊ＝１，２，３，…，ｎ）が共用されるので、ＤＲＡＭの占有面積を小さくできるという利点がある。
【００１５】
図２は、図１のＤＲＡＭにおけるｉ行目の回路の概略の動作波形図であり、この図を参照しつつ図１のＤＲＡＭの動作を説明する。
図２において、アドレスＡＤＤのうちのＸm0，Ｘci1，Ｘci2 ，…は図１のワード線ＷＬ（ＷＬm0，…）を選択するためのロウアドレス、ＳＷcj（ＳＷc1，ＳＷc2，…）はＴＡＧ回路８０1〜８０nに接続された制御線、９１〜９３は図１の充放電経路である。
ロウアドレスＸci1 の要求データを保持するキャッシュ用セル７１i1へのアクセスを行う場合（キャッシュヒットの場合）、制御線ＴＧＬ（ＴＧＲ）を“Ｌ”に立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態にすると共に、センスアンプ３０i 内のスイッチ３５，３６をオフ状態にする。この際、メモリセルアレイ１０Ｌ（１０Ｒ）内のロウアドレスＸm0に対応するワード線ＷＬm0を“Ｌ”に立ち下げ、ビット線対ＢＬai／ＢＬbiをイコライズしてプリチャージを行っている。次に、制御線ＥＱＳＡを“Ｈ”に立ち上げ、センスノードＳaiの寄生容量Ｃａｓｉに蓄積した電荷を図１に示す経路９１でセンスノードＳbiに充放電する。これにより、センスノードＳaiのレベルが下がり、ＶＣＣ−Ｖtp（但し、Ｖtp；ＰＭＯＳの閾値）よりも下がると、センスアンプ３０i 内のＰＭＯＳ３２がオンし、図１に示す経路９２で充放電される。又、センスノードＳbiがＮＭＯＳの閾値Ｖtnを越えると、センスアンプ３０i 内のＮＭＯＳ３３がオンし、図１の経路９３で充放電される。
【００１６】
その後、制御線ＥＱＳＡに接続された遅延回路６０による所定時間経過後、その出力制御線ＥＱＳＬが“Ｈ”になってセンスノード等化回路４０i のスイッチ４３がオンすると共に、センスアンプ駆動ノード等化回路５０内のＮＭＯＳ５１，５２，５３がオンし、センスノード対Ｓai／Ｓbiが中間電位ＨＶＣＣにイコライズされると共に、センスアンプ駆動ノードＰ１，Ｎ１も中間電位ＨＶＣＣにイコライズされる。このように、制御線ＥＱＳＡによるセンスノード対Ｓai／Ｓbiのイコライズよりも、センスアンプ駆動ノードＰ１，Ｎ１のイコライズのタイミングを遅らせることにより、経路９１の充放電から生じる経路９２，９３の充放電により、センスノード対Ｓai／Ｓbiのイコライズが加速され、次のキャッシュアクセスに高速に移ることが可能となる。
次に、ロウアドレスＸci2 が入力されたときのキャッシュ用セル７１i2へのアクセスの場合も、前記と同様に、センスノード対Ｓai／Ｓbiを高速にイコライズしてキャッシュ用セル７１i2へのアクセスに移ることが可能である。
この第１の実施例のＤＲＡＭでは、遅延回路６０を設け、センスノード等化回路４０i を活性化した後に所定の遅延時間後、センスアンプ駆動ノード等化回路５０を活性化するようにしたので、センスアンプ駆動ノードＰ１，Ｎ１が電源から切り離された後、該センスアンプ駆動ノードＰ１，Ｎ１に残る電荷を利用してセンスノード対Ｓai／Ｓbiのイコライズが加速される。従って、センスノード対Ｓai／Ｓbiのイコライズが高速に行われ、キャッシュ用セル７１ijへの高速アクセスが可能となる。
【００１７】
（第２の実施例）
図３は、本発明の第２の実施例を示すＤＲＡＭの要部回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭでは、図１の遅延回路６０の他に検出回路１００を設け、センスノード等化回路４０i を活性化する第１の制御信号用制御線ＥＱＳＡとセンスアンプ駆動ノード等化回路５０を活性化する第２の制御信号用制御線ＥＱＳＬとを該検出回路１００によって駆動するようになっている点のみが第１の実施例と異なっている。
図４は、図３中の検出回路１００の構成例を示す回路図である。
この検出回路１００は、入力側に制御信号Ｃd1が入力され出力側に検出信号用制御線ＥＱＳＡＭが接続された第１の検出手段１０１と、入力側に制御信号Ｃd2が入力され出力側に制御線ＥＱＳＬが接続された第２の検出手段１０２と、入力側に制御線ＥＱＳＡＭとＥＱＳＬが接続され出力側に制御線ＥＱＳＡが接続された論理ゲートであるＯＲゲート１０３とで、構成されている。
第１の検出手段１０１は、制御信号Ｃd1により、メモリセル１１へのアクセス又はキャッシュ用セル７１（＝７１i1，７１i2，…）へのアクセスが行われた後に該キャッシュ用セル７１へのアクセスが行われる場合（これをヒットアクセスという）を検出する機能を有している。第２の検出手段１０２は、制御信号Ｃd2により、メモリセル１１へのアクセス又はキャッシュ用セル７１へのアクセスが行われた後に該メモリセル１１へのアクセスが行われる場合（これをミスアクセスという）を検出して制御線ＥＱＳＬを駆動する機能を有している。
この検出回路１００では、ヒットアクセスの場合に制御線ＥＱＳＡのみを駆動してセンスノード対Ｓai／Ｓbiのみをイコライズし、ミスアクセスの場合には制御線ＥＱＳＡ及びＥＱＳＬを供に活性化してセンスノード対Ｓai／Ｓbiとセンスアンプ駆動ノード対Ｐ１／Ｎ１を共にイコライズする回路である。そのため、ヒットアクセス時は次のキャッシュアクセスに素早く移ることができ、ミスアクセス時のノイズ耐性を確保することが可能となる。
【００１８】
図５は、図３及び図４に示すＤＲＡＭにおけるｉ行目の回路のヒットアクセス時の概略の動作波形図であり、この図を参照しつつヒットアクセス時の動作を説明する。
まず、ロウアドレスＸm0に対応するメモリセルアレイ１０Ｌ（１０Ｒ）内のメモリセル１１0のデータを読出した後、ロウアドレスＸci1の要求データを保持するキャッシュ用セル７１i1へアクセスする場合（ヒットアクセスの場合）、制御線ＴＧＬ（ＴＧＲ）を立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態にすると供にセンスアンプ３０i 内のスイッチ３５，３６をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次に、検出回路１００によって制御線ＥＱＳＡを立ち上げ、第１の実施例と同様にセンスノード対Ｓai／Ｓbiを充放電し、センスアンプ３０i 内のＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコライズを加速する。
そして、制御線ＥＱＳＡの信号を遅延回路６０で遅延し、その出力の第３の制御信号によってセンスノード等化回路４０i 内のスイッチ４３をオン状態にし、イコライズノードに接続されたＮＭＯＳ４１，４２を介してセンスノード対Ｓai／Ｓbiを中間電位ＨＶＣＣにイコライズする。このとき、センスアンプ駆動ノードＰ１がＨＶＣＣ＋Ｖtpのレベルまで下がった後にセンスアンプ３０i 内のＰＭＯＳ３２がオフし、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖtnのレベルまで上がったところで、センスアンプ３０i 内のＮＭＯＳ３３がオフする。そのため、センスアンプ駆動ノードＰ１はＨＶＣＣ＋Ｖtpになり、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖtnになっている。
前記ヒットアクセスの場合は、センスアンプ駆動ノード対Ｐ１／Ｎ１がイコライズせず、センスノード対Ｓai／Ｓbiのイコライズが終了した時点で、ＴＡＧ回路８０1 によって制御線ＳＷc1を“Ｈ”にして要求データであるキャッシュ用セル７１i1からの微小信号をセンスノード対Ｓai／Ｓbiに呼び出し、再びセンスアンプ３０i 内のスイッチ３５，３６をオンし、該センスアンプ３０i によってセンスノード対Ｓai／Ｓbiを増幅する。
【００１９】
次に、他のキャッシュ用セル７１i2へのヒットアクセスの場合も、前記キャッシュ用セル７１i1へのアクセスと同様、センスアンプ駆動ノードＰ１とＮ１をイコライズしないまま、要求データの呼び出し動作に移る。
このようにヒットアクセスの場合は、スイッチ手段２０Ｌ（２０Ｒ）によってセンスノード対Ｓai／Ｓbiがビット線対ＢＬai／ＢＬbiと切り離されて寄生容量が小さい。そのため、キャッシュ用セル７１の出力として充分大きな電位が得られ、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズしなくても誤動作することがない。従って、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズする必要がなく、高速に次のキャッシュアクセスに移ることが可能である。
【００２０】
図６は、図３及び図４に示すＤＲＡＭにおけるｉ行目の回路のミスアクセス時の概略の動作波形図であり、この図を参照しつつミスアクセス時の動作を説明する。
まず、ロウアドレスＸci3 の要求データを保持するキャッシュ用セル７１i3列へのアクセスを終えた後、どのキャッシュ用セル７１列も要求データを保持しないロウアドレスＸm1が入力され、メモリセル１１1 列へアクセスする場合（ミスアクセスの場合）、ＴＡＧ回路８０3 によって制御線ＳＷc3を立ち下げ、センスアンプ３０i 内のスイッチ３５，３６をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次に、検出回路１００によって制御線ＥＱＳＡを立ち上げて第１の実施例と同様にセンスノード対Ｓai／Ｓbiを充放電し、センスアンプ３０i 内のＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコライズを加速する。
そして、制御線ＥＱＳＡの信号を遅延回路６０によって遅延した後、センスノード等化回路４０i 内のスイッチ４３をオン状態にしてセンスノード対Ｓai／Ｓbiを中間電位ＨＶＣＣにイコライズする。又、検出回路１００によってミスアクセスであることを検出し、制御線ＥＱＳＬを“Ｈ”に立ち上げてセンスアンプ駆動ノード等化回路５０内のＮＭＯＳ５１，５２，５３をオンし、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズする。
ミスアクセス（即ち、メモリセル１１列へのアクセス）は、センスアンプ駆動ノードＰ１とＮ１のイコライズが終了してから、制御線ＴＧＬ（ＴＧＲ）を“Ｈ”に立ち上げ、予め要求データに対応するワード線ＷＬ1 を“Ｈ”に立ち上げ、ビット線対ＢＬai／ＢＬbiに出力しておいたメモリセル１１列のデータをセンスアンプ３０i 内のスイッチ３５，３６をオンして該センスアンプ３０i によって増幅する。
【００２１】
次に、メモリセル１１1 列へのアクセス後にロウアドレスＸm2の入力による他のメモリセル１１2 列へのアクセス（即ち、ミスアクセス）の場合も、前記と同様にメモリセル１１1 列へのアクセスに先立つイコライズ動作と同様、センスノード対Ｓai／Ｓbiをイコライズし、センスアンプ駆動ノード対Ｐ１／Ｎ１を中間電位ＨＶＣＣにイコライズした後にメモリセル１１2 列へのアクセスを行う。こうすることでミスアクセスの場合は、ノイズ耐性を確保できる。
さらに、ＤＲＡＭのスタンバイ動作の場合においては、センスノード対Ｓai／Ｓbiとセンスアンプ駆動ノード対Ｐ１／Ｎ１をイコライズしておくよう制御して、リーク電流を防ぐことが可能である。
この第２の実施例では、ヒットアクセスであることを検出する第１の検出手段１０１とミスアクセスであることを検出する第２の検出手段１０２とＯＲゲート１０３とで構成される検出回路１００を設け、該ＯＲゲート１０３の出力によってセンスノード等化回路４０i を駆動し、該第２の検出手段１０２の出力によってセンスアンプ駆動ノード等化回路５０を駆動するようにしている。そのため、キャッシュ用セル７１へアクセスするときのみにセンスアンプ駆動ノード対Ｐ１／Ｎ１をイコライズせず、メモリセル１１へアクセスするとき及びスタンバイ時にイコライズする。従って、第１の実施例の効果に加え、キャッシュ用セルアクセス時は消費電流を低減できる。さらに、メモリセル１１へのアクセス時のノイズ耐性を確保し、スタンバイ時のリーク電流の増加を抑制できる。
【００２２】
（第３の実施例）
図７は、本発明の第３の実施例を示すＤＲＡＭの要部回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭでは、左側のメモリセルアレイ１０Ｌのｉ行目のビット線対ＢＬai／ＢＬbiと第１の転送ゲート回路であるスイッチ手段２０Ｌを介して接続されるセンスアンプ３０i と、該センスアンプ３０i の入出力ノードである相補的なセンスノード対Ｓai／Ｓbiに接続されるカラムスイッチ回路２００iとを備えて いる。センスアンプ３０iは、図１と同様にＭＯＳトランジスタ及びイコライズ 手段等で構成され、その相補的なセンスアンプ駆動ノード対Ｐ１／Ｎ１が第１の制御信号であるセンスアンプ活性化信号によって活性化されるようになっている。このセンスアンプ活性化信号により制御される第１のイコライズ回路（例えば、ＮＭＯＳ）４４がセンスノードＳaiとＳbiとの間に接続されている。
カラムスイッチ回路２００i は、２つの信号伝達線からなる信号伝達線対である相補的なキャッシュデータ線対Ｉai／Ｉbiを有し、そのキャッシュデータ線対Ｉai／Ｉbiと第２のワード線である制御線ＳＷcj（ｊ＝１，２，３，…，ｎ）との交差箇所には、１つあるいは複数のキャッシュ用セル２１０ij（ｊ＝１，２，３，…，ｎ）が接続されている。制御線ＳＷcjは、各キャッシュ用セル２１０ijの保持データに対応するロウアドレスＸを記憶しているＴＡＧ回路８０jに接続 され、該ＴＡＧ回路８０jによる要求データの保持の有無の判定に従って制御さ れるようになっている。キャッシュ用セル２１０ijは、スイッチ手段（例えば、電荷転送用のＮＭＯＳ）２１１と記憶素子（例えば、第２の容量素子であるキャパシタ）２１２とでそれぞれ構成されている。なお、同一の制御線ＳＷcjで制御されるキャッシュ用セル（例えば、２１０i1，２１０i2，…）を一括してキャッシュ列２１０1 ，…と称する。
キャッシュデータ線対Ｉai／Ｉbiの一方Ｉaiが、ＮＭＯＳ２２１及び２２２からなる増幅手段の該ＮＭＯＳ２２１のゲートに、他方ＩbiがＮＭＯＳ２２２のゲートにそれぞれ接続されている。ＮＭＯＳ２２１，２２２のドレインが、ＮＭＯＳ２１９及び２２０からなる第３の転送ゲート回路を介して、２つのデータ線からなるデータ線対であるリードデータ線対ＲＤＢa／ＲＤＢbにそれぞれ接続され、さらにそれらのＮＭＯＳ２２１，２２２のソースが共通接続されると共に、基準電位（例えば、接地電位ＶＳＳ）に接続されている。ＮＭＯＳ２１９，２２０のゲートは、第３の転送信号用リードカラム線ＲＣＬi に共通接続されている。
【００２３】
センスノード対Ｓai／Ｓbiとキャッシュデータ線対Ｉai／Ｉbiとは、第２の転送信号用制御線ＳＷa でゲート制御される第１のトランジスタであるＮＭＯＳ２２３及び第２のトランジスタであるＮＭＯＳ２２４からなる第２の転送ゲート回路を介して、それぞれ接続されている。さらに、キャッシュデータ線対Ｉai／Ｉbiは、ライトカラム線ＷＣＬi でゲート制御されるＮＭＯＳ２２５，２２６を介して、データバスであるライトデータ線対ＷＤＢa／ＷＤＢbにそれぞれ接続されている。キャッシュデータ線対Ｉai／Ｉbi間は、第２の制御信号により制御される第２のイコライズ回路（例えば、スイッチ）２２７を介して相互に接続されている。
このようなカラムスイッチ回路２００iは、センスアンプ３０iと共に列状に配置され、さらにその各種制御線ＳＷcj，ＳＷa 等も列状に延設されている。なお、センスノード対Ｓai／Ｓbiは、図１と同様に右側に延設して右側のメモリセルアレイ１０Ｒのビット線対ＢＬai／ＢＬbiとスイッチ手段２０Ｒを介して接続してもよい。このようにすれば、センスアンプ３０i 及びカラムスイッチ回路２００i が左右のメモリセルアレイ１０Ｌ，１０Ｒで共用されるので、チップサイズを小さくできる。
図８及び図９は、図７に示すＤＲＡＭの概略の動作波形図であり、この図を参照しつつＤＲＡＭの（１）ロードサイクル、（２）ヒットサイクル、（３）ミスサイクル、及び（４）リフレッシュサイクル・ヒットサイクルの動作を説明する。
図８及び図９中のアドレスＡＤＤのうち、Ｘ0 ，Ｘ1 ，Ｘ2 ，…はワード線ＷＬ（＝ＷＬ0 ，ＷＬ1 ，ＷＬ2 ，…）を選択するロウアドレス、Ｙi ，Ｙ′i ，Ｙ″i ，…はビット線対ＢＬai／ＢＬbiを選択するカラムアドレスである。ＤＡ１〜ＤＡ７はデータである。
【００２４】
（１） ロードサイクル
アドレスＡＤＤのうちのロウアドレスＸ0 ，…で指定される要求データがいずれのキャッシュ列２１０1 ，…にもなく、かつ有効なデータを保持していないキャッシュ列（即ち、空きのキャッシュ列）２１０1 が存在する場合、要求データをメモリセルアレイ１０Ｌより読出し、該キャッシュ列２１０1 にロードする。この場合、次のように制御される。
このロードサイクルでは、制御線ＳＷc1が活性状態の“Ｈ”、スイッチ手段２０Ｌがオン状態である。そして、入力されるアドレスＡＤＤのうちのロウアドレスＸ0 に対応するワード線ＷＬ0 を“Ｈ”に立ち上げ、ビット線対ＢＬai／ＢＬbi上にデータＤＡ１による微小信号を得る。この微小信号は、活性化されたセンスアンプ３０i によって増幅され、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbi上にデータＤＡ１の信号が得られる。ＴＡＧ回路８０1 によって制御線ＳＷc1が“Ｈ”に立ち上がり、キャッシュ列２１０1 にデータＤＡ１がロードされる。この結果、ｉ行目のキャッシュ用セル２１０i1内の記憶素子２１２にデータＤＡ１がロードされる。
【００２５】
次に、カラムアドレスＹi が入力されると、ｉ行目のカラムスイッチ回路２００i 内のＮＭＯＳ２１１，２２２によってリードデータ線対ＲＤＢa／ＲＤＢb上にデータＤＡ１が送出される。キャッシュデータ線対Ｉai／Ｉbi上の信号は、リードデータ線対ＲＤＢa／ＲＤＢbを駆動するＮＭＯＳ２２１，２２２で増幅されるので、この時点でセンスアンプ３０i による増幅が終了していなくても、誤動作のおそれはない。
カラムアドレスＹi に対して書込みがあった場合、カラムスイッチ回路２００i 内のＮＭＯＳ２２５，２２６がオンし、ライトデータ線対ＷＤＢa／ＷＤＢb上のデータＤＡ２がキャッシュデータ線対Ｉai／Ｉbiへ転送され、さらにキャッシュ列２１０1 内のキャッシュ用セル２１０i1とセンスノード対Ｓai／Ｓbiへ転送される。センスノード対Ｓai／Ｓbi上のデータＤＡ２は、スイッチ手段２０Ｌを介してビット線対ＢＬai／ＢＬbiに書き戻される。このとき、１度に再充放電されるビット線対ＢＬai／ＢＬbiは、カラムアドレスＹi で選ばれた限られた組のものだけであるので、その再充放電に要する時間はロードサイクル初期におけるものより充分短い。この様な書込みによるビット線対ＢＬai／ＢＬbiの再充放電（コピーバック）が終了した時点で、ロウアドレスＸの更新を含む次のアクセスサイクルへ移行することができる。
なお、図８では、説明の簡単化のために、ｉ行目のビット線対ＢＬai／ＢＬbiへのアクセスが行われるカラムアドレスＹi を仮定しているが、他のアドレスであってもよい。この場合、ｉ行目の各回路の波形は変化しない。又、読出しと書込みの順番は、図示したものに限定されない。
【００２６】
（２） ヒットサイクル
例えば、ロウアドレスＸ1 で指定される要求データがキャッシュ列２１０2 に保持されていると仮定する。この場合、スイッチ手段２０Ｌをオフ状態にしてメモリセルアレイ１０Ｌをセンスアンプ３０i より切り離す。さらに、キャッシュ列２１０2 上のデータをキャッシュデータ線対Ｉai／Ｉbi上に転送し、それをセンスアンプ３０i で増幅し（リコール）、リードデータ線対ＲＤＢa／ＲＤＢb及びライトデータ線対ＷＤＢa／ＷＤＢbとのデータ転送を行う。
このヒットサイクルでも、制御線ＳＷa を“Ｈ”に活性しておく。そして、スイッチ手段２０Ｌをオフし、ビット線対ＢＬai／ＢＬbiをセンスアンプ３０i から切り離す。同時に、ＴＡＧ回路８０1 によって制御線ＳＷc1を“Ｌ”に立ち下げる。この結果、ビット線対ＢＬai／ＢＬbiとキャッシュ列２１０1 には、共に最新のデータＤＡ２が保持される。
次に、スイッチ２２７及びセンスアンプ３０i 内のイコライズ手段により、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズする。ＴＡＧ回路８０2 により、ロウアドレスＸ1 の指定する要求データを保持するキャッシュ列２１０2 を判定し、その制御線ＳＷc2を“Ｈ”に立ち上げる。この結果、ｉ行目のキャッシュ用セル２１０i2内の記憶素子２１２のデータＤＡ３が、キャッシュデータ線対Ｉai／Ｉbi及びセンスノード対Ｓai／Ｓbiに転送される。その後、キャッシュデータ線対Ｉai／Ｉbi及びセンスノード対Ｓai／Ｓbi上のデータＤＡ３を、センスアンプ３０i によって増幅する（これをリコールと称する）。これ以降、カラムアドレスＹi で指定された行のキャッシュデータ線対Ｉai／Ｉbi上のデータに対し、カラムスイッチ回路２００i を介してアクセスできる。
このように、ヒットサイクルにおいては、大きな寄生容量及び抵抗を有するメモリセルアレイ１０Ｌのワード線ＷＬやビット線対ＢＬai／ＢＬbiを介さずに、キャッシュ列２１０1 ，…から寄生容量の小さなキャッシュデータ線対Ｉai／Ｉbiに要求データをリコールして直接アクセスすることができるので、高速なアクセスが可能となる。
【００２７】
一方、メモリセルアレイ１０Ｌにおいて、スイッチ手段２０Ｌをオフした後も、ビット線対ＢＬai／ＢＬbi上に前ロウアドレスＸ0 に対するデータＤＡ２が保持されている。そして、前ロウアドレスＸ0 の指定するワードＷＬ0 を“Ｌ”に立ち下げ、図示しないが、メモリセルアレイ１０Ｌ内にデータＤＡ２を保存した後、ビット線対ＢＬai／ＢＬbiをイコライズする（プリチャージ）。このように、ヒットサイクルにおいては、メモリセルアレイ１０Ｌのプリチャージ動作とキャッシュ用セル２１０ijへのアクセスを並行して行える。
さらに、前記プリチャージ動作の後、スイッチ手段２０Ｌをオンし、新しいロウアドレスＸ1 に対するワード線ＷＬ1 を“Ｈ”に立ち上げ、キャッシュデータ線対Ｉai／Ｉbi上の最新のデータＤＡ４をメモリセルアレイ１０Ｌに書き戻す（コピーバック）。なお、図８では、前記プリチャージ期間中に書込みがあっても、キャッシュデータ線対Ｉai／Ｉbi上のデータとキャッシュ列２１０2 内のキャッシュ用セル２１０i2のデータが、データＤＡ３からデータＤＡ４に更新されたものとした。
【００２８】
（３） ミスサイクル
入力されるロウアドレスＸ2 で指定される要求データがいずれのキャッシュ列２１０1 ，…にも保持されておらず、空きのキャッシュ列がない場合、ミスサイクルとなる。この第３の実施例では、前述のごとくロウアドレス変更を含む各サイクル毎にコピーバックを行い、各キャッシュ列２１０1 ，…と対応するメモリセルアレイ１０Ｌ内のデータとを同一化しているので、ミスサイクル開始時点ではコピーバックの必要がない。このミスサイクルにおいては、入力されるロウアドレスＸ2 で指定される要求データをメモリセルアレイ１０Ｌから読出し、ＴＡＧ回路８０j で選ばれる所定のキャッシュ列２１０j （但し、ｊ＝１，２，…，ｎ）のデータを捨てて新しいデータをロードする（データ・リプレース）。
この第３の実施例では、例えば、キャッシュ列２１０1 のデータをリプレースするものとして説明する。このミスサイクルでも、制御線ＳＷa は“Ｈ”にしておく。そして、スイッチ手段２０Ｌをオフし、ＴＡＧ回路８０2 で制御線ＳＷc2を“Ｌ”に立ち下げる。この結果、ビット線対ＢＬai／ＢＬbiとキャッシュ列２１０2 内のキャッシュ用セル２１０i2に前サイクルの最新のデータＤ４が残る。次に、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbi上をイコライズする。このイコライズ動作を継続した状態で、ＴＡＧ回路８０1 で制御線ＳＷc1を“Ｈ”に立ち上げる。すると、キャッシュ列２１０1 のデータが無効となるので、その上で、前記イコライズ動作を終了する。一方、メモリセルアレイ１０Ｌにおいて、前サイクルのロウアドレスＸ1 に対応するワード線ＷＬ1 を“Ｌ”に立ち下げ、データＤＡ４をメモリセルアレイ１０Ｌに保存した後、ビット線対ＢＬai／ＢＬbiのイコライズ、即ち該メモリセルアレイ１０Ｌのプリチャージを行う。
その後、スイッチ手段２０Ｌをオンし、新しいロウアドレスＸ2 で指定されるワード線ＷＬ2 を“Ｈ”に立ち上げ、ビット線対ＢＬai／ＢＬbiに要求データＤＡ５の微小信号を読出す。この微小信号は、センスアンプ３０i で増幅される。その結果、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／ＩbiへデータＤＡ５が転送され、さらに該データＤＡ５がキャッシュ列２１０1 内のキャッシュ用セル２１０i1に転送される。これ以降は、ヒットサイクルと同様に、直接キャッシュデータ線対Ｉai／Ｉbiをアクセスすることで、高速な応答が実現できる。なお、メモリセルアレイ１０Ｌのビット線対ＢＬai／ＢＬbiの充放電が完了した後、ロウアドレス変更を含む新しいサイクルの開始ができるようになる。
【００２９】
（４） リフレッシュサイクル及びヒットサイクル
ＤＲＡＭのリフレッシュシ時においてキャッシュがヒットした場合、制御線ＳＷa を“Ｌ”にしてスイッチ手段であるＮＭＯＳ２２３，２２４をオフすることで、キャッシュデータ線対Ｉai／Ｉbiとセンスノード対Ｓai／Ｓbiを切り離す。そして、キャッシュデータ線対Ｉai／Ｉbi上の要求データを直接アクセスすると同時に、それと並行してメモリセルアレイ１０Ｌ内の所定のメモリセル１１のリフレッシュを行う。なお、ヒットしなかった場合、外部からのアクセスを遅延させて公知のリフレッシュ動作を行い、その終了後に、前記ミスサイクルと同様な動作を行う。ここでは、ロウアドレスＸ1 によってキャッシュ列２１０2 がヒットしたものとして以下説明する。
まず、スイッチ手段２０Ｌをオフし、メモリセルアレイ１０Ｌのプリチャージ動作を行う。即ち、前サイクルで選ばれたワード線ＷＬ2 を“Ｌ”に立ち下げた後、ビット線対ＢＬai／ＢＬbiをイコライズする。一方、ＴＡＧ回路８０1 によって制御線ＳＷc1を“Ｌ”に立ち下げる。この結果、キャッシュデータ線対Ｉai／Ｉbi上の最新データＤＡ５がメモリセルアレイ１０Ｌとキャッシュ列２１０1 内のキャッシュ用セル２１０i1に保存される。このプリチャージ動作と並行してセンスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズする。その後、新しいロウアドレスＸ1 によってヒットしたキャッシュ列２１０2 の制御線ＳＷc2をＴＡＧ回路８０2 で“Ｈ”に立ち上げ、キャッシュ用セル２１０i2の保持データＤＡ４をキャッシュデータ線対Ｉai／Ｉbiを介してセンスノード対Ｓai／Ｓbiに転送し、センスアンプ３０i によってリコールする。
【００３０】
次に、制御線ＳＷa を“Ｌ”に立ち下げてセンスノード対Ｓai／Ｓbiとキャッシュデータ線対Ｉai／Ｉbiとを切り離す。その後、キャッシュデータ線対Ｉai／Ｉbiに対して直接アクセスすることで、キャッシュヒットと同様に、高速な応答が可能となる。一方、制御線ＳＷa の“Ｌ”への立ち下げ後、センスノード対Ｓai／Ｓbiをイコライズし、スイッチ手段２０Ｌをオン状態にする。そして、メモリセルアレイ１０Ｌのプリチャージ終了後、リフレッシュすべきメモリセル１１のワード線ＷＬ3 を“Ｈ”に立ち上げてリフレッシュ動作を始める。そして、リフレッシュされるメモリセル１１のデータＤＡ７をビット線対ＢＬai／ＢＬbi上に読出し、センスアンプ３０i で増幅する。この増幅動作が終了した時点でワード線ＷＬ3 を“Ｌ”に立ち下げ、ビット線対ＢＬai／ＢＬbiをイコライズしてリフレッシュ動作を終了する。
この間、キャッシュデータ線対Ｉai／Ｉbiにはセンスアンプ３０i が接続されていないので、図９のようにデータＤＡ６が書込まれた場合、信号の増幅は不充分な状態になっており、またメモリセルアレイ１０Ｌの対応するメモリセル１１とも不一致となっている。但し、前述のように、キャッシュデータ線対Ｉai／Ｉbi上の信号は、カラムスイッチ回路２００i 内のＮＭＯＳ２２１，２２２で増幅されてリードデータ線対ＲＤＢa／ＲＤＢbに送出されるので、読出し上の問題はない。
そこで、リフレッシュ動作の過程で、センスアンプ３０i によるビット線対ＢＬai／ＢＬbiの充放電（前記増幅動作）が終了した時点でスイッチ手段２０Ｌをオフし、センスノード対Ｓai／Ｓbiをイコライズする。次いで制御線ＳＷa を“Ｈ”に立ち上げ、今度はキャッシュデータ線対Ｉai／Ｉbi上の信号の増幅、即ちリコールを行う。さらに、リフレッシュ動作が終了した時点でスイッチ手段２０Ｌをオンし、キャッシュデータ線対Ｉai／Ｉbi上の最新データＤＡ６をメモリセルアレイ１０Ｌのビット線対ＢＬai／ＢＬbiに転送する。そして、キャッシュ列２１０2 と対応するワード線ＷＬ1 を“Ｈ”に立ち上げてコピーバックを行う。このようにしてリフレッシュサイクルを終了する。
【００３１】
以上のように、この第３の実施例では、次のような利点がある。
（ａ） スイッチ手段であるＮＭＯＳ２２３，２２４をセンスノード対Ｓai／Ｓbiとキャッシュデータ線対Ｉai／Ｉbiとの間に設けたので、メモリセルアレイ１０Ｌのリフレッシュ動作とキャッシュ列２１０j へのアクセスを同時並行に行うことができる。そのため、高速な応答が可能であり、平均データレートが向上する。
（ｂ） キャッシュデータ線対Ｉai／Ｉbi上の信号を増幅してリードデータ線対ＲＤＢa ／ＲＤＢb に転送するＮＭＯＳ２２１，２２２を設けたので、前記リコール動作に先立ってキャッシュデータのアクセスが可能となり、高速な応答が行える。
（ｃ） 各サイクルのメモリセルアレイ１０Ｌのプリチャージに先立ってスイッチ手段２０Ｌを“Ｌ”に立ち下げることで、該メモリセルアレイ１０Ｌのプリチャージ動作とキャッシュデータ線対Ｉai／Ｉbiのリコール動作を同時平行に行っている。そのため、各サイクルの最小必要時間（ロウアドレスＸの入力から次のロウアドレスＸの受付け可能となるまで）を短縮できる。
【００３２】
（第４の実施例）
図１０は、本発明の第４の実施例を示すＤＲＡＭの要部回路図であり、第３の実施例を示す図７中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭでは、第３の実施例のセンスノードＳaiとＳbiとの間に、バッファ回路であるライトバッファ３００i を設けた点のみが異なっている。ライトバッファ３００i は、センスノードＳaiに接続された第１のスイッチ手段であるスイッチ３０１と、センスノードＳbiに接続された第２のスイッチ手段であるスイッチ３０２と、該スイッチ３０１と３０２間に接続されたキャパシタ等の記憶素子３０３とで、構成されている。スイッチ３０１，３０２は、共通の保持信号用制御線ＳＷb で制御される。この制御線ＳＷb は、センスアンプ３０i の列に沿って延設され、各行のライトバッファ３００i を共通に制御する構成になっている。このような構成により、少ない寸法増加で、キャッシュ用セル２１０ijへのアクセスとコピーバックとが同時並行して実行できる。
【００３３】
図１１及び図１２は、図１０に示すＤＲＡＭにおけるｉ行目の回路の概略の動作波形図であり、この図を参照しつつＤＲＡＭの（１）ロードサイクル、（２）ヒットサイクル、（３）ミスサイクル、及び（４）リフレッシュサイクル・ヒットサイクルの動作について説明する。
（１） ロードサイクル
入力されるロウアドレスＸで指定される要求データがいずれのキャッシュ列２１０j （ｊ＝１，２，３，…，ｎ）にもなく、かつ空きのキャッシュ列がある場合、メモリセルアレイ１０Ｌより要求データを読出して空きのキャッシュ列にロードする。
このロードサイクルでは、制御線ＳＷb を“Ｌ”の非活性状態、制御線ＳＷa を“Ｈ”の活性状態にしておく。スイッチ手段２０Ｌをオンし、入力されるロウアドレスＸ0 で指定されるワード線ＷＬ0 を“Ｈ”に立ち上げ、要求データＡＤ１をビット線対ＢＬai／ＢＬbi上に読み出す。読み出した微小信号をセンスアンプ３０i で増幅する。このとき、特に限定されないが、スイッチ手段２０Ｌをオフすれば、大きな寄生容量を有するビット線対ＢＬai／ＢＬbiがセンスノード対Ｓai／Ｓbiから切り離されるので、前記増幅動作を著しく高速化できる。その上、ビット線対ＢＬai／ＢＬbiに対する充放電電流を低減して動作電流を大幅に減少できると共に、後述するプリチャージ動作の高速化も可能となる。
スイッチ手段２０Ｌをオフした後、ワード線ＷＬ0 を“Ｌ”に立ち下げ、ビット線対ＢＬai／ＢＬbiをイコライズする。即ち、プリチャージ動作を行う。このとき、スイッチ手段２０Ｌの制御により、ビット線対ＢＬai／ＢＬbi上の電位差が小さいままであるので、このプリチャージ動作が速やかに終了する。この結果、データＡＤ１はメモリセルアレイ１０Ｌには保存されない。一方、読出されたデータＡＤ１は、センスアンプ３０i で増幅され、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbi上に生じる。
そこで、空きのキャッシュ列２１０1 の制御線ＳＷc1を“Ｈ”に立ち上げ、キャッシュ用セル２１０i1にデータＡＤ１をロードする。その後、第３の実施例と同様に、キャッシュデータ線対Ｉai／Ｉbi上のデータに直接アクセスすることで、高速な応答ができる。このキャッシュアクセスをキャッシュデータ線対Ｉai／Ｉbiの振幅が小さい時点から行えることも第３の実施例と同様である。
【００３４】
一方、このロードサイクルにおいては、メモリセルアレイ１０Ｌのプリチャージが高速に行える。そのため、プリチャージ終了後、ロウアドレスＸの変更を含む次のアクセスサイクルを開始できる。その上、プリチャージを高速に行えるので、ビット線対ＢＬai／ＢＬbiの充放電まで次のサイクルを開始できない第３の実施例より、サイクル時間を短くできる。
このように、メモリアレイ１０Ｌから、キャッシュ用セル２１０ijを含むカラムスイッチ回路２００i へデータを転送する時に、該メモリアレイ１０Ｌのビット線対ＢＬai／ＢＬbiの充放電を制限する制御を行うことで、消費電力を低減し、高速化をも図れる。
【００３５】
（２） ヒットサイクル
入力されたロウアドレスＸで指定される要求データがいずれかのキャッシュ列２１０j に保持されている場合、キャッシュデータ線対Ｉai／Ｉbi上の最新データを前サイクル時に活性化したキャッシュ列に保存し、新たに要求されたデータを該キャッシュ列よりキャッシュデータ線対Ｉai／Ｉbi上に転送する。
このヒットサイクルにおいても、制御線ＳＷb は“Ｌ”の非活性状態、制御線ＳＷa は“Ｈ”の活性状態である。スイッチ手段２０Ｌはオフ状態である。活性化されたキャッシュ列２１０1 とは別のキャッシュ列２１０2 がヒットしたとすると、まず、旧キャッシュ列２１０1 に対応する制御線ＳＷc1を“Ｌ”に立ち下げ、その時点でのキャッシュデータ線対Ｉai／Ｉbi上の最新データＡＤ２（書込みによりデータＡＤ１がデータＡＤ２に更新されたと仮定した）をキャッシュ列２１０1 内のキャッシュ用セル２１０i1に保存する。センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズした後、要求データＡＤ３を保持するキャッシュ列２１０2 の制御線ＳＷc2を立ち上げ、そのデータＡＤ３をキャッシュデータ線対Ｉai／Ｉbiを介してセンスノード対Ｓai／Ｓbiに転送し、センスアンプ３０i によりリコールする。その後、第３の実施例と同様に、直接キャッシュデータ線対Ｉai／Ｉbiへのアクセスを行い、高速応答が達成される。なお、この第４の実施例では、メモリセルアレイ１０Ｌ側で何の動作も行う必要がない。そのため、動作消費電力が小さく、かつサイクル時間も短くできる。
（３） ミスサイクル
入力されるロウアドレスＸで指定される要求データがいずれのキャッシュ列２１０j にもない場合、リプレースされる所定のキャッシュ列２１０1 の保持データをライトバッファ３００i に退避させ、要求データをメモリセルアレイ１０Ｌより読出して前記所定のキャッシュ列２１０1 にロードする。その後、ライトバッファ３００i の保持データをメモリセルアレイ１０Ｌにコピーバックする。 このミスサイクルの開始時点では、制御線ＳＷa は“Ｈ”である。そして、前サイクルで活性化されたキャッシュ列２１０2 の制御線ＳＷc2を立ち下げ、キャッシュデータ線対Ｉai／Ｉbi上の最新データＡＤ４をキャッシュ列２１０2 内のキャッシュ用セル２１０i2に保存する。次に、制御線ＳＷb を立ち上げると共に、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiをイコライズする。この結果、ライトバッファ３００i 内の記憶素子３０３の各ノードが中間電位ＨＶＣＣとなる。その後、リプレースするキャッシュ列２１０1 の制御線ＳＷc1を立ち上げ、その保持データＡＤ２をセンスノード対Ｓai／Ｓbiに転送してセンスアンプ３０i で増幅する（リコール動作）。
制御線ＳＷb を立ち下げ、ライトバッファ３００i 内にデータＡＤ２を退避する。そして、センスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiを再度イコライズする。一方、メモリセルアレイ１０Ｌ側においては、このミスサイクル開始時点で既にプリチャージが終了しており、ロウアドレスＸ1 の入力直後にそれに対応するワード線ＷＬ1 を立ち上げ、ビット線対ＢＬai／ＢＬbi上に要求データＡＤ５を読出すことができる。即ち、第３の実施例と比べてミス時のメモリセルアレイ１０Ｌからの要求データの読出しをより速い時点で実行できる。
【００３６】
ライトバッファ３００i へのデータＡＤ２の退避と、それに続くセンスノード対Ｓai／Ｓbi及びキャッシュデータ線対Ｉai／Ｉbiの再度のイコライズの終了後、スイッチ手段２０Ｌをオンする。センスアンプ３０i を活性化してメモリセルアレイ１０Ｌからの読出しデータＡＤ５を増幅する。このセンスアンプ増幅の開始直後に、スイッチ手段２０Ｌをオフさせることで、ロードサイクルと同様に後に続く処理を高速化できる。
スイッチ手段２０Ｌをオフさせてすぐにワード線ＷＬ1 の立ち下げとビット線対ＢＬai／ＢＬbiのイコライズ、即ちメモリセルアレイ１０Ｌのプリチャージを行う。前述したように、このプリチャージを短時間に終了できる。その上、センスアンプ３０i による増幅動作も高速となり、消費電力も小さくなる。センスアンプ３０i の増幅動作により、センスノード対Ｓai／Ｓbiを介してキャッシュデータ線対Ｉai／Ｉbi及びキャッシュ列２１０1 内のキャッシュ用セル２１０i1に要求データＡＤ５が得られる。その後、ヒットサイクルと同様、高速なアクセスが行える。この第４の実施例では、サイクル開始時点でメモリセルアレイ１０Ｌのプリチャージが終了しているので、要求データＡＤ５を第３の実施例よりも速くキャッシュデータ線対Ｉai／Ｉbi上に転送できる。
一方、要求データＡＤ５の転送が終了すると、すぐに制御線ＳＷa を立ち下げ、センスノード対Ｓai／Ｓbiをキャッシュデータ線対Ｉai／Ｉbiから切り離す。これにより、以下に説明するように、キャッシュへのアクセスとコピーバックを同時並行して行い、サイクル時間を短くできる。
【００３７】
即ち、センスノード対Ｓai／Ｓbiをイコライズした後に、制御線ＳＷb を立ち上げ、退避していたデータＡＤ２をセンスノード対Ｓai／Ｓbiに転送し、センスアンプ３０i で増幅する。スイッチ手段２０Ｌをオン状態にして前記データＡＤ２をビット線対ＢＬai／ＢＬbi上に転送し、続いてリプレース前のキャッシュ列２１０1 のデータと対応するロウアドレスＸ0 で指定されるワード線ＷＬ0 を立ち上げる。このようにして、ワード線ＷＬ0 に接続されたメモリセル１１に対し、ロードサイクル時に失われたデータに加え最新の更新結果を含めたデータＡＤ２が書き戻される。
ビット線対ＢＬai／ＢＬbiの充放電が完全に終了すると、スイッチ手段２０Ｌがオフ状態となる。その後、メモリセルアレイ１０Ｌ側では、ワード線ＷＬ0 を完全に立ち下げてから、ビット線対ＢＬai／ＢＬbiをイコライズしてコピーバック動作を完了する。一方、スイッチ手段２０Ｌをオフした後、センスノード対Ｓai／Ｓbiをイコライズし、制御線ＳＷa を立ち上げる。そして、センスアンプ３０i によってキャッシュデータ線対Ｉai／Ｉbiの増幅を行う。この結果、制御線ＳＷa が“Ｌ”の非活性状態であるとき、書込みのあった行のキャッシュデータ線対Ｉai／Ｉbiの信号が増幅される。このようにしてミスサイクルが終了する。
（４） リフレッシュサイクル及びヒットサイクル
リフレッシュ時にキャッシュ列２１０j がヒットした場合、該キャッシュ列２１０j へのアクセスとリフレッシュを同時に行うことができる。図１２のタイプ１の波形はこの動作を示している。タイプ２の波形については、次の第５の実施例に関するものなので後述する。なお、リフレッシュ時にキャッシュがミスした場合、公知のリフレッシュ動作を行い、続いて前記ミスサイクルと同一の動作を行う。ここでは、入力されたロウアドレスＸ1 に対してキャッシュ列２１０2 がヒットしたものとする。
このリフレッシュサイクル及びヒットサイクルでは、まず、制御線ＳＷa と旧キャッシュ列２１０1 の制御線ＳＷc1を立ち下げ、キャッシュデータ線対Ｉai／Ｉbiとセンスノード対Ｓai／Ｓbiをイコライズする。新しくヒットしたキャッシュ列２１０2 の制御線ＳＷc2を立ち上げ、該キャッシュ列２１０2 内のデータＡＤ４をキャッシュデータ線対Ｉai／Ｉbiに転送する。その後、ヒットサイクルと同様に、高速なアクセスができる。
【００３８】
一方、メモリセルアレイ１０Ｌにおいては、既にプリチャージが終了している。そのため、すぐにリフレッシュ対象のメモリセル１１のワード線ＷＬ2 を立ち上げることができ、サイクル時間を短くできる。ワード線ＷＬ2 を立ち上げることで、ビット線対ＢＬai／ＢＬbi上にリフレッシュすべきデータＡＤ１１が読出される。センスノード対Ｓai／Ｓbiのイコライズ後、スイッチ手段２０Ｌをオンしてビット線対ＢＬai／ＢＬbi上の信号を増幅する。ビット線対ＢＬai／ＢＬbiの充放電終了後は、スイッチ手段２０Ｌをオフ状態にする。その後、第３の実施例と同様に、メモリセルアレイ１０Ｌをプリチャージすると共に、センスアンプ３０i によってキャッシュデータ線対Ｉai／Ｉbiの信号を増幅する。
【００３９】
この第４の実施例では、ライトバッファ３００i を設けて前記のような制御構成にしたので、第３の実施例に加えて次のような利点がある。
（ａ） ミスサイクル開始時点でメモリセルアレイ１０Ｌがプリチャージ済みであると共に、該メモリセルアレイ１０Ｌからの要求データの読出しを該メモリセルアレイ１０Ｌへのコピーバックに先行できるので、高速なアクセスが可能となる。
（ｂ） リフレッシドサイクルとヒットサイクルの開始時にも、メモリセルアレイ１０Ｌのプリチャージが終了しているので、サイクル時間を短くできる。
（ｃ） ヒットサイクルにおいても、メモリセルアレイ１０Ｌ上の動作が不要であるので、サイクル時間が短く、しかも動作電流を低減できる。
（ｄ） ロードサイクル及びミスサイクルの最初のスイッチ時にスイッチ手段２０Ｌを、ビット線対ＢＬai／ＢＬbiの充放電の終了を待たずにオフ状態とすることで、サイクル時間を短くでき、消費電力を大幅に減らせる。
（ｅ） 図１３は、図１０中のスイッチ手段２０Ｌの制御回路の構成例を示す回路図である。
第１の転送ゲート回路であるスイッチ手段２０Ｌを制御する制御線ＴＧＬに対して第１の転送信号である制御信号を供給する制御回路３１０には、駆動信号で あるセンスアンプ活性化信号ＳＡＥが入力される。制御回路３１０の出力信号と、センスアンプ活性化信号ＳＡＥがインバータ３１１で反転された信号とが、２入力ＡＮＤゲート３１２に入力される。制御回路３１０の出力信号とＡＮＤゲート３１２の出力信号とが、コピーバック動作検出手段３２０で切換え制御される切換え手段３２１を介して、制御線ＴＧＬへ供給される。
このように、スイッチ手段２０Ｌの制御線ＴＧＬを、ＡＮＤゲート３１２の出力信号で駆動することで、前記の制御を容易かつ正確なタイミングで実行できる。
【００４０】
（第５の実施例）
図１４は、本発明の第５の実施例を示すもので、図１０の第４の実施例のＤＲＡＭに設けられるリフレッシュ制御回路であるリフレッシュモード制御回路の概略の回路図である。
このリフレッシュモード制御回路は、外部入力されるロウアドレスＸとリフレッシュアドレスＸr のいずれか一方を切換え選択して図１０のＴＡＧ回路８０1 〜８０n に供給する選択回路（例えば、マルチプレクサ）４１０を備え、その出力側が該ＴＡＧ回路８０1 〜８０n の入力側に接続されている。各ＴＡＧ回路８０1 〜８０n の出力側に接続された出力信号用制御線ＳＷc1〜ＳＷcnには、図１０には図示されていないが、タイミングパルスＴＰによってタイミング調整のためのゲート手段４１１が接続され、そのゲート手段４１１の出力が図１０のカラムスイッチ回路２００i 内のキャッシュ列２１０1 ，…に供給されるようになっている。
又、このリフレッシュモード制御回路には、ＤＲＡＭ全体を制御する中央処理装置（以下、ＣＰＵという）等で構成された中央制御回路４２０が設けられている。中央制御回路４２０内には、モード信号であるリフレッシュモード信号Ｒと第１の信号群である第１のリフレッシュタイミング信号群ＲＴ１と第２の信号群である第２のリフレッシュタイミング信号群ＲＴ２とを発生するリフレッシュタイミング発生回路４２１が設けられている。この中央制御回路４２０の出力側とＴＡＧ回路８０1 〜８０n の出力側には、ブロック制御手段４３０が接続されている。ブロック制御手段４３０は、ＴＡＧ回路８０1 〜８０n の出力側に接続された制御線ＳＷc1〜ＳＷcnの出力信号からリフレッシュモード信号ＲＭを生成するゲート手段４３１と、該リフレッシュモード信号ＲＭによって第１又は第２のリフレッシュタイミング信号群ＲＴ１，ＲＴ２のいずれか一方を切換え選択してセンスアンプ３０i 及びカラムスイッチ回路２００i に対する各種の信号ＣＳを生成するリフレッシュモード切換回路４３２とで、構成されている。このようなブロック制御手段４３０は、センスアンプ３０i 及びカラムスイッチ回路２００i 列毎に設けられている。
【００４１】
次に、図１２の動作波形図を参照しつつ、図１４に示すリフレッシュモード制御回路の動作を説明する。
リフレッシュアドレスＸr に対応するデータがいずれのキャッシュ用セル２１０ijにも保持されていない場合、リフレッシュモード信号Ｒが“０”のため、第４の実施例で説明したタイプ１のリフレッシュ動作が行われる。一方、リフレッシュアドレスＸr に対応するデータを保持するキャッシュ列（例えば、２１０1 ）が存在する場合、リフレッシュモード信号Ｒが“１”となり、以下に説明するタイプ２のリフレッシュ動作が行われる。
タイプ２のリフレッシュ動作では、リフレッシュ対象となるメモリセル１１のワード線ＷＬ0 を立ち上げると共に、対応するキャッシュ列２１０1 の保持データＡＤ６をセンスノード対Ｓai／Ｓbiに転送してセンスアンプ３０i で増幅し、該キャッシュ列２１０1 のリフレッシュを行うと共に、スイッチ手段２０Ｌをオンしてビット線対ＢＬai／ＢＬbiにも転送する。即ち、コピーバックを行う。これにより、次のような利点がある。
図１０に示す第４の実施例では、キャッシュ用セル２１０ijにロードしたデータがメモリセルアレイ１０Ｌ側で保存されず、キャッシュミスが生じるまで該キャッシュ用セル２１０ij側でのみ保持されている。そのため、キャッシュ用セル２１０ijをリフレッシュする必要がある。これに対し、この第５の実施例では、メモリセルアレイ１０Ｌのリフレッシュサイクル時に、対応するキャッシュ用セル２１０ijのリフレッシュを行う。そのため、複数系列のリフレッシュ回路を設ける必要がなく、不必要にリフレッシュサイクルの頻度を増やす必要がない。又、同時にコピーバックを行うことで、次のような利点がある。
ＤＲＡＭがスタンバイ状態に入った場合、リフレッシュが一巡した時点で全てコピーバックが行われる。その時点で、ＴＡＧ回路８０1 〜８０n をリセットすることで、全キャッシュが無効となる。一般に、スタンバイ状態においては、リフレッシュ間隔を長くとることが求められるが、この第５の実施例の構成により、特にキャッシュ用セル２１０ijについては長時間のリフレッシュ間隔に耐えるデバイス設計をとらなくてもよい。例えば、ＮＭＯＳの基板ウエル電位を負に設定せず、０Ｖにし、その基板ウエルをセンスアンプ３０i 等の他の素子と共用して寸法を小さくできる。その上、制御線ＳＷc1〜ＳＷcnの活性化電位を低減することにより、昇圧に要する電力を低減できる。
【００４２】
（第６の実施例）
図１５は、本発明の第６の実施例を示すもので、図１０の第４の実施例のＤＲＡＭにおけるワード線ＷＬ及びスイッチ手段２０Ｌの第１の転送信号用制御線ＴＧＬを駆動するドライバの構成例を示す回路図である。
この回路では、デコード信号あるいはスイッチ手段２０Ｌの制御線ＴＧＬの活性化信号を入力する入力端子４５０と、コピーバックモード信号ＣＢＭを出力するコピーバック動作検出手段４５１とを備え、それらの出力側に２入力ＡＮＤゲート４５２，４５３が接続されている。ＡＮＤゲート４５２の出力側には、その出力信号ＩＮ1aを反転して反転信号ＩＮ1bを出力するインバータ４５４が接続されている。同様に、ＡＮＤゲート４５３の出力側にも、その出力信号ＩＮ2aを反転して反転信号ＩＮ2bを出力するインバータ４５５が接続されている。ＡＮＤゲート４５２，４５３及びインバータ４５４，４５５の出力側には、電圧設定手段である本実施例の３値出力回路で構成されるドライバが接続されている。
電圧設定手段であるドライバは、例えば信号ＩＮ1a，ＩＮ2a，ＩＮ1b，ＩＮ2bがそれぞれ“Ｈ”のときにオン状態となるスイッチ４５６，４５７，４５８，４５９を有している。スイッチ４５６は、ワード線ＷＬあるいはスイッチ手段２０Ｌの制御線ＴＧＬに接続される出力端子４６６と、第１の電圧である第１の基準電位Ｖ１との間に接続されている。スイッチ４５７は、第２の電圧である第２の基準電位Ｖ２と出力端子４６６との間に接続され、さらにスイッチ４５８，４５９が、出力端子４６６と接地電位ＶＳＳとの間に直列接続されている。
このドライバにおいて、第１の基準電位Ｖ１を例えばチップ内部電源電位ＶＣＣとし、第２の基準電位Ｖ２を電源電位ＶＣＣより高い昇圧電位に接続し、コピーバックを行うときにのみスイッチ４５７のみをオンし、それ以外の出力活性化時にはスイッチ４５６のみをオンするように制御する。このようにすれば、ワード線ＷＬやスイッチ手段２０Ｌの制御線ＴＧＬの活性化レベルが、必要なときのみ昇圧されるので、消費電力を小さくできる。
【００４３】
（第７の実施例）
図１６は、本発明の第７の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの素子配置を示す要部構成図である。
このＤＲＡＭでは、キャッシュ用素子領域２１０に図７又は図１０の複数のキャッシュ用セル２１０i1〜２１０inが形成されている。キャッシュ用セル２１０i1〜２１０inに第３の転送信号用リードカラム線ＲＣＬi を接続するＮＭＯＳ２１９Ｒ，２１９Ｌ，２２１，２２２と、ライトカラム線ＷＣＬi を接続するＮＭＯＳ２２５，２２６と、センスノード対Ｓai／Ｓbiを接続する第１のトランジスタであるＮＭＯＳ２２３及び第２のトランジスタであるＮＭＯＳ２２４からなる第２の転送ゲート回路とを図示するように配置している。
即ち、キャッシュ用セル２１０i1〜２１０inが接続される信号伝達線であるキャッシュデータ線Ｉbiとデータ線であるリードデータ線ＲＤＢa を接続するＮＭＯＳ２１９Ｌ，２２２、該キャッシュデータ線ＩbiとセンスノードＳbiを接続するＮＭＯＳ２２４、及び信号伝達線であるキャッシュデータ線Ｉaiとライトデータ線ＷＤＢ a を接続するＮＭＯＳ２２５を、キャッシュ用セル２１０i1〜２１０inの占有するキャッシュ用素子領域２１０の一方の端に配置する。さらに、キャッシュ用セル２１０i1〜２１０inが接続されるキャッシュデータ線Ｉaiとデータ線であるリードデータ線ＲＤＢb を接続する２１９Ｒ，２２１、キャッシュデータ線ＩaiとセンスノードＳaiを接続するＮＭＯＳ２２３、及びキャッシュデータ線Ｉbiとライトデータ線ＷＤＢb を接続するＮＭＯＳ２２６を、キャッシュ用素子領域２１０の反対の端に配置している。
このような配置構造にすることにより、素子の配列がキャッシュ用素子領域２１０の両端で対称となり、各素子の寸法にかかわらず、稠密な配置が可能となり、高集積化に適する。
【００４４】
（第８の実施例）
図１７は、本発明の第８の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの素子配置を示す要部構成図である。
このＤＲＡＭでは、キャッシュ用素子領域２１０に、図７又は図１０に示す複数のキャッシュ用セル２１０i1〜２１０inを形成している。そして、キャッシュ用セル２１０i1〜２１０inにライトデータ線対ＷＤＢ a ／ＷＤＢ b を接続するＮＭＯＳ２２５，２２６と、センスノード対Ｓai／Ｓbiを接続する第１のトランジスタであるＮＭＯＳ２２３及び第２のトランジスタであるＮＭＯＳ２２４からなる第２の転送ゲート回路とを、図示するように幾何学的に配置している。
即ち、キャッシュ用セル２１０i1〜２１０inが接続される信号伝達線対であるキャシュデータ線対Ｉai／Ｉbiとライトデータ線対ＷＤＢa ／ＷＤＢb を接続するＮＭＯＳ２２５，２２６を、キャッシュ用セル２１０i1〜２１０inの占有するキャッシュ用素子領域２１０の一方の端に配置する。さらに、キャシュデータ線対Ｉai／Ｉbiとセンスノード対Ｓai／Ｓbiを接続するＮＭＯＳ２２３，２２４を、キャッシュ用素子領域２１０の反対の端に配置している。
このような配置構造にすれば、スイッチ用素子の配列がキャッシュ用素子領域２１０の両端に分散され、該スイッチ用素子の寸法にかかわらず、稠密な配置が可能となり、高集積化に適する。さらに、データ線対であるリードデータ線対ＲＤＢa ／ＲＤＢb 及びライトデータ線対ＷＤＢa ／ＷＤＢb がそれぞれ近接して配置されるので、ノイズ耐性を確保することが可能である。
【００４５】
（第９の実施例）
図１８は本発明の第９の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの要部構成図である。さらに、図１９は図１８中の回路部分６００の部分詳細図である。この第９の実施例は、図７又は図１０に示すＤＲＡＭにおけるキャッシュ用素子領域２１０の素子配置に関する実施例である。
図１８に示すように、メモリセルアレイ１０Ｌには複数のビット線対ＢＬa ／ＢＬb が交互に配置され、該メモリセルアレイ１０Ｌの両側に、スイッチ手段２０Ｌ及びセンスアンプ３０i で構成される回路領域５０１，５０２が形成されている。回路領域５０１におけるビット線４本分の間隔５０３に相当する回路部分６００の詳細な回路構成が図１９に示されている。
図１９の回路部分６００内には、センスノード対Ｓai／Ｓbi及びキャシュデータ線対Ｉai／Ｉbiが設けられ、該キャッシュデータ線対Ｉai／Ｉbiがスイッチ回路６２０を介してデータバスＤＢに接続されている。センスノードＳaiとＳbiとの間にはキャッシュ用素子領域２１０が形成され、そのキャッシュ用素子領域２１０内に複数のキャッシュ用セル２１０i1〜２１０in及びダミーセル６１０i1〜６１０inが設けられている。各キャッシュ用セル２１０i1〜２１０inは、スイッチ手段及び記憶素子で構成され、それらがキャッシュデータ線対Ｉai／Ｉbiに接続されている。センスノード対Ｓai／Ｓbi上には、複数のダミーセル６１０i1〜６１０inが配置されている。各ダミーセル６１０i1〜６１０inは、キャッシュ用セル２１０i1〜２１０inと同一の寸法及び形状のスイッチ手段と記憶素子で構成され、それらのスイッチ手段の端子が電気的にセンスノード対Ｓai／Ｓbi上に接続されない構造となっている。
例えば、各ダミーセル６１０i1〜６１０inにおけるスイッチ手段をＭＯＳトランジスタで構成した場合、そのドレインを記憶素子に接続すると共に、ソース側上にはコンタクト孔を開孔せずに隣接するダミーセルのＭＯＳトランジスタのソースとのみ接続する。このような構造にすることにより、キャッシュ用セル２１０i1〜２１０inの構造及びピッチとメモリセルアレイ１０Ｌのメモリセル１１の構造及びピッチを同一にできる。そのため、このような微細な構造を製造する際の製造条件の設定が容易となり、製造上の歩留りを向上できる。
なお、本発明は上記実施例に限定されない。例えば、上記実施例ではＤＲＡＭについて説明したが、回路構成や素子の変更、あるいは電源の極性等を変更することにより、図示以外のＤＲＡＭの構成に変えたり、該ＤＲＡＭ以外の半導体記憶装置に適用する等、種々の変形が可能である。
【００４６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第１の制御信号にて、第１のイコライズ回路によりイコライズノードを介して２つのセンスノード間を電気的に短絡することができる。これにより、２つのセンスノード間をまず短絡させることで、駆動ノード対に残る電荷を利用したセンスノード間のイコライズを進めることができる。この後、第２の制御信号にて、第２のイコライズ回路及びスイッチ回路により、駆動ノード対の駆動ノードを所定のイコライズ電圧とすること及びイコライズノードに所定のイコライズ電圧を与えることによるセンスノード対の２つのセンスノードを所定のイコライズ電圧にする。このため、キャッシュ用セルのような負荷を有するセンスノード対と駆動ノード対とをイコライズするに際して、このイコライズ動作を高速かつ確実に実現することができる。
第２の発明によれば、例えば、キャッシュ用セルに対するアクセス、つまり、第２のワード線への駆動である場合には、第１の制御信号とは独立して第２の制御信号を出力することを確実に行えることで、センスノードに対するイコライズ動作を削減することができるので、動作の高速化及び消費電流の低減をより確実にすることができる。
第３及び第５の発明によれば、第２の転送ゲート回路によって、センスノード対と信号伝達線対とを電気的に切り離しておくことで、例えば、キャッシュ用セルから読出され、信号伝達線対に伝達されたデータを、ビット線対に接続されるメモリセルへのデータのアクセスにて使用されるセンスアンプを介することなく、第３の転送ゲート回路からデータ線対へ送ることができる。このため、データ線対への信号の転送と、センスノードのイコライズやビット線対のイコライズ等といった処理とを並行して実行でき、高速な応答が可能になる。
第４の発明によれば、増幅手段を設けたので、リコール動作に先立ってキャッシュ用セルのアクセスが可能となり、高速な応答が行える。
第６の発明によれば、バッファ回路を設けたので、キャッシュミス時において、メモリセルから信号伝達線対を介したデータのアクセスと、キャッシュ用セルからメモリセルへのデータのコピーバックとを同時並行して行え、高速な応答の可能な半導体記憶装置が得られる。しかも、バッファ回路及びキャッシュ用セルは各センスノード対毎に設けられているので、一度に転送できるデータ量を増大でき、極めて高いヒット率と高速性能を両立できる。
【００４７】
第７及び第８の発明によれば、キャッシュ用セルをメモリセルと同様の構造にすることにより、チップサイズの小さな半導体記憶装置が得られる。
第９の発明によれば、コピーバック動作を検出する検出手段を設けたので、第１の転送ゲート回路の制御を容易かつ正確なタイミングで実行できる。
第１０及び第１１の発明によれば、リフレッシュ制御回路を設けたので、キャッシュ用セルとしてスタンバイ状態における長時間のリフレッシュ間隔（インターバル）に耐えるデバイスを用いる必要が必須でなくなる。従って、ウエハ分離に要する寸法増大を除去でき、しかも昇圧に要する消費電力を低減できる。
第１２の発明によれば、電圧設定手段を設けたので、コピーバック以下のメモリセルとキャッシュ用セルとの間のデータ転送時におけるワード線等の不要な昇圧動作を除去でき、消費電力を低減できる。
第１３の発明によれば、キャッシュ用セル及び第２の転送ゲート回路のレイアウトの対称性が向上するので、第１及び第２のトランジスタの寸法にかかわらず、より稠密なレイアウトが可能となる。
第１４の発明によれば、２つのデータ線が隣接して配置されるので、ノイズに強い半導体記憶装置が得られる。
第１５の発明によれば、キャッシュ用セルの構造及びピッチとメモリセルの構造及びピッチを同一にできるので、その微細加工に要する製造条件の設定が容易となり、高い製造歩留りが得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＤＲＡＭの要部回路図である。
【図２】図１の動作波形図である。
【図３】本発明の第２の実施例を示すＤＲＡＭの要部回路図である。
【図４】図３中の検出回路の構成例を示す回路図である。
【図５】図３のヒットアクセス時の動作波形図である。
【図６】図３のミスアクセス時の動作波形図である。
【図７】本発明の第３の実施例を示すＤＲＡＭの要部回路図である。
【図８】図７の動作波形図である。
【図９】図７の動作波形図である。
【図１０】本発明の第４の実施例を示すＤＲＡＭの要部回路図である。
【図１１】図１０の動作波形図である。
【図１２】図１０の動作波形図である。
【図１３】図１０中のスイッチ手段の制御回路を示す回路図である。
【図１４】本発明の第５の実施例を示すリフレッシュモード制御回路の回路図である。
【図１５】本発明の第６の実施例を示すドライバの回路図である。
【図１６】本発明の第７の実施例を示すＤＲＡＭの要部構成図である。
【図１７】本発明の第８の実施例を示すＤＲＡＭの要部構成図である。
【図１８】本発明の第９の実施例を示すＤＲＡＭの要部構成図である。
【図１９】図１８中の回路領域６００の部分詳細図である。
【符号の説明】
１０Ｌ，１０Ｒ メモリセルアレイ
１１ メモリセル
２０Ｌ，２０Ｒ スイッチ手段
３０i センスアンプ
４０i センスノード等化回路
５０ センスアンプ駆動ノード等化回路
６０ 遅延回路
７０ キャッシュ
７１i1〜７１in，７１ij キャッシュ用セル
８０1 〜８０n ，８０j ＴＡＧ回路
１００ 検出回路
１０１，１０２ 第１，第２の検出手段
１０３ ＯＲゲート
２００i カラムスイッチ回路
２１０i1〜２１０in，２１０ij キャッシュ用セル
２２０〜２２６ ＮＭＯＳ
２２７ スイッチ
３００i ライトバッファ
３０１，３０２，４５６〜４５９ スイッチ
３０３ 記憶素子
３１０ 制御回路
３２０ コピーバック動作検出手段
３２１ 切換手段
４１０ 選択手段
４２０ 中央制御回路
４２１ リフレッシュタイミング発生回路
４３０ ブロック制御手段
４３１ ゲート手段
４３２ フレッシュモード切換回路
４５１ コピーバック動作検出手段
６１０i1〜６１０in ダミーセル
Claims (2)
- ２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が転送信号に応答して活性化する転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、電源との間に設けられたスイッチのオン動作によって、第１，第２の駆動ノードからなる駆動ノード対に動作電圧が供給され、該センスノード対における電位差を増幅するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの交差結合によって構成されるセンスアンプとを有する半導体記憶装置において、
前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、
前記センスノード対のセンスノード及び前記第２のワード線に接続されたキャッシュ用メモリセルと、
前記スイッチをオフ状態として、前記駆動ノードに対して前記センスアンプを駆動するのに必要な電圧を与えることが抑制された後に、第１の制御信号に応答して、前記センスノード対の２つのセンスノードとイコライズノードとを電気的に接続して、前記センスノード間で充放電を行なう第１のイコライズ回路と、
前記第１の制御信号を遅延回路により遅延させて得られる第２の制御信号に応答して、前記駆動ノード対に所定のプリチャージ電圧を与える第２のイコライズ回路と、
前記第２の制御信号に応答して、前記イコライズノードに所定のプリチャージ電圧を与えるスイッチ回路とを有し、
前記第 1 のイコライズ回路による充放電が進むに伴って、前記交差結合されたＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを導通状態にして、前記駆動ノードと接地間に設けられたコンデンサの電荷を前記センスノードに与えるか、もしくは、前記センスノードの電荷を前記コンデンサに与えることにより、前記センスノード間のイコライズを加速させることを特徴とする半導体記憶装置。 - 前記メモリセルは、第１の容量素子と、ゲート電極が前記第１のワード線に接続され、一方の電極が前記ビット線対のビット線に接続され、他方の電極が容量素子に接続されたＭＯＳトランジスタとで構成されており、前記キャッシュ用メモリセルは、第２の容量素子と、ゲート電極が前記第２のワード線に接続され、一方の電極が前記センスノード対のセンスノードに接続され、他方の電極が第２の容量素子に接続されたＭＯＳトランジスタとで構成されていることを特徴とする請求項１記載の半導体記憶装置。
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