JPH03219494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばキャッシュ
メ毎りにおけるアドレスタグ又はデータのように多ビッ
トの単位での書き込み／読み出しが行われるものに利用
して有効な技術に関するものである。

〔従来の技術〕

スタティック型ＲＡＭ（ランダム・アクセス・メモリ）
では、メモリセルからの記憶情報を増幅するセンスアン
プとして、カレントミラー構成のアクティブ負荷回路を
用いた差動増幅回路を用いるものである。上記センスア
ンプの動作に関しては、特開昭５３−７３０３９．特開
昭５２−２１７３３゜特開昭５７−１９８５９２号各公
報及び電子技術１９８１年発行第２３巻第３号ｐ、３１
〜ｐ、３２に記載されている。上記特開昭５３−７３０
３９号公報には、センスアンプの増幅動作開始と同時に
、センスアンプへの信号入力用ゲートＱＮ４．ＱＮ５を
自動的に絶縁状態とすることが示されている。

しかしながら上記特開昭５３−７３０３９号公報には、
多ビットの同時読み出しを行うための具体的構成につい
ては記載されていない。また、蕾き込み時の具体的動作
についても記載されていない。

また、上記特開昭５２−２１７３３．特開昭５７１９８
５９２号各公報及び電子技術第２３巻３号にはセンスア
ンプと、このセンスアンプへの信号入力用スイッチ手段
との関係が記載されたメモリが開示されている。しかし
ながら、上記メモリはいずれもダイナミック型メモリに
向けられている。

〔発明が解決しようとする課題〕

キャッシュメモリのように多ビットの同時読み出しを行
う場合、パリティチェック機能やアドレス比較機能が必
要であり、これらの高速動作化や高集積化が望まれてい
る。また、選択すべきメモリセルが結合されたワード線
の立ち上りから、センスアンプによる当該メモリセルの
記憶情報の増幅完了までの時間短縮、すなわち、読み出
し動作の高速化が望まれている。一般に、スタティック
型メモリセルを用いることにより、読み出し動作の高速
化を図ることができる。

この発明の目的は、多機能と高集積化を図ったキャッシ
ュメモリに適した半導体記憶装置を提供することにある
。

この発明の他の目的は、スタティック型メモリの読み出
し動作又は書き込み動作の高速化及び低消費電力化を図
った半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

パリティチェック回路として、メモリセルが結合された
相補データ線に対応して設けられたセンスアンプの相補
出力信号のうちの一方の出力信号を受ける一対のスイッ
チＭＯ８ＦＥＴＱＩ２　、Ｑｌ　３と、他方の出力信号
を受ける一対のＭＯ８ＦＥＴＱｌ　４　、　Ｑｌ　５を
設け、上記ＭＯ８ＦＥＴＱ１２とＱｌ４及びＭＯ８ＦＥ
ＴＱＩ　３　、Ｑｌ　５の入力側ノードを共通接続して
相補レベルを供給するとともに、上記他方のＭＯ８ＦＥ
ＴＱ１４　、Ｑｌ　５の出力側ノードを交差接続させて
一方のＭＯ８ＦＥＴＱＩ　２　、Ｑｌ　３の出力側ノー
ドに結合させる単位回路を複数個カスケード接続する。

更に、記憶情報と外部から供給された信号とを受ける比
較回路として、メモリセルが結合された相補データ線に
対応して設けられたセンスアンプの相補出力信号が一方
のソース、ドレインに供給され、そのゲートに対応する
比較信号が供給され、他方のソース、ドレインが共通化
された一対のスイッチＭＯ８ＦＥＴと、上記他方のソー
ス、ドレインがそのゲートに接続された出力ＭＯ８ＦＥ
Ｔとにより単位の比較回路を構成する。また、センスア
ンプの入出力ノードと、スタティック型メモリセルが結
合される相補データ線との間に、スイッチ素子を設ける
。このスイッチ素子は、メモリセルからの情報読み出し
時には、センスアンプの動作開始タイミングに同期して
オフ状態とされる。その後、センスアンプによって増幅
された情報は、センスアンプの後段に設げられ、選択的
にオン状態とされるカラムスイッチを介してコモンデー
タ線に送出される。

また、メモリセルへの情報書き込み時には、書き込みデ
ータが保持されたセンスアンプの動作中に上記スイッチ
素子がオン状態とされる。

〔作用〕

上記した手段によれば、パリティチェック回路をセンス
アンプの入出力ノードに結合させることによって高集積
化及び高速化を実現できる。さらに、比較回路として、
一対のＭＯＳＦＥＴのゲートと一方のンース、ドレイン
に比較信号を供給する構成を採ることによって素子数の
低減と配線容量の低減による高速化が可能になる。

また、多数のメモリセルが結合されることによって比較
的大きな寄生容量を持つ相補データ線を増幅動作に必要
な信号量が読み出された後に上記スイッチ素子により切
り離すものであるため高速化が可能になる。この場合、
相補データ線を選択するためのカラムスイッチは、セン
スアンプの後段に設けられている。言い換えると、相補
データ線とセンスアンプとの間に上記カラムスイッチは
存在しない。従って、上記相補データ線から上記センス
アンプの入出力ノードまでの信号伝送経路の抵抗匝の低
減が可能になる。よって、読み出し動作の一層の高速化
が可能になる。さらに、書き込み時にセンスアンプを有
効に利用することにより、書き込み動作の高速化を図る
ことができる。

〔実施例〕

第１図には、この発明が適用された多ビットの読み出し
／書き込みを行うスタティック型ＲＡＭの一実施例の要
部回路図が示されている。同図のＲＡＭは、公知のＣＭ
Ｏ８集積回路技術によって１個の単結晶シリコンのよう
な半導体基板上に形成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ８
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯ８ＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯ８ＦＥＴＯ共辿の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯ８ＦＥＴの基板ゲートを構成する。同図におい
て、ＰチャンネルＭＯ８ＦＥＴは、そのチャンネル部分
（バックゲート部）に矢印が付加されることによってＮ
チャンネルＭＯ８ＦＥＴと区別される。また、特に説明
しないときはＭＯＳＦＥＴは、Ｎチャンネル型である。

メモリアレイは、代表として例示的に示されているマ）
　ＩＪソックス置された複数のメモリセルＭＣ，ワード
線ＷＯないしＷｎ及び相補データ線り。

ＤｏないしＤＰ　、ＤＰから構成されている。

メモリセルＭｅのそれぞれは、互いに同じ構成にされ、
例示的に示されたワード線ＷＯと相補データ線ＤＯ、Ｄ
Ｏとの交点に配置されたメモリセルの回路構成が代表と
して具体的に示されている。

このように、ゲートとドレインが互いに交差接続され、
かつソースが回路の接地点に結合されたＮチャンネル型
の記憶ＭＯ８ＦＥ’ｌ’Ｑ１　、Ｑ２と、上記ＭＯ８Ｆ
ＥＴＱＩ　、Ｑ２のドレインと電源端子Ｖｃｃとの間に
設けられたポリ（多結晶）シリコン層からなる高抵抗Ｒ
１、Ｒ２とを含んでいる。

上記ＭＯ８ＦＥＴＱ１　、Ｑ２の共通接続点と相補デー
タ線Ｄｏ　、Ｄｏとの間にＮチャンネル型の伝送ゲート
ＭＯ８ＦＥＴＱ３　、Ｑ４が設げられている。同じ行（
ワード線方向）に配置されたメモリセルの伝送ゲートＭ
Ｏ８ＦＥＴＱ３　、Ｑ４等のゲートは、例示的に示され
た対応するワード線ＷＯに共通に接続され、同じ列に配
置されたメモリセルの入出力端子は、それぞれ例示的に
示された対応する一対の相補データ線（ビット線又はデ
イジット線）ＤＱ、ＤＱに接続されている。

メモリセルにおいて、ＭＯ８ＦＥＴＱ１　、Ｑ２及び抵
抗Ｒ１、Ｒ２は、−ｍの７リツプフロツプ回路を構成し
ている。抵抗Ｒ１は、ＭＯ８ＦＥＴＱ１がオフ状態にさ
れているときのＭＯ８ＦＥＴＱ２のゲート電圧をそのし
きい値電圧よりも若干高い電圧に維持させることができ
る程度の高い抵抗値にされる。同様に抵抗Ｒ２も高抵抗
値にされる。首い換えると、上記抵抗Ｒ１、Ｒ２は、Ｍ
０８ＦＥＴＱ１　、Ｑ２のドレインリーク電流を補償で
きる程度の高抵抗にされる。抵抗Ｒ１、Ｒ２は、ＭＯ８
ＦＥＴＱ２のゲート容量（図示しない）に蓄積されてい
る情報電荷が放電させられてしまうのを防ぐ程度の電流
供給能力を持つ。これにより、メモリセルの低消費電力
化を図ることができる。

この実施例に従うと、ＲＡＭ＃″−０ＭＯ８−ＩＣ技術
によって製造されるにもかかわらず、上記のようにメモ
リセルＭＣはＮチャンネルＭＯ８ＦＥＴとポリシリコン
抵抗素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯ８ＦＥＴを
用いる場合に比べ、そのチップ上に占める面積を小さく
できる。すなわち、ポリシリコン抵抗を用いた場合、駆
動ＭＯ８ＦＥＴＱＩ又はＱ２のゲート電極上にポリシリ
コン抵抗を形成できるとともに、それ自体のサイズを小
型化できる。そして、ＰチャンネルＭＯ８ＦＥＴを用い
たときのように、駆動ＭＯ８ＦＥＴＱＩ　、Ｑ２から比
較的大きな距離を持って離さなければならないことがな
いので無駄な空白部分が生じない。

同図において、特に制限されないが、相補データ線ＤＯ
，■は、スイッチＭＯ８Ｆ’Ｅ’ｌ’Ｑ５　。

Ｑ６を介してＣＭＯＳラッチ形態のセンスアンプの入出
力ノードＮｏ、Ｎｏに接続される。この入出力ノードＮ
ｏ、Ｎｏの属する相補データ線８ＤＱ。

８ＤＯと、上記メモリセルが接続される相補データ線Ｄ
ｏ　、ＤＯとは、上記スイッチＭＯ８ＦＥＴＱ５　、Ｑ
６によって分離され得る。そこで、両者を区別するため
に、以下、入出力ノードＮｏ　、　ＮＯの属する相補デ
ータ線を、サブ相補データ線８Ｄｏ。

８ＤＯと呼ぶ。上記ＣＭＯＳラッチ形態のセンスアンプ
は、ＰチャンネルＭＯ８Ｆ’ＥＴＱ８　、ＱＩＯとＮチ
ャンネルＭＯ８ＦＥＴＱ９　、Ｑｌ　１とからそれぞれ
構成されたＣＭＯＳインバータ回路の入力と出力とが互
いに交差されて構成される。例示的に示されている他の
相補データ線ＤＩ、ＤＩないしＤＰ　、ＤＰにも同様な
スイッチＭＯ８ＦＥＴＱ５’　　、Ｑ６’を介してセン
スアンプが結合される。なお、以下の説明では、主に、
相補データ線Ｄｏ　、ＤＯに結合される回路の構成につ
いて述べる。他の相補データ線ＤＩ、ＤＩ〜ＤＰ　、Ｄ
Ｐに結合される回路の構成は、上記構成と同様である。

センスアンプを構成するＰチャンネルＭＯ８ＦＥＴＱ８
．ＱｌＯのソースは、共通ソース線Ｐ８に接続される。

この共通ソース線ＰＳにはＭＯ８ＦＥＴＱ２６を介して
動作電圧が供給される。上記ＭＯ８ＦＥＴＱ２６は、特
に制限されないが、ゲートに定常的に接地電位が供給さ
れることによって定常的にオン状態にされている。上記
センスアンプを構成するＮチャンネルＭＯ８ＦＥＴＱ９
　。

Ｑｌｌのソースは共通ソース線Ｎ８に結合される。

共通ソース線ＮＳには、センスアンプを活性化させるタ
イミングパルスＳＡを受けるＮチャンネルＭＯ８ＦＥＴ
Ｑ２７を介して回路の接地電位が与えられる。これによ
り、センスアンプは、タイミングパルスＳＡがハイレベ
ルニナつ−ＣＮチャンネルＭＯ８ＦＥＴＱ２７がオン状
態になったとき、増幅動作に必要な動作電流の供給が行
われるので、相補データ線ＤＯ，Ｄｏ及びスイッチＭＯ
８ＦＥＴＱ５．Ｑ６を介して伝えられた信号の増幅動作
を開始する。

相補データ線間、つまり、データ線Ｄｏとり。

との間には、プリチャージ信号ＰＣを受けるＰチャンネ
ル型のスイッチＭＯ８ＦＥＴＱ７が設けられる。これら
のスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７は、プリチャ
ージ動作のときオン状態になる。相補データ線Ｄｏ　、
Ｄｏへのプリチャージ電流は、上記センスアンプを構成
するＰチャンネルＭＯＳ　Ｆ　Ｅ　ＴＱ８　、ＱＩ　Ｏ
及びＰチャンネルＭＯ８Ｂ’ＥＴＱ２６を介して供給さ
れる。上記スイッチＭＯ８Ｆ’ＥＴＱ７は、データ線Ｄ
ｏとＤｏのプリチャージレベルを互いに等しくするため
に設けられる。このよ５にセンスアンプのＰチャンネル
間Ｏ８ＦＥＴを利用してプリチャージ回路を構成するも
のであるため、プリチャージ専用回路を別に設ける必要
がない。従って、回路素子の低減を図ることができる。

なお、相補データ線ＤＯ，ＤＯないしＤＰ。

ＤＰ等に、電源電圧Ｖｃｃを供給するプリチャージＭＯ
８ＦＥＴＱＰ１．ＱＰ２等を設ける構成としてもよい。

上記相補データ線Ｄｏ　、Ｄｏとそれに対応するサブ相
補データ線８ＤＯ、ＳＤＯの間にそれぞれ設けられたス
イッチＭＯ８ＦＥＴＱ５　、Ｑ６のゲートには、タイミ
ングパルスＤＹＣが供給される。

第５図の動作タイミング図に示すように、上記タイミン
グパルスＤＹＣは、メモリアレイの１つのワード線ＷＯ
がハイレベルにされ、１つのメモリセルの記憶情報が相
補データ線Ｄｏ　、Ｄｏ等に読み出され、センスアンプ
の増幅動作に必要な信号量がノードＮｏ、Ｎｏに生じた
時点ｔ１においてハイレベルからロウレベルへの変化が
開始される。これと同期してセンスアンプを活性化させ
るタイミングパルス８Ａがロウレベルカラハイレベルに
される。上記タイミングパルスＤＹＣのロウレベルへの
変化によりスイッチＭＯ８ＦＥＴＱ５゜Ｑ６がオフ状態
になり、相補データ線Ｄｏ　、　ＤＯとサブ相補データ
線ＳＤＯ、ＳＤＯが分離される。

シタがって、センスアンプからみた相補データ線の負荷
とが小さ（なり、上記ノードＮｏ、Ｎｏに伝えられた信
号を高速に増幅できる。すなわち、相補データ線Ｄｏ　
、Ｄｏ等には、上記のようなメモリセルが多数接続され
ることによって、比較的大きな寄生容量を持つものであ
るが、この実施例では、センスアンプが増幅動作を開始
する時点で上記大きな寄生容量を持つ相補データ線ＤＯ
，Ｄ。

等を切り離すので、ＣＭＯＳラッチ形態のセンスアンプ
により、入出力ノードＮｏ、ＮＯに伝えられた微小信号
差のハイレベルとロウレベルを高速に電源電圧Ｖｃｃの
ような）・イレベルと回路の接地電位のようなロウレベ
ルに増幅することができる。このような高速なレベル変
化により、ＣＭＯＳインバータ回路を構成するＰチャン
ネル間Ｏ８ＦＥＴとＮチャンネルＭＯ８ＦＥＴとを通し
て流れる貫通電流の発生を抑えることができるので高速
化と低消費電力化が実現できる。

メモリセルは、ダイナミック型メ七リセルのような再書
き込み（リフレッシ−動作）が不要なスタティック型で
あるため、上記のようにセンスアンプの入出力ノードＮ
Ｏ，ＮＯをメモリセルが結合された相補データ線Ｄｏ　
、Ｄｏから切り離してもメモリセルの情報保持動作には
何等影響を与えない。この点において、ダイナミック型
メモリセルに対して設けられるシェアード型のセンスア
ンプの増幅動作と大きく異なるものである。

ところで、Ｆｉｇ、５に点線で示す様に、タイミングパ
ルスＤＹＣのハイレベルカラロウレベルへの変化開始時
点ｔ１を時点ｔ２に遅らせてもよい。

この様に変化タイミングを遅らせることにより、センス
アンプにおける増幅動作開始後所定期間スイッチＭＯ８
Ｂ’ＥＴＱ５　、Ｑ６をオン状態に維持できる。この期
間を適切に設定することにより、上記センスアンプの動
作の高速化を制限することなく、センスアンプ起動時に
ノードＮＯ，ＮＯに発生するカップリングノイズの低減
を図ることができる。すなわち、センスアンプ起動時に
は、共通ソース線Ｎ８ｆｆｉハイレベルからロウレベル
へ急激に立ち下がることに応じて、ノードＮＯ、Ｎ。

にカップリングノイズが生じ易い。このカップリングノ
イズが、上記ノードＮｏ、Ｎｏにメモリセルから伝えら
れた微小信号に悪影響を与えると、センスアンプによる
微小信号の正確な検出が妨げられる。その結果、誤読み
出し等の誤動作が生じ易い。ノードＮＯ，ＮＯに生じる
カップリングノイズは、このノードＮＯ，ＮＯに結合さ
れる寄生容量が大きい稚虫じにくい。Ｆｉｇ、　５に点
線で示す実施例によれば、センスアンプ起動時（ｔｌ）
及びその後の所定期間（ｌｔｌ−ｔ２１）、ノードＮｏ
、Ｎｏに結合される寄生容量は、相補データ線ＤＯ、Ｄ
ｏの寄生容量を含むことになる。従って、Ｆｉｇ、　５
に実線で示す実施例と較べて、より一層の誤動作防止を
図ることができる。

第１図に示すワード線ＷＯ〜Ｗｎは、Ｘアドレスデコー
ダ回路の出力信号により選択される。Ｘアドレスデコー
ダ回路の各ワード線に対応した単位回路は、相互におい
て類似のノアゲート回路等により構成される。これらの
ノアケート回路等の入力端子には、複数ビットからなる
内部相補アドレス信号が所定の組合せをもって印加され
る。これにより、アドレス指定された１つのワード線の
選択動作が行れる。

例示的に示されたサブ相補データ線ＳＤＱ　。

ＳＤｏは、図示しないカラムデコーダによって制御され
るカラムセレクタを構成するスイッチＭＯ８ＦＥＴＱ２
４　、Ｑ２５を介して共通のＩ１０線に結合される。

入出力回路Ｉ１０には、上記共通のＩ１０線の他に、デ
ータ入カバッ７ア及びデータ出力バッファ等が含まれる
（図示せず）。上記データ出力バッファは、読み出し信
号を増幅するメインアンプと出力回路を含む。

第６図は、書き込み動作時のタイミング波形図を示して
いる。各波形の参照記号は、第１図に示された記号と対
応させることができる。なお、信号ＷＥは、Ｉ１０線に
書き込みデータを供給するための書き込み回路の制御信
号である。この書き込み回路は、第１図では省略されて
いるが、Ｉ１０線に結合される。本実施例によれば、多
ビツト同時書き込み動作の高速化のために、書き込み回
路から見た容量性負荷が小さくされる。すなわち、書き
込み回路から送出された書き込み信号は、Ｉ１０線及び
カラムセレクタを介してサブ相補データ線（８Ｄ０．８
ＤＯ〜ＳＤＰ、■）に供給されるが、このとき制御信号
ＤＹＣによってオフ状態とされているスイッチによって
、相補デー離されている。従って、上記サブ相補データ
線（ＳＤＯ、ＳＤＯ〜ＳＤＰ　、８ＤＰ）が上記書き込
み回路によって駆動される際、その動作スビー）”　ハ
上ｆｆｉ相補データ線（８ＤＯ，８ＤＯ−８ＤＰ。

８ＤＰ）の寄生容量に影響されない。よって、カラムセ
レクタがオン状態となった時（Ｔ１）から、サブ相補デ
ータ線上に書き込み信号が確定する時（Ｔ２）までの期
間が短い。さらに本実施例によれば、センスアンプによ
って相補データ線（ＤＱ。

１）０−ＤＰ　、　ＤＰ）を駆動することができるので
、上記書き込み回路の駆動能力を上げることな（相補デ
ータ線（Ｄｏ　、Ｄｏ−ＤＰ、ＤＰ）に対する高速駆動
が可能になる。つまり、制御信号ＤＹＣによって制御さ
れるスイッチがオン状態になった時（Ｔ３）から、相補
データ線上に書き込み信号が確定する時（Ｔ４）までの
期間が短縮される。

以　　下　　余　　白 第１図に示す冥施例では、メモリアレイの各相補データ
ａＶｃ対応して上記センスアンプが設けられるが、この
構成に代え、Ｆ１６．４圧示されたようにセンスアンプ
を複数の相補データ＃に対して共通て用いる構成として
もよい。Ｆｉｇ、４に示す実施例では、各相補データ線
ＤＯ、ＤＯ〜ＤＰ。

ＤＰｒｔｃ対応してスイッチＭ　Ｏ８Ｆ　Ｅ　Ｔ対（Ｑ
５１゜Ｑ６１　）〜（Ｑ５ｎ　＊　Ｑ６　ｎ　）が設け
られる。これらのスイッチＭ　ＯＳＰ’　Ｅ　Ｔ対はそ
れぞれ、制御信号ＤＹＣ１〜Ｄ　Ｙ　Ｃｎによって制御
される。非選択状態又はワード線が選択される前のプリ
チャージ期間において全スイッチＭ　ＯＳＦ　Ｅ　Ｔ対
がオン状態にさハる。次に選択されるべきカラムに対応
Ｌ＆、（イッチＭ　０８　Ｆ　Ｅ　Ｔ対を残して他のス
イッチＭＯ８Ｐ″ＥＴ対がワード線の選択動作の前にオ
フ状態にされる。この後は、前記第５図を参照して説明
したとＰ１４５１１な動作により読み出し動作を行うこ
とができる。

本発明に従うと、第１図に示す様に１複数ビツトの読み
出しが正しく行われた否かをチエツクするパリティチェ
ック回路が設けられる。このハリティチエツク回路は、
上記センスアンプの入出力ノードＮ’Ｏ，Ｎｏに直接的
に接続されることによって高集積化と高速化を図るもの
である。

すなわち、非反転データ線ＤＯＫ対応した入出力ノード
ＮＯにケートが接続された一対のＭＯ８ＦＥＴＱＩ　２
　、Ｑｌ　３と、反転データ線π下に対応ＬＪｃ入出力
ノードＮｏにゲートが結合された一対のＭＯ８ＦＥＴＱ
Ｉ　４　、Ｑｌ　５が設けられる。

上記ＭＯ８ＦＥＴＱ１２とＱｌ４の一方の入出力端子の
共通接続点は、センスアンプを活性化させる接地電位が
伝えられる共通ソース線ＮＳに接続される。他方のＭＯ
８ＦＥＴＱ１３とＱｌ５の一方の入出力端子の共通接続
点は上記センスアンプを活性化させるハイレベル側の電
源電圧Ｖｃｃが伝えられる共通ソース線ＰＳに結合され
る。上記反転側のデータ線ＤＯに対応したサブデータ線
ＳＤＯにゲートが結合されたＭ（Ｊ８ＦＥ’ｌ”Ｑ、１
４とＱｌ５の他方の入出力端子は、上記ＭＯ８ＦＥＴＱ
１３とＱｌ２の他方の入出力端子にそれぞれ交差接続さ
れる。

上記相補データ線Ｄｏ　、Ｄｏに隣接する相補データ線
ＤＩ、ＤＩに対応したサブ相補データ線にも上記した回
路と類似の回路が設けられる。すなわち、非反転側のデ
ータ線Ｄ１に対応したサブデータ線ＳＤＩにケートが接
続された一対のＭＯ８ｋ″ＥＴＱ１６．Ｑｌ７と、反転
側のデータ線Ｌ１１に対応したサブデータ線５ＩＪＩＫ
ケートが結合されたＭＯ８１１″ＥＴＱＩ　８　、　Ｑ
ｌ９が設けられる。

上記ＭＯ８ＦＥＴＱ１６とＱｌ８の一方の入出力端子の
共通接続点は上記ＭＯ８ＦＥＴＱｔ　２　。

Ｑｌ５の他方の入出力端子の共通接続点に接続される。

他方のＭＯ８ＦＥＴＱ１７とＱｌ９の一方の入出力端子
の共通接続点は、上記ＭＯ８ＦＥＴＱ１３．Ｑ、１４の
他方の入出力端子の共通接続点に接続される。以下、他
の相補データ蕨対に対応［７たサブ相補データ線対につ
いても上記園様な構成の回路がそれぞれに設けられる。

最終の相補テータ線対ＤＰ　、ＤＰに接続されるメモリ
セルには、所足のハＩＪティビットが記憶される。バリ
ティビットけ、−度に読み出される複数ビットの１”又
は６０”の数が奇数又は偶数となる様に予めパリティビ
ットジェネレータ（図示せず）で形成される。相補デー
タ線ＤＰ　、ＤＰＫ対応したサブ相補データ線ＳＤＰ　
、ＳＤＰにも上記類似の回路が設けられる。千１〜て、
その出力側には、タイミングパルスＤＰを受けるスイッ
チＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ＡとＱａ’ｌｉ＝介し２
て上記センスアンプと類似のＣ，Ｍ　ＯＳラッチ形態の
増幅回路ＤＰＡが設けられる。この増幅回路ＤＰＡには
、タイミングパルスＦＡ。

ＰＡを受けて電源電圧Ｖｃｃと回路の接地電位を供給す
るＰチャン坏ル型スイッチＭＯ８ＦＥＴＱ２８とへチャ
ンネル型スイッチＭＯ８ＦＥＴＱ２９が設けられる。

々お、共通ソース線ＰＳとＮＳ及び上記各単位回ｕ　Ｖ
Ｃオｎ　ルスイッチＭ　ＯＳＦ　Ｅ　’ｌ’　Ｑ　１２
　、　Ｑ　１３の出力側のソース、ドレイン間には、短
絡用（プリチャージ用）のＭＯ８ＦＥＴＱ２２　、Ｑ、
２３及びＱ３０等が設けられ、タイミングパルスＤＡＰ
ＣＫよりスイッチ制御される。

この実施例のパリティチェック回路の動作は、次の通り
である。

相補データ線１）Ｏ，ｉ）Ｏに読み出された信号がハイ
レベル々ら、言い換えるならば、非反転データ＃！ＤＯ
がハイレベルで、反転データ線ＤＯのレベルがロウレベ
ル々う、センスアンプのｍ幅動ｆ’Ｉ＝によってＭＯ８
ＦＥＴＱ１２とＱｌ３がオン状態になる。それ故、次段
にはＭＯ８ＦＥＴＱ１２全通してロウレベルの信号が、
ＭＯ８ＦＥ！ＴＱＩ　３を通してハイレベルの信号が伝
えられる。

次段の相補データ線ＤＩ、ＤＩに読み出さ−ｉ′また信
号が同様にハイレベルなら、言い換オ、るならば、非反
転データ線ＤＪがハイレベルで、反転データ線Ｄ１のレ
ベルがロウレベルなら、センスアンプの増幅動作によっ
てｆＶｔ　ＯＳ　Ｆ　Ｅ　’ｌ’　Ｑ　１６とＱｌ７が
オン状態になる。それ故、次段にはｆＶＩＯ８ＦＥＴＱ
１６を通してロウレベルの信号が、ＭＯ８Ｐ”ＥＴＱＩ
　７を通してハイレベルの信号が伝えられる。すなわち
、上記信号レベルがそのまま伝えられる。以下、全ビッ
トがハイレベル（論理″１”ンのとき、増幅回路の出力
はハイレベルてなる。上記パリティビット（ＤＰ）を含
んで全ビットが奇数ビットからなるときには、奇数パリ
ティ方式を採るものとなる。

相補データ線Ｄｏ　、ＤＯＫ読み出された信号がロウレ
ベルなら、言い換えるならば、非反転データ線ＤＯがロ
ウレベルで、反転データ線ＤＯのレベ７ｔ、７５Ｅハイ
レベルなら、センスアンプの増幅動作によって！ＶＩＯ
８ＦＥＴＱ、１４とＱｌ５がオン状態になる。そね故、
次段にはＭＯ８ＦＥＴＱ１４全通してロウレベルの信号
が、ＭＯ８ＦＥＴＱ１５全通してハイレベルの信号が交
差的に伝えられる。

他の全データが上記同様にハイレベルならそのまま伝え
られるので、パリティビットに論理″０″ヲ書き込んで
、そこで再びノ・イレベルとロウレベルを逆転させて上
記増幅回路ＤＰＡ側でみれば、出力信号がハイレベルに
なるようにする。上記複数ビットのうちいずれか１ビツ
トが誤っているときには、増幅回路ＤＰＡの出力信号が
ロウレベルに々す、ＭＯ８Ｐ’ＥＴＱ３１をオフ状態に
する。

それ故、カラムセレクタの選択信号ＹＯＫよってＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　３２がオン状！線にされたとき、
インバータ回路を通した出力信号ＩＪＰＥがロウレベル
になってパリティエラーを表示する。偶数ハリティ方式
を採るときには、上記の場合と異なり出力信号ＤＰＥの
ハイレベルを持ってパリティエラーとするものである。

この実施例では、パリティチェック回路を構成する伝送
ケートＭ　ＯＳ　、？’　Ｅ’１’例えばＩνＬＯＳ　
Ｂ”　Ｅ　ＴＱｌ　２　、　Ｑｌ　３がセンスアンプの
入出ノードＮ０２Ｎｏが結合さねたサブ相補データ線Ｓ
ＤＯ、ＳＤＯに直結されるものであるため、筒速化と高
集積化を実現できるものである。

Ｆ’ｉｇ、ｉに示す実施例では、メモリアレイＭＡＯ内
のメモリセルのうち、選択された１つのワード線に結合
されるすべてのメモリセルの情報が、スイッチＳＷＯ、
センスアンプＳＡＯ、パリティチェック回路ＰＣＣＯ及
びオン状態のカラムセレクタ（Ｃ８Ｏ）を介１．てｌ　
／　Ｏ？１Ｖｌｉｌ　Ｋ読み出さり、る。

このＩ１０線は、Ｆｉｇ、９に示す様に複数のメモリア
レイＭＡ、Ｏ、ＭＡ　１　、・・・Ｍ　Ａ　ｎに共通に
用いられる。メインアンプＭ、Ａ　１　、　ＭＡ、　ｎ
に対応して、スイッチＳ′ｖｖ１．ＳＷｎ、センスアン
プＳＡＩ。

ＳＡｎ、バリティチｘ、ｙりｆ＠＠ＰＣＣＩ　、ＰＣＣ
ｎ及びカラムセレクターＣ８１、Ｃ８ｎがそれぞれ設け
られる。カラムセレクタＣ３Ｏ１Ｃ８１，・・・Ｃ８ｎ
には、それぞれ選択信号ＹＯ，Ｙ１．・・・Ｙｎが供給
される。択一的にオン状態とされたカラムセレクタを介
して、対応するメモリアレイからの複数ビットの情報が
共通のＩ１０線に読み出される。本実施例によれば、メ
モリアレイ単位で多数ビットを同時に読み出す構成とさ
れているので、カラムセレクタは、メモリアレイを択一
的に選択する機能を有していればよい。言い換えると、
メモリアレイとセンスアンプとの間にカラムセレクタを
設ける必要がない。従ってメモ１ノアレイ中のデータ線
から、これと対応するセンスアンプノ入出力ノードまで
の信号伝達経路に、信号伝達速度を遅延させる様な抵抗
成金等を極力排除することができる。センスアンプの入
出力ノードに伝達される信号は、増幅前の微小信号であ
るから、上記抵抗成金等を排除することにより％　ｅ号
伝達速度、ひいては、情報読み出し動作の高速化に大き
な効果がある。

第２図には、この発明の他の一実施例の要部同略図が示
されている。この実施例では、メモリセルがデュルポー
ト構成とされる。すなわち、各メモリセルＭＣＩＣ１−
ｊ、アドレス選択用の伝送ケートＭＯ８ＦＥＴが２対設
けられる。そのうちの−対のＭ　ＯＳ　ＦＥ　ＴＯケー
トが、例えばワード線Ｗ）ｔＯＫ接続され、その入出力
ノードが例えば相補データ線ＩＪＲＯ、ＤＲＯＫ接続ざ
ねる。他の一対ｏＭ０８ＦＥＴのケ−，トは’７−ド線
ＷＬＯＶＣ接続され、その入出力ノードが相補データ線
ＤＬＯ。

ＤＬＯに接続される。こわにより、１つのメモリセルＭ
Ｃは、右側ポートに対応したワード、ｌｉ！ＷＲＯと相
補データ線ＤＲＯ、ＤＲＯとの交点と、左側ポートに対
応したワード線ＷＬＯと相補データ線ＤＬＯ、ＤＬＯと
の交点とに共通に設けられる。

そして、上記右側ポートに対応した相補データ線ＤＩ（
，０、ＤＲＯ及び左側ボートに対応した相補データ線Ｄ
Ｌｏ　、ＤＬＯ等にはそれぞれ、前記第１図と同様なセ
ンスアンプ、バリティチヱック回路、カラムセレクタ及
び入出力回路Ｉ１０が設けられる。

す々わち、２つの入出力ポートは、メモリアレイを中心
にして左右対称的て設けられるものである。

このようなデュアルポートＲＡＭでは、上記のように右
側のポートからメモリアレイをアクセスしてデータの読
み出しを行うとき、選択されたメモリセルからの読み出
し７信号がセンスアンプの増幅動作に必要な信号量にな
った後は、タイミングパルスＤＹＣＫよりスイッチ制御
されるＭＯ８ＦＥＴＱ５　、Ｑ６をオフ状態にする。上
記のような信号量の読み出し時間は、極く短いから右側
のセンスアンプ等による読み出し動作と並行してメモリ
アレイのワード線の選択動作をクリアして左側のポート
からメモリアレイをアクセスして別のアドレスにデータ
の奮シ′コ込み／又は読み出しを行うことができる。こ
れにより、いっそうの高速助作化が可能に々る。このよ
うなプーアルポートのＲＡＭは、後述するようなキャッ
シュメモリに適したものと々る。

第３図には、比較機能を付加したＲＡＭの一実施例の要
部回路図が示されている。

この実施例のＲＡＭは、前記第１図に示した実施例のＲ
ＡＭＶＣ記憶情報と外部から供給された情報との比較−
教授出を行う比較回路が付加された例が示されている。

それ故、メモリアレイ、センスアンプ及びパリティチェ
ック回路等は前述の説明と同様であるのでその説明を省
略する。

この実施例では、相補データ線Ｄｏ、ＤＯに対応したサ
ブ相補データ線ＳＤＯ、ＳＤＯに、比較回路を構成する
一対のＭＯ８ＦＥＴＱ４０．Ｑ４１の一方の入出力端子
がそれぞれ結合される。これら一対のＭＯ８ＦＥＴＱ４
０　、Ｑ４１の他方の入出力端子の共通接続点が出力Ｍ
Ｏ８ＦＥＴＱ４２のゲートに接続される。出力ＭＯ８Ｆ
ＥＴＱ４２のソースは接地電位に接続される。他のサグ
相補データ線についても一対のＭ　０８　Ｆ　Ｅ　Ｔと
出力ＭＯＳ　Ｆ　Ｅ　Ｔが結合される。例えば、サブ相
補データ線ＳＤＰ　、５ＤＰＩＣｉ、一対ｏＭＯ８ＦＥ
ＴＱ４０’、Ｑ４１’と出力ＭＯ８ＦＥＴＱ４２’とが
結合される。各出力Ｍｏ５Ｆｆ；’ｔ’Ｑ４２．Ｑ４２
’等のドレインは互いに共通接続される。すなわち、出
力ＭＯ８ＦＥＴＱ４２等のトレインは、ワイヤード論理
が採られる。

上記サブ相補データ線８１）０．、ＳＤＯに対応した一
対のＭＯ８ＦＥＴＱ４０　、Ｑ４１のゲートには、比較
すべき外部からの信号が供給される。例えば、この実施
例のＲＡＭをキャッシュメモリに利用する場合、後述す
るようなアドレスタグが供給される。記憶情報と対応す
る外部信号は相補レベルで供給される。例えば、読み出
された記憶情報により非反転のサグテータｌ１ＩＳＤＯ
がノ・イレベルで、反転サブデータ線ＳＤＱがロウレベ
ルなら、それに対応した外部からの信号によりＭＯ８Ｆ
ＥＴＱ４０のゲートに供給される入力信号がロウレベル
で、Ｍ（Ｊ８ＦＥＴＱ４１のゲートに供給される入力信
号がハイレベルに々るように供給される。

これにより、外部入力信号のハイレベルによりＭＯ８Ｆ
ＥＴＱ４１がオン状態になり、反転のサブデータ線８Ｄ
Ｏのロウレベルを出力ＭＯ８ＦＥＴＱ４２のゲートに伝
えるので、出力Ｍ　ＯＳ　ＦＥ　ＴＱ４２がオフ状態に
なる。

上記の場合とは逆に読み出された記憶情報により非反転
のサブデータ線ＳＤＯがロウレベルで、反転のサブデー
タ線８ＤＯがハイレベルなら、それに対応した外部から
の信号によりＭＯ８ＦＥＴＱ４０のゲートに供給される
入力信号がハイレベルで、ＭＯ８ＦＥＴＱ４１のゲート
に供給される入力信号がロウレベルになるように供給さ
れる。

これにより、外部入力信号のハイレベルによりＭ０８Ｆ
ＥＴＱ４０がオン状態になり、非反転のサブデータ線Ｓ
ＤＯのロウレベルを出力Ｍ　０８　Ｆ　ＥＴＱ４２のゲ
ートに伝えるので、出力Ｍ　ＯＳ　Ｆ　ＥＴＱ４２がオ
フ状態になる。全ビットが上記のように一致したなら、
全出力ＭＯ８ＦＥＴがオフ状態になるので、共通接続さ
れたドレインのレベルハイレベルに維持される。従って
一教授出信号ＣＨけロウレベルとなる。

こり、に対して、上記記憶情報に対して外部入力信号が
いずれか１ビツトでも不一致のものがあれば、上記出力
ＭＯ８ＦＥＴの共通化されたドレインがロウレベルにな
る。従って、−教授出信号ＣＨはハイレベルとなる。

比較（９）路として第８図に示すような回路を用いるこ
ともできる。しかし、このような比較回路を用いた場合
には、出力＃　ＯＬ　ｒｔｃ単位回路当たり２個のＭＯ
８ＦＥＴＱ４３　、Ｑ、４５が結合されるため、出力線
ＯＬの寄生容量を増大させる。また、出力線ＯＬの蓄積
電荷の引き抜きは直列接続された２つのＭＯ８ＦＥＴＱ
４３とＱ４４又はＱ４５とＱ４６とにより行われるため
、その合成コンダクタンスが大きくなる。これにより、
動作速度が遅くなるとともに占有面積が大きいという問
題がある。

これに対して、この実施例の比較回路では、上記のよっ
て出力線ＯＬには１つのＭＯ８ＦＥＴＬか接続されない
から、ＭＯＳＦＥＴのサイズが第８図のＭ　０８　Ｆ　
Ｅ　Ｔと同じ々ら出力線の寄生容量を半分圧減らすこと
ができる。そして、出力線のプリチャージレベルの引き
抜きは、１つの出力ＭＯ８ＦＥＴで行われるから素子サ
イズが同じなら、コンダクタンスを上記第８図の回路の
２倍に大きくできる。この実施例の比較回路は、上記の
ような負荷容量の低減とディスチャージ電流の増大化に
よって大幅な高速動作化が可能になる。また、１ビツト
当だＪ、ＭＯＳＦＥＴの数が３個と少なくできるから占
有面積の低減も可能になる。そして、比較回路をセンス
アンプが設けらするサブ相補データ線に直結させて、ア
レイ状態に構成することにより、信号線の引き回しによ
る信号伝播遅延時間を最小にできるからいっそうの高速
化と、高集積化が可能となる。

なお、第３図の実施例では、相補データ線ＤＯ９Ｄｏ〜
ＤＰ、ＤＰとサブ相補データ線８ＤＯ、ＳＤＯ〜ＳＤＰ
　、ＳＤＰとの間に設けられる各スイッチ素子は、それ
ぞれ、ｎチャンネルｆｉＭＯ８ＦＥＴとｐチャンネル型
ＭＯ８ＦＥ’ｌｌ’とが並列接続された一対０Ｍ０８Ｆ
ＥＴｓ　Ｑ５１１Ｑｓｉ’〜Ｑ５ｎｌＱ５ｎ’及びＱ　
６１　＋　Ｑ　６１　’　〜Ｑ　６　ｎ　、Ｑ　６　ｎ
　’によって構成される。ｎチャンネルＭＯ８ＦＥＴｓ
とｐチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　ｓとは、それぞ
れ逆相の信号ＤＹＣ、ＤＹＣによって制御される。本実
施例によれば、スイッチ素子のオン状態時の抵抗値が低
減される。また、スイッチ素子のオン状態時に、ＭＯＳ
ＦＥＴのしきい値電圧に相当する電圧が、相補データ線
とサブ相補データ線との間に生じることを防止できる。

従って、読み出し及び書き込み動作の高速化及び誤動作
防止を図ることができる。

第７図には、この発明が適用されるキャッシュメモリの
一実施例のブロック図が示されている。

同図のキャッシュメモリは、公知の半導体集積回路の製
造技術によって、単独に又は例えばマイクロプロセッサ
等ととも［１つの半導体基板上において形成される。

キャッシュメモリは、メモリ部とコントロール部とから
構成される。メモリ部は、ディレクトリメモリＤＲＭと
、データメモリＤＴＭ及びバッファメモリＢＭ及びライ
トバッファＷＢとから構成される。コントロール部は、
ＬＲＵ　（ＬｅａｓｔＲｅｃｅｎｔｌｙ　　Ｕｓｅｄ）
方式のブロック置換制御回路Ｉ、ＲＵ、タク比較画路Ｔ
ＣＰ及びこｈらの回路の制御するコントロール回路ＣＮ
　’Ｉ’とから構成される。

コントロール回路ＣＮＴは次のよう々コントロール信号
を入出力する。リードライト信号Ｒ／Ｗはリードまたは
ライト状態を示す信号１．バススタート信号ＢＳはバス
サイクルの開始を示す信号、。

アドレスス上ロ→プ信号Ａｓ及びチータストローブ信号
ＤＳはアドレスバス及びデータバス上に有効なアドレス
、データがそれぞれ存在することを示す信号、信号ＣＬ
Ｋはクロック信号である。これらの信号は、ＭＰＵから
キャッジニーメモリに与えられる。また、エラー信号Ｅ
ＲＲはキャッシュメモリ内でエラー、例えば、パリティ
チェックの結果検出されたエラー等が発生したことを示
す信号、データコンプリート信号１）ＣはＭＰＵから要
求されたデータが用意できたことを示す信号である。こ
れらの信号はキャッシュメモリからＭＰＵに与えられる
。

上記ライトバッファＶＶＢは、簀き込みアドレス及び書
き込みデータを一時的に保持する。マイクロプロセッサ
等は、書き込みモードのとき、後述するように上記ライ
トバッファＷＢへの書き込み動作を実行する。書き込み
モードは、この書き込み動作によって（終了す。る。・
ライ・ドバッファＷＢに接続される内部アドレスバスＡ
Ｄと内部データバスＤＴは、マイクロプロセッサＭＰＵ
側の外部バスＭＰｔＪＢＵ８に結合される入出力部ｌ１
０ＰＯＲＴＩに接続される。また、内部アドレスバスＡ
Ｄ’と内部データバスＤＴ’は、後述するようなメイン
メモリ側の外部バスＭＥＭＯＩ（、ＹＢＵＳと結合され
る入出力部ｉ１０　ＰＯＲＴ　２に接続される。これに
より、メインメモリをアクセスするためのアドレス信号
は、このライトバッファを介してメインメモリに伝えら
れる。ライトバッファＷＢのうち、データが格納される
データバッファは読み出し動作のときにも利用され、キ
ャッジ−メモリ又はメインメモリから読み出されたデー
タは、−旦このデータバッファを通ってマイクロプロセ
ッサが結合されるＭＰＵバス側に読み出される。上記デ
ータバッファは、双方向バスドライバとしての機耗も持
つものである。

バッファメモリＢＭは、キャッシュメモリからのデータ
読み出しのとき又はメインメモリとキャッシュメモリと
の間でのデータ転送のときデータをブロック単位で転送
するときに用いられる。例えばメインメモリとキャッシ
ュメモリ内のデータメモＩＪＤＴＭとの間のデータ転送
は、上記バッファメモリＢＭを介してブロック単位で行
われる。

また、キャツシュヒツトのときの膀み出しは、上記バッ
ファメモＩＪＢＭＫ読み出された１ブロツクのデータの
うち１ワードが選ばｔて出力される。

このバッファメモリＢＭは、上記のようなデータ転送の
ためにメインメモリ側とのデータ授受を行うボートと、
データメモリＤＴＭとのデータ授受を行うポートとを持
つデュアルポートのレジスタから構成される。上記デー
タメモリＤ　’Ｉ’　Ｍに対しては、そこから読み出さ
れたデータを直接にメインメモリ側の内部データバスＤ
Ｔ’　Ｋ出力させる信号バスも設けられる。このような
デュアルポート機能は、前記第２図のＲＡＭにより実現
できるものである。

ディレクトリメモリＤＲＭには、データメモリ１）ＴＭ
の同一カラム位置に格納されているデータのメインメモ
リ上でのアドレスの上位１０ビツトのアドレス信号がア
ドレスタグとして格納されている。マイクロプロセッサ
よりキャッシュメモリのアドレスバスＡＤに与えられる
アドレス信号のうち、カラムアドレス部ＣＬＭが、ディ
レクトリメモリＩ）ＲＭとデータメモリＤＴＭのデコー
ダに供給される。これにより、ディレクトリメモリＤＲ
Ｍからのアドレスタグと、データメモリＤＴＭからのデ
ータとが同時に出力される。このうち、データメモリＤ
ＴＭからは１ブロック分のデータが一括して読み出され
、それがバッファメモリＢＭＫ転送される。

上記ディレクトリメモリＤＲＭから読み出されたアドレ
スタグは、タグ比較回路’Ｉ’　Ｐ　Ｃの一方の入力に
供給される。このタグ比較回路ＴＣＰの他方の入力には
、すでにマイクロプロセッサ側から与えられたアドレス
ＡＤのうち、タグ部のアドレスＴＡＧが供給されている
。したがって、タグ比較回路ＴＣＰは、上記ティレフト
リメモＩＪＤＲＭからアドレスタグが出力されると、直
ちに比較動作を行い一致（キャッジ−ヒツト）か不一致
（ミスヒツト）かを示す信号ＣＨを形成して出力する。

同図では、タグ比較回路ＴＣＰＩディレクトリメモ！Ｊ
ＤＲＭと別ブロックで示しているが、第３図の実施例の
ＲＡＭを用いることによって、ディレクトリメモリＤＲ
Ｍとタグ比較回路ＴＣＰとを一体的に、言い換えるなら
ば、ディレクトリメモリＤＲＭＫタグ比較回路ＴＣＰを
組み込むことができる。

キャツシュヒツトであると、データメモリＤＴＭ内の対
応するカラム位置から読み出さねて、バッファメモリＢ
Ｍに転送されている１ブロック分のデータのうち、アド
レスの下位２ビツトてよシ指定される１ワードのデータ
が図示しないセレクタによって選択され、データバスＤ
Ｔ′及びデータバッファ及びデータバスＤＴを通してマ
イクロプロセッサ側に伝えられる。

ミスヒツトであると、上記内部アドレスバスＡＤ、ライ
トバッファＷＢのアドレスバッファ及び内部アドレスバ
スＡＤ’　ｉ通してメモリバスにアドレス信号が伝えら
れてメインメモリがアクセスされて、データの読み出し
が行われる。そして、メインメモリから読み出されたデ
ータは、メモリバス、上記内部バスＤＴ’　、データバ
ッファ及び内部バスＤＴを通してマイクロプロセッサ側
に伝えられる。

データの書き込み時にミスヒツトが生じると、ライトバ
ッファＷＢに保持されたアドレス信号と書き込みデータ
により、メインメモリをアクセスして書き込み動作が行
われる。このとき、キャッシュメモリにもそのアドレス
とデータの格納が並行して行われる。

上記ディレクトリメモリＤＲＭには、特に制限され々い
が、各カラム毎に１ビツトづつマイクロプロセッサＭＰ
ＬＩか要求するデータがメインメモリからキャッシュメ
モリへブロック転送中であるか否かを示す転送ピッ）Ｂ
Ｔが設けられている。

１だ、バッファメモＩＪＢＭの各ワード毎に対応してデ
ータが有効であるか無効であるかを示すピッ）ＢＢＶが
設けられている。これらの各ビットＢＴ及びＢＢＶの状
態は、コントロール回路ＣＮＴにより監視され、データ
の転送制御に反映されるとともに、コントロール回路Ｃ
ＮＴがデータ転送の流れに応じて上記ビットの書き換え
を行う。

例えば、マイクロプロセッサから与えられたアドレスの
タグ部の比較の結果、キャツシュヒツトした場合にはカ
ラム位置のピッ）ＢＴを調べて、論理″０”なら所望の
データがデータメモＩＪＤＴＭ内にあるので、そのデー
タメモリＤＴＭのデータを内部データバスＤＴ’を介し
てデータバッファに入力するとともに、キャッジ−ヒツ
ト信号をマイクロプロセッサへ返す。

キャツシュヒツトの場合でも転送ビットＢＴが論理″１
”なら、所望のデータはバッファメモ９８Ｍ内にあるの
で、バッファメモ９８Ｍ内のピッ）ＢＢＶを調べて、論
理″１”のときにはそのワードデータを内部データバス
ＤＴ’を介してデータバッファて入力して、キャツシュ
ヒツト信号をマイクロプロセッサへ返す。上記ビットＨ
ＢＶが論理″０”なら、メインメモリからのデータ転送
てよりＢＢＶが論理”１”になるまで待ち、論理″１”
になった時点でそのワードデータを内部データバスＤＴ
’　を介してデータバッファに入力して、キャッジ−ヒ
ツト信号をマイクロプロセッサへ返す。こねとともに、
コントロール回路ＣＮＴは、ブロック転送要因が発生す
ると、まずディレクトリメモリＤＲＭ内の対応するビッ
トＢＴを論理Ｎ　ＩＩＩにセットしてからデータ転送を
開始する。

その転送状態に応じてバッファメモＩＪＢＭのピッ）Ｂ
ＢＶを論理″１”にセットし、ブロック内のすべてのワ
ードデータのビットＢＢ■が論理″１”になった時点で
バッファメモＩＪＢＭ内のデータをメインメモリ又はデ
ータメモリＤ　Ｌ　Ｍへ転送する。

この転送が終了すると、バッファメモリ内のビットＢＢ
Ｖ及びディレクトリメモリＤＩ、Ｍ内のビットＢＴを論
理″０”にリセットする。

このようなキャッシュメモリのメモリ部に、上記第１図
ないＥ〜第３図の実施例のＲＡＭを用いることによって
、高速化と高集積化を実現できるものである。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものでは々く、その要旨を逸脱し７ない範囲で種々変更
可能であることはいうまでもない。例えば、第１図ない
し第３図において、センスアンプに電源電圧Ｖｃｃを供
給するｆＶＩ　ＯＳ　ＦＥＴＱ２６は、センスアンプの
動作期間にロウレベルに変化するタイミングパルスＳＡ
を供給するものであってもよい。寸た、センスアンプの
入出力ノードと相補データ線とを分離するＮチャンネル
ＭＯ８ＦＥＴＱ５　、Ｑ６は、ＰチャンネルＭＯ８ＦＥ
Ｔ又はＰチャンネルＭＯ８ＦＥＴ（！：ＮチャンネルＭ
Ｏ８ＦＥＴとからなるＣＭＯＳスイッチ回路に置き換え
るもの、あるいは上記センスアンプの入出力ノードと相
補データ線とは少なくとも容量的に分離できれはよいか
ら適当な抵抗値を持つ抵抗素子に置き換えるものであっ
てもよい。

パリティチェック回路に供給するハイレベルとロウレベ
ルは、上記センスアンプの動作を制御する共通ソース線
に代えてハイレベルとロウレベルの供給するスイッチＭ
　Ｏ８Ｆ　Ｅ　Ｔを用いるものであってもよい。パリテ
ィチェック回路及び比較回路は、グイナミック型メモリ
セルから読み出された信号を受けるものであってもよい
。

この発明は、半導体記憶装置として広く利用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通υである。

すなわち、スタティック型メモリセルが結合された相補
データ線の信号を受けて動作タイミングパルスに同期し
てその増幅動作を開始するＣＭＯＳラッチ形態のセンス
アンプを設け、このセンスアンプが増幅動作を開始する
ときセンスアンプのサブ相補データ線と相補データ線と
の寄生容量を実質的に切り離すスイッチ素子を設けるこ
とによって、センスアンプの負荷を軽減できるから高速
化と低消費電力化が可能になる。メモリセルが結合され
た相補データ線に対応して投けられたセンスアンプの相
補出力信号のうちの一方の出力信号を受ける一対のスイ
ッチＭＯ８ＦＥＴＱｌ　２　、　Ｑｌ　３と、他方の出
力信号を受ける一対のＭｃｌＦＥＴＱ１４　、Ｑｔ　５
と、上記Ｍ、　ＯＳ　ＦＥＴＱＩ　２とＱｌ４及びＭＯ
８Ｆ’ＥＴＱＩ　３　、Ｑｌ５の入力側ノードを共通接
続して相補レベルを供給するとともに、上記他方のＭＯ
８ＦＥＴＱ１４゜Ｑｌ５の出力側ノードを交差接続させ
て一方のＭ０８ＦＥＴＱ１２　、Ｑｌ　３の出力側ノー
ドに結合させた単位回路が複数個カスケード接続するこ
とＫよって高速化と高集積化を図ったパリティチェック
回路を得ることができる。メモリセルが結合された相補
データ線に対応して設けられたセンスアンプの相補出力
信号が一方のソース、ドレインに供給され、そのゲート
に対応する比較信号が供給され、他方のンース、ドレイ
ンが共通化された一対のスイッチＭ　０８　Ｆ　Ｅ　Ｔ
と、上記共通化された他方のソース、ドレインにゲート
が結合された出力ＭＯ８ＦＥＴとからなる単位の比較回
路を構成することてよ、す、比較回路の高速化と高集積
化を実現することができる。

【図面の簡単な説明】

第１図は、この発明に係る。Ｒ，ＡＭの一実施例を示す
要部回路図、 第２図は、この発明に係るＲＡＭの他の一実施例を示す
要部回路図、 第３図は、この発明に係るＲＡＭの他の一実施例を示す
要部回路図、 第４図は、この発明に係るＲＡＭの他の一実施例を示す
要部回路図、 第５図は、上記第１図〜第４図に示す実施例の読み出し
動作を説明するためのタイミング図、第６図は、上記第
１図〜第４図に示す実施例の書き込み動作を説明するた
めのタイミング図、第７図は、この発明が適用されるキ
ャッシュメモリの一実施例を示すブロック図、 第８図は、比較回路の一例を示す回路図、第９図は、上
記第１図〜第３図に示す実施例によって構成されるメモ
リの一実施例を示すブロック図である。 ＭＣ・・・メモリセル、ＤＰＡ・・・増幅回路、ＭＡＯ
〜ＭＡｎ・・・メそリアレイ、ＳＷＯ〜ＳＷｎ・・・ス
イッチ、８ＡＯＳ−８Ａｎ”・センスアンプ、ＰＣＣＯ
〜ＰＣＣｎ・・・パリティチェック回路、Ｃ８ｏ〜・・
・サブ相補データ線、Ｎｏ、Ｎｏ・・・入出力ノード、
ＰＳ、ＮＳ・・・共通ソース線、ＯＬ・・・出力線、Ｗ
Ｂ・・・ライトバッファ、ＤＲＭ・・・ディレクトリメ
モリ、ＤＴＭ・・・データメモ１ハ’Ｉ”　ＣＰ・・・
タグ比較回路、ＣＮＴ・・・制御回路、ＢＭ・・・バッ
ファメモ１ハＡＤ。 ＤＴ・・・マイクロプロセッサ側内部ハス、ＡＤ’ＤＴ
’・・・メインメモリ側内部バス、Ｌ几Ｕ・・・ブロッ
ク置換制御回路、ＢＳ・・・バススタート信号、・・・
データコンプリート信号、ＥＲＲ・・・エラー信号、Ｃ
，ＬＫ・・・クロック信号

Claims (1)

1. 【特許請求の範囲】 １、ワード線にその選択端子が結合され、データ線にそ
   の入出力端子が結合されたスタティック型メモリセルと
   、 上記データ線と出力回路との間に直列接続される第１及
   び第２のスイッチ手段と、 上記第１及び第２のスイッチ手段の共通接続点にその入
   出力端子が結合されるセンスアンプを含み、さらに、 上記第１のスイッチ手段は、上記センスアンプの動作開
   始に同期してオフ状態とされ、上記第２のスイッチ手段
   は、上記センスアンプの出力信号を上記出力回路に伝達
   するために所定のタイミングでオン状態とされることを
   特徴とする半導体記憶装置。 ２、上記センスアンプにその電源電圧を供給する手段を
   含み、さらに上記手段により、上記センスアンプへの電
   源電圧供給を開始した後、所定期間経過後に上記第１の
   スイッチ手段がオフ状態にされることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ３、ワード線にその選択端子が結合され、データ線にそ
   の入出力端子が結合されたスタティック型メモリセルと
   、 上記データ線と入力回路との間に接続される第１のスイ
   ッチ手段と、 上記第１のスイッチ手段と上記入力回路との間にその入
   出力端子が結合されるセンスアンプを含み、さらに 上記第１のスイッチ手段は、上記入力回路から送出され
   た書き込み信号が上記センスアンプに保持された後にオ
   フ状態からオン状態に変化されることを特徴とする半導
   体記憶装置。 ４、上記センスアンプの入出力端子と上記入力回路との
   間に接続される第２のスイッチ手段を含み、 さらに、上記第２のスイッチ手段は、上記入力回路から
   送出された書き込み信号を上記センスアンプに伝達する
   ために、所定のタイミングでオン状態とされることを特
   徴とする特許請求の範囲第３項記載の半導体記憶装置。 ５、ワード線にその選択端子が結合され、データ線にそ
   の入出力端子が結合されたスタティック型メモリセルと
   、 上記データ線と入出力回路との間に直列接続される第１
   及び第２のスイッチ手段と、 上記第１及び第２のスイッチ手段の共通接続点にその入
   出力端子が結合されるセンスアンプを含み、さらに 上記第１のスイッチ手段は、上記メモリセルからの信号
   読み出し動作時には、上記センスアンプの動作開始に同
   期してオン状態からオフ状態に変化され、上記メモリセ
   ルへの信号書き込み動作時には、上記入力回路から送出
   された書き込み信号が上記センスアンプに保持された後
   にオフ状態からオン状態に変化されることを特徴とする
   半導体記憶装置。 ６、ワード線にその選択端子が結合され、第１のデータ
   線にその入出力端子が結合された第１のスタティック型
   メモリセルと、 上記ワード線にその選択端子が結合され、第２のデータ
   線にその入出力端子が結合された第２のスタティック型
   メモリセルと、 上記第１のデータ線と共通データ線との間に直列接続さ
   れる第１及び第２のスイッチ手段と、上記第１及び第２
   のスイッチ手段の共通接続点にその入出力端子が結合さ
   れる第１のセンスアンプと、 上記第２のデータ線と上記共通データ線との間に直列接
   続される第３及び第４のスイッチ手段と、 上記第３及び第４のスイッチ手段の共通接続点にその入
   出力端子が結合される第２のセンスアンプとを含み、 さらに上記第１及び第３のスイッチ手段は、上記第１及
   び第２のセンスアンプの動作開始に同期してオフ状態と
   され、上記第１又は第２のセンスアンプの出力信号の一
   方を上記共通データ線に伝達するために、上記第２又は
   第４のスイッチ手段の一方がオン状態とされることを特
   徴とする半導体記憶装置。 ７、複数の相補データ線対と複数のワード線との各交点
   付近に配置され、それぞれその選択端子が、対応するワ
   ード線に接続され、その一対の入出力端子が、対応する
   相補データ線対に接続される複数のメモリセルと、 上記複数のデータ線対に結合され、選択されたａ　ｗｏ
   ｒｄ　ｌｉｎｅに接続される複数のメモリセルから読み
   出された複数の相補信号に基づきパリテイチェックを行
   うためのパリテイチェック回路とを含む半導体記憶装置
   であって、 上記パリテイチェック回路は、 各相補データ線対において、一方のデータ線にそれぞれ
   のゲート端子が結合される第１及び第２のＦＥＴと、他
   方のデータ線にそれぞれのゲート端子が結合される第３
   及び第４のＦＥＴと、 第１の相補データ線対に対応する上記第１及び第３のＦ
   ＥＴの一方の入出力端子の共通接続点と、上記第１の相
   補データ線対に近接する第２の相補データ線対に対応す
   る上記第１及び第４の一方の入出力端子の共通接続点と
   を結合する手段と、 上記第１の相補データ線対に対応する上記第２及び第４
   のＦＥＴの一方の入出力端子の共通接続点と、上記第２
   の相補データ線対に対応する上記第２及び第３の一方の
   入出力端子の共通接続点とを結合する手段とを含むこと
   を特徴とする半導体記憶装置。 ８、上記パリテイチェック回路は、 上記複数の相補データ線対の一方の最端部に配置される
   相補データ一対に対応する上記第１及び第３のＦＥＴの
   一方の入出力端子の共通接続点に第１の電源電圧レベル
   を供給する手段と、上記第２及び第４のＦＥＴの一方の
   入出力端子の共通接続点に第２の電源電圧レベルを供給
   する手段とを含むことを特徴とする特許請求の範囲第７
   項記載の半導体記憶装置。 ９、上記パリテイチェック回路は、 上記複数の相補データ線対の他方の最端部に配置される
   相補データ線対に対応する上記第１及び第４のＦＥＴの
   他方の入出力端子の共通接続点の信号と、上記第２及び
   第３ＦＥＴの他方の入出力端子の共通接続点の信号とに
   基づき、パリテイチェック検出信号を形成する出力回路
   とを含むことを特徴とする特許請求の範囲第８項記載の
   半導体記憶装置。 １０、複数の相補データ線対と複数のワード線との各交
   点付近に配置され、それぞれその選択端子が、対応する
   ワード線に接続され、その一対の入出力端子が、対応す
   る相補データ線対に接続される複数のメモリセルと、 上記複数のデータ線対に結合され、選択されたａ　ｗｏ
   ｒｄ　ｌｉｎｅに接続される複数のメモリセルから読み
   出された複数の相補信号と所定の複数の相補信号との一
   致検出を行うための比較回路を含む半導体記憶装置であ
   って、 上記比較回路は、 各相補データ線対において、一方のデータ線と他方のデ
   ータ線との間に直列接続され、各ゲート端子に所定の相
   補信号が供給される第１及び第２のＦＥＴと、第１及び
   第２のＦＥＴの共通接続点にそのゲート端子が結合され
   、その一方の入出力端子に第１の電源電圧端子が結合さ
   れる第３のＦＥＴと、 上記各相補データ線対に対応して設けられた上記各第３
   のＦＥＴの他方の入出力端子を共通に接続する手段とを
   含むことを特徴とする半導体記憶装置。