KR20000006325A - 반도체메모리소자 - Google Patents

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카네코 히사시
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Abstract

하나의 실시예에 따르면, 반도체 메모리소자는 동기 다이나믹 랜덤 억세스 메모리 어레이 및 스태틱 랜덤 억세스 메모리 셀로부터 형성된 레지스터 어레이를 포함한다. 상기 메모리소자는 이미지 처리에서 사용되어질 수 있으며, 이미지 리세트 동작동안에 데이터 판독 및 기록을 위한 시간을 감소시킨다. 한 실시예(100)는 로우 및 컬럼으로 배열된 복수개의 메모리셀을 갖는 메모리셀 어레이(102)과, 메모리셀 어레이의 로우 및 컬럼의 적어도 일부에 대응하는 로우 및 컬럼으로 배열된 복수개의 채널 레지스터(106-11 내지 106-mn)을 포함하는 레지스터 어레이(104)를 포함한다. 제1 컬럼의 메모리셀과 대응하는 컬럼의 레지스터는 데이터 전송버스(108-1T/108-1N 내지 108-mT/108-mN)에 의해 서로 연결된다. 데이터값이 메모리셀과 대응하는 채널 레지스터(106-11 내지 106-mn)에 동시에 기록될 수 있다. 교호적으로, 데이터가 메모리셀과 대응하는 채널 레지스터(106-11 내지 106-mn) 사이에서 전송될 수 있다.

Description

반도체 메모리소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 일반적으로 반도체 메모리소자에 관한 것으로써, 보다 구체적으로는 하나 이상의 어레이 속에 배열된 복수개의 메모리 셀을 포함하는 메모리 셀 어레이와, 대응하는 어레이 속에 배열된 복수개의 레지스터를 포함하는 레지스터 어레이를 갖는 가상 채널(virtual channel) 메모리에 관한 것이다.
반도체 메모리소자는 다이나믹 랜덤 억세스 메모리(DRAM)를 포함한다. 최근에 DRAM(Dynamic Random Access Memory)의 주류는 동기 DRAM(Synchronous DRAM)으로 변화되었다. 가상채널 SDRAM(VCSDRAM)이 일본국 특허출원 평9-290233 호에 제안되었다. VCSDRAM은 SDRAM에 대한 억세스속도를 더욱 증가시킬 수 있기 때문에 바람직할 수 있다.
VCSDRAM과 같은 가상채널 메모리는 로우 방향과 컬럼 방향으로 배열된 DRAM 메모리셀과 같은 복수개의 메모리셀을 갖는 메모리셀 어레이를 포함할 수 있다. 게다가, 가상채널 메모리는 설정된 수의 로우 및 설정된 수의 컬럼으로 배열된 레지스터를 갖는 레지스터 어레이를 포함할 수 있다. 상기 레지스터 어레이 로우 및 컬럼은 메모리셀 어레이의 로우 및 컬럼에 대응할 수 있다. 상기 레지스터 어레이는 캐시(cache) 기능을 갖는 스태틱 랜덤 억세스 메모리(SRAM)의 형태를 취할 수도 있다.
DRAM을 활용할 수 있는 시스템의 한 형태가 병렬 처리시스템이다. 병렬 처리시스템은 복수개의 중앙처리장치(CPU)와 버스라인에 연결되어진 복수개의 컨트롤러를 포함할 수 있다. 버스라인은 메모리셀 어레이와 결합된 레지스터 어레이에 연결되어진다. 레지스터 어레이는 캐시 메모리로서 동작을 한다. 병렬 처리 배열에 있어서, 하나의 캐시 메모리가 복수개의 CPU와 복수개의 콘트롤러에 의해 사용되어질 수 있다. 그러한 배열은 더욱 단순화된 시스템 구조로 이끌 수 있다.
VCSDRAM에 대한 특정의 응용이 그래픽 메모리이다. 그래픽 메모리는 이미지데이터를 저장할 수 있다. 많은 그래픽 메모리 동작에 있어서, 동일 데이터(예를 들어 "0" 또는 "1")가 빈번히 복수개의 메모리셀에 동시에 기록되거나 메모리셀로부터 판독되어진다. 그러한 동작의 한 예가 이미지 데이터가 리셋트될 때이다. 따라서, VCSDRAM이 그래픽 메모리로서 사용될 때 동일 데이터가 빈번히 메모리셀 어레이 및 레지스터 어레이에 저장된다. 종래의 접근방법으로써, 동일 데이터가 메모리셀 어레이 및 레지스터 어레이에 기록되어지면, 기록 데이터는 외부 입력/출력 핀으로부터 메모리셀 어레이 및 레지스터 어레이로 하나씩 기록되어질 것이다. 예를 들어, 레지스터 어레이가 m x n 어레이로 배열된 레지스터들을 포함하면, 데이터는 m x n 메모리셀로 기록될 수 있다. 동일 데이터가 레지스터 어레이의 m x n 레지스터로 기록되어야 한다. 결과적으로 이미지 리셋트 동작이 상당한 정도의 시간을 소비하게 된다.
상기의 관점에서, 이미지가 리세트될 때 데이터를 판독하거나 기록하기 위해 요구되는 시간주기를 감소시킬 수 있으며, 이미지 처리와 함께 사용될 수 있는 메모리소자를 제공하는 것은 바람직한 일이다. 그러한 메모리소자로 VCSDRAM이 바람직할 것이다.
상기의 단점의 견지로부터, 본 발명의 목적은 이미지 리세트 동작동안에 데이터 판독 또는 기록을 위한 시간을 감소시킬 수 있는 이미지 처리에 사용될 수 있는 반도체 메모리소자를 제공하는 것이다.
도1은 본 발명의 제1 실시예에 따른 가상채널 메모리를 나타내는 불록도이다.
도2는 본 발명의 제2 실시예에 따른 가상채널 메모리를 나타내는 블록도이다.
도3은 실시예에서 교체하여 사용될 수 있는 기록데이터 산출부의 개략도이다.
도4는 실시예에서 교체하여 사용될 수 있는 데이터 전송부의 개략도이다.
※도면의 주요부분에 대한 부호의 설명
102, 202 : 메모리셀 어레이 104, 204 : 레지스터 어레이
118, 300 : 기록데이터 산출부 222, 400 : 데이터 전송부
본 발명에 따르면, 하나의 실시예는 메모리셀 어레이 및 레지스터 어레이를 갖는 반도체 메모리소자를 포함할 수 있다. 상기 메모리셀 어레이는 로우 및 컬럼을 갖는 하나 이상의 어레이로 배열된 다수의 메모리셀을 포함할 수 있다. 상기 레지스터 어레이는 메모리셀 어레이의 적어도 일부에 대응하는 로우 및 컬럼을 갖는 어레이로 배열된 다수의 레지스터를 포함할 수 있다. 상기 실시예는 제1 컬럼의 메모리셀과 대응하는 제1 레지스터에 동시에 데이터를 기록하기 위한 데이터 기록수단을 더 포함할 수 있다. 제1 컬럼의 메모리셀과 대응하는 제1 레지스터는 전송 버스라인을 통하여 서로 연결될 수 있다.
본 발명의 한 형태에 따르면, 동일 데이터값이 메모리셀과 레지스터에 기록될 때 상기 데이터는 메모리셀과 레지스터에 동시에 기록될 수 있다. 이는 데이터 기록시간을 단축시키는 것이다.
본 발명의 다른 형태에 따르면, 가상채널 메모리의 메모리셀들이 여러가지 형태를 취할 수 있다. 하나의 예로써, 레지스터는 SRAM을 포함할 수 있다.
하나의 실시예에 따르면, 데이터가 제1 컬럼의 메모리셀과 대응하는 레지스터에 독립적으로 기록될 수 있다. 이어서 데이터는 제1 컬럼의 메모리셀과 대응하는 제1 레지스터 사이에서 전송될 수 있다. 이러한 배열에서는 기록 동작에 유용한 자유도가 증가된다.
하나의 실시예에 따르면, 데이터 기록수단은 기록데이터 산출수단을 포함할 수 있다. 그러한 배열에서는, 데이터 기록수단은 외부신호에 대응하여 설정된 전력 공급전압에 전송 버스라인을 연결하는 스위칭수단을 포함할 수 있다.
하나의 실시예에 따르면, 데이터 기록수단은 제1 컬럼의 메모리셀과 대응하는 레지스터에 동시에 내적으로 발생된 데이터값을 기록할 수 있다. 이는 소자내에서 데이터의 전송을 빠르게 해준다.
이하, 첨부한 도면들을 참조하여 본 발명의 여러가지 실시예들에 대하여 상세히 설명한다.
도1은 제1 실시예에 따른 가상채널 동기 다이나믹 램덤 억세스 메모리 (VCSDRAM)와 같은 가상채널 메모리의 구조를 보여주는 블록도이다. 상기 가상채널 메모리는 참조번호 "100"으로 표시되며, 메모리셀 어레이(102)와 레지스터 어레이(104)를 포함한다. 메모리셀 어레이(102)는 많은 수의 메모리셀을 포함하며, 이들은 하나이상의 어레이를 형성하기 위하여 로우 방향 및 컬럼 방향으로 배열된다.
레지스터 어레이(104)는 복수개의 "채널" 레지스터(이하 채널이라함)를 포함할 수 있다. 도1의 특정 배열에서, 레지스터 어레이(104)는 "n" 로우 및 "m" 컬럼으로 배열된 채널들을 포함한다. 전형적인 채널들이 도1에서 "106-11" 내지 "106-1n" 및 "106-m1" 내지 "106-mn" 으로 표시되었다. 레지스터 어레이(104)내의 채널의 로우수 및 컬럼수는 메모리셀 어레이(102)에서의 로우수 및 컬럼수에 관련될 수 있다. 예를 들어, 메모리셀 어레이(102)는 i 및 j가 정수일 때 i x n 로우수 및 j x m 컬럼수를 포함할 수 있다.
하나의 특정 실시예에서, 상기 메모리셀 어레이(102)의 메모리셀은 다이나믹 랜덤 억세스 메모리(DRAM)셀일 수 있다. 레지스터 어레이(104)의 채널들(106-11 내지 106-mn)은 스태틱 램(SRAM)셀일 수 있다.
다시 도1을 참조하면, 레지스터 어레이(104)에서 각 컬럼의 n-채널들은 스위치들에 의해 대응하는 데이터 전송 버스들에 연결될 수 있다. 특히, 채널(106-11 내지 106-1n)은 스위치(110-11내지 110-1n)에 의해 각기 데이터 전송버스(108-1T/108-1N)에 결합된다. 채널(106-m1 내지 106-mn)은 스위치(110-m1 내지 110-mn)에 의해 각기 데이터 전송버스(108-mT/108-mN)에 결합된다.
데이터 전송버스(108-1T/108-1N 내지 108-mT/108-mN)는 컬럼 스위치들에 의해 디지트라인(digit line)에 연결될 수 있다. 도1의 특정 배열에서, 데이터 전송버스(108-1T/108-1N)는 컬럼스위치(114-1)에 의해 디지트라인쌍(112-1T/112-1N)에 연결되는 것으로 나타나며, 데이터 전송버스(108-mT/108-mN)은 컬럼스위치(114-m)에 의해 디지트라인쌍(112-mT/112-mN)에 연결되는 것으로 나타난다. 각 컬럼스위치 (114-1 내지 114-m)는 복수개의 디지트라인쌍들 사이에서 임의적인 스위칭 기능을 갖는다. 특히, 이러한 스위칭은, 메모리셀 어레이(102)에서 컬럼의 수가 j x m 컬럼을 포함하는 경우, j 번째 디지트라인쌍 사이에서 발생할 수 있다. 하나의 예로써 j의 값은 "4"가 될 수 있다.
도1은 또한 메모리셀 어레이(102)와 디지트라인쌍(112-1T/112-1N 내지 112-nT/112-mN) 사이에 배치된 복수개의 센스 앰플리파이어(116-1 내지 116-m)를 포함한다. 센스 앰플리파이어(116-1 내지 116-m)는 데이터를 증폭시킬 수 있으며, 그들의 대응하는 디지트라인쌍(112-1T/112-1N 내지 112-nT/112-mN)과 각 메모리셀 사이에서 데이터 전송을 수행할 수 있다.
도1의 배열에서, 데이터 전송버스(108-1T/108-1N 내지 108-mT/108-mN)의 일단은 기록데이터 산출부(118)에 연결된다. 도1의 특정 기록데이터 산출부(118)는 데이터 전송버스(108-1T/108-1N 내지 108-mT/108-mN)과 그라운드전위(GND) 사이에 연결된 n-채널 트랜지스터(120-11/120-12 내지 120-m1/120-m2)를 포함하는 것으로 나타난다. 트랜지스터(120-11 내지 120-ml)의 게이트는 데이터 기록신호(DS1)을 수신한다. 트랜지스트(120-11 내지 120-ml)의 드레인은 대응하는 데이터 전송버스(108-1T 내지 108-mT)의 한 라인에 연결된다. 트랜지스터(120-11 내지 120-ml)의 소오스는 전압 GND에 연결된다. 트랜지스터(120-12 내지 120-m2)의 게이트는 데이터 기록신호(DS2)를 수신한다. 트랜지스트(120-12 내지 120-m2)의 드레인은 대응하는 데이터 전송버스(108-1N 내지 108-mN)의 다른 라인에 연결된다. 트랜지스터(120-12 내지 120-m2)의 소오스는 전압 GND에 연결된다.
도1에서 데이터 전송신호(DTS)가 컬럼스위치(114-1 내지 114-m)에 의해 수신된다. 이러한 배열에서, 컬럼스위치(114-1 내지 114-m)는 함께 턴 온 또는 오프될 수 있다. 상기 레지스터 어레이(104)내의 스위치들의 각 로우는 채널선택신호를 수신한다. 특히, 스위치(110-11 내지 110-ml)은 채널선택신호 CHS1을, 스위치(110-1n 내지 110-mn)은 채널선택신호 CHSn을 수신한다. 이러한 배열에서, 레지스터 어레이(104)에서 각 로우의 스위치는 함께 턴 온 또는 오프될 수 있다.
도1에서 설명한 특정 실시예에 따르면, 컬럼스위치(114-1 내지 114-m)은 데이터 전송신호 DTS에 의해 동시에 턴온될 수 있기 때문에 m 컬럼의 모두는 동시에 선택될 수 있다. 결과적으로, 데이터가 채널선택신호(CHS1 내지 CHSn)에 대응하여대응하는 컬럼의 메모리셀과 채널(106-11 내지 106-mn) 사이에 기록되어지거나, 이로부터 판독되어질 수 있다.
교호적으로, 동일 데이터가 기록동작시 채널(106-11 내지 106-mn) 및 대응하는 컬럼의 메모리셀에 동시에 공급될 수 있다. 이러한 기록동작은 데이터를 메모리셀 어레이(102)내의 m컬럼과 레지스터 어레이(104)내의 m컬럼내에서 메모리셀에 동시에 기록할 수 있다. 이러한 기록동작은 이미지 데이터를 처리하는 데 사용되는 가상채널 메모리의 경우에 고속의 데이터 리세트를 수행하게 한다.
특정 실시예에 따른 VCSDRAM에 대한 여러가지 동작모드를 이하에서 설명한다. 한 실시예에 따른 VCSDRAM은 적어도 제1, 제2, 제3 및 제4 동작모드를 포함할 수 있다. 제1 동작모드에서, 동일한 데이터, 예를 들어 "0" 또는 "1"이 메모리셀의 로우에 기록될 수 있다. 제2 동작모드에서, 동일 데이터가 채널의 로우에 기록될 수 있다. 제3 동작모드에서, 동일 데이터가 메모리셀의 로우와 채널의 로우에 동시에 기록될 수 있다. 제4 동작모드에서, 데이터가 메모리셀의 로우와 채널의 로우 사이에 전송되어질 수 있다.
도1의 특정 실시예에 대해, 전술한 동작 모드 이전에, 상기 데이터 전송버스 라인쌍(108-1T/108-1N 내지 108-mT/108-mN)이 GND 전압 이외의 임의의 전압에 프리차지(precharge)되어질 수 있다.
제1 동작모드에 있어서, 로우 어드레스가 중앙처리장치(CPU) 또는 그와 유사한 것에 의해 VCSDRAM에 적용될 수 있으며, 로우가 메모리셀 어레이(102)내에서 선택되어질 수 있다. 데이터 전송신호 DTS가 활성화될 수 있으며, 데이터 기록신호DS1이 또한 활성화될 수 있다(도1에서 하이로 구동). 각 데이터 버스 전송라인쌍으로부터의 하나의 데이터 버스 전송라인(108-1T 내지 108-mT)은 그 대응하는 데이터 버스 전송라인쌍의 다른 데이터 버스 전송라인(108-1N 내지 108-mN) 보다 낮은 전위로 구동될 수 있다.
컬럼스위치(114-1 내지 114-m)가 활성화되어지기 때문에, 각 디지트 라인쌍으로부터의 하나의 디지트라인(112-1T 내지 112-mT)이 그 대응하는 디지트라인쌍의 다른 디지트라인(112-1N 내지 112-mN) 보다 작은 전위로 구동될 수 있다.
센스 앰플리파이어(116-1 내지 116-m)이 활성화되어지고, 동일 데이터(예를 들어, 데이터 기록신호 DS1의 활성화에 의해 확립된 로직 "1")가 메모리셀 어레이(102)내에서 동일 로우의 메모리셀로 기록되어질 수 있다. 도1의 특정 배열에 있어서, 데이터 기록신호 DS2가 활성화되면(도1에서 하이로 구동), 다른 로직값(예를 들어, 로직 "0")이 메모리셀 어레이(102)내에서 동일 로우의 메모리셀에 기록될 수 있다. 이와 같이 하여, "0" 또는 "1"의 로직값을 갖는 m 데이터의 로우가 동시에 메모리셀내로 기록될 수 있다.
제2 동작모드에서, 제1 동작모드의 경우에서와 같이, 데이터 전송신호 DTS 대신에 채널선택신호(CHS1 또는 CHSm)의 하나가 CPU 또는 그와 유사한 것에 의해 활성화되어진다. 활성화된 채널선택신호에 의해 선택된 채널의 로우는, 상기 DS1 또는 DS2신호가 활성되는지 여부에 따라 로직값 "0" 또는 "1"로 리세트될 수 있다. 이것은 채널의 로우가 특정 로직값으로 고속으로 리세트되도록 해준다.
제3 동작모드에서, 메모리셀의 로우가 제1 동작모드에서와 동일한 일반적인방식으로 선택될 수 있다. 게다가, 채널선택신호(CHS1 또는 CHSm)의 하나가 활성화될 수 있다. 동작이 제1 동작모드에서와 동일한 방식으로 계속될 수 있다. 결과적으로, 로직 "0" 또는 "1"의 데이터값은 메모리셀 어레이(102)내에서 메모리셀의 로우와, 동시에 레지스터(104)내에서 채널의 로우에 기록되어질 수 있다.
제4 동작모드에서, 로우 어드레스가 적용될 수 있으며, 로우가 메모리셀 어레이(102)내에서 선택될 수 있다. 게다가, 데이터 전송신호 DTS가 활성화되어질 수 있으며, 채널선택신호(CHS1 내지 CHSm)의 하나가 활성화될 수 있다. 동시에, 데이터 전송신호(DS1 및 DS2)가 비활성상태로 남겨질 수 있다(도1의 특정 배열에서 로우). 이와 같이 하여, 데이터값이 레지스터 어레이(104)내의 채널의 로우와 메모리셀 어레이(102)내에서 메모리셀의 로우 사이에서 전송될 수 있다.
메모리셀과 캐시 메모리를 채택하고 있는 종래의 접근방법에 있어서는, 동일 데이터값(로직 "0" 및 로직 "1"과 같은)이 캐시의 로우 및 로우 메모리셀에 기록되어질 때, 캐시에 대한 초기 기록동작은 캐시 로우를 원하는 동일 데이터값으로 "리세트"를 수행하는 것이다. 이어서, 연속되는 기록(또는 "리스토어")동작이 메모리셀의 로우에 동일 데이터값을 기록하기 위해 수행되어진다. 대조적으로, 본발명의 한 실시예에 따르면, 동일 데이터값이 메모리셀의 로우 및 채널의 로우에 단지 하나의 기록(리스토어)동작에 의해 기록될 수 있다. 결론적으로, 이러한 실시예에 따른 가상채널 메모리가 이미지 처리를 위해 사용될 때, 리세트 처리가 고속으로 수행될 수 있다.
도2는 제2 실시예에 따른 VCSDRAM의 블록도이다. 제2 실시예는 제1실시예(100)와 동일한 구성요소를 많이 포함한다. 그러한 범위내에서, 유사한 요소는 처음의 숫자를 "1" 대신에 "2"로 표기하는 것외에는 동일한 참조번호로 인용한다. 제2 실시예(200)는 기록데이터 발생부 대신에 데이터 전송부(222)를 포함한다는 점에서 제1 실시예(100)와 다르다.
데이터 전송부(222)는 n-채널 트랜지스터(224-11/224-12 내지 224-m1/224-m2)를 포함하는 것으로 나타난다. n-채널 트랜지스터(224-11/224-12 내지 224-m1/224-m2)는 데이터 전송버스라인(208-1T/208-1N 내지 208-mT/208-mN)을 외부 데이터버스(226-1/226-2)에 연결한다. 도2의 특정 배열에서, n-채널 트랜지스터(224-11/224-12 내지 224-m1/224-m2)는 그들의 드레인에 의해 데이터 전송버스라인(208-1T/208-1N 내지 208-mT/208-mN)에 각기 연결된다. n-채널 트랜지스터(224-11 내지 224-m1)의 소오스는 외부 데이터 버스라인(226-1)에 연결되고, n-채널 트랜지스터(224-12 내지 224-m2)의 소오스는 외부 데이터 버스라인에 연결된다. n-채널 트랜지스터(224-11/224-12 내지 224-m1/224-m2)의 게이트는 데이터 기록 신호(DS3)에 연결된다.
도2의 제2 실시예에서, 데이터는 외부 데이터버스(226-1/226-2)와 가상채널 메모리(예를 들어, 메모리셀 및/또는 레지스터)의 다양한 부분 사이에서 제1 실시예(100)에서와 동일한 일반적인 방식으로 전송된다.
도3은 제1 실시예의 VCSDRAM에서 사용될 수 있는 기록데이터 산출부의 개략도이다. 도3의 기록데이터 산출부는 300대의 참조번호로 표시되며, p-채널 트랜지스터(320-11/320-12 내지 320-m1/320-m2)를 포함한다. 기록데이터 산출부(300)가도1에 표시된 것과 다른 하나는 도1의 n-채널 트랜지스터가 p-채널 트랜지스터로 대체되었다는 점이다. 게다가, p-채널 트랜지스터(320-11/320-12 내지 320-m1/320-m2)는 고전력 공급라인(VCC)에 연결되어 있다.
도3의 배열에서, 각 데이터 전송라인쌍(308-1T/308-1N 내지 308-mT/308-mN)의 하나의 데이터 전송라인이 로직 "0" 또는 "1" 데이터값을 확립하기 위해 로직 하이레벨로 구동된다. 이러한 데이터값은 데이터 기록신호(DS1 및 DS2)에 의해 확립되어질 수 있다.
도4는 제2 실시예(200)의 VCSDRAM에서 사용될 수 있는 데이터 전송부(400)의 개략도이다. 도4의 데이터 전송부는 400대의 참조번호로 표시되며, p-채널 트랜지스터(424-11/424-12 내지 424-m1/424-m2)를 포함한다. 기록데이터 산출부(400)가 도2에 표시된 것과 다른 하나는 도2의 n-채널 트랜지스터가 p-채널 트랜지스터로 대체되었다는 점이다.
전술한 바와 같이, 본 발명에 따르면, 로직 "0" 또는 "1"의 데이터값이 채널 레지스터 및 메모리셀에 동시에 세팅될 수 있다. 이는 데이터를 고속으로 전송할 수 있게 해준다.
전술한 여러가지 특정의 실시예들이 상세히 설명되었지만, 본 발명은 발명의 사상으로부터 벗어나지 않은 범위내에서 다양한 변화, 대치, 교환등이 가능함은 물론이다. 따라서, 본 발명은 단지 첨부하는 청구항에 의해 한정되는 것으로 제한될 것이다.

Claims (20)

  1. 설정된 수 만큼의 로우(row) 및 컬럼(column)으로 배열되어 있는 복수개의 메모리셀을 포함하는 메모리셀 어레이;
    상기 메모리셀 어레이의 적어도 일부에 대응하는 설정된 수 만큼의 레지스터 로우(register row) 및 레지스터 컬럼(register column)으로 배열되어 있는 복수개의 레지스터를 포함하는 레지스터 어레이;
    메모리셀의 컬럼들을 대응하는 채널 레지스터들에 결합시키는 복수개의 전송 버스라인; 및
    복수개의 메모리셀과 대응하는 레지스터들에게 동시에 데이터를 기록하기 위한 데이터 기록수단;
    을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 데이터는 복수개의 메모리셀과 대응하는 레지스터에 독립적으로 기록될 수 있는 것을 특징으로 하는 반도체 메모리소자.
  3. 제 1 항에 있어서, 상기 데이터가 복수개의 메모리셀과 대응하는 레지스터들 사이에서 전송될 수 있는 것을 특징으로 하는 반도체 메모리소자.
  4. 제 1 항에 있어서, 상기 데이터 기록수단은 외부 데이터값을 수신할 수 있는것을 특징으로 하는 반도체 메모리소자.
  5. 제 1 항에 있어서, 상기 데이터 기록수단은 외부 신호를 수신하고, 복수개의 전송 버스라인을 외부 버스라인에 연결시킬 수 있는 스위칭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자.
  6. 제 1 항에 있어서, 상기 데이터 기록수단은 외부 신호를 수신하여 기록되어질 데이터값을 산출할 수 있는 것을 특징으로 하는 반도체 메모리소자.
  7. 제 6 항에 있어서, 상기 데이터 기록수단은 외부 신호를 수신하고, 복수개의 전송 버스라인을 전력 공급라인에 연결시킬 수 있는 스위칭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자.
  8. 제 1 항에 있어서, 상기 데이터 기록수단은 복수개의 메모리 셀과 복수개의 레지스터에 동시에 동일 데이터값을 기록할 수 있는 것을 특징으로 하는 반도체 메모리소자.
  9. 어레이 컬럼으로 배열되어 있는 복수개의 메모리셀을 포함하는 메모리셀 어레이;
    상기 어레이 컬럼의 적어도 일부에 대응하는 복수개의 레지스터 컬럼으로 배열되어 있는 복수개의 레지스터를 포함하는 레지스터 어레이;
    상기 레지스터 컬럼들과 상기 어레이 컬럼의 적어도 일부 사이에 결합된 복수개의 전송 버스라인; 및
    설정된 제1 로직값과 상기 전송 버스라인 사이에 배치되어 있으며, 제1 데이터 기록신호에 의해 공통적으로 제어되어지는 제어가능한 임피던스 경로를 포함하는 상기 전송 버스라인에 결합된 기록데이터 발생회로;
    를 구비하여 이루어진 것을 특징으로 하는 반도체 메모리소자.
  10. 제 9 항에 있어서, 상기 기록데이터 발생회로의 상기 제어가능한 임피던스 경로는 절연게이트 전계효과 트랜지스터(IGFET)들을 포함하는 것을 특징으로 하는 반도체 메모리소자.
  11. 제 10 항에 있어서, 상기 기록데이터 발생회로의 절연게이트 전계효과 트랜지스터들은 n-채널 절연게이트 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리소자.
  12. 제 10 항에 있어서, 상기 기록데이터 발생회로의 절연게이트 전계효과 트랜지스터들은 p-채널 절연게이트 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리소자.
  13. 제 9 항에 있어서, 상기 기록데이터 발생회로는 설정된 제2 로직값과 상기 전송 버스라인 사이에 배치되며, 제2 데이터 기록신호에 의해 공통적으로 제어되는 제어가능한 임피던스 경로들을 더 포함하는 것을 특징으로 하는 반도체 메모리소자.
  14. 제 13 항에 있어서,
    상기 복수개의 전송 버스라인은 전송 버스라인 쌍을 포함하며,
    상기 기록데이터 발생회로는 상기 각 전송 버스라인 쌍의 하나의 전송 버스라인과 결합된 제1 IGFET 및 상기 각 전송 버스라인 쌍의 다른 전송 버스라인과 결합된 제2 IGFET를 포함하며, 상기 제1 IGFET는 제1 데이터 기록신호에 의해 활성화되며, 상기 제2 IGFET는 제2 데이터 기록신호에 의해 활성화되는, 것을 특징으로 하는 반도체 메모리소자.
  15. 제 14 항에 있어서, 상기 설정된 동일한 로직값이 전력공급 전압인 것을 특징으로 하는 반도체 메모리소자.
  16. 메모리셀 어레이 속에 배열된 복수개의 메모리 셀;
    레지스터 어레이 속에 배열된 복수개의 레지스터 회로;
    상기 레지스터 어레이와 상기 메모리 셀 어레이의 적어도 일부와의 사이에 결합된 복수개의 데이터 전송라인; 및
    설정된 로직값을 복수개의 데이터 전송라인에 결합시키는 복수개의 공통 제어가능한 임피던스 경로를 포함하는 데이터 전송회로;
    를 구비하여 이루어진 것을 특징으로 하는 반도체 메모리소자.
  17. 제 16 항에 있어서, 상기 반도체 메모리소자는, 설정된 로직값과 복수개의 레지스터 회로와의 사이에서 제어가능한 임피던스 경로를 포함하는 로우(low) 임피던스 경로를 제공하는 레지스터 기록모드를 포함하는 것을 특징으로 하는 반도체 메모리소자.
  18. 제 16 항에 있어서, 상기 반도체 메모리소자는, 설정된 로직값과 복수개의 레지스터 회로 및 대응하는 복수개의 메모리 셀과의 사이에서 제어가능한 임피던스 경로를 포함하는 로우(low) 임피던스 경로를 제공하는 레지스터 및 어레이 기록모드를 포함하는 것을 특징으로 하는 반도체 메모리소자.
  19. 제 16 항에 있어서, 각 레지스터 회로는 스태틱 랜덤 억세스 메모리(static random access memory)셀을 포함하는 것을 특징으로 하는 반도체 메모리소자.
  20. 제 19 항에 있어서, 각 레지스터 회로는 스태틱 랜덤 억세스 메모리 셀을 적어도 하나의 데이터 전송라인에 결합시키는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리소자.
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