JP4342543B2 - 半導体記憶装置 - Google Patents

Description

本発明は、センスアンプの入出力ノードであるセンスノード対上のデータを一時保持する記憶素子（これをキャッシュ用セルという）を有するダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）等の半導体記憶装置、特にその制御回路に関するものである。

従来、半導体記憶装置の１つである例えばＤＲＡＭは、交差配置された複数のワード線と複数のビット線対との各交差箇所に接続されたデータ格納用のメモリセルがマトリクス状に配列されたメモリセルアレイと、スイッチ手段を介して前記ビット線対に接続され、前記メモリからの読出しデータを検知、増幅するセンスアンプとを、備えている。この種のＤＲＡＭでは、ロウアドレス（行アドレス）によってワード線を選択し、それに接続されたメモリセルの保持データをビット線対上に読出す。ビット線対上の読出しデータは、スイッチ手段を介してセンスアンプで検知、増幅された後、カラムスイッチ回路を介してデータバスへ出力される。

しかしながら、従来のＤＲＡＭでは、記憶容量の増大に伴い、メモリセルに対するデータの読み書きを行うアクセス速度が遅くなるという問題があった。そこで、本願出願人等は、先にＤＲＡＭの高速アクセスのために、次のような提案を行った。この先の提案では、メモリセルの保持データを複数組保持するキャッシュ用セルを、センスアンプの入出力ノードであるセンスノードに接続している。この種のＤＲＡＭでは、複数のキャッシュ用セルを設けたので、スイッチ手段によって大容量のビット線対を切り離し、キャッシュ内容を素早くリコールできる。そのため、センスアンプをキャッシュとして用いるとき、リフレッシュ時に該センスアンプのデータをキャッシュ用セルに退避しておける。また、要求データがセンスアンプになく、キャッシュ用セルのいずれかにあるとき、該センスアンプのデータをメモリセルアレイに書き戻すと共に、スイッチ手段によってビット線対を切り離し、キャッシュ用セルのデータを素早くリコールして要求データを読出せるという効果がある。

ところが、このような先の提案のＤＲＡＭにおいても、次のような技術的課題（１）〜（４）が残されている。
（１） メモリセルアレイのワード線を選択するロウアドレスに対応する該メモリセルアレイ内のメモリセルのデータへのアクセスを終えた後、該ロウアドレスの要求データを保持するキャッシュ用セルへのアクセス（即ち、キャッシュヒット）において、ビット線対とセンスアンプとの間に設けられたスイッチ手段をオフ状態にすると共に、センスアンプを非活性化する。その後、センスアンプの駆動ノードを一定電位にイコライズ（等化）すると同時にセンスノード対をイコライズする。このとき、センスアンプの駆動ノードが既に一定電位にイコライズされているため、センスノード対のイコライズ時間が長くなり、キャッシュアクセスの高速化が困難であった。
（２） いずれもキャッシュ用セルも要求されているデータ保持していない場合（即ち、キャッシュミスが生じた場合）、前記（１）の課題に加えて該キャッシュミス時のノイズ耐性が低下し、待機時（スタンバイ時）の消費電力が増加してキャッシュアクセス時の消費電力が増加する。
（３） ＤＲＡＭがリフレッシュを行っている期間、キャッシュ用セルへのアクセスができない。
（４） メモリセルアレイへのデータの書き戻しが終了するまで、キャッシュ用セルのアクセスができない。特に、キャッシュ用セルに対してキャッシュミスが生じた場合、待ち時間が長い。即ち、キャッシュミスが生じた場合、まず、メモリセルアレイの先のアクセスにおいて活性化されているワード線を非活性化し、ビット線対をイコライズしてメモリセルアレイのプリチャージを行った後、新たに入力されたアドレスに対応したワード線を活性化して要求データの読出しを行う。このように、キャッシュミス時のアクセス時間が、メモリセルアレイのプリチャージ期間を含むために長くなる。従って、技術的に未だ充分満足のゆく高速アクセス可能なＤＲＡＭ等の半導体記憶装置を提供することが困難であった。

第１の発明は、前記課題を解決するために、交差配置された複数のワード線と複数のビット線対との各交差箇所に接続されたデータ格納用のメモリセルがマトリクス状に配列されたメモリセルアレイと、スイッチ手段を介して前記ビット線対に接続され、前記メモリセルからの読出しデータを検知、増幅するセンスアンプとを、備えた半導体記憶装置において、次のような回路を設けている。即ち、この第１の発明では、前記センスアンプの入出力ノードであるセンスノード対に接続され、データを一時保持するための複数のキャッシュ用セルと、活性化によって前記センスノード対を一定電位に等化するセンスノード等化回路と、活性化によって前記センスアンプを駆動するセンスアンプ駆動ノード対を一定電位ノードに等化するセンスアンプ駆動ノード等化回路と、前記センスノード等化回路の活性化後の所定の遅延時間後に前記センスアンプ駆動ノード等化回路を活性化する遅延回路とを、設けている。第２の発明では、第１の発明のメモリセルアレイ、センスアンプ、複数のキャッシュ用セル、センスノード等化回路、及びセンスアンプ駆動ノード等化回路を備えた半導体記憶装置において、前記複数のワード線の内のあるワード線へのアクセスから他のワード線へのアクセスまでのプリチャージ時間が所定の時間より短いことを検出する第１の検出手段を設けている。さらに、前記プリチャージ時間が所定の時間より長いことを検出して前記センスアンプ駆動ノード等化回路を駆動する第２の検出手段と、前記第１の検出手段の出力と前記第２の検出手段の出力との論理和を求めて前記センスノード等化回路を駆動する論理和回路とを、設けている。

第３の発明では、第２の発明の第１及び第２の検出手段を次のように構成している。即ち、前記第１の検出手段は、前記メモリセルへのアクセス後の前記キャッシュ用セルへのアクセス要求と、前記キャッシュ用セルへのアクセス後の前記キャッシュ用セルへのアクセス要求とを検出する機能を有している。第２の検出手段は、前記キャッシュ用セルへのアクセス後の前記メモリセルへのアクセス要求と、前記メモリセルへのアクセス後の前記メモリセルへのアクセス要求とを検出する機能を有している。第４の発明では、交差配置された複数のワード線と複数のビット線対との各交差箇所に接続されたデータ格納用のメモリセルがマトリクス状に配列されたメモリセルアレイと、第１のスイッチ手段を介して前記ビット線対に接続され、前記メモリセルからの読出しデータを検知、増幅するセンスアンプとを、備えた半導体記憶装置において、次のような手段を講じている。即ち、前記センスアンプの入出力ノードであるセンスノード対とデータバス（例えば、リードデータ線対、ライトデータ線対）との間に接続され、アドレスで指定される該センスアンプと該データバスとの間で選択的に双方向のデータ転送を行うカラムスイッチ回路を設けている。このカラムスイッチ回路は、前記センスノード対と第２のスイッチ手段を介して接続されるキャシュデータ線対と、前記キャッシュデータ線対と接続されデータを一時保持するための複数のキャッシュ用セルとを、有している。第５の発明では、第４の発明の半導体記憶装置において、書込み用データを一時保持するライトバッファを、前記センスノード対に並設している。

第６の発明では、第４又は第５の発明の半導体記憶装置において、前記カラムスイッチ回路は、前記キャッシュデータ線対上の電位によってゲート制御され前記データバスを駆動する１組のＭＯＳトランジスタを有している。第７の発明では、第４又は第５の発明の半導体記憶装置において、前記キャッシュ用セル及びライトバッファは、直列に接続されたスイッチ手段及び記憶素子でそれぞれ構成している。第８の発明では、第４又は第５の発明の半導体記憶装置において、前記ワード線又は前記第１のスイッチ手段の制御線は、３値出力回路からなるドライバで駆動する構成にしている。第９の発明では、第４又は第５の発明の半導体記憶装置において、前記カラムスイッチ回路を次のように構成している。即ち、前記カラムスイッチ回路は、前記キャッシュ用セルの配置されて成るキャッシュ用素子領域の一方の境界側に、前記キャッシュデータ線対の一方と前記センスノード対の一方との間に接続された第１のＭＯＳトランジスタと、前記キャッシュデータ線対の他方と前記データバスを構成するデータ線対の一方との間に接続された第２のＭＯＳトランジスタとを配置している。さらに、前記キャッシュ用素子領域の他方の境界側に、前記キャッシュデータ線対の一方と前記センスノード対の一方との間に接続された第３のＭＯＳトランジスタと、前記キャッシュデータ線対の他方と前記データ線対の他方との間に接続された第４のＭＯＳトランジスタとを配置して構成している。

第１０の発明によれば、第４又は第５の発明の半導体記憶装置において、前記カラムスイッチ回路を次のように構成している。即ち、前記キャッシュ用セルの配置されて成るキャッシュ用素子領域の一方の境界側に、前記キャッシュデータ線対と前記データバスとの間に接続された第１及び第２のＭＯＳトランジスタを配置している。さらに、前記キャッシュ用素子領域の他方の境界側に、前記キャッシュデータ線対と前記センスノード対との間に接続された第３及び第４のＭＯＳトランジスタを配置して構成している。第１１の発明によれば、第４又は第５の発明の半導体記憶装置において、前記メモリセルアレイから前記キャッシュ用セルを含む前記カラムスイッチ回路へデータ転送を行う時の該メモリセルアレイにおける前記ビット線対の充放電を制限する制御手段を、設けている。第１２の発明によれば、第５の発明の半導体記憶装置において、前記メモリセルアレイと前記カラムスイッチ回路とのデータ転送において該データ転送がコピーバック動作であるか否かを検出するコピーバック動作検出手段と、前記コピーバック動作以外のデータ転送時にセンスアンプ活性化直後に前記第１のスイッチ手段をオフ状態にする制御手段とを、設けている。第１３の発明によれば、第５の発明の半導体記憶装置において、リフレッシュ時にリフレッシュアドレスに対応するデータが前記キャッシュ用セルに保持されていることを検出してコピーバック動作を行うリフレッシュモード制御回路を設けている。第１４の発明によれば、第７の発明の半導体記憶装置において、前記記憶素子は、１つ又は複数のキャパシタを用いて構成している。第１５の発明によれば、第９又は第１０の発明の半導体記憶装置において、前記キャッシュ用素子領域を次のように構成している。即ち、前記キャッシュデータ線に接続されたキャッシュ用セルと、前記センスノード上に配置され該センスノードとは電気的に接続されない前記キャッシュ用セルと同一構造のスイッチ手段及び記憶素子を有するダミーセルとを、備えている。第１６の発明によれば、第１３の発明の半導体記憶装置において、前記リフレッシュモード制御回路を、次のように構成している。即ち、前記リフレッシュモード制御回路は、外部から与えられるアドレスを記憶して前記キャッシュ用セルの通電状態を制御する複数のタグ回路（ＴＡＧ回路）に対し、外部アドレスとリフレッシュアドレスを選択的に切り換えて該ＴＡＧ回路に供給する選択手段と、前記複数のＴＡＧ回路の出力よりリフレッシュモード信号を生成するゲート手段と、前記リフレッシュモード信号に従い第１のリフレッシュタイミング信号群と第２のリフレッシュタイミング信号群のいずれか一方を選択して出力するリフレッシュモード切換回路とを、備えている。

第１の発明によれば、センスアンプの入出力ノードであるセンスノード対をイコライズするセンスノード等化回路と、センスアンプ駆動ノード等化回路と、遅延回路とを備え、センスノード等化回路を活性化してセンスノード対をイコライズした後、遅延回路で所定の遅延の後、センスアンプ駆動ノード等化回路を駆動し、センスアンプ駆動ノードをイコライズするようにしたので、センスノード対のイコライズを高速に行うことが可能となる。つまり、第１の発明によれば、以上のように半導体記憶装置を構成したので、センスアンプ駆動ノードを電源から切り離した後、該センスアンプ駆動ノードに残る電荷を利用してセンスノード対のイコライズが加速される。これにより、センスノード対のイコライズが高速に行え、キャッシュ用セルへの高速アクセスが可能となる。第２の発明によれば、第１の発明の半導体記憶装置に、ミスアクセスであることを検出する第１の検出手段と、ヒットアクセスであることを検出してセンスアンプ駆動ノード等化回路を駆動する第２の検出手段と、第１と第２の検出手段の出力の論理和を求めてセンスノード等化回路を駆動する論理和回路とを設けたので、第１の発明の効果に加え、高速なヒットアクセスが可能となり、消費電流も低減できる。さらに、ミスアクセス時のノイズ耐性の低下の抑制、及びスタンバイ時のリーク電流の増加を抑制できる。第３の発明によれば、第１の検出手段で、ミスアクセスであることを的確に検出でき、さらに第２の検出手段で、ヒットアクセスであることを的確に検出できる。このように、第２及び第３の発明によれば、キャッシュ用セルへアクセスするときのみセンスアンプ駆動ノードをイコライズせず、メモリセルへアクセスするとき及びスタンバイ時にイコライズされる。これにより、キャッシュ用セルのアクセス時の消費電流の低減化が図れると共に、メモリセルへのアクセス時のノイズ耐性の向上、及びスタンバイ時のリーク電流の抑制化が図れる。第４の発明によれば、キャッシュデータ線対とセンスノード対との間に第２のスイッチ手段を設けたので、リフレッシュ時においても、キャッシュ用セルへのアクセスができ、応答の高速な半導体記憶装置が得られる。このように、第４の発明では、第２のスイッチ手段により、センスノード対とキャッシュデータ線対とが適宜切り離されるので、リフレッシュ期間中もキャッシュ用セルへのアクセスが行える。

第５の発明によれば、センスノード対にライトバッファを併設したので、キャッシュミス時において、メモリセルアレイからキャッシュデータ線対を介したデータのアクセスと、キャッシュ用セルからメモリセルアレイへのデータのコピーバックとを同時並行して行え、高速な応答の可能な半導体記憶装置が得られる。しかも、ライトバッファ及びキャッシュ用セルは各センスノード対毎に設けられているので、一度に転送できるデータ量を増大でき、極めて高いヒット率と高速性能を両立できる。つまり、第５の発明では、キャッシュミス時に、メモリセルへ書きもどすべきデータを一時的にライトバッファに退避し、これにより、新たに要求されているデータのメモリセルアレイからの読出し動作を、前記書きもどしの動作より先行でき、アクセス時間の短縮化が図れる。次に、第６の発明によれば、ゲートがキャッシュデータ線対に接続された１組のＭＯＳトランジスタでデータバスを駆動するようにしたので、キャッシュデータ線対上の信号の増幅の終了に先立ってキャッシュアクセスが行える。これにより、高速応答が可能となる。第７及び第１４の発明によれば、キャッシュ用セルをメモリセルと同様の構造にすることにより、チップサイズの小さな半導体記憶装置が得られ、チップサイズの小型化と高集積化が図れる。第８の発明によれば、第５の発明の効果に加えて、ワード線及び第１のスイッチ手段の制御線を３値出力回路で駆動するようにしたので、コピーバック以下のメモリセルアレイとキャッシュ用セルとの間のデータ転送時におけるワード線等の不要な昇圧動作を除去でき、消費電力を低減できる。

第９の発明によれば、カラムスイッチ回路におけるスイッチ素子のレイアウトの対称性が向上するので、スイッチ素子の寸法にかかわらず、より稠密なレイアウトが可能となり、高集積化が図れる。第１０の発明によれば、第９の発明と同様に、キャッシュ用素子領域の両側に各スイッチ素子が均等に分散されるので、より稠密なレイアウトが可能となる。さらに、対を成すキャッシュデータ線対及びデータバスがそれぞれ近接配置されるので、ノイズに強い半導体記憶装置が得られる。第１１の発明によれば、制御手段を設け、メモリセルアレイからカラムスイッチ回路へデータ転送を行う時に、制御手段によってビット線対の充放電が制限される。さらに、第１２の発明によれば、コピーバック動作検出手段により、メモリセルアレイとキャッシュ用セルのデータ転送がコピーバックでないと検出されると、制御手段により、第１のスイッチ手段をセンスアンプ活性化直後にオフするように制御したので、メモリセルアレイのプリチャージ時間とキャッシュデータ線対の信号の増幅時間を短縮して各サイクル時間を短くできる。さらに、不要なビット線対の充放電を除去して消費電力を低減できる。第１３及び第１６の発明によれば、リフレッシュモード制御回路により、リフレッシュ時に所定のキャッシュデータをコピーバックするようにしたので、キャッシュ用セルとしてスタンバイ状態における長時間のリフレッシュ間隔（インターバル）に耐えるデバイスを用いる必要が必須でなくなる。従って、ウエハ分離に要する寸法増大を除去でき、しかも昇圧に要する消費電力を低減できるので、チップサイズの小型化、及び消費電力の低減化が図れる。第１５の発明によれば、キャッシュ用素子領域の素子ピッチ及び素子構造とその配置をメモリセルアレイと同一にできるので、その微細加工に要する製造条件の設定が容易となり、高い製造歩留りが得られる。

（第１の実施例）
図１は、本発明の第１の実施例を示す半導体記憶装置の一つであるＤＲＡＭの要部回路図である。このＤＲＡＭは、データ格納用の右側のメモリセルアレイ１０Ｌ及び左側のメモリセルアレイ１０Ｒを有している。各メモリセルアレイ１０Ｌ，１０Ｒは、交差配置された複数のワード線ＷＬと複数の相補的なビット線対ＢＬ_ai／ＢＬ_bi，…とを有し、それらの各交差箇所にデータ格納用のメモリセル１１が接続されてマトリクス状に配列されている。各メモリセル１１は、電荷転送用スイッチ手段（例えば、ＭＯＳトランジスタ）と電荷蓄積用記憶素子（例えば、キャパシタ）とで構成されている。メモリセルアレイ１０Ｌ，１０Ｒのｉ行目のビット線対ＢＬ_ai／ＢＬ_biには、スイッチ手段２０Ｌ，２０Ｒを介して、センスアンプ３０_iの入出力ノードである相補的なセンスノード対Ｓ_ai／Ｓ_biが接続されている。スイッチ手段２０Ｌ，２０Ｒは、制御線ＴＧＬ，ＴＧＲでゲート制御される一対のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２１，２２でそれぞれ構成されている。センスアンプ３０_i は、交差接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３１，３２及びＮＭＯＳ３３，３４からなる差動形アンプで構成されている。差動形アンプの相補的なセンスアンプ駆動ノードＰ１，Ｎ１のうち、一方のノードＰ１が、スイッチ３５を介して電源電位ＶＣＣに接続されると共に、キャパシタ３７を介して接地電位ＶＳＳに接続されている。他方のノードＮ１は、スイッチ３６を介して接地電位ＶＳＳに接続されると共に、キャパシタ３８を介して接地電位ＶＳＳに接続されている。

センスノード対Ｓ_ai／Ｓ_biには、寄生容量Ｃ_asi／Ｃ_bsiが存在する。このセンスノード対Ｓ_ai／Ｓ_biには、イコライズ用のセンスノード等化回路４０_i が接続されている。さらに、センスアンプ駆動ノードＰ１，Ｎ１には、それぞれ各行共通にセンスアンプ駆動ノード等化回路５０が接続されている。センスノード等化回路４０_i は、直列に接続されたＮＭＯＳ４１，４２で構成され、そのＮＭＯＳ４１，４２のドレインがセンスノード対Ｓ_ai／Ｓ_biにそれぞれ接続され、さらにそのソースがスイッチ４３を介して電源電位ＶＣＣと接地電位ＶＳＳの中間電位ＨＶＣＣに接続されている。ＮＭＯＳ４１，４２のゲートは、共通の制御線ＥＱＳＡによって制御されるようになっている。センスアンプ駆動ノード等化回路５０は、３つのＮＭＯＳ５１，５２，５３で構成されている。ＮＭＯＳ５１，５２のソースは中間電位ＨＶＣＣに接続され、そのＮＭＯＳ５１，５３のドレインがセンスアンプ駆動ノードＰ１に接続され、さらにＮＭＯＳ５２のドレイン及びＮＭＯＳ５３のソースがセンスアンプ駆動ノードＮ１に接続されている。ＮＭＯＳ５１，５２，５３のゲートは、共通接続されている。制御線ＥＱＳＡには、例えば偶数個のインバータからなる遅延回路６０が接続され、その遅延回路６０の出力制御線ＥＱＳＬによってスイッチ４３及びＮＭＯＳ５１，５２，５３のゲートが制御されるようになっている。この遅延回路６０は、センスノード等化回路４０_i を制御する制御線ＥＱＳＡによって駆動されてから、所定の時間経過後に制御線ＥＱＳＬへ出力し、センスアンプ駆動ノード等化回路５０を活性化し、センスアンプ駆動ノードＰ１，Ｎ１を中間電位ＨＶＣＣにイコライズする機能を有している。

又、センスノード対Ｓ_ai／Ｓ_biには、データを一時保持するためのキャッシュ７０が接続されている。キャッシュ７０は、ｎ個のキャッシュ用セル７１_i1，７１_i2，…，７１_inで構成されている。各キャッシュ用セル７１_i1，７１_i2，…，７１_inは、例えば、メモリセル１１と同様に、電荷転送用のＮＭＯＳ７２と電荷蓄積用のキャパシタ７３とでそれぞれ構成されている。センスアンプ３０_i 、センスノード等化回路４０_i 、及びキャッシュ用セル７１_ij（ｊ＝１，２，３，…，ｎ）は、列状に延設されている。ｊ番目のキャッシュ用セル７１_ijの列を共通に制御する制御線ＳＷ_cjは、各キャッシュ用セル７１_ijの保持データに対応するアドレスを記憶をしているＴＡＧ回路８０₁〜８０_nに接続され、該ＴＡＧ回路８０₁ 〜８０_n の要求データの保持の有無の判定に従って制御されるようになっている。なお、図１では、センスノード対Ｓ_ai／Ｓ_biが、右側のスイッチ手段２０Ｒを介して右側のメモリセルアレイ１０Ｒのビット線対ＢＬ_ai／ＢＬ_biに接続されているが、これらのスイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒを省略してもよい。スイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒを設けた場合、センスアンプ３０_i、センスノード等化回路４０_i、及びキャッシュ用セル７１_ij（ｊ＝１，２，３，…，ｎ）が共用されるので、ＤＲＡＭの占有面積を小さくできるという利点がある。

図２は、図１のＤＲＡＭにおけるｉ行目の回路の概略の動作波形図であり、この図を参照しつつ図１のＤＲＡＭの動作を説明する。図２において、アドレスＡＤＤのうちのＸ_m0，Ｘ_ci1，Ｘ_ci2）は図１のワード線ＷＬ（ＷＬ_m0，…）を選択するためのロウアドレス、ＳＷ_cj（ＳＷ_c1，ＳＷ_c2，…）はＴＡＧ回路８０₁〜８０_nに接続された制御線、９１〜９３は図１の充放電経路である。ロウアドレスＸ_ci1 の要求データを保持するキャッシュ用セル７１_i1へのアクセスを行う場合（キャッシュヒットの場合）、制御線ＴＧＬ（ＴＧＲ）を”Ｌ”に立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態にすると共に、センスアンプ３０_i 内のスイッチ３５，３６をオフ状態にする。この際、メモリセルアレイ１０Ｌ（１０Ｒ）内のロウアドレスＸ_m0に対応するワード線ＷＬ_m0を”Ｌ”に立ち下げ、ビット線対ＢＬ_ai／ＢＬ_biをイコライズしてプリチャージを行っている。次に、制御線ＥＱＳＡを”Ｈ”に立ち上げ、センスノードＳ_aiの寄生容量Ｃａｓｉに蓄積した電荷を図１に示す経路９１でセンスノードＳ_biに充放電する。これにより、センスノードＳ_aiのレベルが下がり、ＶＣＣ−Ｖ_tp（但し、Ｖ_tp；ＰＭＯＳの閾値）よりも下がると、センスアンプ３０_i 内のＰＭＯＳ３２がオンし、図１に示す経路９２で充放電される。又、センスノードＳ_biがＮＭＯＳの閾値Ｖ_tnを越えると、センスアンプ３０_i 内のＮＭＯＳ３３がオンし、図１の経路９３で充放電される。

その後、制御線ＥＱＳＡに接続された遅延回路６０による所定時間経過後、その出力制御線ＥＱＳＬが”Ｈ”になってセンスノード等化回路４０_i のスイッチ４３がオンすると共に、センスアンプ駆動ノード等化回路５０内のＮＭＯＳ５１，５２，５３かオンし、センスノード対Ｓ_ai／Ｓ_biが中間電位ＨＶＣＣにイコライズされると共に、センスアンプ駆動ノードＰ１，Ｎ１も中間電位ＨＶＣＣにイコライズされる。このように、制御線ＥＱＳＡによるセンスノード対Ｓ_ai／Ｓ_biのイコライズよりも、センスアンプ駆動ノードＰ１，Ｎ１のイコライズのタイミングを遅らせることにより、経路９１の充放電から生じる経路９２，９３の充放電により、センスノード対Ｓ_ai／Ｓ_biのイコライズが加速され、次のキャッシュアクセスに高速に移ることが可能となる。次に、ロウアドレスＸ_ci2 が入力されたときのキャッシュ用セル７１_i2へのアクセスの場合も、前記と同様に、センスノード対Ｓ_ai／Ｓ_biを高速にイコライズしてキャッシュ用セル７１_i2へのアクセスに移ることが可能である。この第１の実施例のＤＲＡＭでは、遅延回路６０を設け、センスノード等化回路４０_i を活性化した後に所定の遅延時間後、センスアンプ駆動ノード等化回路５０を活性化するようにしたので、センスアンプ駆動ノードＰ１，Ｎ１が電源から切り離された後、該センスアンプ駆動ノードＰ１，Ｎ１に残る電荷を利用してセンスノード対Ｓ_ai／Ｓ_biのイコライズが加速される。従って、センスノード対Ｓ_ai／Ｓ_biのイコライズが高速に行われ、キャッシュ用セル７１_ijへの高速アクセスが可能となる。

（第２の実施例）
図３は、本発明の第２の実施例を示すＤＲＡＭの要部回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。このＤＲＡＭでは、図１の遅延回路６０の他に検出回路１００を設け、センスノード等化回路４０_i を活性化する制御線ＥＱＳＡとセンスアンプ駆動ノード等化回路５０を活性化する制御線ＥＱＳＬとを該検出回路１００によって駆動するようになっている点のみが第１の実施例と異なっている。図４は、図３中の検出回路１００の構成例を示す回路図である。この検出回路１００は、入力側に制御信号Ｃ_d1が入力され出力側に制御線ＥＱＳＡＭが接続された第１の検出手段１０１と、入力側に制御信号Ｃ_d2が入力され出力側に制御線ＥＱＳＬが接続された第２の検出手段１０２と、入力側に制御線ＥＱＳＡＭとＥＱＳＬが接続され出力側に制御線ＥＱＳＡが接続された論理和回路であるＯＲゲート１０３とで、構成されている。第１の検出手段１０１は、制御信号Ｃ_d1により、メモリセル１１へのアクセス又はキャッシュ用セル７１（＝７１_i1，７１_i2，…）又はキャッシュ用セル７１へのアクセスが行われた後に該キャッシュ用セル７１へのアクセスが行われる場合（これをヒットアクセスという）を検出する機能を有している。第２の検出手段１０２は、制御信号Ｃ_d2により、メモリセル１１へのアクセス又はキャッシュ用セル７１へのアクセスが行われた後に該メモリセル１１へのアクセスが行われる場合（これをミスアクセスという）を検出して制御線ＥＱＳＬを駆動する機能を有している。この検出回路１００では、ヒットアクセスの場合に制御線ＥＱＳＡのみを駆動してセンスノード対Ｓ_ai／Ｓ_biのみをイコライズし、ミスアクセスの場合には制御線ＥＱＳＡ及びＥＱＳＬを供に活性化してセンスノード対Ｓ_ai／Ｓ_biとセンスアンプ駆動ノード対Ｐ１，Ｎ１を共にイコライズする回路である。そのため、ヒットアクセス時は次のキャッシュアクセスに素早く移ることができ、ミスアクセス時のノイズ耐性を確保することが可能となる。

図５は、図３及び図４に示すＤＲＡＭにおけるｉ行目の回路のヒットアクセス時の概略の動作波形図であり、この図を参照しつつヒットアクセス時の動作を説明する。まず、ロウアドレスＸ_m0に対応するメモリセルアレイ１０Ｌ（１０Ｒ）内のメモリセル１１₀のデータを読出した後、ロウアドレスＸ_ci1の要求データを保持するキャッシュ用セル７１_i1へアクセスする場合（ヒットアクセスの場合）、制御線ＴＧＬ（ＴＧＲ）を立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態にすると供にセンスアンプ３０_i 内のスイッチ３５，３６をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次に、検出手段１００によって制御線ＥＱＳＡを立ち上げ、第１の実施例と同様にセンスノード対Ｓ_ai／Ｓ_biを充放電し、センスアンプ３０_i 内のＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコライズを加速する。そして、制御線ＥＱＳＡの信号を遅延回路６０で遅延し、その出力によってセンスノード等化回路４０_i 内のスイッチ４３をオン状態にしてセンスノード対Ｓ_ai／Ｓ_biを中間電位ＨＶＣＣにイコライズする。このとき、センスアンプ駆動ノードＰ１がＨＶＣＣ＋Ｖ_tpのレベルまで下がった後にセンスアンプ３０_i 内のＰＭＯＳ３２がオフし、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖ_tnのレベルまで上がったところで、センスアンプ３０_i 内のＮＭＯＳ３３がオフする。そのため、センスアンプ駆動ノードＰ１はＨＶＣＣ＋Ｖ_tpになり、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖ_tnになっている。前記ヒットアクセスの場合は、センスアンプ駆動ノード対Ｐ１，Ｎ１がイコライズせず、センスノード対Ｓ_ai／Ｓ_biのイコライズが終了した時点で、ＴＡＧ回路８０₁ によって制御線ＳＷ_c1を”Ｈ”にして要求データであるキャッシュ用セル７１_i1からの微小信号をセンスノード対Ｓ_ai／Ｓ_biに呼び出し、再びセンスアンプ３０_i 内のスイッチ３５，３６をオンし、該センスアンプ３０_i によってセンスノード対Ｓ_ai／Ｓ_biを増幅する。

次に、他のキャッシュ用セル７１_i2へのヒットアクセスの場合も、前記キャッシュ用セル７１_i1へのアクセスと同様、センスアンプ駆動ノードＰ１とＮ１をイコライズしないまま、要求データの呼び出し動作に移る。このようにヒットアクセスの場合は、スイッチ手段２０Ｌ（２０Ｒ）によってセンスノード対Ｓ_ai／Ｓ_biがビット線対ＢＬ_ai／ＢＬ_biと切り離されて寄生容量が小さい。そのため、キャッシュ用セル７１の出力として充分大きな電位が得られ、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズしなくても誤動作することがない。従って、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズする必要がなく、高速に次のキャッシュアクセスに移ることが可能である。

図６は、図３及び図４に示すＤＲＡＭにおけるｉ行目の回路のミスアクセス時の概略の動作波形図であり、この図を参照しつつミスアクセス時の動作を説明する。まず、ロウアドレスＸ_ci3 の要求データを保持するキャッシュ用セル７１_i3列へのアクセスを終えた後、どのキャッシュ用セル７１列も要求データを保持しないロウアドレスＸ_m1が入力され、メモリセル１１₁ 列へアクセスする場合（ミスアクセスの場合）、ＴＡＧ回路８０₃ によって制御線ＳＷ_c3を立ち下げ、センスアンプ３０_i 内のスイッチ３５，３６をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次に、検出回路１００によって制御線ＥＱＳＡを立ち上げて第１の実施例と同様にセンスノード対Ｓ_ai／Ｓ_biを充放電し、センスアンプ３０_i 内のＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコライズを加速する。そして、制御線ＥＱＳＡの信号を遅延回路６０によって遅延した後、センスノード等化回路４０_i 内のスイッチ４３をオン状態にしてセンスノード対Ｓ_ai／Ｓ_biを中間電位ＨＶＣＣにイコライズする。又、検出回路１００によってミスアクセスであることを検出し、制御線ＥＱＳＬを”Ｈ”に立ち上げてセンスアンプ駆動ノード等化回路５０内のＮＭＯＳ５１，５２，５３をオンし、センスアンプ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライズする。ミスアクセス（即ち、メモリセル１１列へのアクセス）は、センスアンプ駆動ノードＰ１とＮ１のイコライズが終了してから、制御線ＴＧＬ（ＴＧＲ）を”Ｈ”に立ち上げ、予め要求データに対応するワード線ＷＬ₁ を”Ｈ”に立ち上げ、ビット線対ＢＬ_ai／ＢＬ_biに出力しておいたメモリセル１１列のデータをセンスアンプ３０_i 内のスイッチ３５，３６をオンして該センスアンプ３０_i によって増幅する。

次に、メモリセル１１₁ 列へのアクセス後にロウアドレスＸ_m2の入力による他のメモリセル１１₂ 列へのアクセス（即ち、ミスアクセス）の場合も、前記と同様にメモリセル１１₁ 列へのアクセスに先立つイコライズ動作と同様、センスノード対Ｓ_ai／Ｓ_biをイコライズし、センスアンプ駆動ノードＰ１，Ｎ１を中間電位ＨＶＣＣにイコライズした後にメモリセル１１₂ 列へのアクセスを行う。こうすることでミスアクセスの場合は、ノイズ耐性を確保できる。さらに、ＤＲＡＭのスタンバイ動作の場合においては、センスノード対Ｓ_ai／Ｓ_biとセンスアンプ駆動ノードＰ１，Ｎ１をイコライズしておくよう制御して、リーク電流を防ぐことが可能である。この第２の実施例では、ヒットアクセスであることを検出する第１の検出手段１０１とミスアクセスであることを検出する第２の検出手段１０２とＯＲゲート１０３とで構成される検出回路１００を設け、該ＯＲゲート１０３の出力によってセンスノード等化回路４０_i を駆動し、該第２の検出手段１０２の出力によってセンスアンプ駆動ノード等化回路５０を駆動するようにしている。そのため、キャッシュ用セル７１へアクセスするときのみにセンスアンプ駆動ノードＰ１，Ｎ１をイコライズせず、メモリセル１１へアクセスするとき及びスタンバイ時にイコライズする。従って、第１の実施例の効果に加え、キャッシュ用セルアクセス時は消費電流を低減できる。さらに、メモリセル１１へのアクセス時のノイズ耐性を確保し、スタンバイ時のリーク電流の増加を抑制できる。

（第３の実施例）
図７は、本発明の第３の実施例を示すＤＲＡＭの要部回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。このＤＲＡＭでは、左側のメモリセルアレイ１０Ｌのｉ行目のビット線対ＢＬ_ai／ＢＬ_biとスイッチ手段２０Ｌを介して接続されるセンスアンプ３０_i と、該センスアンプ３０_i の入出力ノードである相補的なセンスノード対Ｓ_ai／Ｓ_biに接続されるカラムスイッチ回路２００_iとを備えている。センスアンプ３０_iは、図１と同様にＭＯＳトランジスタ及びイコライズ手段等で構成され、その相補的なセンスアンプ駆動ノード対Ｐ１，Ｎ１がセンスアンプ活性化信号によって活性化されるようになっている。このセンスアンプ活性化信号により制御されるイコライズ手段（例えば、ＮＭＯＳ）４４がセンスノードＳ_aiとＳ_biとの間に接続されている。カラムスイッチ回路２００_i は、相補的なキャッシュデータ線対Ｉ_ai／Ｉ_biを有し、そのキャッシュデータ線対Ｉ_ai／Ｉ_biと制御線ＳＷ_cj（ｊ＝１，２，３，…，ｎ）との交差箇所には、１つあるいは複数のキャッシュ用セル２１０_ij（ｊ＝１，２，３，…，ｎ）が接続されている。制御線ＳＷ_cjは、各キャッシュ用セル２１０_ijの保持データに対応するロウアドレスＸを記憶しているＴＡＧ回路８０_jに接続され、該ＴＡＧ回路８０_jによる要求データの保持の有無の判定に従って制御されるようになっている。キャッシュ用セル２１０_ijは、スイッチ手段（例えば、電荷転送用のＮＭＯＳ）２１１と記憶素子（例えば、電荷蓄積用のキャパシタ）２１２とでそれぞれ構成されている。なお、同一の制御線ＳＷ_cjで制御されるキャッシュ用セル（例えば、２１０_i1，２１０_i2，…）を一括してキャッシュ列２１０₁ ，…と称する。キャッシュデータ線対Ｉ_ai／Ｉ_biの一方Ｉ_aiがＮＭＯＳ２２１のゲートに、他方Ｉ_biがＮＭＯＳ２２２のゲートにそれぞれ接続されている。ＮＭＯＳ２２１，２２２のドレインがＮＭＯＳ２１９，２２０を介してデータバスであるリードデータ線対ＲＤＢ_a／ＲＤＢ_bにそれぞれ接続され、さらにそれらのＮＭＯＳ２２１，２２２のソースが共通接続されると共に、基準電位（例えば、接地電位ＶＳＳ）に接続されている。ＮＭＯＳ２１９，２２０のゲートは、リードカラム線ＲＣＬ_i に共通接続されている。

センスノード対Ｓ_ai／Ｓ_biとキャッシュデータ線対Ｉ_ai／Ｉ_biとは、制御線ＳＷ_a でゲート制御されるＮＭＯＳ２２３，２２４を介してそれぞれ接続されている。さらに、キャッシュデータ線対Ｉ_ai／Ｉ_biは、ライトカラム線ＷＣＬ_i でゲート制御されるＮＭＯＳ２２５，２２６を介して、データバスであるライトデータ線対ＷＤＢ_a／ＷＤＢ_bにそれぞれ接続されている。キャッシュデータ線対Ｉ_ai／Ｉ_bi間は、イコライズ手段（例えば、スイッチ）２２７を介して相互に接続されている。このようなカラムスイッチ回路２００_iは、センスアンプ３０_iと共に列状に配置され、さらにその各種制御線ＳＷ_cj，ＳＷ_a 等も列状に延設されている。なお、センスノード対Ｓ_ai／Ｓ_biは、図１と同様に右側に延設して右側のメモリセルアレイ１０Ｒのビット線対ＢＬ_ai／ＢＬ_biとスイッチ手段２０Ｒを介して接続してもよい。このようにすれば、センスアンプ３０_i 及びカラムスイッチ回路２００_i が左右のメモリセルアレイ１０Ｌ，１０Ｒで共用されるので、チップサイズを小さくできる。図８及び図９は、図７に示すＤＲＡＭの概略の動作波形図であり、この図を参照しつつＤＲＡＭの（１）ロードサイクル、（２）ヒットサイクル、（３）ミスサイクル、及び（４）リフレッシュサイクル・ヒットサイクルの動作を説明する。図８及び図９中のアドレスＡＤＤのうち、Ｘ₀ ，Ｘ₁ ，Ｘ₂ ，…はワード線ＷＬ（＝ＷＬ₀ ，ＷＬ₁ ，ＷＬ₂ ，…）を選択するロウアドレス、Ｙ_i ，Ｙ’_i ，Ｙ”_i ，…はビット線対ＢＬ_ai／ＢＬ_biを選択するカラムアドレスである。ＤＡ１〜ＤＡ７はデータである。

（１） ロードサイクルアドレスＡＤＤのうちのロウアドレスＸ₀ ，…で指定される要求データがいずれのキャッシュ列２１０₁ ，…にもなく、かつ有効なデータを保持していないキャッシュ列（即ち、空きのキャッシュ列）２１０₁ が存在する場合、要求データをメモリセルアレイ１０Ｌより読出し、該キャッシュ列２１０₁ にロードする。この場合、次のように制御される。このロードサイクルでは、制御線ＳＷ_c1が活性状態の”Ｈ”、スイッチ手段２０Ｌがオン状態である。そして、入力されるアドレスＡＤＤのうちのロウアドレスＸ₀ に対応するワード線ＷＬ₀ を”Ｈ”に立ち上げ、ビット線対ＢＬ_ai／ＢＬ_bi上にデータＤＡ１による微小信号を得る。この微小信号は、活性化されたセンスアンプ３０_i によって増幅され、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_bi上にデータＤＡ１の信号が得られる。ＴＡＧ回路８０₁ によって制御線ＳＷ_c1が”Ｈ”に立ち上がり、キャッシュ列２１０₁ にデータＤＡ１がロードされる。この結果、ｉ行目のキャッシュ用セル２１０_i1内の記憶素子２１２にデータＤＡ１がロードされる。

次に、カラムアドレスＹ_i が入力されると、ｉ行目のカラムスイッチ回路２００_i 内のＮＭＯＳ２１１，２２２によってリードデータ線対ＲＤＢ_a／ＲＤＢ_b上にデータＤＡ１が送出される。キャッシュデータ線対Ｉ_ai／Ｉ_bi上の信号は、リードデータ線対ＲＤＢ_a／ＲＤＢ_bを駆動するＮＭＯＳ２２１，２２２で増幅されるので、この時点でセンスアンプ３０_i による増幅が終了していなくても、誤動作のおそれはない。カラムアドレスＹ_i に対して書込みがあった場合、カラムスイッチ回路２００_i 内のＮＭＯＳ２２５，２２６がオンし、ライトデータ線対ＷＤＢ_a／ＷＤＢ_b上のデータＤＡ２がキャッシュデータ線対Ｉ_ai／Ｉ_biへ転送され、さらにキャッシュ列２１０₁ 内のキャッシュ用セル２１０_i1とセンスノード対Ｓ_ai／Ｓ_biへ転送される。センスノード対Ｓ_ai／Ｓ_bi上のデータＤＡ２は、スイッチ手段２０Ｌを介してビット線対ＢＬ_ai／ＢＬ_biに書き戻される。このとき、１度に再充放電されるビット線対ＢＬ_ai／ＢＬ_biは、カラムアドレスＹ_i で選ばれた限られた組のものだけであるので、その再充放電に要する時間はロードサイクル初期におけるものより充分短い。この様な書き込みによるビット線対ＢＬ_ai／ＢＬ_biの再充放電（コピーバック）が終了した時点で、ロウアドレスＸの更新を含む次のアクセスサイクルへ移行することができる。なお、図８では、説明の簡単化のために、ｉ行目のビット線対ＢＬ_ai／ＢＬ_biへのアクセスが行われるカラムアドレスＹ_i を仮定しているが、他のアドレスであってもよい。この場合、ｉ行目の各回路の波形は変化しない。又、読出しと書込みの順番は、図示したものに限定されない。

（２） ヒットサイクル例えば、ロウアドレスＸ₁ で指定される要求データがキャッシュ列２１０₂ に保持されていると仮定する。この場合、スイッチ手段２０Ｌをオフ状態にしてメモリセルアレイ１０Ｌをセンスアンプ３０_i より切り離す。さらに、キャッシュ列２１０₂ 上のデータをキャッシュデータ線対Ｉ_ai／Ｉ_bi上に転送し、それをセンスアンプ３０_i で増幅し（リコール）、リードデータ線対ＲＤＢ_a／ＲＤＢ_b及びライトデータ線対ＷＤＢ_a／ＷＤＢ_bとのデータ転送を行う。このヒットサイクルでも、制御線ＳＷ_a を”Ｈ”に活性しておく。そして、スイッチ手段２０Ｌをオフし、ビット線対ＢＬ_ai／ＢＬ_biをセンスアンプ３０_i から切り離す。同時に、ＴＡＧ回路８０₁ によって制御線ＳＷ_c1を”Ｌ”に立ち下げる。この結果、ビット線対ＢＬ_ai／ＢＬ_biとキャッシュ列２１０₁ には、共に最新のデータＤＡ２が保持される。次に、スイッチ２２７及びセンスアンプ３０_i 内のイコライズ手段により、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biをイコライズする。ＴＡＧ回路８０₂ により、ロウアドレスＸ₁ の指定する要求データを保持するキャッシュ列２１０₂ を判定し、その制御線ＳＷ_c2を”Ｈ”に立ち上げる。この結果、ｉ行目のキャッシュ用セル２１０_i2内の記憶素子２１２のデータＤＡ３が、キャッシュデータ線対Ｉ_ai／Ｉ_bi及びセンスノード対Ｓ_ai／Ｓ_biに転送される。その後、キャッシュデータ線対Ｉ_ai／Ｉ_bi及びセンスノード対Ｓ_ai／Ｓ_bi上のデータＤＡ３を、センスアンプ３０_i によって増幅する（これをリコールと称する）。これ以降、カラムアドレスＹ_i で指定された行のキャッシュデータ線対Ｉ_ai／Ｉ_bi上のデータに対し、カラムスイッチ回路２００_i を介してアクセスできる。このように、ヒットサイクルにおいては、大きな寄生容量及び抵抗を有するメモリセルアレイ１０Ｌのワード線ＷＬやビット線対ＢＬ_ai／ＢＬ_biを介さずに、キャッシュ列２１０₁ ，…から寄生容量の小さなキャッシュデータ線対Ｉ_ai／Ｉ_biに要求データをリコールして直接アクセスすることができるので、高速なアクセスが可能となる。

一方、メモリセルアレイ１０Ｌにおいて、スイッチ手段２０Ｌをオフした後も、ビット線対ＢＬ_ai／ＢＬ_bi上に前ロウアドレスＸ₀ に対するデータＤＡ２が保持されている。そして、前ロウアドレスＸ₀ の指定するワードＷＬ₀ を”Ｌ”に立ち下げ、図示しないが、メモリセルアレイ１０Ｌ内にデータＤＡ２を保存した後、ビット線対ＢＬ_ai／ＢＬ_biをイコライズする（プリチャージ）。このように、ヒットサイクルにおいては、メモリセルアレイ１０Ｌのプリチャージ動作とキャッシュ用セル２１０_ijへのアクセスを並行して行える。さらに、前記プリチャージ動作の後、スイッチ手段２０Ｌをオンし、新しいロウアドレスＸ₁ に対するワード線ＷＬ₁ を”Ｈ”に立ち上げ、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新のデータＤＡ４をメモリセルアレイ１０Ｌに書き戻す（コピーバック）。なお、図８では、前記プリチャージ期間中に書込みがあっても、キャッシュデータ線対Ｉ_ai／Ｉ_bi上のデータとキャッシュ列２１０₂ 内のキャッシュ用セル２１０_i2のデータが、データＤＡ３からデータＤＡ４に更新されたものとした。

（３） ミスサイクル入力されるロウアドレスＸ₂ で指定される要求データがいずれのキャッシュ列２１０₁ ，…にも保持されておらず、空きのキャッシュ列がない場合、ミスサイクルとなる。この第３の実施例では、前述のごとくロウアドレス変更を含む各サイクル毎にコピーバックを行い、各キャッシュ列２１０₁ ，…と対応するメモリセルアレイ１０Ｌ内のデータとを同一化しているので、ミスサイクル開始時点ではコピーバックの必要がない。このミスサイクルにおいては、入力されるロウアドレスＸ₂ で指定される要求データをメモリセルアレイ１０Ｌから読出し、ＴＡＧ回路８０_j で選ばれる所定のキャッシュ列２１０_j （但し、ｊ＝１，２，…，ｎ）のデータを捨てて新しいデータをロードする（データ・リプレース）。この第３の実施例では、例えば、キャッシュ列２１０₁ のデータをリプレースするものとして説明する。このミスサイクルでも、制御線ＳＷ_a は”Ｈ”にしておく。そして、スイッチ手段２０Ｌをオフし、ＴＡＧ回路８０₂ で制御線ＳＷ_c2を”Ｌ”に立ち下げる。この結果、ビット線対ＢＬ_ai／ＢＬ_biとキャッシュ列２１０₂ 内のキャッシュ用セル２１０_i2に前サイクルの最新のデータＤ４が残る。次に、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_bi上をイコライズする。このイコライズ動作を継続した状態で、ＴＡＧ回路８０₁ で制御線ＳＷ_c1を”Ｈ”に立ち上げる。すると、キャッシュ列２１０₁ のデータが無効となるので、その上で、前記イコライズ動作を終了する。一方、メモリセルアレイ１０Ｌにおいて、前サイクルのロウアドレスＸ₁ に対応するワード線ＷＬ₁ を”Ｌ”に立ち下げ、データＤＡ４をメモリセルアレイ１０Ｌに保存した後、ビット線対ＢＬ_ai／ＢＬ_biのイコライズ、即ち該メモリセルアレイ１０Ｌのプリチャージを行う。その後、スイッチ手段２０Ｌをオンし、新しいロウアドレスＸ₂ で指定されれるワード線ＷＬ₂ を”Ｈ”立ち上げ、ビット線対ＢＬ_ai／ＢＬ_biに要求データＤＡ５の微小信号を読出す。この微小信号は、センスアンプ３０_i で増幅される。その結果、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biへデータＤＡ５が転送され、さらに該データＤＡ５がキャッシュ列２１０₁ 内のキャッシュ用セル２１０_i1に転送される。これ以降は、ヒットサイクルと同様に、直接キャッシュデータ線対Ｉ_ai／Ｉ_biをアクセスすることで、高速な応答が実現できる。なお、メモリセルアレイ１０Ｌのビット線対ＢＬ_ai／ＢＬ_biの充放電が完了した後、ロウアドレス変更を含む新しいサイクルの開始ができるようになる。

（４） リフレッシュサイクル及びヒットサイクルＤＲＡＭのリフレッシュシ時においてキャッシュがヒットした場合、制御線ＳＷ_a を”Ｌ”にしてスイッチ手段であるＮＭＯＳ２２３，２２４をオフすることで、キャッシュデータ線対Ｉ_ai／Ｉ_biとセンスノード対Ｓ_ai／Ｓ_biを切り離す。そして、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の要求データを直接アクセスすると同時に、それと並行してメモリセルアレイ１０Ｌ内の所定のメモリセル１１のリフレッシュを行う。なお、ヒットしなかった場合、外部からのアクセスを遅延させて公知のリフレッシュ動作を行い、その終了後に、前記ミスサイクルと同様な動作を行う。ここでは、ロウアドレスＸ₁ によってキャッシュ列２１０₂ がヒットしたものとして以下説明する。まず、スイッチ手段２０Ｌをオフし、メモリセルアレイ１０Ｌのプリチャージ動作を行う。即ち、前サイクルで選ばれたワード線ＷＬ₂ を”Ｌ”に立ち下げた後、ビット線対ＢＬ_ai／ＢＬ_biをイコライズする。一方、ＴＡＧ回路８０₁ によって制御線ＳＷ_c1を”Ｌ”に立ち下げる。この結果、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データＤＡ５がメモリセルアレイ１０Ｌとキャッシュ列２１０₁内のキャッシュ用セル２１０_i1に保存される。このプリチャージ動作と並行してセンスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biをイコライズする。その後、新しいロウアドレスＸ₁ によってヒットしたキャッシュ列２１０₂の制御線ＳＷ_c2をＴＡＧ回路８０₂ で”Ｈ”に立ち上げ、キャッシュ用セル２１０_i2の保持データＤＡ４をキャッシュデータ線対Ｉ_ai／Ｉ_biを介してセンスノード対Ｓ_ai／Ｓ_biに転送し、センスアンプ３０_i によってリコールする。

次に、制御線ＳＷ_a を”Ｌ”に立ち下げてセンスノード対Ｓ_ai／Ｓ_biとキャッシュデータ線対Ｉ_ai／Ｉ_biとを切り離す。その後、キャッシュデータ線対Ｉ_ai／Ｉ_biに対して直接アクセスすることで、キャッシュヒットと同様に、高速な応答が可能となる。一方、制御線ＳＷ_a の”Ｌ”への立ち下げ後、センスノード対Ｓ_ai／Ｓ_biをイコライズし、スイッチ手段２０Ｌをオン状態にする。そして、メモリセルアレイ１０Ｌのプリチャージ終了後、リフレッシュすべきメモリセル１１のワード線ＷＬ₃ を”Ｈ”に立ち上げてリフレッシュ動作を始める。そして、リフレッシュされるメモリセル１１のデータＤＡ７をビット線対ＢＬ_ai／ＢＬ_bi上に読出し、センスアンプ３０_i で増幅する。この増幅動作が終了した時点でワード線ＷＬ₃ を”Ｌ”に立ち下げ、ビット線対ＢＬ_ai／ＢＬ_biをイコライズしてリフレッシュ動作を終了する。この間、キャッシュデータ線対Ｉ_ai／Ｉ_biにはセンスアンプ３０_i が接続されていないので、図９のようにデータＤＡ６が書込まれた場合、信号の増幅は不充分な状態になっており、またメモリセルアレイ１０Ｌの対応するメモリセル１１とも不一致となっている。但し、前述のように、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の信号は、カラムスイッチ回路２００_i 内のＮＭＯＳ２２１，２２２で増幅されてリードデータ線対ＲＤＢ_a／ＲＤＢ_bに送出されるので、読出し上の問題はない。そこで、リフレッシュ動作の過程で、センスアンプ３０_i によるビット線対ＢＬ_ai／ＢＬ_biの充放電（前記増幅動作）が終了した時点でスイッチ手段２０Ｌをオフし、センスノード対Ｓ_ai／Ｓ_biをイコライズする。次いで制御線ＳＷ_a を”Ｈ”に立ち上げ、今度はキャッシュデータ線対Ｉ_ai／Ｉ_bi上の信号の増幅、即ちリコールを行う。さらに、リフレッシュ動作が終了した時点でスイッチ手段２０Ｌをオンし、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データＤＡ６をメモリセルアレイ１０Ｌのビット線対ＢＬ_ai／ＢＬ_biに転送する。そして、キャッシュ列２１０₂ と対応するワード線ＷＬ₁ を”Ｈ”に立ち上げてコピーバックを行う。このようにしてリフレッシュサイクルを終了する。

以上のように、この第３の実施例では、次のような利点がある。
（ａ） スイッチ手段であるＮＭＯＳ２２３，２２４をセンスノード対Ｓ_ai／Ｓ_biとキャッシュデータ線対Ｉ_ai／Ｉ_biとの間に設けたので、メモリセルアレイ１０Ｌのリフレッシュ動作とキャッシュ列２１０_j へのアクセスを同時並行に行うことができる。そのため、高速な応答が可能であり、平均データレートが向上する。
（ｂ） キャッシュデータ線対Ｉ_ai／Ｉ_bi上の信号を増幅してリードデータ線対ＲＤＢ_a ／ＲＤＢ_b に転送するＮＭＯＳ２２１，２２２を設けたので、前記リコール動作に先立ってキャッシュデータのアクセスが可能となり、高速な応答が行える。
（ｃ） 各サイクルのメモリセルアレイ１０Ｌのプリチャージに先立ってスイッチ手段２０Ｌを”Ｌ”に立ち下げることで、該メモリセルアレイ１０Ｌのプリチャージ動作とキャッシュデータ線対Ｉ_ai／Ｉ_biのリコール動作を同時平行に行っている。そのため、各サイクルの最小必要時間（ロウアドレスＸの入力から次のロウアドレスＸの受付け可能となるまで）を短縮できる。

（第４の実施例）
図１０は、本発明の第４の実施例を示すＤＲＡＭの要部回路図であり、第３の実施例を示す図７中の要素と共通の要素には共通の符号が付されている。このＤＲＡＭでは、第３の実施例のセンスノードＳ_aiとＳ_biとの間にライトバッファ３００_i を設けた点のみが異なっている。ライトバッファ３００_i は、センスノードＳ_aiに接続された第１のスイッチ手段であるスイッチ３０１と、センスノードＳ_biに接続された第２のスイッチ手段であるスイッチ３０２と、該スイッチ３０１と３０２間に接続されたキャパシタ等の記憶素子３０３とで、構成されている。スイッチ３０１，３０２は、共通の制御線ＳＷ_b で制御される。この制御線ＳＷ_b は、センスアンプ３０_i の列に沿って延設され、各行のライトバッファ３００_i を共通に制御する構成になっている。このような構成により、少ない寸法増加で、キャッシュ用セル２１０_ijへのアクセスとコピーバックとが同時並行して実行できる。

図１１及び図１２は、図１０に示すＤＲＡＭにおけるｉ行目の回路の概略の動作波形図であり、この図を参照しつつＤＲＡＭの（１）ロードサイクル、（２）ヒットサイクル、（３）ミスサイクル、及び（４）リフレッシュサイクル・ヒットサイクルの動作について説明する。
（１） ロードサイクル入力されるロウアドレスＸで指定される要求データがいずれのキャッシュ列２１０_j （ｊ＝１，２，３，…，ｎ）にもなく、かつ空きのキャッシュ列がある場合、メモリセルアレイ１０Ｌより要求データを読出して空きのキャッシュ列にロードする。このロードサイクルでは、制御線ＳＷ_b を”Ｌ”の非活性状態、制御線ＳＷ_aを”Ｈ”の活性状態にしておく。スイッチ手段２０Ｌをオンし、入力されるロウアドレスＸ₀ で指定されるワード線ＷＬ₀ を”Ｈ”に立ち上げ、要求データＡＤ１をビット線対ＢＬ_ai／ＢＬ_bi上に読み出す。読み出した微小信号をセンスアンプ３０_i で増幅する。このとき、特に限定されないが、スイッチ手段２０Ｌをオフすれば、大きな寄生容量を有するビット線対ＢＬ_ai／ＢＬ_biがセンスノード対Ｓ_ai／Ｓ_biから切り離されるので、前記増幅動作を著しく高速化できる。その上、ビット線対ＢＬ_ai／ＢＬ_biに対する充放電電流を低減して動作電流を大幅に減少できると共に、後述するプリチャージ動作の高速化も可能となる。スイッチ手段２０Ｌをオフした後、ワード線ＷＬ₀ を”Ｌ”に立ち下げ、ビット線対ＢＬ_ai／ＢＬ_biをイコライズする。即ち、プリチャージ動作を行う。このとき、スイッチ手段２０Ｌの制御により、ビット線対ＢＬ_ai／ＢＬ_bi上の電位差が小さいままであるので、このプリチャージ動作が速やかに終了する。この結果、データＡＤ１はメモリセルアレイ１０Ｌには保存されない。一方、読出されたデータＡＤ１は、センスアンプ３０_i で増幅され、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_bi上に生じる。そこで、空きのキャッシュ列２１０₁ の制御線ＳＷ_c1を”Ｈ”に立ち上げ、キャッシュ用セル２１０_i1にデータＡＤ１をロードする。その後、第３の実施例と同様に、キャッシュデータ線対Ｉ_ai／Ｉ_bi上のデータに直接アクセスすることで、高速な応答ができる。このキャッシュアクセスをキャッシュデータ線対Ｉ_ai／Ｉ_biの振幅が小さい時点から行えることも第３の実施例と同様である。

一方、このロードサイクルにおいては、メモリセルアレイ１０Ｌのプリチャージが高速に行える。そのため、プリチャージ終了後、ロウアドレスＸの変更を含む次のアクセスサイクルを開始できる。その上、プリチャージを高速に行えるので、ビット線対ＢＬ_ai／ＢＬ_biの充放電まで次のサイクルを開始できない第３の実施例より、サイクル時間を短くできる。このように、メモリアレイ１０Ｌから、キャッシュ用セル２１０_ijを含むカラムスイッチ回路２００_i へデータを転送する時に、該メモリアレイ１０Ｌのビット線対ＢＬ_ai／ＢＬ_biの充放電を制限する制御を行うことで、消費電力を低減し、高速化をも図れる。

（２） ヒットサイクル入力されたロウアドレスＸで指定される要求データがいずれかのキャッシュ列２１０_j に保持されている場合、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データを前サイクル時に活性化したキャッシュ列に保存し、新たに要求されたデータを該キャッシュ列よりキャッシュデータ線対Ｉ_ai／Ｉ_bi上に転送する。このヒットサイクルにおいても、制御線ＳＷ_b は”Ｌ”の非活性状態、制御線ＳＷ_a は”Ｈ”の活性状態である。スイッチ手段２０Ｌはオフ状態である。活性化されたキャッシュ列２１０₁ とは別のキャッシュ列２１０₂ がヒットしたとすると、まず、旧キャッシュ列２１０₁ に対応する制御線ＳＷ_c1を”Ｌ”に立ち下げ、その時点でのキャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データＡＤ２（書込みによりデータＡＤ１がデータＡＤ２に更新されたと仮定した）をキャッシュ列２１０₁ 内のキャッシュ用セル２１０_i1に保存する。センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biをイコライズした後、要求データＡＤ３を保持するキャッシュ列２１０₂ の制御線ＳＷ_c2を立ち上げ、そのデータＡＤ３をキャッシュデータ線対Ｉ_ai／Ｉ_biを介してセンスノード対Ｓ_ai／Ｓ_biに転送し、センスアンプ３０_i によりリコールする。その後、第３の実施例と同様に、直接キャッシュデータ線対Ｉ_ai／Ｉ_biへのアクセスを行い、高速応答が達成される。なお、この第４の実施例では、メモリセルアレイ１０Ｌ側で何の動作も行う必要がない。そのため、動作消費電力が小さく、かつサイクル時間も短くできる。
（３） ミスサイクル入力されるロウアドレスＸで指定される要求データがいずれのキャッシュ列２１０_j にもない場合、リプレースされる所定のキャッシュ列２１０₁ の保持データをライトバッファ３００_i に退避させ、要求データをメモリセルアレイ１０Ｌより読み出して前記所定のキャッシュ列２１０₁ にロードする。その後、ライトバッファ３００_i の保持データをメモリセルアレイ１０Ｌにコピーバックする。このミスサイクルの開始時点では、制御線ＳＷ_a は”Ｈ”である。そして、前サイクルで活性化されたキャッシュ列２１０₂ の制御線ＳＷ_c2を立ち下げ、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データＡＤ４をキャッシュ列２１０₂ 内のキャッシュ用セル２１０_i2に保存する。次に、制御線ＳＷ_b を立ち上げると共に、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biをイコライズする。この結果、ライトバッファ３００_i 内の記憶素子３０３の各ノードが中間電位ＨＶＣＣとなる。その後、リプレースするキャッシュ列２１０₁ の制御線ＳＷ_c1を立ち上げ、その保持データＡＤ２をセンスノード対Ｓ_ai／Ｓ_biに転送してセンスアンプ３０_i で増幅する（リコール動作）。制御線ＳＷ_b を立ち下げ、ライトバッファ３００_i 内にデータＡＤ２を退避する。そして、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biを再度イコライズする。一方、メモリセルアレイ１０Ｌ側においては、このミスサイクル開始時点で既にプリチャージが終了しており、ロウアドレスＸ₁ の入力直後にそれに対応するワード線ＷＬ₁ を立ち上げ、ビット線対ＢＬ_ai／ＢＬ_bi上に要求データＡＤ５を読み出すことができる。即ち、第３の実施例と比べてミス時のメモリセルアレイ１０Ｌからの要求データの読み出しをより速い時点で実行できる。

ライトバッファ３００_i へのデータＡＤ２の退避と、それに続くセンスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biの再度のイコライズの終了後、スイッチ手段２０Ｌをオンする。センスアンプ３０_i を活性化してメモリセルアレイ１０Ｌからの読出しデータＡＤ５を増幅する。このセンスアンプ増幅の開始直後に、スイッチ手段２０Ｌをオフさせることで、ロードサイクルと同様に後に続く処理を高速化できる。スイッチ手段２０Ｌをオフさせてすぐにワード線ＷＬ₁ の立ち下げとビット線対ＢＬ_ai／ＢＬ_biのイコライズ、即ちメモリセルアレイ１０Ｌのプリチャージを行う。前述したように、このプリチャージを短時間に終了できる。その上、センスアンプ３０_i による増幅動作も高速となり、消費電力も小さくなる。センスアンプ３０_i の増幅動作により、センスノード対Ｓ_ai／Ｓ_biを介してキャッシュデータ線対Ｉ_ai／Ｉ_bi及びキャッシュ列２１０₁ 内のキャッシュ用セル２１０_i1に要求データＡＤ５が得られる。その後、ヒットサイクルと同様、高速なアクセスが行える。この第４の実施例では、サイクル開始時点でメモリセルアレイ１０Ｌのプリチャージが終了しているので、要求データＡＤ５を第３の実施例よりも速くキャッシュデータ線対Ｉ_ai／Ｉ_bi上に転送できる。一方、要求データＡＤ５の転送が終了すると、すぐに制御線ＳＷ_a を立ち下げ、センスノード対Ｓ_ai／Ｓ_biをキャッシュデータ線対Ｉ_ai／Ｉ_biから切り離す。これにより、以下に説明するように、キャッシュへのアクセスとコピーバックを同時並行して行い、サイクル時間を短くできる。

即ち、センスノード対Ｓ_ai／Ｓ_biをイコライズした後に、制御線ＳＷ_b を立ち上げ、退避していたデータＡＤ２をセンスノード対Ｓ_ai／Ｓ_biに転送し、センスアンプ３０_i で増幅する。スイッチ手段２０Ｌをオン状態にして前記データＡＤ２をビット線対ＢＬ_ai／ＢＬ_bi上に転送し、続いてリプレース前のキャッシュ列２１０₁ のデータと対応するロウアドレスＸ₀ で指定されるワード線ＷＬ₀ を立ち上げる。このようにして、ワード線ＷＬ₀ に接続されたメモリセル１１に対し、ロードサイクル時に失われたデータに加え最新の更新結果を含めたデータＡＤ２が書き戻される。ビット線対ＢＬ_ai／ＢＬ_biの充放電が完全に終了すると、スイッチ手段２０Ｌがオフ状態となる。その後、メモリセルアレイ１０Ｌ側では、ワード線ＷＬ₀ を完全に立ち下げてから、ビット線対ＢＬ_ai／ＢＬ_biをイコライズしてコピーバック動作を完了する。一方、スイッチ手段２０Ｌをオフした後、センスノード対Ｓ_ai／Ｓ_biをイコライズし、制御線ＳＷ_a を立ち上げる。そして、センスアンプ３０_i によってキャッシュデータ線対Ｉ_ai／Ｉ_biの増幅を行う。この結果、制御線ＳＷ_a が”Ｌ”のひ活性状態であるとき、書込みのあった行のキャッシュデータ線対Ｉ_ai／Ｉ_biの信号が増幅される。このようにしてミスサイクルが終了する。
（４） リフレッシュサイクル及びヒットサイクルリフレッシュシ時にキャッシュ列２１０_j がヒットした場合、該キャッシュ列２１０_j へのアクセスとリフレッシュを同時に行うことができる。図１２のタイプ１の波形はこの動作を示している。タイプ２の波形については、次の第５の実施例に関するものなので後述する。なお、リフレッシュ時にキャッシュがミスした場合、公知のリフレッシュ動作を行い、続いて前記ミスサイクルと同一の動作を行う。ここでは、入力されたロウアドレスＸ₁ に対してキャッシュ列２１０₂がヒットしたものとする。このリフレッシュサイクル及びヒットサイクルでは、まず、制御線ＳＷ_a と旧キャッシュ列２１０₁ の制御線ＳＷ_c1を立ち下げ、キャッシュデータ線対Ｉ_ai／Ｉ_biとセンスノード対Ｓ_ai／Ｓ_biをイコライズする。新しくヒットしたキャッシュ列２１０₂ の制御線ＳＷ_c2を立ち上げ、該キャッシュ列２１０₂ 内のデータＡＤ４をキャッシュデータ線対Ｉ_ai／Ｉ_biに転送する。その後、ヒットサイクルと同様に、高速なアクセスができる。

一方、メモリセルアレイ１０Ｌにおいては、既にプリチャージが終了している。そのため、すぐにリフレッシュ対象のメモリセル１１のワード線ＷＬ₂ を立ち上げることができ、サイクル時間を短くできる。ワード線ＷＬ₂ を立ち上げることで、ビット線対ＢＬ_ai／ＢＬ_bi上にリフレッシュすべきデータＡＤ１１が読出される。センスノード対Ｓ_ai／Ｓ_biのイコライズ後、スイッチ手段２０Ｌをオンしてビット線対ＢＬ_ai／ＢＬ_bi上の信号を増幅する。ビット線対ＢＬ_ai／ＢＬ_biの充放電終了後は、スイッチ手段２０Ｌをオフ状態にする。その後、第３の実施例と同様に、メモリセルアレイ１０Ｌをプリチャージすると共に、センスアンプ３０_i によってキャッシュデータ線対Ｉ_ai／Ｉ_biの信号を増幅する。

この第４の実施例では、ライトバッファ３００_i を設けて前記のような制御構成にしたので、第３の実施例に加えて次のような利点がある。
（ａ） ミスサイクル開始時点でメモリセルアレイ１０Ｌがプリチャージ済みであると共に、該メモリセルアレイ１０Ｌからの要求データの読出しを該メモリセルアレイ１０Ｌへのコピーバックに先行できるので、高速なアクセスが可能となる。
（ｂ） リフレッシドサイクルとヒットサイクルの開始時にも、メモリセルアレイ１０Ｌのプリチャージが終了しているので、サイクル時間を短くできる。
（ｃ） ヒットサイクルにおいても、メモリセルアレイ１０Ｌ上の動作が不要であるので、サイクル時間が短く、しかも動作電流を低減できる。
（ｄ） ロードサイクル及びミスサイクルの最初のスイッチ時にスイッチ手段２０Ｌを、ビット線対ＢＬ_ai／ＢＬ_biの充放電の終了を待たずにオフ状態とすることで、サイクル時間を短くでき、消費電力を大幅に減らせる。
（ｅ） 図１３は、図１０中のスイッチ手段２０Ｌの制御回路の構成例を示す回路図である。スイッチ手段２０Ｌを制御する制御線ＴＧＬに対して制御信号を供給する制御回路３１０には、センスアンプ活性化信号ＳＡＥが入力される。制御回路３１０の出力信号と、センスアンプ活性化信号ＳＡＥがインバータ３１１で反転された信号とが、２入力ＡＮＤゲート３１２に入力される。制御回路３１０の出力信号とＡＮＤゲート３１２の出力信号とが、コピーバック動作検出手段３２０で切換え制御される切換え手段３２１を介して、制御線ＴＧＬへ供給される。このように、スイッチ手段２０Ｌの制御線ＴＧＬを、ＡＮＤゲート３１２の出力信号で駆動することで、前記の制御を容易かつ正確なタイミングで実行できる。

（第５の実施例）
図１４は、本発明の第５の実施例を示すもので、図１０の第４の実施例のＤＲＡＭに設けられるリフレッシュモード制御回路の概略の回路図である。このリフレッシュモード制御回路は、外部入力されるロウアドレスＸとリフレッシュアドレスＸ_r のいずれか一方を切換え選択して図１０のＴＡＧ回路８０₁〜８０_n に供給する選択手段（例えば、マルチプレクサ）４１０を備え、その出力側が該ＴＡＧ回路８０₁ 〜８０_n の入力側に接続されている。各ＴＡＧ回路８０₁ 〜８０_n の出力側に接続された制御線ＳＷ_c1〜ＳＷ_cnには、図１０には図示されていないが、タイミングパルスＴＰによってタイミング調整のためのゲート手段４１１が接続され、そのゲート手段４１１の出力が図１０のカラムスイッチ回路２００_i 内のキャッシュ列２１０₁ ，…に供給されるようになっている。又、このリフレッシュモード制御回路には、ＤＲＡＭ全体を制御する中央処理装置（以下、ＣＰＵという）等で構成された中央制御回路４２０が設けられている。中央制御回路４２０内には、リフレッシュ信号Ｒと第１及び第２のリフレッシュタイミング信号群ＲＴ１，ＲＴ２とを発生するリフレッシュタイミング発生回路４２１が設けられている。この中央制御回路４２０の出力側とＴＡＧ回路８０₁ 〜８０_n の出力側には、ブロック制御手段４３０が接続されている。ブロック制御手段４３０は、ＴＡＧ回路８０₁ 〜８０_n の出力側に接続された制御線ＳＷ_c1〜ＳＷ_cnの信号からリフレッシュモード信号ＲＭを生成するゲート手段４３１と、該リフレッシュモード信号ＲＭによって第１又は第２のリフレッシュタイミング信号群ＲＴ１，ＲＴ２のいずれか一方を切換え選択してセンスアンプ３０_i 及びカラムスイッチ回路２００_i に対する各種の信号ＣＳを生成するリフレッシュモード切換回路４３２とで、構成されている。このようなブロック制御手段４３０は、センスアンプ３０_i 及びカラムスイッチ回路２００_i 列毎に設けられている。

次に、図１２の動作波形図を参照しつつ、図１４に示すリフレッシュモード制御回路の動作を説明する。リフレッシュアドレスＸ_r に対応するデータがいずれのキャッシュ用セル２１０_ijにも保持されていない場合、リフレッシュモード信号Ｒが”０”のため、第４の実施例で説明したタイプ１のリフレッシュ動作が行われる。一方、リフレッシュアドレスＸ_r に対応するデータを保持するキャッシュ列（例えば、２１０₁）が存在する場合、リフレッシュモード信号Ｒが”１”となり、以下に説明するタイプ２のリフレッシュ動作が行われる。タイプ２のリフレッシュ動作では、リフレッシュ対象となるメモリセル１１のワード線ＷＬ₀ を立ち上げると共に、対応するキャッシュ列２１０₁ の保持データＡＤ６をセンスノード対Ｓ_ai／Ｓ_biに転送してセンスアンプ３０_i で増幅し、該キャッシュ列２１０₁ のリフレッシュを行うと共に、スイッチ手段２０Ｌをオンしてビット線対ＢＬ_ai／ＢＬ_biにも転送する。即ち、コピーバックを行う。これにより、次のような利点がある。図１０に示す第４の実施例では、キャッシュ用セル２１０_ijにロードしたデータがメモリセルアレイ１０Ｌ側で保存されず、キャッシュミスが生じるまで該キャッシュ用セル２１０_ij側でのみ保持されている。そのため、キャッシュ用セル２１０_ijをリフレッシュする必要がある。これに対し、この第５の実施例では、メモリセルアレイ１０Ｌのリフレッシュサイクル時に、対応するキャッシュ用セル２１０_ijのリフレッシュを行う。そのため、複数系列のリフレッシュ回路を設ける必要がなく、不必要にリフレッシュサイクルの頻度を増やす必要がない。又、同時にコピーバックを行うことで、次のような利点がある。ＤＲＡＭがスタンバイ状態に入った場合、リフレッシュが一巡した時点で全てコピーバックが行われる。その時点で、ＴＡＧ回路８０₁ 〜８０_n をリセットすることで、全キャッシュが無効となる。一般に、スタンバイ状態においては、リフレッシュ間隔を長くとることが求められるが、この第５の実施例の構成により、特にキャッシュ用セル２１０_ijについては長時間のリフレッシュ間隔に耐えるデバイス設計をとらなくてもよい。例えば、ＮＭＯＳの基板ウエル電位を負に設定せず、０Ｖにし、その基板ウエルをセンスアンプ３０_i 等の他の素子と共用して寸法を小さくできる。その上、制御線ＳＷ_c1〜ＳＷ_cnの活性化電位を低減することにより、昇圧に要する電力を低減できる。

（第６の実施例）
図１５は、本発明の第６の実施例を示すもので、図１０の第４の実施例のＤＲＡＭにおけるワード線ＷＬ及びスイッチ手段２０Ｌの制御線ＴＧＬを駆動するドライバの構成例を示す回路図である。この回路では、デコード信号あるいはスイッチ手段２０Ｌの制御線ＴＧＬの活性化信号を入力する入力端子４５０と、コピーバックモード信号ＣＢＭを出力するコピーバック動作検出手段４５１とを備え、それらの出力側に２入力ＡＮＤゲート４５２，４５３が接続されている。ＡＮＤゲート４５２の出力側には、その出力信号ＩＮ_1aを反転して反転信号ＩＮ_1bを出力するインバータ４５４が接続されている。同様に、ＡＮＤゲート４５３の出力側にも、その出力信号ＩＮ_2aを反転して反転信号ＩＮ_2bを出力するインバータ４５５が接続されている。ＡＮＤゲート４５２，４５３及びインバータ４５４，４５５の出力側には、本実施例の３値出力回路で構成されるドライバが接続されている。ドライバは、例えば信号ＩＮ_1a，ＩＮ_2a，ＩＮ_1b，ＩＮ_2bがそれぞれ”Ｈ”のときにオン状態となるスイッチ４５６，４５７，４５８，４５９を有している。スイッチ４５６は、ワード線ＷＬあるいはスイッチ手段２０Ｌの制御線ＴＧＬに接続される出力端子４６６と、第１の基準電位Ｖ１との間に接続されている。スイッチ４５７は、第２の基準電位Ｖ２と出力端子４６６との間に接続され、さらにスイッチ４５８，４５９が、出力端子４６６と接地電位ＶＳＳとの間に直列接続されている。このドライバにおいて、第１の基準電位Ｖ１を例えばチップ内部電源電位ＶＣＣとし、第２の基準電位Ｖ２を電源電位ＶＣＣより高い昇圧電位に接続し、コピーバックを行うときにのみスイッチ４５７のみをオンし、それ以外の出力活性化時にはスイッチ４５６のみをオンするように制御する。このようにすれば、ワード線ＷＬやスイッチ手段２０Ｌの制御線ＴＧＬの活性化レベルが、必要なときのみ昇圧されるので、消費電力を小さくできる。

（第７の実施例）
図１６は、本発明の第７の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの素子配置を示す要部構成図である。このＤＲＡＭでは、キャッシュ用素子領域２１０に図７又は図１０の複数のキャッシュ用セル２１０_i1〜２１０_inが形成されている。キャッシュ用セル２１０_i1〜２１０_inにリードカラム線ＲＣＬ_i を接続するＮＭＯＳ２１９Ｒ，２１９Ｌ，２２１，２２２、ライトカラム線ＷＣＬ_i を接続するＮＭＯＳ２２５，２２６、及びセンスノード対Ｓ_ai／Ｓ_biを接続するＮＭＯＳ２２３，２２４を図示するように配置している。即ち、キャッシュ用セル２１０_i1〜２１０_inが接続されるキャッシュデータ線Ｉ_biとリードデータ線ＲＤＢ_a を接続するＮＭＯＳ２１９Ｌ，２２２、該キャッシュデータ線Ｉ_biとセンスノードＳ_biを接続するＮＭＯＳ２２４、及びキャッシュデータ線Ｉ_aiとライトデータ線ＷＤＢ_b を接続するＮＭＯＳ２２５を、キャッシュ用セル２１０_i1〜２１０_inの占有するキャッシュ用素子領域２１０の一方の端に配置する。さらに、キャッシュ用セル２１０_i1〜２１０_inが接続されるキャッシュデータ線Ｉ_aiとリードデータ線ＲＤＢ_b を接続する２１９Ｒ，２２１、キャッシュデータ線Ｉ_aiとセンスノードＳ_aiを接続するＮＭＯＳ２２３、及びキャッシュデータ線Ｉ_biとライトデータ線ＷＤＢ_b を接続するＮＭＯＳ２２６を、キャッシュ用素子領域２１０の反対の端に配置している。このような配置構造にすることにより、素子の配列がキャッシュ用素子領域２１０の両端で対称となり、各素子の寸法にかかわらず、稠密な配置が可能となり、高集積化に適する。

（第８の実施例）
図１７は、本発明の第８の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの素子配置を示す要部構成図である。このＤＲＡＭでは、キャッシュ用素子領域２１０に、図７又は図１０に示す複数のキャッシュ用セル２１０_i1〜２１０_inを形成している。そして、キャッシュ用セル２１０_i1〜２１０_inにリードデータ線対ＲＤＢ_a ／ＲＤＢ_b を接続するＮＭＯＳ２２５，２２６、及びセンスノード対Ｓ_ai／Ｓ_biを接続するＮＭＯＳ２２３，２２４を、図示するように幾何学的に配置している。即ち、キャッシュ用セル２１０_i1〜２１０_inが接続されるキャシュデータ線対Ｉ_ai／Ｉ_biとライトデータ線対ＷＤＢ_a ／ＷＤＢ_b を接続するＮＭＯＳ２２５，２２６を、キャッシュ用セル２１０_i1〜２１０_inの占有するキャッシュ用素子領域２１０の一方の端に配置する。さらに、キャシュデータ線対Ｉ_ai／Ｉ_biとセンスノード対Ｓ_ai／Ｓ_biを接続するＮＭＯＳ２２３，２２４を、キャッシュ用素子領域２１０の反対の端に配置している。このような配置構造にすれば、スイッチ用素子の配列がキャッシュ用素子領域２１０の両端に分散され、該スイッチ用素子の寸法にかかわらず、稠密な配置が可能となり、高集積化に適する。さらに、データバスであるリードデータ線対ＲＤＢ_a ／ＲＤＢ_b 及びライトデータ線対ＷＤＢ_a ／ＷＤＢ_b がそれぞれ近接して配置されるので、ノイズ耐性を確保することが可能である。

（第９の実施例）
図１８は本発明の第９の実施例を示すもので、図７の第３の実施例あるいは図１０の第４の実施例のＤＲＡＭの要部構成図である。さらに、図１９は図１８中の回路部分６００の部分詳細図である。この第９の実施例は、図７又は図１０に示すＤＲＡＭにおけるキャッシュ用素子領域２１０の素子配置に関する実施例である。図１８に示すように、メモリセルアレイ１０Ｌには複数のビット線対ＢＬ_a ／ＢＬ_b が交互に配置され、該メモリセルアレイ１０Ｌの両側に、スイッチ手段２０Ｌ及びセンスアンプ３０_i で構成される回路領域５０１，５０２が形成されている。回路領域５０１におけるビット線４本分の間隔５０３に相当する回路部分６００の詳細な回路構成が図１９に示されている。図１９の回路部分６００内には、センスノード対Ｓ_ai／Ｓ_bi及びキャシュデータ線対Ｉ_ai／Ｉ_biが設けられ、該キャッシュデータ線対Ｉ_ai／Ｉ_biがスイッチ回路６２０を介してデータバスＤＢに接続されている。センスノードＳ_aiとＳ_biとの間にはキャッシュ用素子領域２１０が形成され、そのキャッシュ用素子領域２１０内に複数のキャッシュ用セル２１０_i1〜２１０_in及びダミーセル６１０_i1〜６１０_inが設けられている。各キャッシュ用セル２１０_i1〜２１０_inは、スイッチ手段及び記憶素子で構成され、それらがキャッシュデータ線対Ｉ_ai／Ｉ_biに接続されている。センスノード対Ｓ_ai／Ｓ_bi上には、複数のダミーセル６１０_i1〜６１０_inが配置されている。各ダミーセル６１０_i1〜６１０_inは、キャッシュ用セル２１０_i1〜２１０_inと同一の寸法及び形状のスイッチ手段と記憶素子で構成され、それらのスイッチ手段の端子が電気的にセンスノード対Ｓ_ai／Ｓ_bi上に接続されない構造となっている。例えば、各ダミーセル６１０_i1〜６１０_inにおけるスイッチ手段をＭＯＳトランジスタで構成した場合、そのドレインを記憶素子に接続すると共に、ソース側上にはコンタクト孔を開孔せずに隣接するダミーセルのＭＯＳトランジスタのソースとのみ接続する。このような構造にすることにより、キャッシュ用セル２１０_i1〜２１０_inの構造及びピッチとメモリセルアレイ１０Ｌのメモリセル１１の構造及びピッチを同一にできる。そのため、このような微細な構造を製造する際の製造条件の設定が容易となり、製造上の歩留りを向上できる。なお、本発明は上記実施例に限定されない。例えば、上記実施例ではＤＲＡＭについて説明したが、回路構成や素子の変更、あるいは電源の極性等を変更することにより、図示以外のＤＲＡＭの構成に変えたり、該ＤＲＡＭ以外の半導体記憶装置に適用する等、種々の変形が可能である。

本願発明は、半導体記憶装置を搭載可能な製品に利用可能である。

本発明の第１の実施例を示すＤＲＡＭの要部回路図である。 図１の動作波形図である。 本発明の第２の実施例を示すＤＲＡＭの要部回路図である。 図３中の検出回路の構成例を示す回路図である。 図３のヒットアクセス時の動作波形図である。 図３のミスアクセス時の動作波形図である。 本発明の第３の実施例を示すＤＲＡＭの要部回路図である。 図７の動作波形図である。 図７の動作波形図である。 本発明の第４の実施例を示すＤＲＡＭの要部回路図である。 図１０の動作波形図である。 図１０の動作波形図である。 図１０中のスイッチ手段の制御回路を示す回路図である。 本発明の第５の実施例を示すリフレッシュモード制御回路の回路図である。 本発明の第６の実施例を示すドライバの回路図である。 本発明の第７の実施例を示すＤＲＡＭの要部構成図である。 本発明の第８の実施例を示すＤＲＡＭの要部構成図である。 本発明の第９の実施例を示すＤＲＡＭの要部構成図である。 図１８中の回路領域６００の部分詳細図である。

符号の説明

１０Ｌ，１０Ｒ メモリセルアレイ
１１ メモリセル
２０Ｌ，２０Ｒ スイッチ手段
３０_i センスアンプ
４０_i センスノード等化回路
５０ センスアンプ駆動ノード等化回路
６０ 遅延回路
７０ キャッシュ
７１_i1〜７１_in，７１_ij キャッシュ用セル
８０₁ 〜８０_n ，８０_j ＴＡＧ回路
１００ 検出回路
１０１，１０２ 第１，第２の検出手段
１０３ ＯＲゲート
２００_i カラムスイッチ回路
２１０_i1〜２１０_in，２１０_ij キャッシュ用セル
２２０〜２２６ ＮＭＯＳ
２２７ スイッチ
３００_i ライトバッファ
３０１，３０２，４５６〜４５９ スイッチ
３０３ 記憶素子
３１０ 制御回路
３２０ コピーバック動作検出手段
３２１ 切換手段
４１０ 選択手段
４２０ 中央制御回路
４２１ リフレッシュタイミング発生回路
４３０ ブロック制御手段
４３１ ゲート手段
４３２ フレッシュモード切換回路
４５１ コピーバック動作検出手段
６１０_i1〜６１０_in ダミーセル

Claims (8)

1. ２つのビット線から構成されたビット線対と、各々が複数のアドレス情報のいずれかに基づいて駆動可能な複数の第１のワード線と、各々が前記ビット線対のビット線及び前記複数の第１のワード線のいずれかに接続された複数のメモリセルと、各々が第１の転送信号に応答して活性化する第１の転送ゲート回路を介して前記ビット線対のビット線のいずれかと電気的に接続される２つのセンスノードから構成されたセンスノード対に接続され、駆動状態において該センスノード対における電位差を増幅するセンスアンプとを有する半導体記憶装置において、
   前記複数のアドレス情報の任意のものに基づいて駆動可能な第２のワード線と、
   ２つの信号伝達線から構成された信号伝達線対と、
   前記信号伝達線対の信号伝達線及び前記第２のワード線に接続されたキャッシュ用メモリセルと、
   第２の転送信号に応答して、前記センスノード対のセンスノードと前記信号伝達線対の信号伝達線とを電気的に接続する第２の転送ゲート回路と、
   第１の制御信号に応答して、前記センスノード対の２つのセンスノード間を電気的に短絡する第１のイコライズ回路と、
   データの転送に用いられる２つのデータ線からなるデータ線対と、
   第３の転送信号に応答して、前記信号伝達線対に伝達されたデータに応じた信号を前記データ線対へ転送する第３の転送ゲート回路と、
   各々が前記信号伝達線対の信号伝達線とゲート電極とが接続され、一方の電極に基準電圧が与えられた２つのＭＯＳトランジスタから構成された増幅手段と、
   前記センスノード対に接続され、保持信号に応答して、前記センスノード対に伝達されているデータを保持するバッファ回路と、
   を有し、前記第３の転送ゲート回路は、前記第３の転送信号に応答して、前記増幅手段を構成する２つのＭＯＳトランジスタの他方の電極と前記データ線対とを電気的に接続するものであることを特徴とする半導体記憶装置。
2. 第２の制御信号に応答して、前記信号伝達線対の２つの信号伝達線間を電気的に短絡する第２のイコライズ回路を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルは、第１の容量素子と、ゲート電極が前記第１のワード線に接続され、一方の電極が前記ビット線対のビット線に接続され、他方の電極が容量素子に接続されたＭＯＳトランジスタとで構成されており、前記キャッシュ用メモリセルは、第２の容量素子と、ゲート電極が前記第２のワード線に接続され、一方の電極が前記信号伝達線対の信号伝達線に接続され、他方の電極が第２の容量素子に接続されたＭＯＳトランジスタとで構成されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記半導体記憶装置は、リフレッシュサイクルを有するダイナミック・ランダム・アクセス・メモリであり、前記リフレッシュサイクルに伴って実行される、前記キャッシュ用メモリセルまたは前記キャッシュ用メモリセルに対してデータの書き戻しを行うコピーバック動作を検出する検出手段を有し、該検出手段の検出結果と、前記センスアンプを駆動させるための駆動信号とに従って、前記第１の転送信号が制御されることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
5. 前記半導体記憶装置は、リフレッシュサイクルを有するダイナミック・ランダム・アクセス・メモリであり、前記リフレッシュサイクル時にリフレッシュ用アドレス情報に対応するデータが、前記キャッシュ用メモリセルに保持されているか否かを検出し、検出結果に応じたリフレッシュモードを指示するモード信号を出力するリフレッシュ制御回路を有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
6. 前記リフレッシュ制御回路は、アドレス情報とリフレッシュ用アドレス情報とを選択的に出力する選択回路と、前記選択回路からの出力に応答して前記第２のワード線を駆動するよう制御する出力信号を発生するタグ回路と、第１のリフレッシュモードに用いられる１つ以上のタイミング信号からなる第１の信号群と、第２のリフレッシュモードに用いられる１つ以上のタイミング信号からなる第２の信号群と、前記タグ回路からの前記出力信号と前記モード信号とにより前記第１あるいは前記第２の信号群を選択的に出力する切換回路と、を有することを特徴とする請求項５記載の半導体記憶装置。
7. 前記半導体記憶装置は、前記コピーバック動作時において、前記第１の転送信号及び前記第１のワード線の電圧を、前記第１の転送信号及び前記第１のワード線に対して該コピーバック動作時以外に設定される第１の電圧より高い第２の電圧にするものであって、前記検出手段の検出結果に応じて、前記第１の転送信号及び前記第１のワード線の電圧を選択的に前記第１あるいは前記第２の電圧にする電圧設定手段を有することを特徴とする請求項４記載の半導体記憶装置。
8. 前記メモリセルと同様の構成を有し、前記センスノード対と電気的に非接続なダミーセルを設けたことを特徴とする請求項４記載の半導体記憶装置。

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