JP2704885B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、クロックドスタティック型RAM（ランダム・アクセ
ス・メモリ）等に利用して特に有効な技術に関するもの
である。

〔従来の技術〕

そのメモリアレイ及び周辺回路をCMOS（相補型MOS）
により構成することで、動作の高速化と低消費電力化を
図ったCMOSスタティック型RAMがある。また、このよう
なCMOSスタティック型RAMを基本構成とし、周辺回路を
ダイナミック化することでさらに低消費電力化を図った
クロックドスタティック型RAMがある。

クロックドスタティック型RAMについては、例えば、
特開昭61−134985号公報等に記載されている。

〔発明が解決しようとする課題〕

第５図には、この発明に先立って本願発明者等が開発
したクロックドスタティック型RAMのセンスアンプSAの
回路図が示されている。同図において、クロックドスタ
ティック型RAMは、例えば32ビットの記録データを同時
に入出力するいわゆる多ビット構成とされ、そのセンス
アンプSAには、読み出しデータの各ビットに対応した32
個の単位センスアンプUSA0〜USA31が設けられる。これ
らの単位センスアンプは、第５図の単位センスアンプUS
A0及びUSA31に代表して示されるように、プリチャージ
回路PC,レベルシフト回路LS,センサ回路SC及び出力ラッ
チOLをそれぞれ含む。このうち、プリチャージ回路PC
は、タイミング信号φsaに従って選択的にオン状態とさ
れる２個のＰチャンネルMOSFET Q7及びQ8を含み、クロ
ックドスタティック型RAMが非選択状態とされるとき対
応する相補共通データ線ＣD0〜ＣD31（ここで、例えば
非反転共通データ線CD0と反転共通データ線▲▼
をあわせて相補共通データ線ＣD0のように表す。以下同
様）を回路の電源電圧のようなハイレベルにプリチャー
ジする。レベルシフト回路LSは、上記タイミング信号φ
saに従って選択的に動作状態とされ、選択されたメモリ
セルから対応する相補共通データ線ＣD0〜ＣD31を介し
て出力される読み出し信号の直流レベルをシフトする。
同様に、センス回路SCは、上記タイミング信号φsaに従
って選択的に動作状態され、対応する上記レベルシフト
回路LSを介して伝達される読み出し信号を増幅する。さ
らに、出力ラッチOLは、対応する上記センス回路SCから
出力される読み出しデータを取り込み、データ出力バッ
ファDOBに伝達する。各センス回路SCの反転内部出力ノ
ード▲▼〜▲▼と回路の電源電圧との間
には、上記タイミング信号φsaに従って選択的にオン状
態とされるＰチャンネル型のプリセットMOSFET Q15等が
設けられる。これにより、クロックドスタティック型RA
Mが非選択状態とされるとき、上記反転内部出力ノード
▲▼〜▲▼はハイレベルにプリセットさ
れ、内部出力信号rdo〜rd31がロウレベルに固定され
る。

ところが、上記クロックドスタティック型RAMには次
のような問題点があることが、明らかとなった。すなわ
ち、センスアンプSAの各単位センスアンプUSA0〜USA31
を構成するレベルシフト回路LS及びセンス回路SC等は、
前述のように、タイミング信号φsaに従って選択的に動
作状態とされる。また、クロックドスタティック型RAM
のリカバリィタイムに影響を与える相補共通データＣD0
〜ＣD31ならびに反転内部出力ノード▲▼〜▲
▼のレベルは、前述のように、タイミング信号φ
saがロウレベルとされることで、選択的にプリチャージ
される。ここで、上記タイミング信号φsaは、クロック
ドスタティック型RAMが読み出しモードとされるとき、
タイミング発生回路TGから供給されるタイミング信号φ
ceに従って形成され、このタイミング信号φceは、第６
図に示されるように、起動クロック信号すなわちチップ
イネーブル信号▲▼に従って形成される。つまり、
読み出し信号の増幅動作がすでに終了しかつこれらの読
み出し信号がすでに対応する出力ラッチOLに取り込まれ
ているにもかかわらず、チップイネーブル信号▲▼
がロウレベルとされクロックドスタティック型RAMが選
択状態とされる間、センスアンプSAに設けられる32個の
レベルシフト回路LS及びセンス回路SCが連続的に動作状
態とされ、また相補共通データ線や反転内部出力ノード
のプリチャージあるいはプリセット動作が禁止される。
このため、センスアンプSAならびにメモリアレイ周辺回
路の動作電流が充分削減できず、クロックドスタティッ
ク型RAMの低消費電力化が制限されるとともに、クロッ
クドスタティック型RAMのリカバリィタイムが増大し、
そのサイクルタイムの高速化が制限される。

この発明の目的は、低消費電力化を図ったクロックド
スタティック型RAM等の半導体記憶装置を提供すること
にある。この発明の他の目的は、クロックドスタティッ
ク型RAM等の半導体記憶装置のリカバリィタイムを短縮
しそのサイクルタイムを高速化することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
多ビット構成とされるクロックドスタティック型RAM等
において、センスアンプの出力信号の論理レベルが確定
されるあるいはセンスアンプの出力信号が後段の出力ラ
ッチに伝達された時点で、センスアンプ及びメモリアレ
イ周辺回路等の動作を停止し、かつ相補共通データ線及
び内部出力ノード等のプリチャージあるいはプリセット
動作を開始するものである。

〔作用〕

上記した手段によれば、センスアンプ及びメモリアレ
イ周辺回路等を必要最小の期間だけ動作状態とし、その
動作電流を削減できるとともに、クロックドスタティッ
ク型RAMのリカバリィタイムを高速化できる。これによ
り、多ビット構成とされるクロックドスタティック型RA
M等の低消費電力化を推進し、そのサイクルタイムをさ
らに高速化することができる。

〔実施例〕

第２図には、この発明が適用されたクロックドスタテ
ィック型RAMの一実施例の回路ブロック図が示されてい
る。また、第１図には、第２図のクロックドスタティッ
ク型RAMのセンスアンプSAの一実施例の回路図が示され
ている。これらの図に従って、この実施例のクロックド
スタティック型RAMの構成と動作の概要ならびにその特
徴を説明する。なお、第１図及び第２図に示される各回
路素子ならびに各ブロックを構成する回路素子は、公知
のCMOS集積回路の製造技術により、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。また、以下の図において、チャンネル
（バックゲート）部に矢印が付加されるMOSFETはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルMOSF
ETと区別して示される。

この実施例のクロックドスタティック型RAMは、特に
制限されないが、32ビットの記憶データを同時に入出力
するいわゆる多ビット構成のRAMとされる。クロックド
スタティック型RAMは、半導体基板の大半の面積を占め
て配置されるメモリアレイMARYをその基本構成とする。
メモリアレイMARYは、特に制限されないが、同時に入出
力される記憶データの各ビットに対応して設けられる32
個のサブメモリアレイSM0〜SM31を含む。

第２図において、メモリアレイMARYを構成するサブメ
モリアレイSM0〜SM31は、特に制限されないが、第２図
の水平方向に平行して配置されるｍ＋１本のワード線W0
〜Wmと、垂直方向に平行して配置されるｎ＋１組の相補
データ線D0・▲▼〜Dn・▲▼及びこれらのワー
ド線と相補データ線の交点に配置される（ｍ＋１）×
（ｎ＋１）個のスタティック型メモリセルMCとをそれぞ
れ含む。

サブメモリアレイSM0〜SM31を構成する各メモリセルM
Cは、特に制限されないが、第２図に例示的に示される
ように、ＰチャンネルMOSFET Q3及びＮチャンネルMOSFE
T Q21ならびにＰチャンネルMOSFET Q4及びＮチャンネル
MOSFET Q22からなる２個のCMOSインバータ回路を含む。
これらのCMOSインバータ回路は、その入力端子及び出力
端子が互いに交差接続されることで、クロックドスタテ
ィック型RAMの記憶素子となるラッチを構成する。ま
た、これらのCMOSインバータ回路の共通結合された入力
端子及び出力端子は、各ラッチの入出力ノードとされ
る。メモリアレイMARYの同一の列に配置されるｍ＋１個
のメモリセルMCのラッチの入出力ノードは、Ｎチャンネ
ル型の伝送ゲートMOSFET Q23及びQ24等を介して、対応
する相補データ線D0・▲▼〜Dn・▲▼にそれぞ
れ共通結合される。また、メモリアレイMARYの同一の行
に配置されるｎ＋１個のメモリセルMCの上記伝送ゲート
MOSFET Q23及びQ24等のゲートは、対応するワード線W0
〜Wmにそれぞれ共通結合される。

メモリアレイMARYのサブメモリアレイSM0〜SM31を構
成するワード線W0〜Wmは、ＸアドレスデコーダXADに結
合され、択一的に選択状態とされる。Ｘアドレスデコー
ダXADには、ＸアドレスバッファXABからｉ＋１ビットの
相補内部アドレス信号ａx0〜ａxi（ここで、例えば非反
転内部アドレス信号ax0と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａx0のように表
す。以下同様）が供給され、タイミング発生回路TGから
タイミング信号φceが供給される。タイミング信号φce
は、特に制限されないが、クロックドスタティック型RA
Mが選択状態とされるとき、所定のタイミングでハイレ
ベルとされる。また、後述するように、センスアンプSA
による読み出し信号の増幅動作が終了しその出力信号の
論理レベルが確定された時点で、ロウレベルに戻され
る。

ＸアドレスデコーダXADは、上記タイミング信号φce
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ＸアドレスデコーダXAD
は、上記相補内部アドレス信号ａx0〜ａxiをデコード
し、メモリアレイMARYの対応するワード線を択一的にハ
イレベルの選択状態とする。前述のように、センスアン
プSAによる読み出し信号の増幅動作が終了し上記タイミ
ング信号φceがロウレベルとされると、Ｘアドレスデコ
ーダXADの動作は停止される。その結果、Ｘアドレスデ
コーダXADの動作電流が削減されるとともに、すべての
ワード線W0〜Wmがロウレベルの非選択状態とされ、メモ
リアレイMARYの各メモリセルMCに対する動作電流も削減
される。

ＸアドレスバッファXABは、アドレス入力端子AX0〜AX
iを介して供給されるｉ＋１ビットのＸアドレス信号AX0
〜AXiを取り込み、これを保持する。またこれらのＸア
ドレス信号AX0〜AXiをもとに、上記相補内部アドレス信
号ａx0〜ａxiを形成し、ＸアドレスデコーダXADに供給
する。

一方、メモリアレイMARYのサブメモリアレイSM0〜SM3
1を構成する相補データ線D0・▲▼〜Dn・▲▼
は、特に制限されないが、その一方において、対応する
Ｐチャンネル型のプリチャージMOSFET Q1・Q2を介して
回路の電源電圧に結合され、その他方において、カラム
スイッチCSWの対応するスイッチMOSFET Q5・Q25及びQ6
・Q26を介して、対応する相補共通データ線ＣD0〜ＣD31
にそれぞれ選択的に接続される。

プリチャージMOSFET Q1・Q2のゲートには、タイミン
グ発生回路TGから上述のタイミング信号φceが共通に供
給される。プリチャージMOSFET Q1・Q2は、クロックド
スタティック型RAMが非選択状態とされ上記タイミング
信号φceがロウレベルとされることで選択的にオン状態
となり、対応する相補データ線D0・▲▼〜Dn・▲
▼の非反転信号線及び反転信号線を回路の電源電圧の
ようなハイレベルにプリチャージする。クロックドスタ
ティック型RAMが選択状態とされ上記タイミング信号φc
eがハイレベルとされるとき、これらのプリチャージMOS
はオフ状態となる。

カラムスイッチCSWは、特に制限されないが、メモリ
アレイMARYのサブメモリアレイSM0〜SM31の相補データ
線D0・▲▼〜Dn・▲▼に対応して設けられる32
×（ｎ＋１）対の相補スイッチMOSFET Q5・Q25及びQ6・
Q26を含む。これらのスイッチMOSFETの一方は、メモリ
アレイMARYの対応するサブメモリアレイSM0〜SM31の対
応する相補データ線D0・▲▼〜Dn・▲▼にそれ
ぞれ結合され、その他方は、対応する相補共通データ線
ＣD0〜ＣD31にそれぞれ共通結合される。各対のスイッ
チMOSFET Q5・Q6及びQ25・Q26のゲートはそれぞれ共通
結合され、ＹアドレスデコーダYADから対応するデータ
線選択信号Y0〜Ynあるいはそのインバータ回路N1による
反転信号がそれぞれ供給される。

カラムスイッチCSWの各対のスイッチMOSFET Q5・Q25
〜Q6・Q26は、対応する上記データ線選択信号Y0〜Ynが
択一的にハイレベルとされることでオン状態となり、サ
ブメモリアレイSM0〜SM31の対応する相補データ線D0・
▲▼〜Dn・▲▼と対応する相補共通データ線Ｃ
D0〜ＣD31とを選択的に接続状態とする。その結果、各
サブメモリアレイから１個ずつ合計32個のメモリセルMC
が同時に選択され、センスアンプSA又はライトアンプWA
の対応する単位回路に接続される。

ＹアドレスデコーダYADには、ＹアドレスバッファYAB
からｊ＋１ビットの相補内部アドレス信号ａy0〜ａyjが
供給され、またタイミング発生回路TGから上述のタイミ
ング信号φceが供給される。

ＹアドレスデコーダYADは、上記タイミング信号φce
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ＹアドレスデコーダYAD
は、上記相補内部アドレス信号ａy0〜ａyjをデコードし
て、対応する上記データ線選択信号Y0〜Ynを択一的にハ
イレベルとする。クロックドスタティック型RAMが読み
出しモードとされかつセンスアンプSAによる読み出し信
号の増幅動作が終了して上記タイミング信号φceがロウ
レベルとされると、ＹアドレスデコーダYADの動作は停
止される。

相補共通データ線ＣD0〜ＣD31は、ライトアンプWAの
対応する単位回路の出力端子にそれぞれ結合されるとと
もに、センスアンプSAの対応する単位回路の入力端子に
それぞれ結合される。ライトアンプWAの各単位回路の入
力端子は、データ入力バッファDIBの対応する単位回路
の出力端子にそれぞれ結合される。データ入力バッファ
DIBの各単位回路の入力端子は、さらに対応するデータ
入出力端子D0〜D31にそれぞれ結合される。同様に、セ
ンスアンプSAの各単位回路の出力端子は、データ出力バ
ッファDOBの対応する単位回路の入力端子にそれぞれ結
合される。データ出力バッファDOBの各単位回路の出力
端子は、さらに対応する上記データ入出力端子D0〜D31
にそれぞれ共通結合される。ライトアンプWAには、タイ
ミング発生回路TGから、タイミング信号φweが供給され
る。また、センスアンプSA及びデータ出力バッファDOB
には、タイミング発生回路TGから、タイミング信号φce
及びφoeがそれぞれ供給される。ここで、タイミング信
号φweは、クロックドスタティック型RAMが書き込み動
作モードで選択状態とされるとき、所定のタイミングで
一時的にハイレベルとされる。また、タイミング信号φ
oeは、クロックドスタティック型RAMが読み出しモード
で選択状態とされるとき、所定のタイミングでハイレベ
ルとされる。

データ入力バッファDIBの各単位回路は、クロックド
スタティック型RAMが書き込みモードとされるとき、デ
ータ入出力端子D0〜D31を介して外部から供給される32
ビットの書き込みデータを取り込み、ライトアンプWAの
対応する単位回路に伝達する。

ライトアンプWAの各単位回路は、クロックドスタティ
ック型RAMが書き込みモードとされ上記タイミングφwe
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ライトアンプWAの各単位回
路は、上記データ入力バッファDIBを介して伝達される
書き込みデータを相補書き込み信号とし、対応する相補
共通データ線ＣD0〜ＣD31を介して、サブメモリアレイS
M0〜SM31の選択されたメモリセルMCに供給する。特に制
限されないが、タイミング信号φweがロウレベルとされ
るとき、ライトアンプWAの各単位回路の出力はハイイン
ピーダンス状態とされる。

センスアンプSAは、第１図に示されるように、相補共
通データ線ＣD0〜ＣD31に対応して設けられる32個の単
位センスアンプUSA0〜USA31を含む。単位センスアンプU
SA0〜USA31は、特に制限されないが、第１図の単位セン
スアンプUSA0及びUSA31に代表して示されるように、プ
リチャージ回路PC,レベルシフト回路LS,センス回路SCP
及びSCNならびに出力ラッチOLをそれぞれ含む。

単位センスアンプUSA0〜USA31のプリチャージ回路PC
は、特に制限されないが、相補共通データ線ＣD0〜ＣD3
1の非反転信号線及び反転信号線と回路の電源電圧との
間に設けられる一対のＰチャンネルMOSFET Q7及びQ8を
それぞれ含む。これらのMOSFET Q7及びQ8のゲートはす
べて共通結合され、タイミング発生回路TGから上述のタ
イミング信号φceが供給される。

これにより、プリチャージ回路PCのMOSFET Q7及びQ8
は、上記タイミング信号φceがロウレベルとされるとき
すなわちクロックドスタティック型RAMが非選択状態と
されるとき、選択的にオン状態となり、対応する相補共
通データ線ＣD0〜ＣD31の非反転信号線及び反転信号線
を回路の電源電圧のようなハイレベルにプリチャージす
る。

単位センスアンプUSA0〜USA31のレベルシフト回路LS
は、特に制限されないが、一対のＮチャンネルMOSFET Q
27及びQ28と、これらのMOSFETのソース側に設けられる
もう一対のＮチャンネルMOSFET Q29及びQ30とを含む。M
OSFET Q27及びQ28のドレインは回路の電源電圧に結合さ
れ、MOSFET Q29及びQ30の共通結合されたソースは、Ｎ
チャンネルMOSFET Q31を介して回路の接地電位に結合さ
れる。MOSFET Q27及びQ28のゲートは、対応する相補共
通データ線ＣD0〜ＣD31の非反転信号線及び反転信号線
にそれぞれ結合される。MOSFET Q29のゲートは、そのド
レインに結合され、さらにMOSFET Q30のゲートに共通結
合される。これにより、MOSFET Q29及びQ30は、電流ミ
ラー形態とされる。MOSFET Q31のゲートには、特に制限
されないが、アンドゲート回路AG2の出力信号すなわち
タイミング信号φsaが供給される。MOSFET Q29及びQ30
のソース電位は、相補読み出し信号sd0・▲▼〜s
d31・▲▼として、センス回路SCP及びSCNに供
給される。

ところで、アンドゲート回路AG2の一方の入力端子に
は、タイミング発生回路TGから上述のタイミング信号φ
ceが供給され、その他方の入力端子には、内部制御信号
rmが供給される。ここで、内部制御信号rmは、クロック
ドスタティック型RAMが読み出しモードで選択状態とさ
れるとき、選択的にハイレベルとされる。その結果、ア
ンドゲート回路AG2の出力信号すなわちタイミング信号
φsaは、クロックドスタティック型RAMが読み出しモー
ドで選択状態とされかつ上記タイミング信号φceがハイ
レベルとされるとき、選択的にハイレベルとされる。

これらのことから、各単位センスアンプのレベルシフ
ト回路LSは、クロックドスタティック型RAMが読み出し
モードで選択状態とされ上記タイミング信号φsaがハイ
レベルとされることで、選択的に動作状態とされる。こ
のとき、レベルシフト回路LSのMOSFET Q27及びQ28のゲ
ートには、メモリアレイMARYの対応するサブメモリアレ
イSM0〜SM31の選択されたメモリセルMCから対応する相
補共通データ線ＣD0〜ＣD31を介して、所定の読み出し
信号が供給される。前述のように、クロックドスタティ
ック型RAMが非選択状態とされるとき、各サブメモリア
レイの相補データ線D0・▲▼〜Dn・▲▼ならび
に相補共通データ線ＣD0〜ＣD31は、回路の電源電圧の
ようなハイレベルにプリチャージされる。したがって、
上記読み出し信号は、回路の電源電圧に近い比較的高い
レベルをその中心レベルとするものとなり、レベルシフ
ト回路LSのMOSFET Q27及びQ28がともにオン状態とな
る。これにより、MOSFET Q27及びQ28のソース電位すな
わち相補読み出し信号sd0・▲▼〜sd31・▲
▼は、MOSFET Q27とQ29あるいはMOSFET Q28とQ30の
コンダクタンス比によって決まる所定のバイアスレベル
を中心として、上記読み出し信号と同相で変化する。つ
まり、相補共通データ線ＣD0〜ＣD31を介して伝達され
る読み出し信号は、対応するレベルシフト回路LSによっ
てその直流レベルがシフトされることで、センス回路SC
P及びSCNの感度が最大となる効果的なバイアスレベルを
持つものとされる。

単位センスアンプUSA0〜USA31のセンス回路SCPは、特
に制限されないが、差動形態とされる一対のＮチャンネ
ルMOSFET Q32（第２のMOSFET）及びQ33（第１のMOSFE
T）と、これらのMOSFETのドレイン側に設けられる一対
のＰチャンネルMOSFET Q9（第４のMOSFET）及びQ10（第
３のMOSFET）とを含む。MOSFET Q9及びQ10のソースは回
路の電源電圧に結合され、MOSFET Q32及びQ33の共通結
合されたソースと回路の接地電位との間には、Ｎチャン
ネル型の駆動MOSFET Q34（第５のMOSFET）が設けられ
る。MOSFET Q10のゲートは、そのドレインに結合され、
さらにMOSFET Q9のゲートに結合される。これにより、M
OSFET Q9及びQ10は、電流ミラー形態とされる。MOSFET
Q32及びQ33のゲートには、対応する上記レベルシフト回
路LSの出力信号すなわち相補読み出し信号sd0・▲
▼〜sd31・▲▼がそれぞれ供給される。MOSF
ET Q34のゲートには、上記タイミング信号φsaが供給さ
れる。

MOSFET Q32のドレインは、さらにCMOSインバータ回路
N2の入力端子に結合される。このインバータ回路N2の入
力端子と回路の電源電圧との間には、そのゲートに上記
タイミング信号φsaを受けるＰチャンネル型のプリセッ
トMOSFET Q13が設けられる。インバータ回路N2の出力信
号は、それぞれ非反転内部出力信号dp0〜dp31とされ
る。

同様に、単位センスアンプUSA0〜USA31のセンス回路S
CNは、差動形態とされる一対のＮチャンネルMOSFET Q35
（第１のMOSFET）及びQ36（第２のMOSFET）と、これら
のMOSFETのドレイン側に設けられる一対のＰチャンネル
MOSFET Q11（第３のMOSFET）及びQ12（第４のMOSFET）
とを含む。MOSFET Q11及びQ12のソースは回路の電源電
圧に結合され、MOSFET Q35及びQ36の共通結合されたソ
ースと回路の接地電位との間には、Ｎチャンネル型の駆
動MOSFET Q37（第５のMOSFET）が設けられる。MOSFET Q
11のゲートは、そのドレインに結合され、さらにMOSFET
Q12のゲートに結合される。これにより、MOSFET Q11及
びQ12は、電流ミラー形態とされる。MOSFET Q35及びQ36
のゲートには、対応する上記レベルシフト回路LSの出力
信号すなわち相補読み出し信号sd0・▲▼〜sd31
・▲▼がそれぞれ供給される。MOSFET Q37のゲ
ートには、上記タイミング信号φsaが供給される。

MOSFET Q36のドレインは、さらにCMOSインバータ回路
N3の入力端子に結合される。このインバータ回路N3の入
力端子と回路の電源電圧との間には、そのゲートに上記
タイミング信号φsaを受けるＰチャンネル型のプリセッ
トMOSFET Q14が設けられる。インバータ回路N3の出力信
号は、それぞれ非反転内部出力信号dn0〜dn31とされ
る。

クロックドスタティック型RAMが非選択状態あるいは
書き込みモードとされ上記タイミング信号φsaがロウレ
ベルとされるとき、センス回路SCP及びSCNの駆動MOSFET
Q34及びQ37はオフ状態となり、プリセットMOSFET Q13
及びQ14がオン状態となる。したがって、センス回路SCP
及びSCNはともに非動作状態とされ、MOSFET Q32及びQ36
のドレイン電位すなわち反転内部出力信号▲▼〜
▲▼及び▲▼〜▲▼は、ともに
不確定レベルになろうとする。ところが、前述のよう
に、プリセットMOSFET Q13及びQ14がオン状態となるた
め、これらの反転内部出力信号は、すべて回路の電源電
圧のようなハイレベルとされる。その結果、インバータ
回路N2及びN3の出力信号すなわち非反転内部出力信号dp
0〜dp31及びdn0〜dn31は、すべてロウレベルに確定され
る。これにより、CMOSインバータ回路N2〜N3の貫通電流
が防止される。

一方、クロックドスタティック型RAMが読み出しモー
ドで選択状態とされ上記タインミング信号φsaがハイレ
ベルとされると、駆動MOSFET Q34及びQ37がオン状態と
なり、プリセットMOSFET Q13及びQ14がオフ状態とな
る。したがって、センス回路SCP及びSCNはともに動作状
態とされ、読み出し信号の増幅動作が行われる。その結
果、反転内部出力信号▲▼〜▲▼のレベ
ルは、対応する相補読み出し信号sd0・▲▼〜sd3
1・▲▼に従って逆相で変化され、反転内部出
力信号▲▼〜▲▼のレベルは、対応する
相補読み出し信号sd0・▲▼〜sd31・▲
▼に従って同相で変化される。すなわち、対応する相補
読み出し信号sd0・▲▼〜sd31・▲▼が
論理“0"とされ、非反転信号sd0〜sd31が反転信号▲
▼〜▲▼よりも低くされるとき、対応する
反転内部出力信号▲▼〜▲▼はハイレベ
ルとされ、対応する反転内部出力信号▲▼〜▲
▼はロウレベルとされる。これにより、非反転内
部出力信号dp0〜dp31がロウレベルとされ、非反転内部
出力信号dn0〜dn31がハイレベルとされる。一方、対応
する相補読み出し信号sd0・▲▼〜sd31・▲
▼が論理“1"とされ、非反転信号sd0〜sd31が反転
信号▲▼〜▲▼よりも高くされると、対
応する反転内部出力信号▲▼〜▲▼はロ
ウレベルとされ、対応する反転内部出力信号▲▼
〜▲▼はハイレベルとされる。これにより、非
反転内部出力信号dp0〜dp31がハイレベルとされ、非反
転内部出力信号dn0〜dn31はロウレベルとされる。

つまり、この実施例のクロックドスタティック型RAM
において、単位センスアンプUSA0〜USA31のセンス回路S
CPは、対応する読み出し信号が論理“1"であることを判
定するための第１のセンス回路として機能する。その結
果、対応する読み出し信号が論理“1"であることを条件
に、その反転出力ノード▲▼〜▲▼が選
択的にディスチャージされ、ロウレベルとされる。同様
に、単位センスアンプUSA0〜USA31のセンス回路SCNは、
対応する読み出し信号が論理“0"であることを判定する
ための第２のセンス回路として機能する。その結果、対
応する読み出し信号が論理“0"であることを条件に、そ
の反転出力ノード▲▼〜▲▼が選択的に
ディスチャージされ、ロウレベルとされる。

単位センスアンプUSA0〜USA31の出力ラッチOLは、２
個のCMOSインバータ回路N4及びN5が交差接続されてなる
ラッチをその基本構成とする。インバータ回路N4の入力
端子とインバータ回路N5の出力端子の共通結合されたノ
ードは、出力ラッチOLの反転入出力ノードとされ、Ｎチ
ャンネルMOSFET Q38及びQ40を介して回路の電源電圧及
び接地電位にそれぞれ結合される。MOSFET Q38のゲート
には、上記インバータ回路N3の出力信号すなわち非反転
内部出力信号dn0〜dn31がそれぞれ供給され、MOSFET Q4
0のゲートには、上記インバータ回路N2の出力信号すな
わち非反転内部出力信号dp0〜dp31がそれぞれ供給され
る。同様に、インバータ回路N4の出力端子とインバータ
回路N5の入力端子の共通結合されたノードは、出力ラッ
チOLの非反転入出力ノードとされ、ＮチャンネルMOSFET
Q39及びQ41を介して回路の電源電圧及び接地電圧にそ
れぞれ結合される。MOSFET Q39のゲートには、上記イン
バータ回路N2の出力信号すなわち非反転内部出力信号dp
0〜dp31がそれぞれ供給され、MOSFET Q41のゲートに
は、上記インバータ回路N3の出力信号すなわち非反転内
部出力信号dn0〜dn31がそれぞれ供給される。出力ラッ
チOLの非反転入出力ノードの電位は、非反転内部出力信
号rd0〜rd31として、データ出力バッファDOBの対応する
単位回路に供給される。

単位センスアンプUSA0〜USA31の出力ラッチOLは、さ
らにオアゲート回路OG1〜OG2を含む。これらのオアゲー
ト回路の一方の入力端子には、対応する上記非反転内部
出力信号dp0〜dp31が供給され、その他方の入力端子に
は、対応する上記非反転内部出力信号dn0〜dn31が供給
される。オアゲート回路OG1〜OG2の出力信号は、内部信
号ds0〜ds31として、アンドゲート回路AG1の対応する入
力端子に供給される。アンドゲート回路AG1の出力信号
は、内部制御信号adsとして、タイミング発生回路TGに
供給される。

クロックドスタティック型RAMが非選択状態あるいは
書き込みモードとされるとき、インバータ回路N2の出力
信号すなわち非反転内部出力信号dp0〜dp31ならびにイ
ンバータ回路N3の出力信号すなわち非反転内部出力信号
dn0〜dn31は、前述のように、いずれもロウレベルに固
定される。したがって、MOSFET Q38〜Q41はすべてオフ
状態とされ、出力ラッチOLは、以前の状態を保持し続け
る。このとき、オアゲート回路OG1〜OG2の出力信号すな
わち内部信号ds0〜ds31はすべてロウレベルとされるた
め、アンドゲート回路AG1の出力信号すなわち内部制御
信号adsは、ロウレベルとされる。一方、クロックドス
タティック型RAMが読み出しモードで選択状態とされる
と、前述のように、インバータ回路N2の出力信号すなわ
ち非反転内部出力信号dp0〜dp31が、対応する読み出し
信号が論理“1"であることを条件に選択的にハイレベル
とされ、またインバータ回路N3の出力信号すなわち非反
転内部出力信号dn0〜dn31が、対応する読み出し信号が
論理“0"であることを条件に選択的にハイレベルとされ
る。その結果、対応する出力ラッチOLが強制的にセット
又はリセット状態とされる。このとき、上記非反転内部
出力信号dp0〜dp31あるいはdn0〜dn31が選択的にハイレ
ベルとされることで、オアゲート回路OG1〜OG2の出力信
号すなわち内部信号ds0〜ds31が一斉にハイレベルとさ
れる。したがって、アンドゲート回路AG1の出力信号す
なわち内部制御信号adsがハイレベルとされる。

つまり、この実施例のクロックドスタティック型RAM
において、内部制御信号adsは、クロックドスタティッ
ク型RAMが読み出しモードで選択状態とされ、かつすべ
ての単位センスアンプUSA0〜USA31の出力信号の論理レ
ベルが確定された時点で、選択的にハイレベルとされ
る。後述するように、内部制御信号adsがハイレベルと
されることで、タイミング発生回路TGは、一旦ハイレベ
ルとしたタイミング信号φceをロウレベルに戻す。その
結果、センスアンプSAの単位センスアンプUSA0〜USA31
のレベルシフト回路LSならびにセンス回路SCP及びSCNの
動作が停止されるとともに、ＸアドレスデコーダXAD及
びＹアドレスデコーダYADの動作が停止される。また、
センスアンプSAの単位センスアンプUSA0〜USA31のプリ
チャージ回路PCによる相補共通データ線ＣD0〜ＣD31の
プリチャージ動作が開始されるとともに、メモリアレイ
MARYのサブメモリアレイSM0〜SM31の相補データ線D0・
▲▼〜Dn・▲▼のプリチャージ動作が開始され
る。

データ出力バッファDOBは、特に制限されないが、セ
ンスアンプSAの単位センスアンプUSA0〜USA31に対応し
て設けられる32個の単位回路を含む。これらの単位回路
は、上記タイミング信号φoeがハイレベルとされること
で、選択的に動作状態とされる。この動作状態におい
て、データ出力バッファDOBの各単位回路は、センスア
ンプSAの対応する単位センスアンプUSA0〜USA31から出
力される非反転内部出力信号rdo〜rd31に従った出力信
号を形成し、対応するデータ入出力端子D0〜D31を介し
て外部に送出する。特に制限されないが、上記タイミン
グ信号φoeがロウレベルとされるとき、データ出力バッ
ファDOBの各単位回路の出力はハイインピーダンス状態
とされる。

タイミング発生回路TGは、外部から制御信号として供
給されるチップイネーブル信号▲▼及びライトイネ
ーブル信号▲▼をもとに、上記各種のタイミング信
号を形成し、各回路に供給する。また、上記センスアン
プSAから供給される内部制御信号adsがハイレベルとさ
れるとき、一旦ハイレベルとした上述のタイミング信号
φceをロウレベルに戻す。

第３図には、第２図のクロックドスタティック型RAM
の読み出しモードの一実施例のタイミング図が示されて
いる。第３図ならびに上記第１図及び第２図に従って、
この実施例のクロックドスタティック型RAMの読み出し
モードの概要とその特徴を説明する。

第３図において、クロックドスタティック型RAMは、
特に制限されないが、起動クロック信号すなわちチップ
イネーブル信号▲▼がハイレベルからロウレベルに
変化されることで、選択状態とされる。このチップイネ
ーブル信号▲▼のロウレベル変化に先立って、ライ
トイネーブル信号▲▼がハイレベルとされ、読み出
しモードが指定される。アドレス入力端子AX0〜AXi及び
AY0〜AYjには、Ｘアドレス信号AX及びＹアドレス信号AY
が供給される。

チップイネーブル信号▲▼がハイレベルとされる
とき、クロックドスタティック型RAMでは、タイミング
信号φceがロウレベルとされる。したがって、メモリア
レイMARYの各サブメモリアレイに設けられるプリチャー
ジMOSFET Q1・Q2がオン状態となり、相補データ線D0・
▲▼〜Dn・▲▼のプリチャージが行われる。ま
た、センスアンプSAの各単位センスアンプのプリチャー
ジ回路PCに設けられるプリチャージMOSFET Q7・Q8もオ
ン状態となり、相補共通データ線ＣD0〜ＣD31のプリチ
ャージが行われる。さらに、各単位センスアンプの出力
ラッチOLでは、プリセットMOSFET Q13及びQ14がオン状
態となり、反転内部出力ノード▲▼〜▲
▼ならびに▲▼〜▲▼がハイレベルとさ
れる。これにより、非反転内部出力信号dp0〜dp31なら
びにdn0〜dn31はロウレベルとなり、内部信号ds0〜ds31
はすべてロウレベルとなる。その結果、内部制御信号ad
sはロウレベルとされる。

チップイネーブル信号▲▼がハイレベルからロウ
レベルに変化されると、クロックドスタティック型RAM
では、まずタイミング信号φceがハイレベルとされ、少
し遅れてタイミング信号φoeがハイレベルとされる。

タイミング信号φceがハイレベルとされることで、上
記プリチャージMOSFET Q1・Q2及びQ7・Q8ならびにプリ
セットMOSFET Q13及びQ14が一斉にオフ状態となり、相
補データ線及び相補共通データ線ならびに各内部出力ノ
ードのプリチャージ動作が停止される。また、Ｘアドレ
スデコーダXAD及びＹアドレスデコーダYADが動作状態と
され、メモリアレイMARYの各サブメモリアレイからそれ
ぞれ１個ずつ合計32個のメモリセルMCが選択される。そ
の結果、対応する相補データ線D0・▲▼〜Dn・▲
▼及び相補共通データ線ＣD0〜ＣD31の非反転信号線
又は反転信号線のレベルが、選択されたメモリセルMCの
記憶データに従って選択的に低くされる。これらのレベ
ル変化は、各メモリセルMCの読み出し信号として、セン
スアンプSAの対応する単位センスアンプUSA0〜USA31に
それぞれ伝達される。

センスアンプSAの単位センスアンプUSA0〜USA31で
は、タイミング信号φceがハイレベルとされることで、
レベルシフト回路LSならびにセンス回路SCP及びSCNが動
作状態とされる。相補共通データ線ＣD0〜ＣD31を介し
て伝達される読み出し信号は、まず、対応するレベルシ
フト回路LSによってその直流レベルがシフトされた後、
対応するセンス回路SCP及びSCNによってそれぞれ増幅さ
れる。その結果、対応するメモリセルMCから出力された
読み出し信号が論理“1"である場合、第３図に実線で示
されるように、反転内部出力信号▲▼〜▲
▼が選択的にロウレベルとされ、非反転内部出力信号
dp0〜dp31が選択的にハイレベルとされる。このとき、
反転内部出力信号▲▼〜▲▼はハイレベ
ルのままとされ、非反転内部出力信号dn0〜dn31はロウ
レベルのままとされる。対応するメモリセルMCから出力
された読み出し信号が論理“0"である場合、第３図に点
線で示されるように、反転内部出力信号▲▼〜▲
▼が選択的にロウレベルとされ、非反転内部出
力信号dn0〜dn31が選択的にハイレベルとされる。この
とき、対応する反転内部出力信号▲▼〜▲
▼はハイレベルのままとされ、非反転内部出力信号dp
0〜dp31はロウレベルのままとされる。

非反転内部出力信号dp0〜dp31あるいはdn0〜dn31が選
択的にハイレベルとされることで、対応するオアゲート
回路OG1〜OG2の出力信号すなわち内部信号ds0〜ds31が
ハイレベルとされる。また、センスアンプSAの各単位セ
ンスアンプの出力ラッチOLが選択的にセット又はリセッ
ト状態とされ、それに応じて、内部出力信号rd0〜rd31
が選択的にハイレベル又はロウレベルとされる。

センスアンプSAのすべての単位センスアンプUSA0〜US
A31において、読み出し信号の増幅動作が終了し、すべ
ての非反転内部出力信号dp0〜dp31あるいはdn0〜dn31が
選択的にハイレベルとされると、言い換えるならばセン
スアンプSAのすべての単位センスアンプの出力信号の論
理レベルが確定されると、アンドゲート回路AG1の出力
信号すなわち内部制御信号adsがハイレベルとされる。
このため、タイミング発生回路TGによりタイミング信号
φceがロウレベルとされ、センスアンプSAの各単位セン
スアンプにおいて、レベルシフト回路LSならびにセンス
回路SCP及びSCNの動作が停止される。また、相補データ
線D0・▲▼〜Dn・▲▼及び相補共通データ線Ｃ
D0〜ＣD31のプリチャージ動作が開始されるとともに、
内部出力ノード▲▼〜▲▼及び▲
▼〜▲▼のプリセット動作が開始される。この
とき、各単位センスアンプの出力ラッチOLには、選択さ
れた32個のメモリセルMCの記録データに対応した読み出
しデータが、次の読み出しモードが実行されるまでの
間、保持される。

各単位センスアンプの出力ラッチOLに保持された読み
出しデータは、内部出力信号rd0〜rd31として、データ
出力バッファDOBの対応する単位回路に伝達される。こ
れらの読み出しデータは、タイミング信号φoeがハイレ
ベルとされることで、対応するデータ入出力端子D0〜D3
1を介して、外部に送出される。

以上のように、この実施例のクロックドスタティック
型RAMは、32ビットの記憶データを同時に入出力するい
わゆる多ビット構成のRAMとされる。このため、クロッ
クドスタティック型RAMは、上記記憶データの各ビット
に対応して設けられる32個のサブメモリアレイSM0〜SM3
1ならびに相補共通データ線ＣD0〜ＣD31を備え、また32
個の単位回路を含むセンスアンプSA及びライトアンプWA
を備える。クロックドスタティック型RAMは、外部から
供給される起動クロック信号すなわちチップイネーブル
信号▲▼に従って選択状態とされる。したがって、
ＸアドレスデコーダXAD,YアドレスデコーダYADならびに
センスアンプSA及びライトアンプWAの各単位回路は、チ
ップイネーブル信号▲▼をもとに形成されるタイミ
ング信号φceに従って、選択的に動作状態とされる。こ
の実施例において、センスアンプSAの単位センスアンプ
USA0〜USA31は、対応する相補共通データ線ＣD0〜ＣD31
を介して出力される読み出し信号が論理“1"であること
を判定するセンス回路SCPと、論理“0"であることを判
定するセンス回路SCNとをそれぞれ含む。また、センス
回路SCPあるいはSCNの出力信号が選択的にロウレベルと
されることでその出力論理レベルが確定されたことを判
定するためのオアゲート回路OG1〜OG2ならびにアンドゲ
ート回路AG1を含む。その結果、すべての単位センスア
ンプUSA0〜USA31において、読み出し信号の増幅動作が
終了し、その出力信号の論理レベルが確定された時点
で、アンドゲート回路AG1の出力信号すなわち内部制御
信号adsがハイレベルとされる。この内部制御信号ads
は、タイミング発生回路TGに供給され、上記タイミング
信号φceが、クロックドスタティック型RAMがいまだ選
択状態であるにもかかわらず、ロウレベルに戻される。
これにより、ＸアドレスデコーダXAD及びＹアドレスデ
コーダYADの動作が停止され、センスアンプSAの各単位
センスアンプにおいて、レベルシフト回路LSならびにセ
ンス回路SCP及びSCNの動作が停止される。また、各相補
データ線ならびに相補共通データ線のプリチャージ動作
が開始されるとともに、センスアンプSAの所定の内部ノ
ードのプリセット動作が開始される。これらのことか
ら、この実施例のクロックドスタティック型RAMでは、
各アドレスデコーダやセンスアンプSAの各単位センスア
ンプが、必要最小限の期間だけ動作状態とされ、その低
消費電力化が推進されるとともに、相補データ線及び相
補共通データ線ならびに所定の内部ノードのリカバリィ
タイムが短縮され、そのサイクルタイムが高速化される
ものである。

以上の実施例に示されるように、この発明を多ビット
構成とされるクロックドスタティック型RAM等の半導体
記憶装置に適用した場合、次のような効果が得られる。
すなわち、 （１）多ビット構成とされるクロックドスタティック型
RAM等において、センスアンプの出力信号の論理レベル
が確定されあるいはセンスアンプの出力信号が後段の出
力ラッチに伝達された時点で、各アドレスデコーダやセ
ンスアンプ等の動作を停止することで、これらの回路を
必要最小限の期間だけ動作状態とし、その動作電流を著
しく削減できるという効果が得られる。

（２）上記（１）項により、クロックドスタティック型
RAM等の低消費電力化を推進できるという効果が得られ
る。

（３）上記（１）項において、センスアンプの出力信号
の論理レベルが確定されあるいはセンスアンプの出力信
号が後段の出力ラッチに伝達された時点で、相補データ
線及び相補共通データ線ならびに所定の内部出力ノード
等のプリチャージあるいはプリセット動作を開始するこ
とで、クロックドスタティック型RAM等のリカバリィタ
イムを短縮できるという効果が得られる。

（４）上記（３）項により、クロックドスタティック型
RAM等のサイクルタイムをさらに高速化できるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の実
施例では、読み出し信号が論理“1"であることを判定す
るセンス回路SCPと論理“0"であることを判定するセン
ス回路SCNが別個に設けられているが、これらのセンス
回路は、例えば第４図のセンス回路SCに示されるよう
に、一体化されるものであってもよい。第４図におい
て、ＰチャンネルMOSFET Q15及びQ17ならびにＮチャン
ネルMOSFET Q42〜Q45は、第１図のＰチャンネルMOSFET
Q9及びQ12ならびにＮチャンネルMOSFET Q32,Q33,Q35,Q3
6にそれぞれ対応する。また、ＰチャンネルMOSFET Q16
は、第１図のＰチャンネルMOSFET Q10及びQ11を共有化
したものであり、ＮチャンネルMOSFET Q46は、第１図の
ＮチャンネルMOSFET Q34及びQ37を共有化したものであ
る。第１図及び第４図において、内部制御信号adsは、
内部信号ds0〜ds31のいずれか一つあるいは複数個に代
表されるものであってもよい。この場合、最も動作速度
の遅い単位センスアンプを代表として選定するか、ある
いは代表とされる内部信号に対応する単位センスアンプ
の動作速度を故意に遅くすることが有効となる。内部信
号ds0〜ds31は、出力ラッチOLに読み出し信号が取り込
まれたことを識別して形成されることもよい。また、ク
ロックドスタティック型RAM等が論理機能付メモリであ
る場合、各出力ラッチOLの出力信号は、外部に送出され
ず、そのまま後段の論理回路に供給されることもあるう
る。各センス回路は、複数の電流ミラー型増幅回路が対
称的に組み合わされて構成されるものであってもよい。
第２図において、クロックドスタティック型RAMは、メ
モリアレイMARYと同様な複数のメモリアレイを含むもの
であってもよいし、メモリセルMCは、高抵抗負荷型のス
タティック型メモリセルであってもよい。クロックドス
タティック型RAMは、カラム系選択回路を含まないもの
であってもよいし、多ビット構成とされる必要もない。
内部制御信号adsがハイレベルとされる時点でその動作
が停止される回路ならびにプリチャージあるいはプリセ
ット動作が開始される内部ノードは、この実施例によっ
て制限されるものではない。さらに、第１図及び第４図
に示されるセンスアンプSAの具体的な回路構成や、第２
図に示されるクロックドスタティック型RAMのブロック
構成ならびに第３図に示される制御信号等の組み合わせ
など、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるクロックドスタテ
ィック型RAMに適用した場合について説明したが、それ
に限定されるものではなく、例えば、通常のスタティッ
ク型RAMやその他の半導体記憶装置にも適用できる。本
発明は、少なくとも読み出し増幅回路及び出力ラッチ回
路を有する半導体記憶装置あるいはこのような半導体記
憶装置を内蔵するディジタル集積回路装置に広く適用で
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、多ビット構成とされるクロックドスタ
ティック型RAM等において、センスアンプの出力信号の
論理レベルが確定されあるいはセンスアンプの出力信号
が後段の出力ラッチに伝達された時点で、アドレスデコ
ーダやセンスアンプ等の動作を停止し、かつ相補データ
線及び相補共通データ線ならびに所定の内部出力ノード
等のプリチャージあるいはプリセット動作を開始するこ
とで、クロックドスタティック型RAM等の低消費電力化
を推進し、そのサイクルタイムを高速化することができ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたクロックドスタティッ
ク型RAMのセンスアンプの一実施例を示す回路図、 第２図は、第１図のセンスアンプを含むクロックドスタ
ティック型RAMの一実施例を示す回路ブロック図、 第３図は、第２図のクロックドスタティック型RAMの読
み出しモードの一実施例を示すタイミング図、 第４図は、この発明が適用されたクロックドスタティッ
ク型RAMのセンスアンプのもう一つの実施例を示す回路
図、 第５図は、この発明に先立って本願発明者等が開発した
クロックドスタティック型RAMのセンスアンプの一例を
示す回路図、 第６図は、第５図のクロックドスタティック型RAMの読
み出しモードの一例を示すタイミング図である。 SA……センスアンプ、USA0〜USA31……単位センスアン
プ、PC……プリチャージ回路、LS……レベルシフト回
路、SC,SCP,SCN……センス回路、OL……出力ラッチ。 MARY……メモリアレイ、SM0〜SM31……サブメモリアレ
イ、MC……メモリセル、CSW……カラムスイッチ、XAD…
…Ｘアドレスデコーダ、YAD……Ｙアドレスデコーダ、X
AB……Ｘアドレスバッファ、YAB……Ｙアドレスバッフ
ァ、DIB……データ入力バッファ、WA……ライトアン
プ、DOB……データ出力バッファ、TG……タイミング発
生回路。 Q1〜Q17……ＰチャンネルMOSFET、Q21〜Q46……Ｎチャ
ンネルMOSFET、N1〜N9……CMOSインバータ回路、AG1〜A
G2……アンドゲート回路、OG1〜OG2……オアゲート回
路。

フロントページの続き (72)発明者 水上 雅雄 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (56)参考文献 特開 昭62−46486（ＪＰ，Ａ) 特開 昭57−195381（ＪＰ，Ａ) 特開 昭62−26690（ＪＰ，Ａ) 実開 昭62−83299（ＪＰ，Ｕ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】活性化パルスの供給によって入力端子に伝
   えられる読み出し信号が一方のレベルであるとき第１の
   出力端子のプリセット電圧を変化させる第１の差動増幅
   回路と、 上記活性化パルスの供給によって上記入力端子に伝えら
   れる読み出し信号が他方のレベルであるとき第２の出力
   端子のプリセット電圧を変化させる第２の差動増幅回路
   と、 上記第１と第２の差動増幅回路の上記第１と第２の出力
   端子の信号を受けて、それぞれ増幅して一対の相補出力
   信号を形成する増幅部とその一対相補出力信号を受けて
   ラッチするラッチ回路を備えた出力ラッチ回路と、 上記活性化パルスが供給されないとき上記第１と第２の
   出力端子を所定のプリセット電圧にプリセットさせるプ
   リセット回路と、 上記第１又は第２の出力端子のプリセット電圧の変化を
   検出する論理和回路とを含み、 上記論理和回路の出力信号により上記活性化パルスの供
   給を停止させてなることを特徴とする半導体記憶装
   置。。
2. 【請求項２】上記第１と第２の差動増幅回路及びそれに
   対応された増幅部とラッチ回路からなる出力ラッチ回路
   は、メモリアレイから複数ビットの単位で読み出された
   読み出し信号に対応して複数個設けられるものであり、 上記プリセット電圧の変化を検出する論理和回路の複数
   の出力は、論理積回路に供給されて上記活性化パルスの
   供給を停止させる信号とするものであることを特徴とす
   る請求項１の半導体記憶装置。