JPH03282647A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリアクセス装置に関し、特に、パルスに
同期してデータが流れ、このデータの移動に伴なって処
理か行なわれるデータフロー型ンステムにおけるメモリ
アクセス装置に関する。

［従来の技術］ 第３図は、データフロー型システムにおける従来のメモ
リアクセス装置の構成を示すブロック図である。

第３図において、転送制御回路１０１はパイプラインレ
ジスタ１０３からメモリ本体１０５へのデータ転送を制
御する。メモリアクセス制御回路１０４はメモリ本体１
０５のメモリアクセスを行なう。転送制御回路１．０２
はパイプラインレジスタ１０７から次段（図示せず）へ
のデータ転送を制御する。

パイプラインレジスタ１０３には、パケット人力線２０
１を介してパケットか入力される。ここで、パケットは
、メモリアクセスに要するデータ、アドレス信号、読み
書きフラグ等のメモリ情報およびその他の情報を含み、
パルスに同期して伝搬する並列ビット列である。

パイプラインレジスタ１０３から出力されるメモリ情報
はメモリ情報線２０２を介してメモリ本体１０５に供給
される。また、メモリ情報の一部はメモリアクセス制御
回路１０４に与えられる。

メモリアクセスによって内容か変わらないその他の情報
は、パケット転送線２０３を介してパイプラインレジス
タ１．０７に供給される。

メモリアクセスによりメモリ本体１０５から出力される
メモリ情報は、メモリ情報線２０４を介してパイプライ
ンレジスタ１０７に供給される。

パイプライレジスタ１０７から出力されるメモリ情報は
、パケット出力線２０７を介して次段（図示せず）に供
給される。

転送制御回路１０１は、パルスの伝搬を制御する。転送
制御回路１０１にパルス入力線２１１を介してパルス信
号ＣＤが供給されると、ただちにパルス信号ＣＰＩがパ
イプラインレジスタ１０３に供給されるとともに、一定
時間後にパルス信号Ｃ１がメモリアクセス制御回路１０
４に供給される。

パイプライレジスタ１０３は、パルス信号ＣＰ１が供給
されると、パケット入力線２０１上のパケットを保持し
、同時に出力する。メモリアクセス制御回路１０４は、
パルス信号Ｃ］が供給されると、メモリ本体１０５の制
御を行なうとともに、一定時間後に転送制御回路１０２
にパルス信号Ｃ２を供給する。転送制御回路１０２にパ
ルス信号Ｃ２が供給されると、たたちにパルス信号ＣＰ
２がパイプラインレジスタ１０７に供給されるとともに
、一定時間後にパルス信号かパルス出力線２］４に出力
される。

パイプライレジスタ１０７は、パルス信号ＣＰ２が供給
されると、メモリ情報線２０４上のメモリ情報を保持し
、同時に出力する。

メモリ本体１０５は、メモリアクセス制御回路１０４に
より次のように制御される。

読み書きフラグが続出を示す値に設定されると、メモリ
本体１０５は、メモリ情報により指定されたアドレスに
記憶されるデータをメモリ情報線２０４に出力する。

読み書きフラグが書込を示す値に設定されると、メモリ
本体１０５は、メモリ情報により指定されたアドレスに
メモリ情報に含まれるデータを書込む。

なお、メモリアクセス制御回路１０４により制御が行な
われないときには、メモリ情報線２０２の信号状態にか
かわらず、メモリ本体１０５は非選択状態となり、その
記憶内容が保持される。

次に、第３図のメモリアクセス装置の読出動作を詳細に
説明する。

続出を示す値に設定された読み書きフラグを含むパケッ
トがパケット入力線２０１に供給されるとともに、パル
ス入力線２１１にパルス信号ＣＤが供給される。これに
より、転送制御回路１０１よりパイプラインレジスター
０３にパルス信号ＣＰ１が供給され、このパイプライン
レジスター０３にはパケット人力線２０１より供給され
るパケットが保持されて出力される。そして、一定時間
後に、転送制御回路１０１よりメモリアクセス制御回路
１０４にパルス信号Ｃ１が供給される。

またメモリ情報線２０２に出力されたパケットのうち読
み書きフラグがメモリアクセス制御回路１０４に供給さ
れる。

メモリアクセス制御回路］０４は、パルス信号Ｃ１に応
答して、メモリ本体１０５の読出動作を制御する。これ
により、メモリ本体１０５から読出されたデータが、メ
モリ情報線２０４に出力される。

メモリアクセス制御回路１０４より転送制御回路１０２
にパルス信号Ｃ２が供給されると、転送制御回路１０２
よりパイプラインレジスター０７にパルス信号ＣＰ２が
供給される。これにより、パイプラインレジスター０７
は、メモリ情報線２０４を介して供給されるデータを保
持し、それをパケット出力線２０７に出力する。そして
、一定時間後に、転送制御回路１０２よりパルス出力線
２１４にパルス信号が出力される。

このようにして、一連の続出処理が実行される。

書込を示す値に設定された読み書きフラグを含むパケッ
トがパケット入力線２０１に供給されると、上述の続出
処理の一連の動作と同様に、メモリ本体１０５に書込動
作が行なわれる。

［発明が解決しようとする課題］ しかし、第３図の従来のメモリアクセス装置においては
、以下の問題点がある。

第４図は、第３図のメモリアクセス装置における読出動
作を説明するだめの信号波形図である。

この図は、パイプラインレジスタ１０７においてパケッ
トかＴの期間、滞留している場合を示している。

この場合、パルス信号Ｃ２が転送制御回路１０２に出力
されても、パイプラインレジスタ１０７にパケットが滞
留しているため、転送制御回路１０２からはパルス信号
ＣＰ２か出力されない。

方、メモリ本体１０５からは、続出データＤか出力され
るが、このデータＤはパルス信号ＣＰ２がパイプライン
レジスタ１０７に出力されるまで、その値を確定し続け
る必要がある。読出データＤの値を確定し続けていると
きは、メモリ本体１０５の続出サイクルが続いており、
消費電力・が多くなる。

そこで、この発明の目的は、データが滞留した場合であ
っても、メモリアクセスを一定時間内に終わらせること
ができるメモリアクセス装置を提供することである。

［課題を解決するための手段］ この発明に係るメモリアクセス装置は、情報を記憶する
ためのメモリ手段、メモリ手段に与えられるべき情報を
保持する第１の保持手段、メモリ手段から出力される情
報を保持する第２の保持手段、およびアクセス制御手段
を備える。アクセス制御手段は、第１の保持手段に保持
される情報に基づいて、メモリ手段のアクセスを制御し
、かつアクセスが一定時間内に終了するようにメモリ手
段から読み出された情報を第２の保持手段に保持させる
。

［作用］ この発明に係るメモリアクセス装置においては、次段で
のパケットの滞留の如何にかかわらず、メモリ手段から
読み出された情報が第２の保持手段に保持される。その
ため、メモリ手段のメモリアクセスを一定時間で終了す
ることができる。

また、次段にパケットが滞留している場合であっても、
続出サイクルの後、メモリ手段がただちに待機状態に復
帰するので、省電力化を図ることができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の一実施例によるメモリアクセス装
置の構成を示すブロック図である。第１図において、第
３図と対応する部分には同一符号を付し、その詳細な説
明は省略する。

この実施例では、メモリ本体１０５の出力側に、データ
ラッチ１０６が設けられる。メモリ本体１０５から出力
されたメモリ情報は、メモリ情報線２０４を介してデー
タラッチ１０６に供給される。

データラッチ１０６から出力されるメモリ情報は、メモ
リ情報線２０６を介してパイプラインレジスタ１０７に
供給される。

メモリアクセス制御回路１０４にパルス信号Ｃ１が供給
されると、一定時間後にデータラッチ１Ｏ６にパルス信
号ＣＰＤが供給されるとともに、一定時間後に転送制御
回路１０２にパルス信号Ｃ２が供給される。

その他の部分の構成は、第３図に示される構成と同様で
ある。

次に、第１図のメモリアクセス装置の読出動作を説明す
る。まず、パケットの滞留がない場合を考える。

読み書きフラグに読出を示す値が設定されたパケットが
パケット入力線２０１に供給されるとともに、パルス入
力線２１１にパルス信号ＣＯが供給される。これにより
、転送制御回路１０１よりパイプラインレジスタ１０３
にパルス信号ＣＰＩが供給される。パケット入力線２０
１を介して供給されるパケットがパルス信号ＣＰＩに応
答してパイプラインレジスタ１０３に保持されて出力さ
れる。そして、一定時間後に、転送制御回路１０１より
メモリアクセス制御回路１０４にパルス信号Ｃ１が供給
される。メモリ情報線２０２に出力されたパケットのう
ち読み書きフラグは、メモリ０ アクセス制御回路１０４に供給される。

メモリアクセス制御回路１０４は、パルス信号Ｃ１に応
答して、メモリ本体１０５の読出動作を制御する。それ
により、メモリ本体１０５から読み出されたデータかメ
モリ情報線２０４に出力されるとともに、メモリ情報線
２０４のデータが確定した後に、メモリアクセス制御回
路１０４からデータラッチ１０６にパルス信号ＣＰＤが
供給される。データラッチ１０６は、パルス信号ＣＰＤ
に応答して、メモリ情報線２０４を介して供給されるデ
ータを保持し、それをメモリ情報線２０６に出力する。

その後、メモリアクセス制御回路１０４より転送制御回
路１０２にパルス信号Ｃ２が供給される。

転送制御回路１０２は、パルス信号Ｃ２に応答して、パ
イプラインレジスタ１０７にパルス信号ＣＰ２を供給す
る。これにより、パイプラインレジスタ１０７は、メモ
リ情報線２０６を介して供給されるデータを保持し、そ
れをパケット出力線２０７へ出力する。そして、一定時
間後に、転送１ 制御回路１０２よりパルス出力線２１４にパルス信号が
出力される。

このようにして、一連の読出処理か実行される。

メモリ情報線２０２に出力されるパケットの読み書きフ
ラグに書込を示す値が設定されると、上述の読出処理の
一連の動作と同様に、書込処理が行なわれる。

第２図は、パイプラインレジスタ１０７においてパケッ
トがＴの期間、滞留している場合を示す信号波形図であ
る。

この場合、パルス信号Ｃ２が転送制御回路１０２に出力
されても、パケットがパイプラインレジスタ１０７に滞
留しているので、転送制御回路１０２からはパルス信号
ＣＰ２が出力されない。この点は、第３図および第４図
の従来例と同様である。

しかし、この実施例では、データラッチ］０６が存在し
、パルス信号Ｃ１かメモリアクセス制御回路１０４に出
力された後、一定時間後にパルス信号ＣＰＤがデータラ
ッチ１０６に出力される。

　２ そのため、メモリ本体１０５から読み出されたデータＤ
は、メモリ情報線２０４を介してデータラッチ１０６に
保持されて、メモリ情報線２０６に出力される。したが
って、メモリ本体１０５は、データラッチ１０６に読出
データＤを含むメモリ情報が保持された段階で、メモリ
アクセスを終了することができる。

その後、Ｔの期間データが滞留しても、データラッチ１
０６の出力がメモリ情報線２０６よりパイプラインレジ
スタ１０７に供給され続けるので、滞留の有無にかかわ
らず、一定の時間でメモリアクセスを終了することかで
きる。

これにより、メモリ本体１０５の消費電力を低減するこ
とかできる。

［発明の効果］ 以」二のように、この発明によれば、情報の滞留の有無
にかかわらす、メモリ手段から読み出された情報を第２
の保持手段に保持することができるので、メモリ手段の
アクセスを一定時間内に終了することかできる。

］　３ また、情報が滞留している場合であっても、メモリ手段
が続出サイクルの後、ただちに待機状態に復帰するので
、省電力化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図で
ある。第２図は同実施例の動作を説明するための信号波
形図である。第３図は従来のメモリアクセス装置の構成
を示すブロック図である。 第４図は従来のメモリアクセス装置の動作を説明するた
めの信号波形図である。 図において、１．０１，１．０２は転送制御回路、１．
０３，１０７はパイプラインレジスタ、１０４はメモリ
アクセス制御回路、〕０５はメモリ本体、］０６はデー
タラッチ、２０１はパケット入力線、２０２．２０４，
２０６はメモリ情報線、２０３はパケット転送線、２０
７はパケット出力線、２１１はパルス入力線、２１４は
パルス出力線を示す。 なお、各図中同一符号は同一または相当部分を示す。 ４ 特開平３ ２８２６４７　（６） 第４図

Claims (1)

1. 【特許請求の範囲】 情報を記憶するためのメモリ手段、 前記メモリ手段に与えられるべき情報を保持する第１の
   保持手段、 前記メモリ手段から出力される情報を保持する第２の保
   持手段、および 前記第１の保持手段に保持された前記情報に基づいて前
   記メモリ手段のアクセスを制御し、かつ前記アクセスが
   一定時間内に終了するように前記メモリ手段から読出さ
   れた情報を前記第２の保持手段に保持させるアクセス制
   御手段を備えた、メモリアクセス装置。