JPH01284940A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH01284940A JPH01284940A JP63115599A JP11559988A JPH01284940A JP H01284940 A JPH01284940 A JP H01284940A JP 63115599 A JP63115599 A JP 63115599A JP 11559988 A JP11559988 A JP 11559988A JP H01284940 A JPH01284940 A JP H01284940A
- Authority
- JP
- Japan
- Prior art keywords
- write
- memory circuit
- data
- address
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１亙光！
本発明はメモリ制御装置に関し、特に主記憶回路へのデ
ータの連続書込みの制御方式に関するものである。
ータの連続書込みの制御方式に関するものである。
従」１支血
従来、主記憶回路は安価なリフレッシュメモリである例
えば、ダイナミックＲＡＭを記憶素子として大容量化さ
れ、更には高速なダイナミｙりＲＡＭを使用して高速化
されつつあるが、中央処理装置（以下ＣＰＵと呼ぶ）の
スピードと比較すると主記憶回路のスピードはかなり遅
い。
えば、ダイナミックＲＡＭを記憶素子として大容量化さ
れ、更には高速なダイナミｙりＲＡＭを使用して高速化
されつつあるが、中央処理装置（以下ＣＰＵと呼ぶ）の
スピードと比較すると主記憶回路のスピードはかなり遅
い。
そこで、主記憶回路に対するデータの読出し、書込み動
作を高速化する手段として、ＣＰＵ内に高速に動作可能
なメモリ素子である例えばスタティックＲＡＭを用いて
主記憶回路の情報の一部を写しとして格納する記憶回路
（以下キャッシュと呼ぶ）を設け、このキャッシュから
データを取出すことで読出しの高速化を図っている。
作を高速化する手段として、ＣＰＵ内に高速に動作可能
なメモリ素子である例えばスタティックＲＡＭを用いて
主記憶回路の情報の一部を写しとして格納する記憶回路
（以下キャッシュと呼ぶ）を設け、このキャッシュから
データを取出すことで読出しの高速化を図っている。
また、データの書込みは前述のキャッシュ及び主記憶装
置に同時に書込む方法や又はキャッシュに書込んだ後キ
ャッシュの制御回路が主記憶回路に書込み指示を送出す
る方法等があるが、書込みが連続すると、書込み速度は
主記憶回路に使用されているリフレッシュメモリのアク
セス時間に依存してしまう、このため、連続したアドレ
スに書込む場合は、ダイナミックＲＡＭの機能として一
般に知られているページアクセス方式により高速化を実
現している。
置に同時に書込む方法や又はキャッシュに書込んだ後キ
ャッシュの制御回路が主記憶回路に書込み指示を送出す
る方法等があるが、書込みが連続すると、書込み速度は
主記憶回路に使用されているリフレッシュメモリのアク
セス時間に依存してしまう、このため、連続したアドレ
スに書込む場合は、ダイナミックＲＡＭの機能として一
般に知られているページアクセス方式により高速化を実
現している。
上述した従来のメモリ制御の方式では、連続したアドレ
スに書込む場合はダイナミックＲＡＭ等の記憶素子がも
つページアクセスの機能を利用することにより高速に実
行可能であるが、異なるアドレスに連続して書込む場合
は、書込み動作の制御がＣＰｔＪにあるために主記憶回
路で使用されるメモリ素子のアクセスタイムにＣＰＵの
処理速度が影響されてしまうという欠点がある。
スに書込む場合はダイナミックＲＡＭ等の記憶素子がも
つページアクセスの機能を利用することにより高速に実
行可能であるが、異なるアドレスに連続して書込む場合
は、書込み動作の制御がＣＰｔＪにあるために主記憶回
路で使用されるメモリ素子のアクセスタイムにＣＰＵの
処理速度が影響されてしまうという欠点がある。
発明の目的
本発明の目的は異ったアドレスに連続して書込む場合で
も中央処理装置は記憶素子の性能を意識することなく、
書込み動作を実行できるメモリ制御装置を提供すること
である。
も中央処理装置は記憶素子の性能を意識することなく、
書込み動作を実行できるメモリ制御装置を提供すること
である。
ル匪座亘羞
中央処理装置と主記憶回路との間に設けられ前記中央処
理装置からの書込みデータ及び書込みアドレスを夫々一
時格納する補助記憶回路と、前記中央処理装置から前記
１記・隠回路への連続する書込み指令に応答して、連続
する書込みデータ及び同じく連続する書込みアドレスを
前記補助記憶回路へ順次格納しつつ前記補助記憶回路か
ら前記書込みデータ及び書込みアドレスを前記主記憶回
路へ順次送出する制御手段とを有することを特徴とする
。
理装置からの書込みデータ及び書込みアドレスを夫々一
時格納する補助記憶回路と、前記中央処理装置から前記
１記・隠回路への連続する書込み指令に応答して、連続
する書込みデータ及び同じく連続する書込みアドレスを
前記補助記憶回路へ順次格納しつつ前記補助記憶回路か
ら前記書込みデータ及び書込みアドレスを前記主記憶回
路へ順次送出する制御手段とを有することを特徴とする
。
罠止男
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を含むシステムのブロック図
である。第１図において、１は命令の実行あるいは外部
記憶装置等を制御する中央処理装置（ＣＰＵ）であり、
このＣＰＵＩから主記憶回路１３に対する読出し、書込
みデータはデータバス２を介して転送され、またアドレ
スはアドレスバス３を介して転送され、読出し、書込み
指示はコマンド信号線４に出力される。
である。第１図において、１は命令の実行あるいは外部
記憶装置等を制御する中央処理装置（ＣＰＵ）であり、
このＣＰＵＩから主記憶回路１３に対する読出し、書込
みデータはデータバス２を介して転送され、またアドレ
スはアドレスバス３を介して転送され、読出し、書込み
指示はコマンド信号線４に出力される。
１３は安価なリフレッシュメモリで構成された主記憶回
路である。主記憶回路１３が動作中ならば、ＣＰＵＩよ
り送出された書込みデータはデータ補助記憶回路６に、
書込みアドレスはアドレス補助記憶回路７に、そして書
込みコマンドは必要ならばコマンド補助記憶回路８にそ
れぞれＤＯｌＡＱ 、ＣｏからＤｎ 、Ａｎ 、Ｃｎの
間の１つのワードに格納される。
路である。主記憶回路１３が動作中ならば、ＣＰＵＩよ
り送出された書込みデータはデータ補助記憶回路６に、
書込みアドレスはアドレス補助記憶回路７に、そして書
込みコマンドは必要ならばコマンド補助記憶回路８にそ
れぞれＤＯｌＡＱ 、ＣｏからＤｎ 、Ａｎ 、Ｃｎの
間の１つのワードに格納される。
主記憶回路１３が動作可能状態になると、タイミング制
御回路１２よりタイミング信号の１つである補助記憶回
路読出し信号１５ｇ及びタイミング信号の１つであるデ
ータレジスタ書込み信号１５ｄ、アドレスレジスタ書込
み信号Ｌ５ｅが送出され、データ、アドレス、コマンド
の各補助記憶回ＩＲｔ６．７．８からそれぞれデータレ
ジスタ９゜アドレスレジスタ１０．タイミング制御回路
１２にＤＯ、ＡＯ、Ｃｏの内容が夫々転送される。
御回路１２よりタイミング信号の１つである補助記憶回
路読出し信号１５ｇ及びタイミング信号の１つであるデ
ータレジスタ書込み信号１５ｄ、アドレスレジスタ書込
み信号Ｌ５ｅが送出され、データ、アドレス、コマンド
の各補助記憶回ＩＲｔ６．７．８からそれぞれデータレ
ジスタ９゜アドレスレジスタ１０．タイミング制御回路
１２にＤＯ、ＡＯ、Ｃｏの内容が夫々転送される。
その後、データ、アドレス、コマンドの各補助記憶回路
６，７．８は各ワードの内容をそれぞれＤｎ −＋Ｄｎ
−１、−、ＤＩ −ＤＯ、Ａｎ ”−＋Ａｎ−１。
６，７．８は各ワードの内容をそれぞれＤｎ −＋Ｄｎ
−１、−、ＤＩ −ＤＯ、Ａｎ ”−＋Ａｎ−１。
＝−、Ａ１ →ＡＯ、Ｃｎ −Ｃｎ−１、−、ＣＩ −
＋ＣＯへ転送する。書込みデータ、書込みアドレスがセ
ットされると、タイミング制御回路１２から主記憶回１
？８１３へタイミング信号の１つである書込み信号１５
ｆが送出され書込み動作が終了する。
＋ＣＯへ転送する。書込みデータ、書込みアドレスがセ
ットされると、タイミング制御回路１２から主記憶回１
？８１３へタイミング信号の１つである書込み信号１５
ｆが送出され書込み動作が終了する。
この一連の書込み動作中にＣＰＵＩより次の書込み指示
が送出されると、書込みデータ、書込みアドレス、書込
み指示はデータ、アドレス、コマンドの各補助記憶回路
６，７．８の現在有効なデータが格納されている次のワ
ードに書込まれる。
が送出されると、書込みデータ、書込みアドレス、書込
み指示はデータ、アドレス、コマンドの各補助記憶回路
６，７．８の現在有効なデータが格納されている次のワ
ードに書込まれる。
また、書込み動作の間に読出し指示が送出されると、Ｃ
ＰＵＩからの読出しアドレスとアドレス補助記憶回路７
に格納されている有効なアドレスとをコンパレータ１１
で比較し、一致するものが存在する場合には、そのアド
レスに対応するデータをデータ補助記憶回路６からバア
ッファ１４ｂを経由してデータバス２に送出する。これ
により、主記憶回路１３は読出しによる影響を受けず書
込み動作を行なうことができる。
ＰＵＩからの読出しアドレスとアドレス補助記憶回路７
に格納されている有効なアドレスとをコンパレータ１１
で比較し、一致するものが存在する場合には、そのアド
レスに対応するデータをデータ補助記憶回路６からバア
ッファ１４ｂを経由してデータバス２に送出する。これ
により、主記憶回路１３は読出しによる影響を受けず書
込み動作を行なうことができる。
しかし、コンパレータ１１の比較結果が不一致ならば、
必要ならＣＰＵに対して待合せのためのウェイト信号５
を送出して主記憶回路の動作終了後、優先的に読出し動
作を行なう。このときの読出しアドレスはアドレスバス
３からバッファ１４Ｃを経由し、アドレスレジスタ１０
にセットされ主記憶回路１３に供給される。そして主記
憶回路１３から出力されるデータはバッファ１４ａを経
由してデータバス２に送出される。
必要ならＣＰＵに対して待合せのためのウェイト信号５
を送出して主記憶回路の動作終了後、優先的に読出し動
作を行なう。このときの読出しアドレスはアドレスバス
３からバッファ１４Ｃを経由し、アドレスレジスタ１０
にセットされ主記憶回路１３に供給される。そして主記
憶回路１３から出力されるデータはバッファ１４ａを経
由してデータバス２に送出される。
第２図は一連の書込み動作の間に読出し動作が入った時
のメモリ制御の動作タイムチャートである。１ａはＣＰ
ＵＩの基本クロック、４はＣＰＵ１からの書込み、読出
し指示でＷｘ、ＷＯ〜Ｗ５は書込み指示、Ｒ１、ＲＸは
読出し指示である。２゜３はそれぞれデータバス、アド
レスバス上のデータ、アドレスであり、４の書込み、読
出し指示に対応している。
のメモリ制御の動作タイムチャートである。１ａはＣＰ
ＵＩの基本クロック、４はＣＰＵ１からの書込み、読出
し指示でＷｘ、ＷＯ〜Ｗ５は書込み指示、Ｒ１、ＲＸは
読出し指示である。２゜３はそれぞれデータバス、アド
レスバス上のデータ、アドレスであり、４の書込み、読
出し指示に対応している。
書込み指示Ｗｘが送出されたとき、主記憶回路１３は動
作可能状態であるため、書込みデータＷＸＤ、アドレス
はＷＸＡはそれぞれデータレジスタ９゜アドレスレジス
タ１０に格納され、タイミング制御回路１２より書込み
信号１５ｆの１つである主記憶回路１２の基本タイミン
グ信号１５ｆ１ （例えば、ダイナミックＲＡＭのア
ドレスストローブ信号）、リード、ライトの状態を示す
ステータス信号１５ｆ２、ライトイネーブル信号１５ｆ
３が送出され、主記憶回路に書込まれる。この書込み動
作中に順次書込み指示ＷＯ、Ｗｌ 、Ｗ２がＣＰＵ１か
ら送出されると、主記憶回路はまだＷｘの書込み状態で
あるため、データ１アドレス、：ｌマントの各補助記憶
回路６．７．８に図の様に格納される。尚、コマンド補
助記・隠回路の各ワードの状態は書込み指示がある場合
を“Ｈ”で示している。
作可能状態であるため、書込みデータＷＸＤ、アドレス
はＷＸＡはそれぞれデータレジスタ９゜アドレスレジス
タ１０に格納され、タイミング制御回路１２より書込み
信号１５ｆの１つである主記憶回路１２の基本タイミン
グ信号１５ｆ１ （例えば、ダイナミックＲＡＭのア
ドレスストローブ信号）、リード、ライトの状態を示す
ステータス信号１５ｆ２、ライトイネーブル信号１５ｆ
３が送出され、主記憶回路に書込まれる。この書込み動
作中に順次書込み指示ＷＯ、Ｗｌ 、Ｗ２がＣＰＵ１か
ら送出されると、主記憶回路はまだＷｘの書込み状態で
あるため、データ１アドレス、：ｌマントの各補助記憶
回路６．７．８に図の様に格納される。尚、コマンド補
助記・隠回路の各ワードの状態は書込み指示がある場合
を“Ｈ”で示している。
１つの書込み動作（ＷＸ ）を終了すると、コマンド補
助記憶回路８のワードＣＯが°゛Ｈ°” （また書込み
が存在する）であれば、データ、アドレス補助記憶回路
６．７からデータ、アドレスレジスタ９．１０に次の書
込みデータ（Ｗｏｅ）） 、書込みアドレス（ＷＯＡ）
が格納される。そして、タイミング１工号１５ｆ１．１
５ｆ２．１５ｆ３を送出することで次の書込み動作（Ｗ
Ｏ）を終了する。主記憶回路が書込み動作中（ＷＯ）に
ＣＰＵＩから読出し指示（Ｒ１）が送出されると、アド
レス補助記憶回路中の有効なアドレスと比較される。本
実施例ではＲＩＡとＷＩＡが同じアドレスの例であるた
め、コンパレータ１１からの出力は一致（本実施例では
一致する場合を“Ｈ”で示す）の状態となる。よって、
データ補助記憶回路のワードＤ。
助記憶回路８のワードＣＯが°゛Ｈ°” （また書込み
が存在する）であれば、データ、アドレス補助記憶回路
６．７からデータ、アドレスレジスタ９．１０に次の書
込みデータ（Ｗｏｅ）） 、書込みアドレス（ＷＯＡ）
が格納される。そして、タイミング１工号１５ｆ１．１
５ｆ２．１５ｆ３を送出することで次の書込み動作（Ｗ
Ｏ）を終了する。主記憶回路が書込み動作中（ＷＯ）に
ＣＰＵＩから読出し指示（Ｒ１）が送出されると、アド
レス補助記憶回路中の有効なアドレスと比較される。本
実施例ではＲＩＡとＷＩＡが同じアドレスの例であるた
め、コンパレータ１１からの出力は一致（本実施例では
一致する場合を“Ｈ”で示す）の状態となる。よって、
データ補助記憶回路のワードＤ。
からデータＷＩＤをデータバス２に送出する。
また、ＣＰＵＩからの読出し指示ＲＸの場合は、一致す
るアドレスがアドレス補助記憶回路７中に存在しないた
め、実行中の書込み動作（Ｗ２）か終了後、Ｒ２の読出
し動作となる。この時必要に応じてＣＰＵＩへのウェイ
ト信号５を“Ｈ”としてＣＰｔＪｌと同期をとる。
るアドレスがアドレス補助記憶回路７中に存在しないた
め、実行中の書込み動作（Ｗ２）か終了後、Ｒ２の読出
し動作となる。この時必要に応じてＣＰＵＩへのウェイ
ト信号５を“Ｈ”としてＣＰｔＪｌと同期をとる。
以上の様な操作を繰返すことにより中央処理装置から異
なったアドレスに対して書込み動作が連続しても、中央
処理装置は主記憶回路のスピードを意識する必要なく書
込みを実行できる。
なったアドレスに対して書込み動作が連続しても、中央
処理装置は主記憶回路のスピードを意識する必要なく書
込みを実行できる。
尚、本実施例は主記憶回路のスピードがＣＰＵのスピー
ドの１／２とし、データ、アドレス、コマンドの各補助
記憶回路のワード数を０〜２までの３ワードとしている
が、主記憶回路、ＣＰＵのスピード及び予想される書込
み動作の連続によってデータ、アドレス、コマンドの各
補助記憶回路のワード数を決定することにより、ＣＰｔ
Ｊのスピードを最大限に引出すことが可能となる。
ドの１／２とし、データ、アドレス、コマンドの各補助
記憶回路のワード数を０〜２までの３ワードとしている
が、主記憶回路、ＣＰＵのスピード及び予想される書込
み動作の連続によってデータ、アドレス、コマンドの各
補助記憶回路のワード数を決定することにより、ＣＰｔ
Ｊのスピードを最大限に引出すことが可能となる。
九肌立ヱ遇
以上説明したように本発明によれば、中央処理装置から
の書込みデータ、書込みアドレス、書込み指示を一度補
助記憶回路に格納し、主記憶回路の動作及び次の中央処
理装置からの指示を監視して中央処理装置から書込みが
連続する場合は、順次補助記憶回路に格納すると同時に
主記憶回路へ順次書込データ、アドレスを補助記憶回路
から送出することにより、中央処理装置は主記憶回路の
性能を意識することなく連続して書込み動作を実行する
ことができるという効果がある。
の書込みデータ、書込みアドレス、書込み指示を一度補
助記憶回路に格納し、主記憶回路の動作及び次の中央処
理装置からの指示を監視して中央処理装置から書込みが
連続する場合は、順次補助記憶回路に格納すると同時に
主記憶回路へ順次書込データ、アドレスを補助記憶回路
から送出することにより、中央処理装置は主記憶回路の
性能を意識することなく連続して書込み動作を実行する
ことができるという効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロック図の動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・ＣＰＵ ６・・・・・データ補助記憶回路 ７・・・・・・アドレス補助記憶回路 ８・・・・・・コマンド補助記憶回路 １２・・・・・・タイミング制御回路 １３・・・・・・主記憶回路
のブロック図の動作を示すタイムチャートである。 主要部分の符号の説明 １・・・・・・ＣＰＵ ６・・・・・データ補助記憶回路 ７・・・・・・アドレス補助記憶回路 ８・・・・・・コマンド補助記憶回路 １２・・・・・・タイミング制御回路 １３・・・・・・主記憶回路
Claims (1)
- （１）中央処理装置と主記憶回路との間に設けられ前記
中央処理装置からの書込みデータ及び書込みアドレスを
夫々一時格納する補助記憶回路と、前記中央処理装置か
ら前記主記憶回路への連続する書込み指令に応答して、
連続する書込みデータ及び同じく連続する書込みアドレ
スを前記補助記憶回路へ順次格納しつつ前記補助記憶回
路から前記書込みデータ及び書込みアドレスを前記主記
憶回路へ順次送出する制御手段とを有することを特徴と
するメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115599A JPH01284940A (ja) | 1988-05-12 | 1988-05-12 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115599A JPH01284940A (ja) | 1988-05-12 | 1988-05-12 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284940A true JPH01284940A (ja) | 1989-11-16 |
Family
ID=14666614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115599A Pending JPH01284940A (ja) | 1988-05-12 | 1988-05-12 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744449A (ja) * | 1993-08-04 | 1995-02-14 | Nec Corp | グラフィックスメモリ制御回路 |
-
1988
- 1988-05-12 JP JP63115599A patent/JPH01284940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744449A (ja) * | 1993-08-04 | 1995-02-14 | Nec Corp | グラフィックスメモリ制御回路 |
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