JPH01284940A - メモリ制御装置 - Google Patents

メモリ制御装置

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Publication number
JPH01284940A
JPH01284940A JP63115599A JP11559988A JPH01284940A JP H01284940 A JPH01284940 A JP H01284940A JP 63115599 A JP63115599 A JP 63115599A JP 11559988 A JP11559988 A JP 11559988A JP H01284940 A JPH01284940 A JP H01284940A
Authority
JP
Japan
Prior art keywords
write
memory circuit
data
address
auxiliary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63115599A
Other languages
English (en)
Inventor
Takumi Yamazaki
山崎 琢己
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
Priority to JP63115599A priority Critical patent/JPH01284940A/ja
Publication of JPH01284940A publication Critical patent/JPH01284940A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 1亙光! 本発明はメモリ制御装置に関し、特に主記憶回路へのデ
ータの連続書込みの制御方式に関するものである。
従」1支血 従来、主記憶回路は安価なリフレッシュメモリである例
えば、ダイナミックRAMを記憶素子として大容量化さ
れ、更には高速なダイナミyりRAMを使用して高速化
されつつあるが、中央処理装置(以下CPUと呼ぶ)の
スピードと比較すると主記憶回路のスピードはかなり遅
い。
そこで、主記憶回路に対するデータの読出し、書込み動
作を高速化する手段として、CPU内に高速に動作可能
なメモリ素子である例えばスタティックRAMを用いて
主記憶回路の情報の一部を写しとして格納する記憶回路
(以下キャッシュと呼ぶ)を設け、このキャッシュから
データを取出すことで読出しの高速化を図っている。
また、データの書込みは前述のキャッシュ及び主記憶装
置に同時に書込む方法や又はキャッシュに書込んだ後キ
ャッシュの制御回路が主記憶回路に書込み指示を送出す
る方法等があるが、書込みが連続すると、書込み速度は
主記憶回路に使用されているリフレッシュメモリのアク
セス時間に依存してしまう、このため、連続したアドレ
スに書込む場合は、ダイナミックRAMの機能として一
般に知られているページアクセス方式により高速化を実
現している。
上述した従来のメモリ制御の方式では、連続したアドレ
スに書込む場合はダイナミックRAM等の記憶素子がも
つページアクセスの機能を利用することにより高速に実
行可能であるが、異なるアドレスに連続して書込む場合
は、書込み動作の制御がCPtJにあるために主記憶回
路で使用されるメモリ素子のアクセスタイムにCPUの
処理速度が影響されてしまうという欠点がある。
発明の目的 本発明の目的は異ったアドレスに連続して書込む場合で
も中央処理装置は記憶素子の性能を意識することなく、
書込み動作を実行できるメモリ制御装置を提供すること
である。
ル匪座亘羞 中央処理装置と主記憶回路との間に設けられ前記中央処
理装置からの書込みデータ及び書込みアドレスを夫々一
時格納する補助記憶回路と、前記中央処理装置から前記
1記・隠回路への連続する書込み指令に応答して、連続
する書込みデータ及び同じく連続する書込みアドレスを
前記補助記憶回路へ順次格納しつつ前記補助記憶回路か
ら前記書込みデータ及び書込みアドレスを前記主記憶回
路へ順次送出する制御手段とを有することを特徴とする
罠止男 次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を含むシステムのブロック図
である。第1図において、1は命令の実行あるいは外部
記憶装置等を制御する中央処理装置(CPU)であり、
このCPUIから主記憶回路13に対する読出し、書込
みデータはデータバス2を介して転送され、またアドレ
スはアドレスバス3を介して転送され、読出し、書込み
指示はコマンド信号線4に出力される。
13は安価なリフレッシュメモリで構成された主記憶回
路である。主記憶回路13が動作中ならば、CPUIよ
り送出された書込みデータはデータ補助記憶回路6に、
書込みアドレスはアドレス補助記憶回路7に、そして書
込みコマンドは必要ならばコマンド補助記憶回路8にそ
れぞれDOlAQ 、CoからDn 、An 、Cnの
間の1つのワードに格納される。
主記憶回路13が動作可能状態になると、タイミング制
御回路12よりタイミング信号の1つである補助記憶回
路読出し信号15g及びタイミング信号の1つであるデ
ータレジスタ書込み信号15d、アドレスレジスタ書込
み信号L5eが送出され、データ、アドレス、コマンド
の各補助記憶回IRt6.7.8からそれぞれデータレ
ジスタ9゜アドレスレジスタ10.タイミング制御回路
12にDO、AO、Coの内容が夫々転送される。
その後、データ、アドレス、コマンドの各補助記憶回路
6,7.8は各ワードの内容をそれぞれDn −+Dn
−1、−、DI −DO、An ”−+An−1。
=−、A1 →AO、Cn −Cn−1、−、CI −
+COへ転送する。書込みデータ、書込みアドレスがセ
ットされると、タイミング制御回路12から主記憶回1
?813へタイミング信号の1つである書込み信号15
fが送出され書込み動作が終了する。
この一連の書込み動作中にCPUIより次の書込み指示
が送出されると、書込みデータ、書込みアドレス、書込
み指示はデータ、アドレス、コマンドの各補助記憶回路
6,7.8の現在有効なデータが格納されている次のワ
ードに書込まれる。
また、書込み動作の間に読出し指示が送出されると、C
PUIからの読出しアドレスとアドレス補助記憶回路7
に格納されている有効なアドレスとをコンパレータ11
で比較し、一致するものが存在する場合には、そのアド
レスに対応するデータをデータ補助記憶回路6からバア
ッファ14bを経由してデータバス2に送出する。これ
により、主記憶回路13は読出しによる影響を受けず書
込み動作を行なうことができる。
しかし、コンパレータ11の比較結果が不一致ならば、
必要ならCPUに対して待合せのためのウェイト信号5
を送出して主記憶回路の動作終了後、優先的に読出し動
作を行なう。このときの読出しアドレスはアドレスバス
3からバッファ14Cを経由し、アドレスレジスタ10
にセットされ主記憶回路13に供給される。そして主記
憶回路13から出力されるデータはバッファ14aを経
由してデータバス2に送出される。
第2図は一連の書込み動作の間に読出し動作が入った時
のメモリ制御の動作タイムチャートである。1aはCP
UIの基本クロック、4はCPU1からの書込み、読出
し指示でWx、WO〜W5は書込み指示、R1、RXは
読出し指示である。2゜3はそれぞれデータバス、アド
レスバス上のデータ、アドレスであり、4の書込み、読
出し指示に対応している。
書込み指示Wxが送出されたとき、主記憶回路13は動
作可能状態であるため、書込みデータWXD、アドレス
はWXAはそれぞれデータレジスタ9゜アドレスレジス
タ10に格納され、タイミング制御回路12より書込み
信号15fの1つである主記憶回路12の基本タイミン
グ信号15f1  (例えば、ダイナミックRAMのア
ドレスストローブ信号)、リード、ライトの状態を示す
ステータス信号15f2、ライトイネーブル信号15f
3が送出され、主記憶回路に書込まれる。この書込み動
作中に順次書込み指示WO、Wl 、W2がCPU1か
ら送出されると、主記憶回路はまだWxの書込み状態で
あるため、データ1アドレス、:lマントの各補助記憶
回路6.7.8に図の様に格納される。尚、コマンド補
助記・隠回路の各ワードの状態は書込み指示がある場合
を“H”で示している。
1つの書込み動作(WX )を終了すると、コマンド補
助記憶回路8のワードCOが°゛H°” (また書込み
が存在する)であれば、データ、アドレス補助記憶回路
6.7からデータ、アドレスレジスタ9.10に次の書
込みデータ(Woe)) 、書込みアドレス(WOA)
が格納される。そして、タイミング1工号15f1.1
5f2.15f3を送出することで次の書込み動作(W
O)を終了する。主記憶回路が書込み動作中(WO)に
CPUIから読出し指示(R1)が送出されると、アド
レス補助記憶回路中の有効なアドレスと比較される。本
実施例ではRIAとWIAが同じアドレスの例であるた
め、コンパレータ11からの出力は一致(本実施例では
一致する場合を“H”で示す)の状態となる。よって、
データ補助記憶回路のワードD。
からデータWIDをデータバス2に送出する。
また、CPUIからの読出し指示RXの場合は、一致す
るアドレスがアドレス補助記憶回路7中に存在しないた
め、実行中の書込み動作(W2)か終了後、R2の読出
し動作となる。この時必要に応じてCPUIへのウェイ
ト信号5を“H”としてCPtJlと同期をとる。
以上の様な操作を繰返すことにより中央処理装置から異
なったアドレスに対して書込み動作が連続しても、中央
処理装置は主記憶回路のスピードを意識する必要なく書
込みを実行できる。
尚、本実施例は主記憶回路のスピードがCPUのスピー
ドの1/2とし、データ、アドレス、コマンドの各補助
記憶回路のワード数を0〜2までの3ワードとしている
が、主記憶回路、CPUのスピード及び予想される書込
み動作の連続によってデータ、アドレス、コマンドの各
補助記憶回路のワード数を決定することにより、CPt
Jのスピードを最大限に引出すことが可能となる。
九肌立ヱ遇 以上説明したように本発明によれば、中央処理装置から
の書込みデータ、書込みアドレス、書込み指示を一度補
助記憶回路に格納し、主記憶回路の動作及び次の中央処
理装置からの指示を監視して中央処理装置から書込みが
連続する場合は、順次補助記憶回路に格納すると同時に
主記憶回路へ順次書込データ、アドレスを補助記憶回路
から送出することにより、中央処理装置は主記憶回路の
性能を意識することなく連続して書込み動作を実行する
ことができるという効果がある。
【図面の簡単な説明】
第1図は本発明の実施例のブロック図、第2図は第1図
のブロック図の動作を示すタイムチャートである。 主要部分の符号の説明 1・・・・・・CPU 6・・・・・データ補助記憶回路 7・・・・・・アドレス補助記憶回路 8・・・・・・コマンド補助記憶回路 12・・・・・・タイミング制御回路 13・・・・・・主記憶回路

Claims (1)

    【特許請求の範囲】
  1. (1)中央処理装置と主記憶回路との間に設けられ前記
    中央処理装置からの書込みデータ及び書込みアドレスを
    夫々一時格納する補助記憶回路と、前記中央処理装置か
    ら前記主記憶回路への連続する書込み指令に応答して、
    連続する書込みデータ及び同じく連続する書込みアドレ
    スを前記補助記憶回路へ順次格納しつつ前記補助記憶回
    路から前記書込みデータ及び書込みアドレスを前記主記
    憶回路へ順次送出する制御手段とを有することを特徴と
    するメモリ制御装置。
JP63115599A 1988-05-12 1988-05-12 メモリ制御装置 Pending JPH01284940A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63115599A JPH01284940A (ja) 1988-05-12 1988-05-12 メモリ制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63115599A JPH01284940A (ja) 1988-05-12 1988-05-12 メモリ制御装置

Publications (1)

Publication Number Publication Date
JPH01284940A true JPH01284940A (ja) 1989-11-16

Family

ID=14666614

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63115599A Pending JPH01284940A (ja) 1988-05-12 1988-05-12 メモリ制御装置

Country Status (1)

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JP (1) JPH01284940A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0744449A (ja) * 1993-08-04 1995-02-14 Nec Corp グラフィックスメモリ制御回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0744449A (ja) * 1993-08-04 1995-02-14 Nec Corp グラフィックスメモリ制御回路

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