JPH0254497A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ回路に関する。

〔従来の技術〕

従来この種のメモリ回路は第５図に示す様に、ビット線
の片側から順に、データ入力用のライト・バッファーと
ライト・スイッチ３及び、センス・アンプ、ゲートが電
源入力のＮチャンネル・トランスファー・ゲート２、セ
ル・アレイ、リード・スイッチ１及び出力用フリップ・
フロップを配置させた構成・どなっていた。

次に第６図のタイミングチャートを用いて動作を説明す
る。

先ず、ライト・サイクルにおいて、ワードがハイ・レベ
ルとなり、時刻ｔ１にセンス・アンプ起動信号（以下Ｓ
Ｅと略す）がハイ・レベルとなると、ビット線上に載っ
たメモリセル・データが増幅される。次に時刻ｔ２にお
いて、ライト・スイッチ起動信号（以下ＷＥと略す）が
ハイ・レベルとなると、メモリ外部からのデータがビッ
ト線上に入力し、メモリセルに書き込まれる。この動作
はＷＥがハイレベルを保つ時刻ｔ３まで続き、その後ワ
ード、ＳＢは順にハイ・レベルからロウ・レベルとなり
、ライト動作を完了させる。

次にリード・サイクルについて説明する。リード・サイ
クルはライト・サイクルと同様に、先ずワード、ＳＥの
順でハイ”・レベルとなる。このとき第５図のトランス
ファー・ゲート２は、ビット線とセンス・アンプの間に
挿入され、センス・アンプに接続される。これは、ビッ
ト線の負荷を軽くさせ、センス・アンプ感度を向上させ
る目的と、センス時及びリセット時のピーク電流を減ら
す目的で良く使われている。

次に、リード・スイッチ起動信号（以下ＲＥと略す）が
ハイ・レベルとなり、センス・アンプで増幅されたセル
・データが出力される。その後ＲＥがロウ・レベルにな
ると、リード・スイッチはオフするが、フリップ・フロ
ップにより出力デ、−タはラッチされる。この後ワード
、ＳＥの原でハイ・レベルがロウ・レベルとなり、リー
ド動作を完了させていた。

従来例においては、トランスファー・ゲートがライト・
バッファとセンス・アンプの間にあることにより、ライ
ト・バッファのトランジスタ・サイズをいくら大きくし
てもトランスファー・ゲートのオン抵抗による制限で、
センサ・アンプを反転できる様なレシオをとれない。

従って必ずトランスファー・ゲートによる制限を受けな
い様に、ライト・スイッチ側にセンス・アンプとトラン
スファー・ゲートを配置させていた。

〔発明が解決しようとする課題〕

上述した従来のメモリ回路は、ライト時において、セン
ス・アンプを増幅されたメモリセル・データとは逆のデ
ータを書き込む場合、センス・アンプを反転できる様な
レシオを持つ大きなトランジスタ・サイズのライト・バ
ッファーを用いなければならなかった。また、センスア
ンプとセル・アレイの間にはトランスファー・ゲートが
あるため、メモリに書き込むには、いくらライト・バッ
ファーのトランジスタ・サイズを大きくしてもスピード
が遅くなるという欠点があった。

そこで、本発明の目的は、小さなトランジスタ・サイズ
のライト・バッファーで、なおかつ高速書き込み可能な
メモリ回路を提供することにある。

〔課題を解決するための手段〕

本発明のメモリ回路は、ビット線の片側から、ライト・
バッファーとライト・スイッチを介してデータを入力し
、もう一方がらリード・スイッチを介して出力する構成
のメモリ回路において、それぞれライト・スイッチ側が
ら順に、セル・アレイ、ビット線負荷カット用トランス
ファー・ゲート、センス・アンプ、リード・スイッチを
配置させ、トランスファー・ゲートをライト・サイクル
時オフさせる信号を入力させることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明第１の実施例を示す回路図である。

本発明のメモリ回路は、センス・アンプはライト・スイ
ッチ、セルアレイ及びトランスファー・ゲートを介し、
リード・スイッチ側に配置させていることが一つの特徴
である。

本発明では更にトランスファー・ゲートのゲートをライ
ト時オフさせる信号を入力させていることが第２の特徴
である。（このトランスファー・ゲートはセンス・アン
フ゛感度の増加及びピーク電流の減少が目的であるため
、従来は、単に電源と接続していた。） 次に第２図のタイミングチャートを用いて、本発明の詳
細な説明する。

先ず、ライト・サイクルにおいて、ワードがハイ・レベ
ルとなり、次に時刻ｔ１にＳＥがハイ・レベルとなると
、ビット線上に載ったメモリ・セル・データがセンス・
アンプによって一旦増幅される。次に時刻ｔ２において
、ＷＥがハイ・レベルとなるとトランスファー・ゲート
２がＷＥとＳＥの反転信号が入力するＲＳラッチ回路に
よりオ゛フとなり、センス・アンプがビット線よりカッ
ト・オフされる。

同時にライト・スイッチがオンすることによりＤＡＴＡ
　　ＩＮからのデータがビット線上に入力し、メモリセ
ルに書き込まれる。このとき、センス・アンプは見かけ
上カット・オフされているため、ライト・バッファーは
センス・アンプとのレシオ関係を持つ必要がなく、トラ
ンジスタ・サイズの小さなバッファーを用いても、十分
書き込みが可能となる。

またトランスファー・ゲートがライト・バッファーと反
対側に存在するため、従来の様にトランスファー・ゲー
ト経由でメモリセルに書き込むのではなく、直接メモリ
セルに書き込む経路をとるため、バッファー・サイズを
大きくしなくても、高速ライトが可能となる。

次に時刻ｔ３においてＷＥがハイ・レベルがちロウ・レ
ベルに変化することにより、ライト・スイッチがオフし
、バッファーからの書き込み動作が終了する。

このとき、トランスファー・ゲートはオフしたままなの
で、センス・アンプの影響は受けない。

その後ワード、ＳＥの順でロウ・レベルとなり、トラン
スファー・ゲートがオフからオンとなるが、ワードが先
にロウ・レベルとなっているため、セル・データは確保
される。以上がライト・サイクルである。

リード・サイクルはＷＥがロウ固定であるため、ＲＳラ
ッ千回路は動作せず、トランスファー・ゲートはオン状
態のままとなり、従来例と同じ動作をする。

次に本発明の第２の実施例について説明する。

第３図は本発明の第２の実施例を示した回路図である。

第１図との違いはライト時、トランスファー・ゲートを
オフさせる論理ゲートがＲＳラッチ回路から、ＷＥ倍信
号入力するインバータの出力をトランスファー・ゲート
に入力させる構成としたことである。このような回路構
成にすると、ＷＥがハイレベルになっている間、トラン
スファー・ゲートがオフする様になる。この動作を第４
図のタイミングチャートに示す。

まず第１の実施例と同様にワード、ＳＥ、ＷＥの順にハ
イ・レベルとなり、ＤＡＴＡ　　ＩＮからのデータがビ
ット線上に入力し、メモリセルに書き込まれる。このと
き、トランスファー・ゲートはＷＥの反転信号（Ｏつ・
レベル）が入力されているので、センス・アンプはカッ
ト・オフされている。

従って、第１の実施例と同じく、センス・アンプによる
ライト・デイスターブを受けなくなるなめ、小さなトラ
ンジスタ・サイズのライト・バッファーが使用可能であ
る。

次に、ワード、ＳＥの順でロウレベルにした後、時刻ｔ
４でＷＥをロウレベルにさせる。

この順番はＷＥ、ワード、ＳＥの順にロウレベルとした
第１の実施例と異なる。これは、トランスファー・ゲー
トに入力する信号をＷＥの反転信号としているため、ラ
イト・データを保持させるには、ワード、ＳＥの後にＷ
Ｅをロウレベルにする必要があるからである９以上がラ
イト・サイクルである。

リード・サイクルはＷＥがロウ固定であるため、第１の
実施例と同じ動作をする。

〔発明の効果〕

以上説明したように本発明は、リード・スイッチ側にセ
ンス・アンプとトランジスタ・ゲートを配置させ、かつ
トランスファー・ゲートをライト時オフさせる信号を入
力させることにより、ライト・バッファー・サイズを小
さくし、しかもライト・スピードを早くできる効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示した回路図、第２図
は第１図の動作を示したタイミングチャート、第３図は
本発明の第２の実施例を示した回路図、第４図は第３図
の動作を示したタイミングチャート、第５図は従来の一
例を示した回路図、第６図は第５図の動作を示すタイミ
ングチャートである。 １・・・リード・スイッチ、２・・・トランスファー・
ゲート、３・・・ライト・スイッチ。

Claims (1)

【特許請求の範囲】
1. ビット線の片側からライト・バッファーとライト・スイ
   ッチを介してデータを入力しもう一方からリード・スイ
   ッチを介して出力するメモリ回路において、それぞれラ
   イト・スイッチ側から順にセル・アレイ、ビット線負荷
   カット用トランスファーゲート、センス・アンプ、リー
   ド・スイッチを配置させ、トランスファー・ゲートをラ
   イトサイクル時オフさせる信号を入力させることを特徴
   とするメモリ回路。