JP2002197869A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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Abstract
(57)【要約】
【課題】本発明は、高速に相補型データを出力信号とし
て出力する出力ラッチ回路を備えた半導体装置を提供す
ることを目的とする。 【解決手段】半導体装置は、増幅回路の相補型出力信号
をそれぞれがラッチする入出力間に介在するゲート数が
１つである２つのラッチ回路を含み、増幅回路を活性化
する活性化信号によりラッチ回路をリセットすることを
特徴とする。
て出力する出力ラッチ回路を備えた半導体装置を提供す
ることを目的とする。 【解決手段】半導体装置は、増幅回路の相補型出力信号
をそれぞれがラッチする入出力間に介在するゲート数が
１つである２つのラッチ回路を含み、増幅回路を活性化
する活性化信号によりラッチ回路をリセットすることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に出力ラッチ
回路及び半導体装置に関し、詳しくは相補型データを出
力する出力ラッチ回路及びそれを備えた半導体記憶装置
に関する。
回路及び半導体装置に関し、詳しくは相補型データを出
力する出力ラッチ回路及びそれを備えた半導体記憶装置
に関する。
【０００２】
【従来の技術】図１は、従来の半導体記憶装置における
相補型データを出力する出力ラッチ回路を示す。この出
力ラッチ回路は、クロックドゲートインバータ１１乃至
１４と、インバータ１５乃至１９を含む。センスアンプ
出力である相補型信号ＳＯ及びＳＯＸ（信号名の最後の
Ｘは論理反転された負論理信号を示す）が、クロックド
ゲートインバータ１１及び１２に入力される。クロック
ドゲートインバータ１３及びインバータ１５とでラッチ
を形成し、またクロックドゲートインバータ１４とイン
バータ１６とでもう１つのラッチを形成する。
相補型データを出力する出力ラッチ回路を示す。この出
力ラッチ回路は、クロックドゲートインバータ１１乃至
１４と、インバータ１５乃至１９を含む。センスアンプ
出力である相補型信号ＳＯ及びＳＯＸ（信号名の最後の
Ｘは論理反転された負論理信号を示す）が、クロックド
ゲートインバータ１１及び１２に入力される。クロック
ドゲートインバータ１３及びインバータ１５とでラッチ
を形成し、またクロックドゲートインバータ１４とイン
バータ１６とでもう１つのラッチを形成する。
【０００３】出力イネーブル信号ＯＥ及びＯＥＸが、ク
ロックドゲートインバータ１１乃至１４にゲート信号と
して供給される。各クロックドゲートインバータにおい
て、出力イネーブル信号ＯＥがＨＩＧＨのときに、入力
信号が反転されて出力信号として現れる。
ロックドゲートインバータ１１乃至１４にゲート信号と
して供給される。各クロックドゲートインバータにおい
て、出力イネーブル信号ＯＥがＨＩＧＨのときに、入力
信号が反転されて出力信号として現れる。
【０００４】図２は、図１の出力ラッチ回路の動作タイ
ミングを示すタイミング図である。図２に示されるよう
に、センスアンプ出力である相補型信号ＳＯ及びＳＯＸ
がタイミングＴ１近辺で現れ始め、センスアンプによっ
てセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定
される。その後タイミングＴ２で、出力イネーブル信号
ＯＥが供給され、ゲート２段分に相当する時間後のタイ
ミングＴ４で、ラッチ出力ＯＬ及びＯＬＸが現れる。ゲ
ート２段分の遅延が発生するのは、例えばセンスアンプ
出力ＳＯに関しては、クロックドゲートインバータ１２
及びインバータ１６の２つのゲートを信号が通過した後
に、ラッチ出力ＯＬＸとして現れるからである。更に、
インバータ１８及び１７を介して、出力ラッチ回路の出
力信号ＯＵＴ及びＯＵＴＸがタイミングＴ５で出力され
る。
ミングを示すタイミング図である。図２に示されるよう
に、センスアンプ出力である相補型信号ＳＯ及びＳＯＸ
がタイミングＴ１近辺で現れ始め、センスアンプによっ
てセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定
される。その後タイミングＴ２で、出力イネーブル信号
ＯＥが供給され、ゲート２段分に相当する時間後のタイ
ミングＴ４で、ラッチ出力ＯＬ及びＯＬＸが現れる。ゲ
ート２段分の遅延が発生するのは、例えばセンスアンプ
出力ＳＯに関しては、クロックドゲートインバータ１２
及びインバータ１６の２つのゲートを信号が通過した後
に、ラッチ出力ＯＬＸとして現れるからである。更に、
インバータ１８及び１７を介して、出力ラッチ回路の出
力信号ＯＵＴ及びＯＵＴＸがタイミングＴ５で出力され
る。
【０００５】上記説明から分かるように、図１の従来の
出力ラッチ回路においては、センスアンプのデータが確
定した後、タイミングＴ１からＴ２までのタイミングマ
ージン、更にタイミングＴ２からＴ５までの３段のゲー
ト遅延の後に、データが出力されることになる。このデ
ータ出力タイミングの遅れを解決するために、出力イネ
ーブル信号を必要としない出力ラッチ回路が提案されて
いる。
出力ラッチ回路においては、センスアンプのデータが確
定した後、タイミングＴ１からＴ２までのタイミングマ
ージン、更にタイミングＴ２からＴ５までの３段のゲー
ト遅延の後に、データが出力されることになる。このデ
ータ出力タイミングの遅れを解決するために、出力イネ
ーブル信号を必要としない出力ラッチ回路が提案されて
いる。
【０００６】図３は、従来の半導体記憶装置における出
力イネーブル信号を必要としない出力ラッチ回路を示
す。図３のこの出力ラッチ回路は、ＮＡＮＤ回路２１及
び２２と、インバータ２３及び２４を含む。ＮＡＮＤ回
路２１及び２２の出力は互いの入力とされ、ラッチを形
成する。センスアンプ出力である相補型信号ＳＯＸ及び
ＳＯが、それぞれＮＡＮＤ回路２１及び２２の残りの入
力に供給される。
力イネーブル信号を必要としない出力ラッチ回路を示
す。図３のこの出力ラッチ回路は、ＮＡＮＤ回路２１及
び２２と、インバータ２３及び２４を含む。ＮＡＮＤ回
路２１及び２２の出力は互いの入力とされ、ラッチを形
成する。センスアンプ出力である相補型信号ＳＯＸ及び
ＳＯが、それぞれＮＡＮＤ回路２１及び２２の残りの入
力に供給される。
【０００７】図４は、図３の出力ラッチ回路の動作タイ
ミングを示すタイミング図である。図４に示されるよう
に、センスアンプ出力である相補型信号ＳＯ及びＳＯＸ
がタイミングＴ１近辺で現れ始め、センスアンプによっ
てセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定
される。その後ゲート１段分に相当する時間が経過した
タイミングＴ２で、ラッチ出力ＯＬ及びＯＬＸの一方が
現れる。更にゲート１段分に相当する時間が経過したタ
イミングＴ３で、ラッチ出力ＯＬ及びＯＬＸのもう一方
が現れる。このような動作をするのは、データが変化す
る場合には、まずＮＡＮＤ回路２１及び２２の一方のＮ
ＡＮＤ回路の出力が変化して、その出力変化がもう一方
のＮＡＮＤ回路の入力を介して、このＮＡＮＤ回路の出
力の変化として現れるからである。その後インバータ２
４及び２３を介して、出力ラッチ回路の出力信号ＯＵＴ
及びＯＵＴＸが出力されるが、一方はタイミングＴ３で
出力され、もう一方はタイミングＴ４で出力される。
ミングを示すタイミング図である。図４に示されるよう
に、センスアンプ出力である相補型信号ＳＯ及びＳＯＸ
がタイミングＴ１近辺で現れ始め、センスアンプによっ
てセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定
される。その後ゲート１段分に相当する時間が経過した
タイミングＴ２で、ラッチ出力ＯＬ及びＯＬＸの一方が
現れる。更にゲート１段分に相当する時間が経過したタ
イミングＴ３で、ラッチ出力ＯＬ及びＯＬＸのもう一方
が現れる。このような動作をするのは、データが変化す
る場合には、まずＮＡＮＤ回路２１及び２２の一方のＮ
ＡＮＤ回路の出力が変化して、その出力変化がもう一方
のＮＡＮＤ回路の入力を介して、このＮＡＮＤ回路の出
力の変化として現れるからである。その後インバータ２
４及び２３を介して、出力ラッチ回路の出力信号ＯＵＴ
及びＯＵＴＸが出力されるが、一方はタイミングＴ３で
出力され、もう一方はタイミングＴ４で出力される。
【０００８】上記説明から分かるように、図３の従来の
出力ラッチ回路においては、センスアンプのデータが確
定した後、一方のデータはタイミングＴ１からＴ３まで
の２段のゲート遅延の後に出力され、もう一方のデータ
はタイミングＴ１からＴ４までの３段のゲート遅延の後
に出力される。
出力ラッチ回路においては、センスアンプのデータが確
定した後、一方のデータはタイミングＴ１からＴ３まで
の２段のゲート遅延の後に出力され、もう一方のデータ
はタイミングＴ１からＴ４までの３段のゲート遅延の後
に出力される。
【０００９】
【発明が解決しようとする課題】上述のように、従来の
出力ラッチ回路においては、出力イネーブル信号を使用
する通常の構成でゲート４段分の遅延が生じ、また出力
イネーブル信号を使用しない構成でも全てのデータが出
力されるまでにはゲート３段分の遅延が生じてしまう。
出力ラッチ回路においては、出力イネーブル信号を使用
する通常の構成でゲート４段分の遅延が生じ、また出力
イネーブル信号を使用しない構成でも全てのデータが出
力されるまでにはゲート３段分の遅延が生じてしまう。
【００１０】以上を鑑みて、本発明は、高速に相補型デ
ータを出力信号として出力する出力ラッチ回路を提供す
ると共に、そのような出力ラッチ回路を備えた半導体装
置を提供することを目的とする。
ータを出力信号として出力する出力ラッチ回路を提供す
ると共に、そのような出力ラッチ回路を備えた半導体装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
増幅回路の相補型出力信号をそれぞれがラッチする入出
力間に介在するゲート数が１つである２つのラッチ回路
を含み、該増幅回路を活性化する活性化信号により該ラ
ッチ回路をリセットすることを特徴とする。
増幅回路の相補型出力信号をそれぞれがラッチする入出
力間に介在するゲート数が１つである２つのラッチ回路
を含み、該増幅回路を活性化する活性化信号により該ラ
ッチ回路をリセットすることを特徴とする。
【００１２】上記半導体装置においては、センスアンプ
等の増幅回路を活性化するのと同一のタイミングでラッ
チ回路をリセットして、増幅回路の出力信号を入出力間
に介在するゲート数が１つであるラッチ回路でラッチす
る。従って、ラッチが完了するまでの時間は、増幅回路
の出力が確定してからゲート一段分の遅延時間である。
ラッチ回路の出力を一段分の遅延の出力バッファを介し
て出力するとしても、増幅回路の出力が確定してからゲ
ート二段分の遅延時間でデータを出力することが出来
る。
等の増幅回路を活性化するのと同一のタイミングでラッ
チ回路をリセットして、増幅回路の出力信号を入出力間
に介在するゲート数が１つであるラッチ回路でラッチす
る。従って、ラッチが完了するまでの時間は、増幅回路
の出力が確定してからゲート一段分の遅延時間である。
ラッチ回路の出力を一段分の遅延の出力バッファを介し
て出力するとしても、増幅回路の出力が確定してからゲ
ート二段分の遅延時間でデータを出力することが出来
る。
【００１３】具体的には、上記ラッチ回路の各々は、該
増幅回路からの出力信号を一方の入力に供給される２入
力ＮＡＮＤ回路と、該ＮＡＮＤ回路の出力を入力とし該
ＮＡＮＤ回路のもう一方の入力に出力を供給するインバ
ータと、該第１のＮＡＮＤ回路の出力とグランドとの間
で直列接続され、一方は該増幅回路からの該出力信号を
ゲート入力とし、もう一方は該活性化信号をゲート入力
とする２つのトランジスタを含み、該ＮＡＮＤ回路の出
力を該ラッチ回路の出力とすることで構成される。
増幅回路からの出力信号を一方の入力に供給される２入
力ＮＡＮＤ回路と、該ＮＡＮＤ回路の出力を入力とし該
ＮＡＮＤ回路のもう一方の入力に出力を供給するインバ
ータと、該第１のＮＡＮＤ回路の出力とグランドとの間
で直列接続され、一方は該増幅回路からの該出力信号を
ゲート入力とし、もう一方は該活性化信号をゲート入力
とする２つのトランジスタを含み、該ＮＡＮＤ回路の出
力を該ラッチ回路の出力とすることで構成される。
【００１４】また本発明においては、ＨＩＧＨであるべ
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ラッチ回路が誤ったデータをラッチしてしまう
可能性をなくす為に、上記ＮＡＮＤ回路は、該インバー
タの出力をゲート入力とし電源電位にソース端が接続さ
れ該ＮＡＮＤ回路の出力にドレイン端が接続されるＰＭ
ＯＳトランジスタと、該インバータの出力をゲート入力
とし該ＰＭＯＳトランジスタのドレイン端にドレイン端
が接続されるＮＭＯＳトランジスタと、該増幅回路から
の該出力信号をゲート入力とし該ＮＭＯＳトランジスタ
のソース端にドレイン端が接続されグランド電位にソー
ス端が接続されるＮＭＯＳトランジスタと、該増幅回路
からの該出力信号をゲート入力として、該ＮＡＮＤ回路
の出力にドレイン端が接続され、該増幅回路からの該出
力信号の相補信号をソース入力とするＰＭＯＳトランジ
スタを含むように構成される。
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ラッチ回路が誤ったデータをラッチしてしまう
可能性をなくす為に、上記ＮＡＮＤ回路は、該インバー
タの出力をゲート入力とし電源電位にソース端が接続さ
れ該ＮＡＮＤ回路の出力にドレイン端が接続されるＰＭ
ＯＳトランジスタと、該インバータの出力をゲート入力
とし該ＰＭＯＳトランジスタのドレイン端にドレイン端
が接続されるＮＭＯＳトランジスタと、該増幅回路から
の該出力信号をゲート入力とし該ＮＭＯＳトランジスタ
のソース端にドレイン端が接続されグランド電位にソー
ス端が接続されるＮＭＯＳトランジスタと、該増幅回路
からの該出力信号をゲート入力として、該ＮＡＮＤ回路
の出力にドレイン端が接続され、該増幅回路からの該出
力信号の相補信号をソース入力とするＰＭＯＳトランジ
スタを含むように構成される。
【００１５】上記構成では、後者のＰＭＯＳトランジス
タのゲートには、例えばセンスアンプ出力ＳＯが供給さ
れ、ソースはセンスアンプ出力ＳＯＸに接続される。セ
ンスアンプ出力ＳＯがＬＯＷ方向に引っ張られるとき、
センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとは同
電位を保っている。従って、ＰＭＯＳトランジスタのゲ
ート・ソース間には電位差が無く、トランジスタ導通に
必要な閾値電圧が発生しない。従って、ＮＡＮＤ回路の
出力が誤ってＨＩＧＨになることはなく、誤ったデータ
がラッチされることも無い。
タのゲートには、例えばセンスアンプ出力ＳＯが供給さ
れ、ソースはセンスアンプ出力ＳＯＸに接続される。セ
ンスアンプ出力ＳＯがＬＯＷ方向に引っ張られるとき、
センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとは同
電位を保っている。従って、ＰＭＯＳトランジスタのゲ
ート・ソース間には電位差が無く、トランジスタ導通に
必要な閾値電圧が発生しない。従って、ＮＡＮＤ回路の
出力が誤ってＨＩＧＨになることはなく、誤ったデータ
がラッチされることも無い。
【００１６】また本発明においては、ＨＩＧＨであるべ
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ラッチ回路が誤ったデータをラッチしてしまう
可能性をなくす為に、上記ラッチ回路の各々は、該増幅
回路からの出力信号を一方の入力に供給される２入力型
の第１のＮＡＮＤ回路と、該第１のＮＡＮＤ回路の出力
を一方の入力とし、もう一方の入力にリセット信号を受
け取り、該第１のＮＡＮＤ回路のもう一方の入力に出力
を供給する２入力型の第２のＮＡＮＤ回路と、該第１の
ＮＡＮＤ回路の出力とグランドとの間で直列接続され、
一方は該増幅回路からの該出力信号をゲート入力とし、
もう一方は該活性化信号をゲート入力とする２つのトラ
ンジスタを含み、該ＮＡＮＤ回路の出力を該ラッチ回路
の出力とし、該リセット信号が活性化される期間ラッチ
機能を停止する構成とされる。
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ラッチ回路が誤ったデータをラッチしてしまう
可能性をなくす為に、上記ラッチ回路の各々は、該増幅
回路からの出力信号を一方の入力に供給される２入力型
の第１のＮＡＮＤ回路と、該第１のＮＡＮＤ回路の出力
を一方の入力とし、もう一方の入力にリセット信号を受
け取り、該第１のＮＡＮＤ回路のもう一方の入力に出力
を供給する２入力型の第２のＮＡＮＤ回路と、該第１の
ＮＡＮＤ回路の出力とグランドとの間で直列接続され、
一方は該増幅回路からの該出力信号をゲート入力とし、
もう一方は該活性化信号をゲート入力とする２つのトラ
ンジスタを含み、該ＮＡＮＤ回路の出力を該ラッチ回路
の出力とし、該リセット信号が活性化される期間ラッチ
機能を停止する構成とされる。
【００１７】上記構成では、ラッチ回路のデータラッチ
機能を一時的に停止することで、ＨＩＧＨであるべきセ
ンスアンプ出力がＬＯＷ方向に引っ張られるのに応答し
て、ラッチ回路が誤ったデータをラッチしてしまう可能
性をなくすことが出来る。
機能を一時的に停止することで、ＨＩＧＨであるべきセ
ンスアンプ出力がＬＯＷ方向に引っ張られるのに応答し
て、ラッチ回路が誤ったデータをラッチしてしまう可能
性をなくすことが出来る。
【００１８】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１９】図５は、本発明の出力ラッチ回路を用いた
半導体記憶装置の構成を示す図である。
半導体記憶装置の構成を示す図である。
【００２０】図５の半導体記憶装置は、デコーダ及びコ
ントロール回路３１、入力回路及びライトアンプ３２、
ワードラインドライバ３３、コラムスイッチ３４、ビッ
トラインイコライズ回路３５、メモリセルアレイ３６、
センスアンプ３７、イコライズ回路３８、出力ラッチ回
路３９、及び出力バッファ４０を含む。
ントロール回路３１、入力回路及びライトアンプ３２、
ワードラインドライバ３３、コラムスイッチ３４、ビッ
トラインイコライズ回路３５、メモリセルアレイ３６、
センスアンプ３７、イコライズ回路３８、出力ラッチ回
路３９、及び出力バッファ４０を含む。
【００２１】デコーダ及びコントロール回路３１は、外
部よりアドレス信号、クロック信号、及びコントロール
信号を受け取る入力回路と、コマンドをデコードしてデ
コード結果に従い半導体記憶装置の各部分を制御するコ
マンドデコード／制御回路を含む。デコーダ及びコント
ロール回路３１は、アドレスデコード結果を、ワードラ
インドライバ３３及びコラムスイッチ３４に供給する。
部よりアドレス信号、クロック信号、及びコントロール
信号を受け取る入力回路と、コマンドをデコードしてデ
コード結果に従い半導体記憶装置の各部分を制御するコ
マンドデコード／制御回路を含む。デコーダ及びコント
ロール回路３１は、アドレスデコード結果を、ワードラ
インドライバ３３及びコラムスイッチ３４に供給する。
【００２２】ワードラインドライバ３３は、デコードア
ドレスが指定するワードのワード線を活性化し、そのワ
ード線に接続されたメモリセルのデータを、ビット線を
介してコラムスイッチ３４に供給する。これらのワード
線、ビット線、メモリセル等はメモリセルアレイ３６に
設けられている。コラムスイッチ３４は、デコードアド
レスが指定するコラムを選択して、そのコラムに対応す
るビット線のデータを、センスアンプ３７に供給する。
なおここで、ビットラインイコライズ回路３５は、デー
タ読み出し前にビット線を所定電位に設定して、一対の
ビット線間での電位を等電位とするために設けられる。
ドレスが指定するワードのワード線を活性化し、そのワ
ード線に接続されたメモリセルのデータを、ビット線を
介してコラムスイッチ３４に供給する。これらのワード
線、ビット線、メモリセル等はメモリセルアレイ３６に
設けられている。コラムスイッチ３４は、デコードアド
レスが指定するコラムを選択して、そのコラムに対応す
るビット線のデータを、センスアンプ３７に供給する。
なおここで、ビットラインイコライズ回路３５は、デー
タ読み出し前にビット線を所定電位に設定して、一対の
ビット線間での電位を等電位とするために設けられる。
【００２３】センスアンプ３７は、読み出されたデータ
を増幅して、センスアンプ出力ＳＯ及びＳＯＸとして出
力ラッチ回路３９に供給する。ここで取り扱われるデー
タは、正論理と負論理とがペアになった相補型のデータ
である。出力ラッチ回路３９は、読み出されたデータを
ラッチして、ラッチ出力ＯＬ及びＯＬＸとして出力バッ
ファ４０に供給する。出力バッファ４０は、供給された
データを半導体記憶装置外部に出力する。なおここで、
イコライズ回路３８は、データ読み出し前にデータ線を
所定電位に設定して、一対のデータ線間での電位を等電
位とするために設けられる。
を増幅して、センスアンプ出力ＳＯ及びＳＯＸとして出
力ラッチ回路３９に供給する。ここで取り扱われるデー
タは、正論理と負論理とがペアになった相補型のデータ
である。出力ラッチ回路３９は、読み出されたデータを
ラッチして、ラッチ出力ＯＬ及びＯＬＸとして出力バッ
ファ４０に供給する。出力バッファ４０は、供給された
データを半導体記憶装置外部に出力する。なおここで、
イコライズ回路３８は、データ読み出し前にデータ線を
所定電位に設定して、一対のデータ線間での電位を等電
位とするために設けられる。
【００２４】入力回路及びライトアンプ３２は、外部か
らの書き込みデータとして入力信号を受け取り、アンプ
により増幅した後に、書き込みデータをコラムスイッチ
３４に供給する。この書き込みデータは、データ読み出
し時の場合と逆の経路をたどり、コラムスイッチ３４及
びビット線等を介して、メモリセルアレイ３６の選択さ
れたワードのメモリセルに書き込まれる。
らの書き込みデータとして入力信号を受け取り、アンプ
により増幅した後に、書き込みデータをコラムスイッチ
３４に供給する。この書き込みデータは、データ読み出
し時の場合と逆の経路をたどり、コラムスイッチ３４及
びビット線等を介して、メモリセルアレイ３６の選択さ
れたワードのメモリセルに書き込まれる。
【００２５】上記半導体記憶装置において、出力ラッチ
回路３９は、本発明による高速な動作が可能な回路であ
り、センスアンプ３７を活性化するセンスアンプ活性化
信号ＳＥによって駆動されることを特徴とする。
回路３９は、本発明による高速な動作が可能な回路であ
り、センスアンプ３７を活性化するセンスアンプ活性化
信号ＳＥによって駆動されることを特徴とする。
【００２６】図６は、本発明による出力ラッチ回路３９
及びその周辺回路の詳細を示した回路図である。
及びその周辺回路の詳細を示した回路図である。
【００２７】図６の出力ラッチ回路３９は、ＲＳフリッ
プフロップ１０１及び１０２を含む。ＲＳフリップフロ
ップ１０１は、ＮＡＮＤ回路５１、インバータ５２、及
びＮＭＯＳトランジスタ５３及び５４を含み、ＲＳフリ
ップフロップ１０２は、ＮＡＮＤ回路５６、インバータ
５７、及びＮＭＯＳトランジスタ５８及び５９を含む。
ＲＳフリップフロップ１０１及び１０２の各々には、リ
セット入力として、センスアンプ活性化信号ＳＥがデコ
ーダ及びコントロール回路３１（図５）から供給され
る。
プフロップ１０１及び１０２を含む。ＲＳフリップフロ
ップ１０１は、ＮＡＮＤ回路５１、インバータ５２、及
びＮＭＯＳトランジスタ５３及び５４を含み、ＲＳフリ
ップフロップ１０２は、ＮＡＮＤ回路５６、インバータ
５７、及びＮＭＯＳトランジスタ５８及び５９を含む。
ＲＳフリップフロップ１０１及び１０２の各々には、リ
セット入力として、センスアンプ活性化信号ＳＥがデコ
ーダ及びコントロール回路３１（図５）から供給され
る。
【００２８】また図６のコラムスイッチ３４は、ＰＭＯ
Ｓトランジスタ６１及び６２を含む。デコーダ及びコン
トロール回路３１（図５）からの対応するコラムスイッ
チ信号ＣＳＷがＬＯＷになると、ＰＭＯＳトランジスタ
６１及び６２が導通されて、ビット線ＢＬＸ及びＢＬが
センスアンプ３７に接続される。
Ｓトランジスタ６１及び６２を含む。デコーダ及びコン
トロール回路３１（図５）からの対応するコラムスイッ
チ信号ＣＳＷがＬＯＷになると、ＰＭＯＳトランジスタ
６１及び６２が導通されて、ビット線ＢＬＸ及びＢＬが
センスアンプ３７に接続される。
【００２９】センスアンプ３７は、ＰＭＯＳトランジス
タ７１及び７２、ＮＭＯＳトランジスタ７３乃至７５を
含む。デコーダ及びコントロール回路３１（図５）から
のセンスアンプ活性化信号ＳＥがＨＩＧＨになると、セ
ンスアンプが活性化されて、ビット線ＢＬＸ及びＢＬか
ら供給された信号を増幅する。この信号は、センスアン
プ３７の出力信号ＳＯＸ及びＳＯとして、出力ラッチ回
路３９に供給される。
タ７１及び７２、ＮＭＯＳトランジスタ７３乃至７５を
含む。デコーダ及びコントロール回路３１（図５）から
のセンスアンプ活性化信号ＳＥがＨＩＧＨになると、セ
ンスアンプが活性化されて、ビット線ＢＬＸ及びＢＬか
ら供給された信号を増幅する。この信号は、センスアン
プ３７の出力信号ＳＯＸ及びＳＯとして、出力ラッチ回
路３９に供給される。
【００３０】イコライズ回路３８は、ＰＭＯＳトランジ
スタ８１乃至８３を含む。デコーダ及びコントロール回
路３１（図５）からのイコライズ信号ＥＱがＬＯＷにな
ると、ＰＭＯＳトランジスタ８１乃至８３が導通され、
センスアンプの出力を所定の電位（ＨＩＧＨ電位）に設
定すると共に、２本のデータ線間の電位を等しくする。
スタ８１乃至８３を含む。デコーダ及びコントロール回
路３１（図５）からのイコライズ信号ＥＱがＬＯＷにな
ると、ＰＭＯＳトランジスタ８１乃至８３が導通され、
センスアンプの出力を所定の電位（ＨＩＧＨ電位）に設
定すると共に、２本のデータ線間の電位を等しくする。
【００３１】出力ラッチ回路３９のラッチ出力ＯＬ及び
ＯＬＸは、出力バッファ４０に供給される。出力バッフ
ァ４０は、インバータ９１及び９２を含み、供給された
相補型データを、半導体記憶装置外部に出力データＯＵ
ＴＸ及びＯＵＴとして出力する。
ＯＬＸは、出力バッファ４０に供給される。出力バッフ
ァ４０は、インバータ９１及び９２を含み、供給された
相補型データを、半導体記憶装置外部に出力データＯＵ
ＴＸ及びＯＵＴとして出力する。
【００３２】図７は、図６の出力ラッチ回路の動作タイ
ミングを示すタイミング図である。
ミングを示すタイミング図である。
【００３３】まずセンスアンプ活性化信号ＳＥがタイミ
ングＴ１でＨＩＧＨになると、センスアンプ３７が動作
を開始し、センスアンプ出力ＳＯ及びＳＯＸが現れ始め
る。所定の時間の後に、センスアンプ３７のセンス動作
によって、センスアンプ出力ＳＯ及びＳＯＸは確定され
る。センスアンプ出力ＳＯ及びＳＯＸが現れて確定する
のは、タイミングＴ１から１ゲート時間後であるタイミ
ングＴ２近辺である。また更に、センスアンプ活性化信
号ＳＥに応答して、タイミングＴ１から１ゲート時間後
であるタイミングＴ２で、出力ラッチ回路３９のラッチ
出力ＯＬ及びＯＬＸがリセットされる。これはセンスア
ンプ活性化信号ＳＥによってＮＭＯＳトランジスタ５４
及び５９が導通され、またこの時ＮＭＯＳトランジスタ
５３及び５８は導通状態にあるので、ラッチ出力ＯＬ及
びＯＬＸがグランドに接続されるからである。
ングＴ１でＨＩＧＨになると、センスアンプ３７が動作
を開始し、センスアンプ出力ＳＯ及びＳＯＸが現れ始め
る。所定の時間の後に、センスアンプ３７のセンス動作
によって、センスアンプ出力ＳＯ及びＳＯＸは確定され
る。センスアンプ出力ＳＯ及びＳＯＸが現れて確定する
のは、タイミングＴ１から１ゲート時間後であるタイミ
ングＴ２近辺である。また更に、センスアンプ活性化信
号ＳＥに応答して、タイミングＴ１から１ゲート時間後
であるタイミングＴ２で、出力ラッチ回路３９のラッチ
出力ＯＬ及びＯＬＸがリセットされる。これはセンスア
ンプ活性化信号ＳＥによってＮＭＯＳトランジスタ５４
及び５９が導通され、またこの時ＮＭＯＳトランジスタ
５３及び５８は導通状態にあるので、ラッチ出力ＯＬ及
びＯＬＸがグランドに接続されるからである。
【００３４】その後、確定したセンスアンプ出力ＳＯＸ
及びＳＯは、出力ラッチ回路３９のＮＡＮＤ回路５１及
び５６を介して、ラッチ出力ＯＬ及びＯＬＸとして現れ
る。ラッチ出力ＯＬ及びＯＬＸが現れるタイミングは、
ＮＡＮＤ回路５１及び５６の一段のゲートをセンスアン
プ出力信号ＳＯＸ及びＳＯが通過した後であるので、タ
イミングＴ３となる。このラッチ出力ＯＬ及びＯＬＸ
は、それぞれのＲＳフリップフロップ１０１及び１０２
にラッチされる。なおラッチ動作が完了するときには、
リセット信号（センスアンプ活性化信号ＳＥ）はＬＯＷ
となっている。
及びＳＯは、出力ラッチ回路３９のＮＡＮＤ回路５１及
び５６を介して、ラッチ出力ＯＬ及びＯＬＸとして現れ
る。ラッチ出力ＯＬ及びＯＬＸが現れるタイミングは、
ＮＡＮＤ回路５１及び５６の一段のゲートをセンスアン
プ出力信号ＳＯＸ及びＳＯが通過した後であるので、タ
イミングＴ３となる。このラッチ出力ＯＬ及びＯＬＸ
は、それぞれのＲＳフリップフロップ１０１及び１０２
にラッチされる。なおラッチ動作が完了するときには、
リセット信号（センスアンプ活性化信号ＳＥ）はＬＯＷ
となっている。
【００３５】出力ラッチ回路３９のＲＳフリップフロッ
プ１０１及び１０２のラッチ出力ＯＬ及びＯＬＸは、出
力バッファ４０に供給される。出力バッファ４０は、供
給された相補型データを、インバータ９１及び９２を介
して、半導体記憶装置外部に出力データＯＵＴＸ及びＯ
ＵＴとして出力する。出力データＯＵＴＸ及びＯＵＴの
出力タイミングは、インバータ９１及び９２によってゲ
ート一段分遅れ、タイミングＴ４となる。なおラッチ出
力ＯＬ及びＯＬＸのうちＬＯＷデータは、タイミングＴ
２におけるリセット以降変化しないので、これに対応す
る出力データＯＵＴＸ及びＯＵＴのＨＩＧＨデータは、
実質的にはタイミングＴ３で出力される。
プ１０１及び１０２のラッチ出力ＯＬ及びＯＬＸは、出
力バッファ４０に供給される。出力バッファ４０は、供
給された相補型データを、インバータ９１及び９２を介
して、半導体記憶装置外部に出力データＯＵＴＸ及びＯ
ＵＴとして出力する。出力データＯＵＴＸ及びＯＵＴの
出力タイミングは、インバータ９１及び９２によってゲ
ート一段分遅れ、タイミングＴ４となる。なおラッチ出
力ＯＬ及びＯＬＸのうちＬＯＷデータは、タイミングＴ
２におけるリセット以降変化しないので、これに対応す
る出力データＯＵＴＸ及びＯＵＴのＨＩＧＨデータは、
実質的にはタイミングＴ３で出力される。
【００３６】以上のようにして本発明においては、タイ
ミングＴ２におけるセンスアンプの起動から、ＨＩＧＨ
出力はゲート一段分遅れたタイミングＴ３で出力され、
ＬＯＷ出力はゲート二段分遅れたタイミングＴ３で出力
される。従って、従来のラッチ出力回路を使用した場合
と比較して、データ出力タイミングを早めることが出来
る。
ミングＴ２におけるセンスアンプの起動から、ＨＩＧＨ
出力はゲート一段分遅れたタイミングＴ３で出力され、
ＬＯＷ出力はゲート二段分遅れたタイミングＴ３で出力
される。従って、従来のラッチ出力回路を使用した場合
と比較して、データ出力タイミングを早めることが出来
る。
【００３７】図８は、出力ラッチ回路のＲＳフリップフ
ロップによる誤ラッチの問題を説明するための図であ
る。
ロップによる誤ラッチの問題を説明するための図であ
る。
【００３８】センスアンプ３７の相補型出力ＳＯ及びＳ
ＯＸは、イコライズされて、データ出力前には両方がＨ
ＩＧＨの状態になっている。センスアンプ３７が活性化
されると、相補型出力ＳＯ及びＳＯＸは、理想的には相
補データの一方だけがＬＯＷに推移して、ＨＩＧＨであ
るべきデータはイコライズされたＨＩＧＨのレベルにそ
のまま留まることが好ましい。しかし実際には図８に示
すように、センスアンプ３７が活性化されると、センス
アンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一
旦ＬＯＷ方向に推移する。その後、センスアンプ３７の
センス動作によって、一方のデータはＬＯＷになり他方
のデータはＨＩＧＨに戻される。
ＯＸは、イコライズされて、データ出力前には両方がＨ
ＩＧＨの状態になっている。センスアンプ３７が活性化
されると、相補型出力ＳＯ及びＳＯＸは、理想的には相
補データの一方だけがＬＯＷに推移して、ＨＩＧＨであ
るべきデータはイコライズされたＨＩＧＨのレベルにそ
のまま留まることが好ましい。しかし実際には図８に示
すように、センスアンプ３７が活性化されると、センス
アンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一
旦ＬＯＷ方向に推移する。その後、センスアンプ３７の
センス動作によって、一方のデータはＬＯＷになり他方
のデータはＨＩＧＨに戻される。
【００３９】この時、本来ＨＩＧＨであるべきセンスア
ンプ出力に対応する本来ＬＯＷであるべきラッチ出力
（ＯＬ及びＯＬＸの何れか一方）は、ＨＩＧＨであるべ
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ＨＩＧＨ方向に推移することになる。この推移
する量がある程度大きくなると、ＲＳフリップフロップ
１０１或いは１０２が誤ったデータをラッチしてしまう
可能性がある。即ち、本来ＬＯＷのデータをラッチすべ
きところが、ＨＩＧＨのデータをラッチしてしまう可能
性がある。このような誤ラッチが発生すると、図８に示
されるように、出力バッファ４０の出力ＯＵＴ及びＯＵ
ＴＸが両方共にＬＯＷになってしまう。
ンプ出力に対応する本来ＬＯＷであるべきラッチ出力
（ＯＬ及びＯＬＸの何れか一方）は、ＨＩＧＨであるべ
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ＨＩＧＨ方向に推移することになる。この推移
する量がある程度大きくなると、ＲＳフリップフロップ
１０１或いは１０２が誤ったデータをラッチしてしまう
可能性がある。即ち、本来ＬＯＷのデータをラッチすべ
きところが、ＨＩＧＨのデータをラッチしてしまう可能
性がある。このような誤ラッチが発生すると、図８に示
されるように、出力バッファ４０の出力ＯＵＴ及びＯＵ
ＴＸが両方共にＬＯＷになってしまう。
【００４０】従ってこのような誤ラッチを防ぐような構
成とすることが好ましい。
成とすることが好ましい。
【００４１】図９は、誤ラッチを防ぐことが可能なＲＳ
フリップフロップのＮＡＮＤ回路の構成を示す図であ
る。
フリップフロップのＮＡＮＤ回路の構成を示す図であ
る。
【００４２】図９は、ＲＳフリップフロップ１０１或い
は１０２のＮＡＮＤ回路５１或いは５６の回路構成を示
す。図９のＮＡＮＤ回路は、ＰＭＯＳトランジスタ１１
１、ＮＭＯＳトランジスタ１１２及び１１３、及びＰＭ
ＯＳトランジスタ１１４を含む。この回路構成自体は、
従来の一般のＮＡＮＤ回路の構成であるが、本発明にお
いては、ＰＭＯＳトランジスタ１１４のソースは、この
ＮＡＮＤ回路の入力であるセンスアンプ出力ではない方
のセンスアンプ出力に接続される。即ち、ＮＡＮＤ回路
の入力がセンスアンプ出力ＳＯである場合には、ＰＭＯ
Ｓトランジスタ１１４のソースは、センスアンプ出力Ｓ
ＯＸに接続される。また逆に、ＮＡＮＤ回路の入力がセ
ンスアンプ出力ＳＯＸである場合には、ＰＭＯＳトラン
ジスタ１１４のソースは、センスアンプ出力ＳＯに接続
される。
は１０２のＮＡＮＤ回路５１或いは５６の回路構成を示
す。図９のＮＡＮＤ回路は、ＰＭＯＳトランジスタ１１
１、ＮＭＯＳトランジスタ１１２及び１１３、及びＰＭ
ＯＳトランジスタ１１４を含む。この回路構成自体は、
従来の一般のＮＡＮＤ回路の構成であるが、本発明にお
いては、ＰＭＯＳトランジスタ１１４のソースは、この
ＮＡＮＤ回路の入力であるセンスアンプ出力ではない方
のセンスアンプ出力に接続される。即ち、ＮＡＮＤ回路
の入力がセンスアンプ出力ＳＯである場合には、ＰＭＯ
Ｓトランジスタ１１４のソースは、センスアンプ出力Ｓ
ＯＸに接続される。また逆に、ＮＡＮＤ回路の入力がセ
ンスアンプ出力ＳＯＸである場合には、ＰＭＯＳトラン
ジスタ１１４のソースは、センスアンプ出力ＳＯに接続
される。
【００４３】図１０は、図９のＮＡＮＤ回路の機能を説
明するためのタイミング図である。
明するためのタイミング図である。
【００４４】図１０に示されるように、センスアンプ３
７が活性化されると、センスアンプ３７の相補型出力Ｓ
Ｏ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。
ここでは例えばセンスアンプ出力ＳＯが、本来ＨＩＧＨ
である信号であるとする。この時、センスアンプ出力Ｓ
Ｏを入力とするＮＡＮＤ回路において、ＰＭＯＳトラン
ジスタ１１４のソースはセンスアンプ出力ＳＯＸに接続
される。センスアンプ出力ＳＯがＬＯＷ方向に引っ張ら
れるとき、図１０に示されるように、センスアンプ出力
ＳＯとセンスアンプ出力ＳＯＸとは同電位を保ってい
る。従って、ＰＭＯＳトランジスタ１１４のゲート・ソ
ース間には、電位差が無く、トランジスタ導通に必要な
閾値電圧が発生しない。従って、図１０に示されるよう
に、ＮＡＮＤ回路の出力が誤ってＨＩＧＨになることは
なく、誤ったデータがラッチされることも無い。従っ
て、出力バッファ４０の出力信号ＯＵＴ及びＯＵＴＸ
は、正しいデータレベルとなる。
７が活性化されると、センスアンプ３７の相補型出力Ｓ
Ｏ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。
ここでは例えばセンスアンプ出力ＳＯが、本来ＨＩＧＨ
である信号であるとする。この時、センスアンプ出力Ｓ
Ｏを入力とするＮＡＮＤ回路において、ＰＭＯＳトラン
ジスタ１１４のソースはセンスアンプ出力ＳＯＸに接続
される。センスアンプ出力ＳＯがＬＯＷ方向に引っ張ら
れるとき、図１０に示されるように、センスアンプ出力
ＳＯとセンスアンプ出力ＳＯＸとは同電位を保ってい
る。従って、ＰＭＯＳトランジスタ１１４のゲート・ソ
ース間には、電位差が無く、トランジスタ導通に必要な
閾値電圧が発生しない。従って、図１０に示されるよう
に、ＮＡＮＤ回路の出力が誤ってＨＩＧＨになることは
なく、誤ったデータがラッチされることも無い。従っ
て、出力バッファ４０の出力信号ＯＵＴ及びＯＵＴＸ
は、正しいデータレベルとなる。
【００４５】なおＬＯＷであるセンスアンプ出力ＳＯＸ
を入力とするＮＡＮＤ回路においては、センスアンプ出
力が確定して、センスアンプ出力ＳＯとセンスアンプ出
力ＳＯＸとに充分な電位差が発生した時点では、ＰＭＯ
Ｓトランジスタ１１４は通常と同様に動作するので、Ｎ
ＡＮＤ回路出力はＨＩＧＨとなる。
を入力とするＮＡＮＤ回路においては、センスアンプ出
力が確定して、センスアンプ出力ＳＯとセンスアンプ出
力ＳＯＸとに充分な電位差が発生した時点では、ＰＭＯ
Ｓトランジスタ１１４は通常と同様に動作するので、Ｎ
ＡＮＤ回路出力はＨＩＧＨとなる。
【００４６】以上のようにして、本発明においては、Ｈ
ＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ
張られるのに応答して、ＲＳフリップフロップが誤った
データをラッチしてしまう可能性をなくし、安定した信
頼性のあるデータ出力動作を実現することが出来る。
ＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ
張られるのに応答して、ＲＳフリップフロップが誤った
データをラッチしてしまう可能性をなくし、安定した信
頼性のあるデータ出力動作を実現することが出来る。
【００４７】図１１は、誤ラッチを防ぐことが可能なＲ
Ｓフリップフロップの構成を示す図である。
Ｓフリップフロップの構成を示す図である。
【００４８】図９においては、ＲＳフリップフロップ１
０１及び１０２のＮＡＮＤ回路が誤った信号を出力しな
いようにすることで、誤ラッチを防ぐようにしていた。
それに対して図１１の構成では、ＮＡＮＤ回路５１及び
５６は誤ったデータ入力に対しては誤ったデータを出力
するが、この誤ったデータをラッチすることが無いよう
に、データにノイズが存在する期間にはラッチのループ
を遮断するようにする。
０１及び１０２のＮＡＮＤ回路が誤った信号を出力しな
いようにすることで、誤ラッチを防ぐようにしていた。
それに対して図１１の構成では、ＮＡＮＤ回路５１及び
５６は誤ったデータ入力に対しては誤ったデータを出力
するが、この誤ったデータをラッチすることが無いよう
に、データにノイズが存在する期間にはラッチのループ
を遮断するようにする。
【００４９】図９において、出力ラッチ回路３９Ａは、
ＲＳフリップフロップ１０１Ａ及び１０２Ａを含む。Ｒ
Ｓフリップフロップ１０１Ａは、ＮＡＮＤ回路５１、Ｎ
ＭＯＳトランジスタ５３及び５４、及びＮＡＮＤ回路１
２１を含み、ＲＳフリップフロップ１０２Ａは、ＮＡＮ
Ｄ回路５６、ＮＭＯＳトランジスタ５８及び５９、及び
ＮＡＮＤ回路１２２を含む。ＮＡＮＤ回路１２１及び１
２２は、図６の出力ラッチ回路３９のインバータ５２及
び５７を置き換えるように設けられている。
ＲＳフリップフロップ１０１Ａ及び１０２Ａを含む。Ｒ
Ｓフリップフロップ１０１Ａは、ＮＡＮＤ回路５１、Ｎ
ＭＯＳトランジスタ５３及び５４、及びＮＡＮＤ回路１
２１を含み、ＲＳフリップフロップ１０２Ａは、ＮＡＮ
Ｄ回路５６、ＮＭＯＳトランジスタ５８及び５９、及び
ＮＡＮＤ回路１２２を含む。ＮＡＮＤ回路１２１及び１
２２は、図６の出力ラッチ回路３９のインバータ５２及
び５７を置き換えるように設けられている。
【００５０】図９のＲＳフリップフロップ１０１Ａ及び
１０２Ａでは、ラッチのループを構成するＮＡＮＤ回路
１２１及び１２２の一方の入力に、第２のリセット信号
ＬＣＸＸを供給する構成となっている。この第２のリセ
ット信号ＬＣＸＸをＬＯＷにすることで、ラッチのルー
プを遮断して、データラッチ機能が働かないように制御
することが出来る。
１０２Ａでは、ラッチのループを構成するＮＡＮＤ回路
１２１及び１２２の一方の入力に、第２のリセット信号
ＬＣＸＸを供給する構成となっている。この第２のリセ
ット信号ＬＣＸＸをＬＯＷにすることで、ラッチのルー
プを遮断して、データラッチ機能が働かないように制御
することが出来る。
【００５１】図１２は、図１１の出力ラッチ回路の動作
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【００５２】図１２に示されるように、センスアンプ３
７が活性化されると、センスアンプ３７の相補型出力Ｓ
Ｏ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。
ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引
っ張られるのに応答して、ＬＯＷであるべきラッチ出力
（ＯＬ及びＯＬＸの何れか）がＨＩＧＨ方向に一時的に
推移することになる。この推移する量がある程度大きく
なると、データを誤ラッチしてしまう可能性があるが、
図１１の構成では、第２のリセット信号ＬＣＸＸがＬＯ
Ｗである期間は、ラッチ回路のデータラッチ機能は停止
状態となっている。従って、図１２において、タイミン
グＴ３においてラッチ出力ＯＬ或いはＯＬＸにノイズが
発生しても、このノイズを誤ってデータとして認識しラ
ッチしてしまうことは無い。ラッチ出力ＯＬ或いはＯＬ
Ｘにノイズが発生するタイミングＴ３以降は、第２のリ
セット信号ＬＣＸＸは非活性状態（ＨＩＧＨ）に戻るの
で、正常なノイズの無いデータがラッチされることにな
る。従って、出力バッファ４０の出力信号ＯＵＴ及びＯ
ＵＴＸは、正しいデータレベルとなる。
７が活性化されると、センスアンプ３７の相補型出力Ｓ
Ｏ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。
ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引
っ張られるのに応答して、ＬＯＷであるべきラッチ出力
（ＯＬ及びＯＬＸの何れか）がＨＩＧＨ方向に一時的に
推移することになる。この推移する量がある程度大きく
なると、データを誤ラッチしてしまう可能性があるが、
図１１の構成では、第２のリセット信号ＬＣＸＸがＬＯ
Ｗである期間は、ラッチ回路のデータラッチ機能は停止
状態となっている。従って、図１２において、タイミン
グＴ３においてラッチ出力ＯＬ或いはＯＬＸにノイズが
発生しても、このノイズを誤ってデータとして認識しラ
ッチしてしまうことは無い。ラッチ出力ＯＬ或いはＯＬ
Ｘにノイズが発生するタイミングＴ３以降は、第２のリ
セット信号ＬＣＸＸは非活性状態（ＨＩＧＨ）に戻るの
で、正常なノイズの無いデータがラッチされることにな
る。従って、出力バッファ４０の出力信号ＯＵＴ及びＯ
ＵＴＸは、正しいデータレベルとなる。
【００５３】図１２から分かるように、第２のリセット
信号ＬＣＸＸは、ラッチ出力ＯＬ或いはＯＬＸにノイズ
が発生するタイミングＴ３以前にＬＯＷレベルに活性化
され、センスアンプ出力ＳＯ及びＳＯＸが、イコライズ
される前にＨＩＧＨに非活性化される信号であればよ
い。
信号ＬＣＸＸは、ラッチ出力ＯＬ或いはＯＬＸにノイズ
が発生するタイミングＴ３以前にＬＯＷレベルに活性化
され、センスアンプ出力ＳＯ及びＳＯＸが、イコライズ
される前にＨＩＧＨに非活性化される信号であればよ
い。
【００５４】以上のようにして、本発明においては、出
力ラッチ回路のデータラッチ機能を一時的に停止するこ
とで、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方
向に引っ張られるのに応答して、ＲＳフリップフロップ
が誤ったデータをラッチしてしまう可能性をなくし、安
定した信頼性のあるデータ出力動作を実現することが出
来る。
力ラッチ回路のデータラッチ機能を一時的に停止するこ
とで、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方
向に引っ張られるのに応答して、ＲＳフリップフロップ
が誤ったデータをラッチしてしまう可能性をなくし、安
定した信頼性のあるデータ出力動作を実現することが出
来る。
【００５５】なお上記実施例は、半導体記憶装置を例と
して説明したが、本発明の出力ラッチ回路は、半導体記
憶装置への応用に限られることなく、センスアンプのよ
うな増幅回路の出力をラッチして装置外部に出力する装
置であれは、任意の装置に対して適用可能である。
して説明したが、本発明の出力ラッチ回路は、半導体記
憶装置への応用に限られることなく、センスアンプのよ
うな増幅回路の出力をラッチして装置外部に出力する装
置であれは、任意の装置に対して適用可能である。
【００５６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００５７】
【発明の効果】本発明においては、センスアンプの相補
型出力信号をそれぞれがラッチする入出力間に介在する
ゲート数が１つである２つのラッチ回路を用い、センス
アンプを活性化する活性化信号によりラッチ回路をリセ
ットすることを特徴とする。
型出力信号をそれぞれがラッチする入出力間に介在する
ゲート数が１つである２つのラッチ回路を用い、センス
アンプを活性化する活性化信号によりラッチ回路をリセ
ットすることを特徴とする。
【００５８】上記構成においては、センスアンプを活性
化するのと同一のタイミングでラッチ回路をリセットし
て、センスアンプ出力信号を入出力間に介在するゲート
数が１つであるラッチ回路でラッチする。従って、ラッ
チが完了するまでの時間は、センスアンプの出力が確定
してからゲート一段分の遅延時間である。ラッチ回路の
出力を一段分の遅延の出力バッファを介して出力すると
しても、センスアンプの出力が確定してからゲート二段
分の遅延時間でデータを出力することが出来る。
化するのと同一のタイミングでラッチ回路をリセットし
て、センスアンプ出力信号を入出力間に介在するゲート
数が１つであるラッチ回路でラッチする。従って、ラッ
チが完了するまでの時間は、センスアンプの出力が確定
してからゲート一段分の遅延時間である。ラッチ回路の
出力を一段分の遅延の出力バッファを介して出力すると
しても、センスアンプの出力が確定してからゲート二段
分の遅延時間でデータを出力することが出来る。
【００５９】また本発明においては、ＨＩＧＨであるべ
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ラッチ回路が誤ったデータをラッチしてしまう
可能性をなくすように構成することで、安定した信頼性
のあるデータ出力動作を実現することが出来る。
きセンスアンプ出力がＬＯＷ方向に引っ張られるのに応
答して、ラッチ回路が誤ったデータをラッチしてしまう
可能性をなくすように構成することで、安定した信頼性
のあるデータ出力動作を実現することが出来る。
【図１】従来の半導体記憶装置における相補型データを
出力する出力ラッチ回路を示す回路図である。
出力する出力ラッチ回路を示す回路図である。
【図２】図１の出力ラッチ回路の動作タイミングを示す
タイミング図である。
タイミング図である。
【図３】従来の半導体記憶装置における出力イネーブル
信号を必要としない出力ラッチ回路を示す回路図であ
る。
信号を必要としない出力ラッチ回路を示す回路図であ
る。
【図４】図３の出力ラッチ回路の動作タイミングを示す
タイミング図である。
タイミング図である。
【図５】本発明の出力ラッチ回路を用いた半導体記憶装
置の構成を示す図である。
置の構成を示す図である。
【図６】本発明による出力ラッチ回路及びその周辺回路
の詳細を示した回路図である。
の詳細を示した回路図である。
【図７】図６の出力ラッチ回路の動作タイミングを示す
タイミング図である。
タイミング図である。
【図８】出力ラッチ回路のＲＳフリップフロップによる
誤ラッチの問題を説明するための図である。
誤ラッチの問題を説明するための図である。
【図９】誤ラッチを防ぐことが可能なＲＳフリップフロ
ップのＮＡＮＤ回路の構成を示す図である。
ップのＮＡＮＤ回路の構成を示す図である。
【図１０】図９のＮＡＮＤ回路の機能を説明するための
タイミング図である。
タイミング図である。
【図１１】誤ラッチを防ぐことが可能なＲＳフリップフ
ロップの構成を示す図である。
ロップの構成を示す図である。
【図１２】図１１の出力ラッチ回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
３１ デコーダ及びコントロール回路 ３２ 入力回路及びライトアンプ ３３ ワードラインドライバ ３４ コラムスイッチ ３５ ビットラインイコライズ回路 ３６ メモリセルアレイ ３７ センスアンプ ３８ イコライズ回路 ３９ 出力ラッチ回路 ４０ 出力バッファ
フロントページの続き Ｆターム(参考） 5B015 JJ24 KB12 KB35 QQ01 5B024 AA15 BA09 BA21 BA29 CA11 5J034 AB05 AB07 AB14 CB01 DB08 5J043 AA05 AA25 HH01 JJ10 KK02
Claims (7)
- 【請求項１】増幅回路の相補型出力信号をそれぞれがラ
ッチする入出力間に介在するゲート数が１つである２つ
のラッチ回路を含み、該増幅回路を活性化する活性化信
号により該ラッチ回路をリセットすることを特徴とする
半導体装置。 - 【請求項２】該増幅回路はメモリセルから読み出される
データを増幅するセンスアンプであり、該活性化信号は
センスアンプ活性化信号であることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】該ラッチ回路の各々は、 該増幅回路からの出力信号を一方の入力に供給される２
入力ＮＡＮＤ回路と、 該ＮＡＮＤ回路の出力を入力とし該ＮＡＮＤ回路のもう
一方の入力に出力を供給するインバータと、 該第１のＮＡＮＤ回路の出力とグランドとの間で直列接
続され、一方は該増幅回路からの該出力信号をゲート入
力とし、もう一方は該活性化信号をゲート入力とする２
つのトランジスタを含み、該ＮＡＮＤ回路の出力を該ラ
ッチ回路の出力とすることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】該ＮＡＮＤ回路は、 該インバータの出力をゲート入力とし電源電位にソース
端が接続され該ＮＡＮＤ回路の出力にドレイン端が接続
されるＰＭＯＳトランジスタと、 該インバータの出力をゲート入力とし該ＰＭＯＳトラン
ジスタのドレイン端にドレイン端が接続されるＮＭＯＳ
トランジスタと、 該増幅回路からの該出力信号をゲート入力とし該ＮＭＯ
Ｓトランジスタのソース端にドレイン端が接続されグラ
ンド電位にソース端が接続されるＮＭＯＳトランジスタ
と、 該増幅回路からの該出力信号をゲート入力として、該Ｎ
ＡＮＤ回路の出力にドレイン端が接続され、該増幅回路
からの該出力信号の相補信号をソース入力とするＰＭＯ
Ｓトランジスタを含むことを特徴とする請求項３記載の
半導体装置。 - 【請求項５】該ラッチ回路の各々は、 該増幅回路からの出力信号を一方の入力に供給される２
入力型の第１のＮＡＮＤ回路と、 該第１のＮＡＮＤ回路の出力を一方の入力とし、もう一
方の入力にリセット信号を受け取り、該第１のＮＡＮＤ
回路のもう一方の入力に出力を供給する２入力型の第２
のＮＡＮＤ回路と、 該第１のＮＡＮＤ回路の出力とグランドとの間で直列接
続され、一方は該増幅回路からの該出力信号をゲート入
力とし、もう一方は該活性化信号をゲート入力とする２
つのトランジスタを含み、該ＮＡＮＤ回路の出力を該ラ
ッチ回路の出力とし、該リセット信号が活性化される期
間ラッチ機能を停止することを特徴とする請求項１記載
の半導体装置。 - 【請求項６】メモリセルから読み出される相補型信号を
活性化信号に応じて増幅するセンスアンプと、 該センスアンプの相補型出力信号をそれぞれがラッチす
る入出力間に介在するゲート数が１つである２つのラッ
チ回路と、 該ラッチ回路の出力を装置外部に出力する出力バッファ
を含み、該センスアンプを活性化する該活性化信号によ
り該ラッチ回路をリセットすることを特徴とする半導体
記憶装置。 - 【請求項７】該ラッチ回路は、ラッチ機能停止信号の指
示によりラッチ機能を停止する機能を有し、該ラッチ回
路の出力が不安定な期間において該ラッチ機能停止信号
に応じて該ラッチ機能が停止することを特徴とする請求
項６記載の半導体記憶装置。
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