JPS61156596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61156596A JPS61156596A JP59275416A JP27541684A JPS61156596A JP S61156596 A JPS61156596 A JP S61156596A JP 59275416 A JP59275416 A JP 59275416A JP 27541684 A JP27541684 A JP 27541684A JP S61156596 A JPS61156596 A JP S61156596A
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- Japan
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- write
- pulse
- address
- circuit
- delay
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にスタティック
ＲＡＭにおける書込み制御回路に関するものである。
ＲＡＭにおける書込み制御回路に関するものである。
従来のこの種のスタティックＲＡＭの構成回路の一例と
して第４図に示すものがあった。図において、１はアド
レス入力端子、２はアドレス回路、・３はＸデコーダ、
４は書込み入力端子（Ｒ／Ｗ入力端子）、５は読出し書
込み（Ｒ／Ｗ）制御回路、６はデータ入力端子、７はデ
ータ入力回路、８はＹデコーダ、９はメモリセル、Ａは
ワードライン（ＷＬ） 、Ｂはビットライン（ＢＬ）
、Ｄは入出カライン（Ｉｌｏ）、Ｗは書込み選択を行な
うライト信号、Ｑｌ、Ｑ２はビットラインＢ及び入出カ
ラインＤを充電するためのプルアップトランジスタ、Ｑ
３はビットラインと入出カラインとを接続するスイッチ
ングトランジスタである。
して第４図に示すものがあった。図において、１はアド
レス入力端子、２はアドレス回路、・３はＸデコーダ、
４は書込み入力端子（Ｒ／Ｗ入力端子）、５は読出し書
込み（Ｒ／Ｗ）制御回路、６はデータ入力端子、７はデ
ータ入力回路、８はＹデコーダ、９はメモリセル、Ａは
ワードライン（ＷＬ） 、Ｂはビットライン（ＢＬ）
、Ｄは入出カライン（Ｉｌｏ）、Ｗは書込み選択を行な
うライト信号、Ｑｌ、Ｑ２はビットラインＢ及び入出カ
ラインＤを充電するためのプルアップトランジスタ、Ｑ
３はビットラインと入出カラインとを接続するスイッチ
ングトランジスタである。
次に従来例の動作について第５図を用いて説明する。ア
ドレス入力信号が時刻ｔ１で変化すると、アドレス回路
２．Ｘデコーダ３を経て、Ｔ１の遅延後、ワードライン
がＬレベルからＨレベルに変化することにより、そのワ
ードライン上に接続されているメモリセルが選択される
。ここでアドレス入力信号の変化前に選択されていたワ
ードラインをＡ１．変化後に選択されたワードラインを
Ａ２とする。
ドレス入力信号が時刻ｔ１で変化すると、アドレス回路
２．Ｘデコーダ３を経て、Ｔ１の遅延後、ワードライン
がＬレベルからＨレベルに変化することにより、そのワ
ードライン上に接続されているメモリセルが選択される
。ここでアドレス入力信号の変化前に選択されていたワ
ードラインをＡ１．変化後に選択されたワードラインを
Ａ２とする。
書込み時の動作としては、アドレス入力信号の変化後に
Ｒ／Ｗ入力信号をＨレベルからＬレベルにすることによ
り、そのアドレスに書込みが行なわれる。またＲ／Ｗ入
力信号の入力タイミングには制約がな（、どのタイミン
グで入力してもよい。
Ｒ／Ｗ入力信号をＨレベルからＬレベルにすることによ
り、そのアドレスに書込みが行なわれる。またＲ／Ｗ入
力信号の入力タイミングには制約がな（、どのタイミン
グで入力してもよい。
よって第６図に示す、アドレス入力信号の変化後Ｒ／Ｗ
入力信号がＨからＬに変化するまでの期間７’５ｕ（Ａ
）（アドレスセントアップタイム）がＯでもアドレス入
力信号変化前のアドレスに誤書込みをしないことが一般
的に要求されている。
入力信号がＨからＬに変化するまでの期間７’５ｕ（Ａ
）（アドレスセントアップタイム）がＯでもアドレス入
力信号変化前のアドレスに誤書込みをしないことが一般
的に要求されている。
第５図において、アドレス入力信号と同時に時刻ｔ１で
Ｒ／Ｗ入力信号をＨレベル（読出し）からＬレベル（書
込み）に変化させると、Ｔ２時間遅れて内部のライト信
号ＷがＨレベル（読出し）からＬレベル（書込み）に変
化し、これによりデータ入力回路７を駆動させ、入出カ
ラインＤ（１１０）にデータがセットされる。これまで
に要する時間をＴ３とする。この入出カラインＤのデー
タはトランジスタＱ３．ビットラインＢを介してメモリ
セルに書き込まれる０時刻ｔ１に対するワードラインＡ
の遅延Ｔ１に対し入出カラインＤの遅延Ｔ３がＴＩ＞Ｔ
３であれば、アドレスの変化前に選択されていたワード
ラインＡｌ上のメモリセルに誤書込みされるおそれがあ
り、従ってＴ１＜７３となるように設定する必要がある
。そのため従来はＲ／Ｗ制御回路５に第７図のような遅
延インバータ回路５ｇを設けて、ライト信号ＷをＴ２だ
け遅らせることにより、入出カラインＤ、ビットライン
ＢをＴ３まで遅延するようにしていた。
Ｒ／Ｗ入力信号をＨレベル（読出し）からＬレベル（書
込み）に変化させると、Ｔ２時間遅れて内部のライト信
号ＷがＨレベル（読出し）からＬレベル（書込み）に変
化し、これによりデータ入力回路７を駆動させ、入出カ
ラインＤ（１１０）にデータがセットされる。これまで
に要する時間をＴ３とする。この入出カラインＤのデー
タはトランジスタＱ３．ビットラインＢを介してメモリ
セルに書き込まれる０時刻ｔ１に対するワードラインＡ
の遅延Ｔ１に対し入出カラインＤの遅延Ｔ３がＴＩ＞Ｔ
３であれば、アドレスの変化前に選択されていたワード
ラインＡｌ上のメモリセルに誤書込みされるおそれがあ
り、従ってＴ１＜７３となるように設定する必要がある
。そのため従来はＲ／Ｗ制御回路５に第７図のような遅
延インバータ回路５ｇを設けて、ライト信号ＷをＴ２だ
け遅らせることにより、入出カラインＤ、ビットライン
ＢをＴ３まで遅延するようにしていた。
なお図中５ａ、５ｂ、５ｆはインバー久５ｅはＮＯＲゲ
ートである。
ートである。
従来の半導体記憶装置は以上のように構成されており、
アドレス入力信号と同時にＲ／Ｗ入力信号がＨからＬに
変化した場合、Ｒ／Ｗ入力信号の書込みに要するＬレベ
ルの期間つまりライトパルス幅は比較的広い規格となっ
ているが、アドレス入力信号がＲ／Ｗ入力信号の変化に
対して十分前に変化している場合のライトパルス幅は一
般には狭いものが要求されている。
アドレス入力信号と同時にＲ／Ｗ入力信号がＨからＬに
変化した場合、Ｒ／Ｗ入力信号の書込みに要するＬレベ
ルの期間つまりライトパルス幅は比較的広い規格となっ
ているが、アドレス入力信号がＲ／Ｗ入力信号の変化に
対して十分前に変化している場合のライトパルス幅は一
般には狭いものが要求されている。
しかるに従来のような回路ではこのような場合でもライ
ト信号にはＴ２の遅延が生じており、Ｒ／Ｗ入力信号の
ライトパルス幅に対して内部のライト信号の幅は第７図
の遅延インバータ回路分狭（なっており、その分ライト
パルス幅を広くとる必要があった。またライトパルス幅
を小さくするためにライト信号の遅延Ｔ２を小さくする
と、これに伴って入出カラインの遅延Ｔ３も小さくなり
、アドレスセントアップタイムのマージンがな（なるこ
とになる。
ト信号にはＴ２の遅延が生じており、Ｒ／Ｗ入力信号の
ライトパルス幅に対して内部のライト信号の幅は第７図
の遅延インバータ回路分狭（なっており、その分ライト
パルス幅を広くとる必要があった。またライトパルス幅
を小さくするためにライト信号の遅延Ｔ２を小さくする
と、これに伴って入出カラインの遅延Ｔ３も小さくなり
、アドレスセントアップタイムのマージンがな（なるこ
とになる。
つまり、従来回路ではアドレスセットアツプタイムの余
裕をとるため、意識的に内部のライトパルス幅を狭くし
ており、このため書込みには外部印加ライトパルス幅を
広くとる必要があった。
裕をとるため、意識的に内部のライトパルス幅を狭くし
ており、このため書込みには外部印加ライトパルス幅を
広くとる必要があった。
この発明は上記のような欠点を除去するためになされた
もので、ライトパルス幅及びアドレスセットアツプタイ
ムの十分なマージンを確保できる半導体記憶装置を得る
ことを目的としている。
もので、ライトパルス幅及びアドレスセットアツプタイ
ムの十分なマージンを確保できる半導体記憶装置を得る
ことを目的としている。
この発明に係る半導体記憶装置は、アドレス信号の変化
を検出し、内部クロックを発生してダイナミック動作を
行なうエツジセンス方式のスタティックＲＡＭにおいて
、内部クロックによりライト信号を制御し、アドレス入
力の変化時メモリセルの書込みを禁止する読出し書込み
制御回路を設けたものである。
を検出し、内部クロックを発生してダイナミック動作を
行なうエツジセンス方式のスタティックＲＡＭにおいて
、内部クロックによりライト信号を制御し、アドレス入
力の変化時メモリセルの書込みを禁止する読出し書込み
制御回路を設けたものである。
この発明においては、読出し書込み制御回路がアドレス
入力変化時の書込みを禁止するため、これと同時にＲ／
Ｗ入力信号がＨからＬに変化しても多（の遅延を入れる
ことなく誤書込みが防止でき、またＲ／Ｗ入力信号の変
化より十分前にアドレス入力が変化している場合には狭
いライトパルス幅で書込みが可能となる。
入力変化時の書込みを禁止するため、これと同時にＲ／
Ｗ入力信号がＨからＬに変化しても多（の遅延を入れる
ことなく誤書込みが防止でき、またＲ／Ｗ入力信号の変
化より十分前にアドレス入力が変化している場合には狭
いライトパルス幅で書込みが可能となる。
以下、この発明の一実施例を図について説明する。
第１図、第２図はこの発明の一実施例による半導体記憶
装置を示す。
装置を示す。
本実施例装置が第４図の従来例と異なるのは、エツジセ
ンス方式を採用しているため、アドレスの変化を検出す
るエツジ検出回路１０と、その出力信号を増幅するため
のパルス増幅回路１１が付加されており、パルス増幅回
路１１の出力信号ＰＧｔ−Ｒ／Ｗ制御回路５に導入して
いる点である。
ンス方式を採用しているため、アドレスの変化を検出す
るエツジ検出回路１０と、その出力信号を増幅するため
のパルス増幅回路１１が付加されており、パルス増幅回
路１１の出力信号ＰＧｔ−Ｒ／Ｗ制御回路５に導入して
いる点である。
またＲ／Ｗ制御回路５として侍は第７図の遅延回路に替
えて第２図のように遅延インバータを４段減らして２段
のインバータ５ｃ、５ｄとし最終段のインバータを２人
力ＮＡＮＤ５ｈとし、その非ＮＯＲゲート側の入力にパ
ルス増幅回路１１の出力信号ＰＧが入力されるものを用
いている。
えて第２図のように遅延インバータを４段減らして２段
のインバータ５ｃ、５ｄとし最終段のインバータを２人
力ＮＡＮＤ５ｈとし、その非ＮＯＲゲート側の入力にパ
ルス増幅回路１１の出力信号ＰＧが入力されるものを用
いている。
ここで、エツジセンス方式とは最近スタティックＲＡＭ
で使われるようになった方式であり、アドレスデータの
変化（信号のエツジ）をとらえて内部パルスを発生し、
このパルスで内部回路を制御するものである。従来この
方式は低消費電力化あるいは高速化のために用いられて
いた（参考文献 日経エレクトロニクス１９８２ ／４
／１２ Ｐｉ５９）。
で使われるようになった方式であり、アドレスデータの
変化（信号のエツジ）をとらえて内部パルスを発生し、
このパルスで内部回路を制御するものである。従来この
方式は低消費電力化あるいは高速化のために用いられて
いた（参考文献 日経エレクトロニクス１９８２ ／４
／１２ Ｐｉ５９）。
本発明ではこの内部パルスを利用して書込み制御を行な
おうとしたものである。
おうとしたものである。
次に第３図のタイミング図を用いて動作について説明す
る。
る。
アドレス入力信号が時刻ｔ１で変化すると、エツジ検出
回路１０．パルス増幅回路１１を経てパルスＰＧが発生
する。このパルスＰＧを第２図に示すようなＲ／Ｗ制御
回路５に入力することにより、パルスＰＧがＬレベルの
期間、ライト信号ＷはＨレベルに固定されることになり
、この間は書込み不可となる。ここでアドレス入力信号
の変化に対するワードラインの遅延をＴ１．パルスＰＣ
の立ち下がり、立ち上がりに要する時間を７４゜Ｔ５と
する。またアドレス入力信号が固定されている場合、つ
まりＲ／Ｗ入力信号が時刻ｔ２でＨレベルからＬレベル
に変化したときのライト信号の遅延をΔＴとし、Ｔ４＜
ΔＴ＜ＴＩ＜７５となるように設定しておけば、アドレ
スセットアンプタイムが０、つまり時刻ｔ１でＲ／Ｗ入
力信号がＨからＬに変化すると同時にアドレス入力信号
が変化したとき、ΔＴｔ１ｅにライト信号Ｗが図中破線
で示されるようにＬ（書込み）に変化しようとするが、
すでにパルスＰＧがＬのため書込みが行なえず、Ｔ５の
遅延によりパルスＰＣの立ち上がりによりライト信号は
ＨからＬに変化し、データが従来回路と同様にメモリセ
ルに書き込まれる。よってライト信号Ｗの遅延ΔＴをパ
ルスＰＣの遅延Ｔ４と同じか若干遅らせる程度で誤書込
みは防止でき、従来回路のようにＲ／Ｗ制御回路５に多
くの遅延素子を入れることなくアドレスセットアツプタ
イムのマージンを確保できる。
回路１０．パルス増幅回路１１を経てパルスＰＧが発生
する。このパルスＰＧを第２図に示すようなＲ／Ｗ制御
回路５に入力することにより、パルスＰＧがＬレベルの
期間、ライト信号ＷはＨレベルに固定されることになり
、この間は書込み不可となる。ここでアドレス入力信号
の変化に対するワードラインの遅延をＴ１．パルスＰＣ
の立ち下がり、立ち上がりに要する時間を７４゜Ｔ５と
する。またアドレス入力信号が固定されている場合、つ
まりＲ／Ｗ入力信号が時刻ｔ２でＨレベルからＬレベル
に変化したときのライト信号の遅延をΔＴとし、Ｔ４＜
ΔＴ＜ＴＩ＜７５となるように設定しておけば、アドレ
スセットアンプタイムが０、つまり時刻ｔ１でＲ／Ｗ入
力信号がＨからＬに変化すると同時にアドレス入力信号
が変化したとき、ΔＴｔ１ｅにライト信号Ｗが図中破線
で示されるようにＬ（書込み）に変化しようとするが、
すでにパルスＰＧがＬのため書込みが行なえず、Ｔ５の
遅延によりパルスＰＣの立ち上がりによりライト信号は
ＨからＬに変化し、データが従来回路と同様にメモリセ
ルに書き込まれる。よってライト信号Ｗの遅延ΔＴをパ
ルスＰＣの遅延Ｔ４と同じか若干遅らせる程度で誤書込
みは防止でき、従来回路のようにＲ／Ｗ制御回路５に多
くの遅延素子を入れることなくアドレスセットアツプタ
イムのマージンを確保できる。
またＲ／Ｗ入力信号の変化より充分前にアドレス入力信
号が変化している場合は、Ｔ２−６１分、つまり今回の
実施例では第２図、第７図を比較してもわかるように第
７図の遅延インバータ４段分ライトパルス幅が狭くてす
むことになる。
号が変化している場合は、Ｔ２−６１分、つまり今回の
実施例では第２図、第７図を比較してもわかるように第
７図の遅延インバータ４段分ライトパルス幅が狭くてす
むことになる。
以上のように、この発明に係る半導体記憶装置によれば
、アドレス入力変化時はデータの書込みが禁止されるの
で、ライトパルス幅及びアドレスセントアップタイムに
充分なマージンが得られる効果がある。
、アドレス入力変化時はデータの書込みが禁止されるの
で、ライトパルス幅及びアドレスセントアップタイムに
充分なマージンが得られる効果がある。
第１図はこの発明の一実施例による半導体記憶装置の回
路構成を示す図、第２図は第り回内のＲ／Ｗ制御回路の
一部を示す図、第３図はこの発明の一実施例の動作を説
明するためのタイミング図、第４図は従来のスタティッ
クＲＡＭの回路構成を示す図、第５図はその動作を説明
するためのタイミング図、第６図は第４図のアドレスセ
ットアツプタイムを説明するためのタイミング図、第７
図は第４図に含まれるＲ／Ｗ制御回路の一部を示す図で
ある。 図において、１０はエツジ検出回路、５はＲ／Ｗ制御回
路である。。
路構成を示す図、第２図は第り回内のＲ／Ｗ制御回路の
一部を示す図、第３図はこの発明の一実施例の動作を説
明するためのタイミング図、第４図は従来のスタティッ
クＲＡＭの回路構成を示す図、第５図はその動作を説明
するためのタイミング図、第６図は第４図のアドレスセ
ットアツプタイムを説明するためのタイミング図、第７
図は第４図に含まれるＲ／Ｗ制御回路の一部を示す図で
ある。 図において、１０はエツジ検出回路、５はＲ／Ｗ制御回
路である。。
Claims (1)
- （１）スタティック型の半導体記憶装置において、アド
レス信号の変化をとらえて内部クロックを発生するエッ
ジ検出回路と、前記内部クロックにより読出し書込み信
号を制御しアドレス入力変化時のデータの書込みを禁止
する読出し書込み制御回路とを備えたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275416A JPS61156596A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275416A JPS61156596A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156596A true JPS61156596A (ja) | 1986-07-16 |
Family
ID=17555196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275416A Pending JPS61156596A (ja) | 1984-12-28 | 1984-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156596A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177458A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | 半導体装置 |
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
| JP2006331568A (ja) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | 外部クロック同期半導体記憶装置及びその制御方法 |
-
1984
- 1984-12-28 JP JP59275416A patent/JPS61156596A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177458A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | 半導体装置 |
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
| JP2006331568A (ja) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | 外部クロック同期半導体記憶装置及びその制御方法 |
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