JPH0419636B2 - - Google Patents
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- JPH0419636B2 JPH0419636B2 JP59037532A JP3753284A JPH0419636B2 JP H0419636 B2 JPH0419636 B2 JP H0419636B2 JP 59037532 A JP59037532 A JP 59037532A JP 3753284 A JP3753284 A JP 3753284A JP H0419636 B2 JPH0419636 B2 JP H0419636B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- latch
- bit line
- control signal
- Prior art date
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- Expired - Lifetime
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- 230000015654 memory Effects 0.000 claims description 20
- 238000001514 detection method Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ装置に係り、特にラツチ
型センスアンプを有するランダムアクセスメモリ
に関する。
型センスアンプを有するランダムアクセスメモリ
に関する。
近年、半導体メモリは高集積化が進むと共に高
速化、低消費電力化が要求されている。その要求
に応じるため、たとえばスタテイツク型のランダ
ムアクセスメモリ（以下、RAMと略記する）で
はアドレストランジシヨンデテクタ（アドレス変
化検出回路）を用い、その検出出力パルスにより
メモリの内部回路をダイナミツク的に動作させ、
高速化と低消費電力化を図る方法が採用されてき
た。この種のRAMの従来例を第１図に示してお
り、これはアドレス変化検出出力を用いてビツト
線のプリチヤージを行ない、更にメモリセルから
ビツト線に出力された微少電位差をセンスおよび
ラツチすることにより高速化を図つたものであ
る。即ち、１はアドレス入力端子、２はアドレス
変化検出回路を含むアドレス入力回路であつて、
その出力はプリチヤージおよびラツチセンスアン
プを制御するための制御回路３、行デコーダ４お
よび列デコーダ５に与えられる。６はプリチヤー
ジ回路であつて上記制御回路３からプリチヤージ
制御信号が与えられる。メモリセルアレイにおけ
るビツト線対７，７，…は上記プリチヤージ回路
６に接続され、各ビツト線対は各メモリセル８，
…に接続されており、この各メモリセル８，…
は、行デコーダ４の出力線であるワード線９，…
に接続されている。また、前記各ビツト線対に
は、前記制御回路３からのセンスラツチ制御信号
により制御されるラツチセンスアンプ１１，…お
よび書き込み回路１２，…が接続されている。こ
の書き込み回路１２，…は、各ビツト線にそれぞ
れ直列に書き込み用トランスフアゲートT1，T2
を介したのち列デコーダ出力によりゲート制御さ
れるトランスフアゲートT3を介して接地されて
なる。そして、上記書き込み用トランスフアゲー
トT1，T2は、書き込み信号端子１３に加えられ
る書き込み信号が入力する書き込み制御回路１４
の出力によりゲート制御される。さらに、この書
き込み制御回路１４を経て前記書き込み回路１
２，…へデータ入出力端子１５の入力データを導
くと共に前記ラツチセンスアンプ１１，…のラツ
チ出力をデータ線を通じて取り出してデータ入出
力端子１５へ出力するための入出力回路１６が設
けられている。
速化、低消費電力化が要求されている。その要求
に応じるため、たとえばスタテイツク型のランダ
ムアクセスメモリ（以下、RAMと略記する）で
はアドレストランジシヨンデテクタ（アドレス変
化検出回路）を用い、その検出出力パルスにより
メモリの内部回路をダイナミツク的に動作させ、
高速化と低消費電力化を図る方法が採用されてき
た。この種のRAMの従来例を第１図に示してお
り、これはアドレス変化検出出力を用いてビツト
線のプリチヤージを行ない、更にメモリセルから
ビツト線に出力された微少電位差をセンスおよび
ラツチすることにより高速化を図つたものであ
る。即ち、１はアドレス入力端子、２はアドレス
変化検出回路を含むアドレス入力回路であつて、
その出力はプリチヤージおよびラツチセンスアン
プを制御するための制御回路３、行デコーダ４お
よび列デコーダ５に与えられる。６はプリチヤー
ジ回路であつて上記制御回路３からプリチヤージ
制御信号が与えられる。メモリセルアレイにおけ
るビツト線対７，７，…は上記プリチヤージ回路
６に接続され、各ビツト線対は各メモリセル８，
…に接続されており、この各メモリセル８，…
は、行デコーダ４の出力線であるワード線９，…
に接続されている。また、前記各ビツト線対に
は、前記制御回路３からのセンスラツチ制御信号
により制御されるラツチセンスアンプ１１，…お
よび書き込み回路１２，…が接続されている。こ
の書き込み回路１２，…は、各ビツト線にそれぞ
れ直列に書き込み用トランスフアゲートT1，T2
を介したのち列デコーダ出力によりゲート制御さ
れるトランスフアゲートT3を介して接地されて
なる。そして、上記書き込み用トランスフアゲー
トT1，T2は、書き込み信号端子１３に加えられ
る書き込み信号が入力する書き込み制御回路１４
の出力によりゲート制御される。さらに、この書
き込み制御回路１４を経て前記書き込み回路１
２，…へデータ入出力端子１５の入力データを導
くと共に前記ラツチセンスアンプ１１，…のラツ
チ出力をデータ線を通じて取り出してデータ入出
力端子１５へ出力するための入出力回路１６が設
けられている。
次に、上記スタテイツクRAMの動作を説明す
る。先ず、読み出し動作の場合には、アドレス信
号が入力し、アドレス入力回路２のバツフア出力
が行デコーダ４および列デコーダ５へ出力される
と共にアドレス変化検出出力が制御回路３へ出力
される。これにより、プリチヤージ制御信号がプ
リチヤージ回路６へ出力され、ビツト線対７，
７，…がプリチヤージされる。前記行デコーダ４
のデコード出力によりワード線９，…のうちの１
本が選択され、この選択ワード線に接続されてい
るメモリセル８が選択されてその内容が読み出さ
れ、この読み出しデータに応じてメモリセルに接
続されているビツト線対に微少電位差が発生す
る。次に、センスラツチ制御信号によりラツチセ
ンスアンプ１１，…が上記電位差を増幅してデー
タをラツチし、列デコーダ５のデコード出力によ
り選択されている列選択回路（図示せず）に接続
されている列のデータだけ入出力回路１６を経由
してデータ入出力端子１５へ出力される。このと
き、書き込み信号端子１３は読み出しモードのレ
ベルになつており、書き込み制御回路１４は書き
込み回路１２，…を非能動状態に制御している。
これに対して、書き込み動作の場合には、特定の
ワード線が選択されるまでの動作は読み出し動作
におけると同じであるが、書き込み信号端子１３
は書き込みモードのレベルになつており、書き込
み制御回路１４により書き込み回路１２，…が書
き込み動作可能に制御される。そして、列デコー
ダ５により選択されている列にデータ入出力端子
１５のデータが入出力回路１６、書き込み制御回
路１４および書き込み回路１２を経由して書き込
まれ、この列に接続されているメモリセル８，…
のうち選択ワード線により選択されたメモリセル
にデータが書き込まれる。
る。先ず、読み出し動作の場合には、アドレス信
号が入力し、アドレス入力回路２のバツフア出力
が行デコーダ４および列デコーダ５へ出力される
と共にアドレス変化検出出力が制御回路３へ出力
される。これにより、プリチヤージ制御信号がプ
リチヤージ回路６へ出力され、ビツト線対７，
７，…がプリチヤージされる。前記行デコーダ４
のデコード出力によりワード線９，…のうちの１
本が選択され、この選択ワード線に接続されてい
るメモリセル８が選択されてその内容が読み出さ
れ、この読み出しデータに応じてメモリセルに接
続されているビツト線対に微少電位差が発生す
る。次に、センスラツチ制御信号によりラツチセ
ンスアンプ１１，…が上記電位差を増幅してデー
タをラツチし、列デコーダ５のデコード出力によ
り選択されている列選択回路（図示せず）に接続
されている列のデータだけ入出力回路１６を経由
してデータ入出力端子１５へ出力される。このと
き、書き込み信号端子１３は読み出しモードのレ
ベルになつており、書き込み制御回路１４は書き
込み回路１２，…を非能動状態に制御している。
これに対して、書き込み動作の場合には、特定の
ワード線が選択されるまでの動作は読み出し動作
におけると同じであるが、書き込み信号端子１３
は書き込みモードのレベルになつており、書き込
み制御回路１４により書き込み回路１２，…が書
き込み動作可能に制御される。そして、列デコー
ダ５により選択されている列にデータ入出力端子
１５のデータが入出力回路１６、書き込み制御回
路１４および書き込み回路１２を経由して書き込
まれ、この列に接続されているメモリセル８，…
のうち選択ワード線により選択されたメモリセル
にデータが書き込まれる。
ところで、上述したようなRAMにおいては、
アドレス入力変化と同時あるいは変化直後に書き
込み信号が入力される（書き込み信号端子１３が
書き込みモードのレベルになる）ことがある。こ
のような場合、前記従来のRAMにおいては、ア
ドレス変化の後に起こるプリチヤージ動作と書き
込み動作あるいはデータのセンスラツチ動作と書
き込み動作とが時間的に重なる。いま、プリチヤ
ージ動作と書き込み動作とが重なつた場合、列デ
コーダにより選択された列において、電源→プリ
チヤージ回路→ビツト線→書き込み回路→接地電
位の経路が形成されて大きな直流電流が流れてし
まう。そして、この直流電流によりブリチヤージ
用の電源線に電位降下が生じたり、雑音信号が発
生し、結果としてビツト線のプリチヤージが不足
した状態で終了してしまうという事態が生じる。
このようなプリチヤージ不足状態のままで次の動
作に移ると、非選択状態の列ではプリチヤージ不
足の電位が原因でメモリセルからのデータにより
正しい電位差がビツト線対に生じなくなつて誤つ
たデータをセンスしてラツチしてしまうことにな
る。また、センスラツチ動作と書き込み動作とが
重なつた場合には、ビツト線がプリチヤージされ
たのちメモリセルからのデータによりビツト線対
に微少電位差が生じたときに書き込み回路が働ら
くことになる。これによつて、ビツト線に雑音信
号が発生してビツト線対の微少電位差を逆転させ
てしまい、誤つたデータをセンスしてラツチして
しまうことになり、この誤つたデータでメモリセ
ルの内容を書き換えてしまうので誤動作を起して
しまう。
アドレス入力変化と同時あるいは変化直後に書き
込み信号が入力される（書き込み信号端子１３が
書き込みモードのレベルになる）ことがある。こ
のような場合、前記従来のRAMにおいては、ア
ドレス変化の後に起こるプリチヤージ動作と書き
込み動作あるいはデータのセンスラツチ動作と書
き込み動作とが時間的に重なる。いま、プリチヤ
ージ動作と書き込み動作とが重なつた場合、列デ
コーダにより選択された列において、電源→プリ
チヤージ回路→ビツト線→書き込み回路→接地電
位の経路が形成されて大きな直流電流が流れてし
まう。そして、この直流電流によりブリチヤージ
用の電源線に電位降下が生じたり、雑音信号が発
生し、結果としてビツト線のプリチヤージが不足
した状態で終了してしまうという事態が生じる。
このようなプリチヤージ不足状態のままで次の動
作に移ると、非選択状態の列ではプリチヤージ不
足の電位が原因でメモリセルからのデータにより
正しい電位差がビツト線対に生じなくなつて誤つ
たデータをセンスしてラツチしてしまうことにな
る。また、センスラツチ動作と書き込み動作とが
重なつた場合には、ビツト線がプリチヤージされ
たのちメモリセルからのデータによりビツト線対
に微少電位差が生じたときに書き込み回路が働ら
くことになる。これによつて、ビツト線に雑音信
号が発生してビツト線対の微少電位差を逆転させ
てしまい、誤つたデータをセンスしてラツチして
しまうことになり、この誤つたデータでメモリセ
ルの内容を書き換えてしまうので誤動作を起して
しまう。
本発明は上記の事情に鑑みてなされたもので、
アドレス入力の変化と同時にあるいは変化直後に
書き込み信号が入力してもメモリ内部回路が誤動
作しないランダムアクセスメモリを提供するもの
である。
アドレス入力の変化と同時にあるいは変化直後に
書き込み信号が入力してもメモリ内部回路が誤動
作しないランダムアクセスメモリを提供するもの
である。
即ち、本発明のRAMは、書き込み制御回路の
書き込み制御信号出力とセンスラツチ制御信号と
を書き込み制御タイミング補正回路に導き、上記
書き込み制御信号の前縁タイミングがセンスラツ
チ制御信号の後縁タイミングより早い場合には、
この後縁タイミングより遅らせて書き込み制御信
号を出力させるように信号処理を行なうことを特
徴とするものである。したがつて、プリチヤージ
動作と書き込み動作あるいはデータのセンスラツ
チ動作と書き込み動作との時間的な重なりを防
ぎ、ラツチ動作完了後に書き込み動作に移るよう
になる。
書き込み制御信号出力とセンスラツチ制御信号と
を書き込み制御タイミング補正回路に導き、上記
書き込み制御信号の前縁タイミングがセンスラツ
チ制御信号の後縁タイミングより早い場合には、
この後縁タイミングより遅らせて書き込み制御信
号を出力させるように信号処理を行なうことを特
徴とするものである。したがつて、プリチヤージ
動作と書き込み動作あるいはデータのセンスラツ
チ動作と書き込み動作との時間的な重なりを防
ぎ、ラツチ動作完了後に書き込み動作に移るよう
になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図に示すスタテイツクRAM
は、第１図を参照して前述した従来のRAMに比
べて、書き込み制御回路１４の制御信号出力とセ
ンスラツチ制御信号とを用いて書き込み回路１
２，…の制御信号を生成するための書き込み制御
タイミング補正回路２０を設け、前記書き込み制
御回路１４の制御信号出力により直接に書き込み
回路１２，…を制御しないようにした点が異な
り、その他は同じであるので第１図中と同一符号
を付してその説明を省略する。
に説明する。第２図に示すスタテイツクRAM
は、第１図を参照して前述した従来のRAMに比
べて、書き込み制御回路１４の制御信号出力とセ
ンスラツチ制御信号とを用いて書き込み回路１
２，…の制御信号を生成するための書き込み制御
タイミング補正回路２０を設け、前記書き込み制
御回路１４の制御信号出力により直接に書き込み
回路１２，…を制御しないようにした点が異な
り、その他は同じであるので第１図中と同一符号
を付してその説明を省略する。
上記書き込み制御タイミング補正回路２０は、
たとえばセンスラツチ制御信号が入力している間
は書き込み制御回路１４からの書き込み制御信号
の通過を禁止するように構成され、あるいはセン
スラツチ信号入力の後縁を検出したのち一定時間
だけ遅れて書き込み制御回路１４からの書き込み
制御信号の通過を許可するように構成されてい
る。したがつて、センスラツチ制御信号の後縁タ
イミングよりも早く書き込み制御回路１４から書
き込み制御信号が入力していた場合でも、上記セ
ンスラツチ制御信号の後縁タイミングにより規定
されて若干遅れたタイミングで書き込み制御タイ
ミング補正回路２０から書き込み制御信号が発生
するようになる。
たとえばセンスラツチ制御信号が入力している間
は書き込み制御回路１４からの書き込み制御信号
の通過を禁止するように構成され、あるいはセン
スラツチ信号入力の後縁を検出したのち一定時間
だけ遅れて書き込み制御回路１４からの書き込み
制御信号の通過を許可するように構成されてい
る。したがつて、センスラツチ制御信号の後縁タ
イミングよりも早く書き込み制御回路１４から書
き込み制御信号が入力していた場合でも、上記セ
ンスラツチ制御信号の後縁タイミングにより規定
されて若干遅れたタイミングで書き込み制御タイ
ミング補正回路２０から書き込み制御信号が発生
するようになる。
なお、上記補正回路２０は前記書き込み制御回
路１４に組み込むようにしてもよい。
路１４に組み込むようにしてもよい。
上記構成のRAMにおいて、読み出し動作時に
は書き込み制御回路１４の出力は従来例と同じく
読み出しモードのレベルであり、タイミング補正
回路２０の書き込み制御信号出力も読み出しモー
ドのレベレであつて書き込み回路１２，…は非能
動状態となつているので、従来例と動作は同じで
ある。
は書き込み制御回路１４の出力は従来例と同じく
読み出しモードのレベルであり、タイミング補正
回路２０の書き込み制御信号出力も読み出しモー
ドのレベレであつて書き込み回路１２，…は非能
動状態となつているので、従来例と動作は同じで
ある。
これに対して、書き込み動作時には、書き込み
制御回路１４の書き込み制御信号出力の発生タイ
ミング（書き込み信号入力のタイミングにより規
定される）がセンスラツチ制御信号の後縁タイミ
ングに比べて遅い場合だけでなく同時あるいは早
い場合でも、上記後縁タイミングより遅いタイミ
ングで書き込み回路１２，…に書き込み制御信号
が加えられる。したがつて、ラツチセンス動作が
終了する前に書き込み動作が始まることはなく、
通常の読み出し動作が行なわれる。こののち、タ
イミング補正回路２０からの書き込み制御信号に
よつて書き込み回路１２が能動状態になり、通常
の書き込み動作が行なわれる。
制御回路１４の書き込み制御信号出力の発生タイ
ミング（書き込み信号入力のタイミングにより規
定される）がセンスラツチ制御信号の後縁タイミ
ングに比べて遅い場合だけでなく同時あるいは早
い場合でも、上記後縁タイミングより遅いタイミ
ングで書き込み回路１２，…に書き込み制御信号
が加えられる。したがつて、ラツチセンス動作が
終了する前に書き込み動作が始まることはなく、
通常の読み出し動作が行なわれる。こののち、タ
イミング補正回路２０からの書き込み制御信号に
よつて書き込み回路１２が能動状態になり、通常
の書き込み動作が行なわれる。
なお、第３図は、アドレス入力の変化とほぼ同
時に書き込み信号入力が発生した場合における主
要な信号のタイミング関係の一例を示したもので
ある。
時に書き込み信号入力が発生した場合における主
要な信号のタイミング関係の一例を示したもので
ある。
上述したような実施例のRAMによれば、ラツ
チセンス動作（ラツチセンスアンプ１１の動作）
が終了するまでに書き込みの動作開始を防ぐこと
ができ、プリチヤージ動作やデータのラツチセン
ス動作と書き込み動作とが重なることを防止でき
る。したがつて、上記動作の重なりによるビツト
線の直流電流や雑音信号に起因するメモリ内部回
路の誤動作を防止でき、回路を安定に動作させる
ことができる。
チセンス動作（ラツチセンスアンプ１１の動作）
が終了するまでに書き込みの動作開始を防ぐこと
ができ、プリチヤージ動作やデータのラツチセン
ス動作と書き込み動作とが重なることを防止でき
る。したがつて、上記動作の重なりによるビツト
線の直流電流や雑音信号に起因するメモリ内部回
路の誤動作を防止でき、回路を安定に動作させる
ことができる。
なお、本発明は上記実施例に限られることな
く、プリチヤージ回路は同期動作型でなく通常オ
ン型のものでもよく、ダイナミツク型RAMにも
本発明を適用可能である。
く、プリチヤージ回路は同期動作型でなく通常オ
ン型のものでもよく、ダイナミツク型RAMにも
本発明を適用可能である。
上述したように本発明のRAMによれば、アド
レス入力の変化と同時にあるいは変化直後に書き
込み信号が入力してもメモリ内部回路が誤動作し
なくなり、動作の信頼性が高くなる。
レス入力の変化と同時にあるいは変化直後に書き
込み信号が入力してもメモリ内部回路が誤動作し
なくなり、動作の信頼性が高くなる。
第１図は従来のスタテイツクRAMの一例を示
す構成説明図、第２図は本発明の一実施例に係る
スタテイツクRAMを示す構成説明図、第３図は
第２図のRAMの動作例を示す信号タイミング図
である。 ３……プリチヤージおよびセンスラツチ制御回
路、６……プリチヤージ回路、７，７……ビツト
線、８……メモリセル、９……ワード線、１１…
…ラツチセンスアンプ、１２……書き込み回路、
１４……書き込み制御回路、２０……書き込み制
御タイミング補正回路。
す構成説明図、第２図は本発明の一実施例に係る
スタテイツクRAMを示す構成説明図、第３図は
第２図のRAMの動作例を示す信号タイミング図
である。 ３……プリチヤージおよびセンスラツチ制御回
路、６……プリチヤージ回路、７，７……ビツト
線、８……メモリセル、９……ワード線、１１…
…ラツチセンスアンプ、１２……書き込み回路、
１４……書き込み制御回路、２０……書き込み制
御タイミング補正回路。
Claims (1)
- １ データ保持用のメモリセルと、このメモリセ
ルとの間でデータの授受を行なうビツト線と、こ
のビツト線上に現われた前記メモリセルのデータ
を増幅してラツチするラツチ型センスアンプと、
前記ビツト線を介して前記メモリセルへデータを
書き込む書き込み回路とを有したランダムアクセ
スメモリにおいて、前記ラツチ型センスアンプを
制御するためのセンスラツチ制御信号により書き
込み制御信号のタイミングを制御する書き込みタ
イミング補正手段を具備し、ラツチセンスアンプ
の動作と書き込み回路の書き込み動作とが重なら
ないようにしてなることを特徴とするランダムア
クセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037532A JPS60182594A (ja) | 1984-02-29 | 1984-02-29 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037532A JPS60182594A (ja) | 1984-02-29 | 1984-02-29 | ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182594A JPS60182594A (ja) | 1985-09-18 |
| JPH0419636B2 true JPH0419636B2 (ja) | 1992-03-31 |
Family
ID=12500135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037532A Granted JPS60182594A (ja) | 1984-02-29 | 1984-02-29 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4535090B2 (ja) * | 2007-06-25 | 2010-09-01 | 株式会社日立製作所 | 表示装置および表示方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240952A (ja) * | 1985-08-19 | 1987-02-21 | Asahi Malleable Iron Co Ltd | 鋳物用押湯およびその堰折り方法 |
| US4825416A (en) * | 1986-05-07 | 1989-04-25 | Advanced Micro Devices, Inc. | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems |
-
1984
- 1984-02-29 JP JP59037532A patent/JPS60182594A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4535090B2 (ja) * | 2007-06-25 | 2010-09-01 | 株式会社日立製作所 | 表示装置および表示方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182594A (ja) | 1985-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |