JPS60182594A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPS60182594A JPS60182594A JP59037532A JP3753284A JPS60182594A JP S60182594 A JPS60182594 A JP S60182594A JP 59037532 A JP59037532 A JP 59037532A JP 3753284 A JP3753284 A JP 3753284A JP S60182594 A JPS60182594 A JP S60182594A
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- control signal
- timing
- write control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ装置に係り、特にラッチ型センス
アンプを有するランダムアクセスメモリに関する。
アンプを有するランダムアクセスメモリに関する。
近年、半導体メモリは高集積化が進むと共に高速化、低
消費電力化が要求されている。その要求に応じるため、
たとえばスタティック型のランダムアクセスメモリ（以
下、ＲＡＭと略記する）ではアドレストランジションデ
テクタ（アドレス変化検出回路）を用い、その検出出力
パルスによシメモリの内部回路をダイナミック的に動作
させ、高速化と低消費電力化を図る方法が採用されてき
た。この種のＲＡＭの従来例を第１図に示しておシ、こ
れはアドレス変化検出出力を用いてビット線のプリチャ
ージを行ない、更にメモリセルからビット線に出力され
た微少電位差をセンスおよびラッチすることにより高速
化を図ったものである。即ち、１はアドレス入力端子、
２はアドレス変化検出回路を含むアドレス入力回路であ
って、その出力はグリチャージおよびラッチセンスアン
プを制御するための制御回路３２行デコーダ４および列
デコーダ５に力えられる。６はプリチャージ回路であっ
て上記制御回路３からプリチャージ制御信号が与えられ
る。メモリセルアレイにおけるビット線対７，７．・・
・は上記プリチャージ回路６に接続され、各ビット線対
は各メモリセル８．・・・に接続されており、この各メ
モリセル８．・・・は、行デコーダ４の出力線であるワ
ード線９．・・・に接続されている。また、前記各ビッ
ト線対には、前記制御回路３からのセンスラッチ制御信
号により制御されるラッチセンスアンｆ１１．・・・お
よび書き込み回路１２．・・・が接続されている。
消費電力化が要求されている。その要求に応じるため、
たとえばスタティック型のランダムアクセスメモリ（以
下、ＲＡＭと略記する）ではアドレストランジションデ
テクタ（アドレス変化検出回路）を用い、その検出出力
パルスによシメモリの内部回路をダイナミック的に動作
させ、高速化と低消費電力化を図る方法が採用されてき
た。この種のＲＡＭの従来例を第１図に示しておシ、こ
れはアドレス変化検出出力を用いてビット線のプリチャ
ージを行ない、更にメモリセルからビット線に出力され
た微少電位差をセンスおよびラッチすることにより高速
化を図ったものである。即ち、１はアドレス入力端子、
２はアドレス変化検出回路を含むアドレス入力回路であ
って、その出力はグリチャージおよびラッチセンスアン
プを制御するための制御回路３２行デコーダ４および列
デコーダ５に力えられる。６はプリチャージ回路であっ
て上記制御回路３からプリチャージ制御信号が与えられ
る。メモリセルアレイにおけるビット線対７，７．・・
・は上記プリチャージ回路６に接続され、各ビット線対
は各メモリセル８．・・・に接続されており、この各メ
モリセル８．・・・は、行デコーダ４の出力線であるワ
ード線９．・・・に接続されている。また、前記各ビッ
ト線対には、前記制御回路３からのセンスラッチ制御信
号により制御されるラッチセンスアンｆ１１．・・・お
よび書き込み回路１２．・・・が接続されている。
この書き込み回路１２．・・・は、各ビット線にそれぞ
れ直列に書き込み用トランスファゲートＴ、、Ｔ２を介
したのち列デコーダ出力によりダート制御されるトラン
スファゲートＴ３を介して接地されてなる。そして、上
記書き込み用トランスファグー）Ｔ、、Ｔ、は、書き込
み信号端子１３に加えられる書き込み信号が入力する書
き込み制御回路１４の出力によりダート制御される。さ
らに、この書き込み制御回路１４を経て前記書き込み回
路１２．・・・ヘデータ入出カ端子１５の入力データを
導くと共に前記ラッチセンスアンプ１１．・・・のラッ
チ出力をデータ線を通じて取シ出してデータ入出力端子
１５へ出力するための人出カ回路１６が設けられている
。
れ直列に書き込み用トランスファゲートＴ、、Ｔ２を介
したのち列デコーダ出力によりダート制御されるトラン
スファゲートＴ３を介して接地されてなる。そして、上
記書き込み用トランスファグー）Ｔ、、Ｔ、は、書き込
み信号端子１３に加えられる書き込み信号が入力する書
き込み制御回路１４の出力によりダート制御される。さ
らに、この書き込み制御回路１４を経て前記書き込み回
路１２．・・・ヘデータ入出カ端子１５の入力データを
導くと共に前記ラッチセンスアンプ１１．・・・のラッ
チ出力をデータ線を通じて取シ出してデータ入出力端子
１５へ出力するための人出カ回路１６が設けられている
。
次に、上記スタティックＲＡＭの動作を説明する。先ず
、読み出し動作の場合には、アドレス信号が入力し、ア
ドレス入力回路２のバッファ出力が行デコーダ４および
列デコーダ５へ出方されると共にアドレス変化検出出力
が制御回路３へ出力される。これにょシ、プリチャージ
制御信号がプリチャージ回路６へ出力され、ビット線対
７．ア２・・・がプリチャージされる。前記行デコーダ
４のデコード出力にょシヮード線９゜・・・のうちの１
本が選択され、この選択ワード線に接続されているメモ
リセル８が選択されてその内容が読み出され、この読み
出しデータに応じてメモリセルに接続されているビット
線対に微少電位差が発生する。次に、センスラッチ制御
信号によりラッチセンスアンプ１１．・・・が上記電位
差を増幅してデータをう、チし、列デコーダ５のデコー
ド出力によシ選択されている列選択回路（図示せず）に
接続されている列のデータだけ入出力回路１６を経由し
てデータ入出力端子１５へ出力される。このとき、書き
込み信号端子１３は読み出しモードのレベルになってお
り、書き込み制御回路１４は書き込み回路１２、・・・
を非能動状態に制御している。これに対して、Ｗ＠込み
動作の場合には、特定のワード線が選択されるまでの動
作は読み出し動作におけると同じであるが、書き込み信
号端子１３は書き込みモードのレベルになっておす、書
院造み制御回路１４により書き込み回路１２．・・・が
書き込み動作可能に制御される。そして、列デコーダ５
により選択されている列にデータ入出力端子１５のデー
タが入出力回路１６．書き込み制御回路１４および書き
込み回路１２を経由して書き込まれ、この列に接続され
ているメモリセル８．・・・のうち選択ワード線により
選択されたメモリセルにデータが書き込１れる。
、読み出し動作の場合には、アドレス信号が入力し、ア
ドレス入力回路２のバッファ出力が行デコーダ４および
列デコーダ５へ出方されると共にアドレス変化検出出力
が制御回路３へ出力される。これにょシ、プリチャージ
制御信号がプリチャージ回路６へ出力され、ビット線対
７．ア２・・・がプリチャージされる。前記行デコーダ
４のデコード出力にょシヮード線９゜・・・のうちの１
本が選択され、この選択ワード線に接続されているメモ
リセル８が選択されてその内容が読み出され、この読み
出しデータに応じてメモリセルに接続されているビット
線対に微少電位差が発生する。次に、センスラッチ制御
信号によりラッチセンスアンプ１１．・・・が上記電位
差を増幅してデータをう、チし、列デコーダ５のデコー
ド出力によシ選択されている列選択回路（図示せず）に
接続されている列のデータだけ入出力回路１６を経由し
てデータ入出力端子１５へ出力される。このとき、書き
込み信号端子１３は読み出しモードのレベルになってお
り、書き込み制御回路１４は書き込み回路１２、・・・
を非能動状態に制御している。これに対して、Ｗ＠込み
動作の場合には、特定のワード線が選択されるまでの動
作は読み出し動作におけると同じであるが、書き込み信
号端子１３は書き込みモードのレベルになっておす、書
院造み制御回路１４により書き込み回路１２．・・・が
書き込み動作可能に制御される。そして、列デコーダ５
により選択されている列にデータ入出力端子１５のデー
タが入出力回路１６．書き込み制御回路１４および書き
込み回路１２を経由して書き込まれ、この列に接続され
ているメモリセル８．・・・のうち選択ワード線により
選択されたメモリセルにデータが書き込１れる。
ところで、上述したようなＲＡＲ４においては、アドレ
ス入力変化と同時あるいは変化直後に■−き込み信号が
入力される（引き込み信号端子１３が書き込みモードの
レベルになる）ことがある。このような場合、前記従来
のＲＡＭにおいては、アドレス変化の後に起こるノリチ
ャージ動作と書き込み動作あるいはデータのセンスラッ
チ動作と書き込み動作とが時間的に重なる。
ス入力変化と同時あるいは変化直後に■−き込み信号が
入力される（引き込み信号端子１３が書き込みモードの
レベルになる）ことがある。このような場合、前記従来
のＲＡＭにおいては、アドレス変化の後に起こるノリチ
ャージ動作と書き込み動作あるいはデータのセンスラッ
チ動作と書き込み動作とが時間的に重なる。
いま、プリチャージ動作と書き込み動作とが重なった場
合、列デコーダにより選択された列において、電源→プ
リチャージ回路→ピ、ト線→書き込み回路→接地電位の
経路が形成されて大きな直流電流が流れてしまう。そし
て、この直流電流によりプリチャージ用の電源線に電位
降下が生じたり、雑音信号が発生し、結果としてビット
線のプリチャージが不足した状態で終了してしまうとい
う事態が生じる。このようなノリチャーシネ足状態のま
まで次の動作に移ると、非選択状態の列ではブリチャー
シネ足の電位が原因でメモリセルからのデータにより正
しい電位差がビット線対に生じなくなって誤ったデータ
をセンスしてラッチしてしまうことになる。
合、列デコーダにより選択された列において、電源→プ
リチャージ回路→ピ、ト線→書き込み回路→接地電位の
経路が形成されて大きな直流電流が流れてしまう。そし
て、この直流電流によりプリチャージ用の電源線に電位
降下が生じたり、雑音信号が発生し、結果としてビット
線のプリチャージが不足した状態で終了してしまうとい
う事態が生じる。このようなノリチャーシネ足状態のま
まで次の動作に移ると、非選択状態の列ではブリチャー
シネ足の電位が原因でメモリセルからのデータにより正
しい電位差がビット線対に生じなくなって誤ったデータ
をセンスしてラッチしてしまうことになる。
また、センスラッチ動作と書き込み動作とが重なった場
合には、ビット線がプリチャージされたのちメモリセル
からのデータによシビット線対に微少電位差が生じたと
きに書き込み回路が働らくことになる。これによって゛
、ビット線に雑音信号が発生してビット線対の微少電位
差を逆転させてしまい、誤ったデータをセンスしてラッ
チしてしまうことになり、この誤ったデータでメモリセ
ルの内容を書き換えてしまうので誤動作を起してしまう
。
合には、ビット線がプリチャージされたのちメモリセル
からのデータによシビット線対に微少電位差が生じたと
きに書き込み回路が働らくことになる。これによって゛
、ビット線に雑音信号が発生してビット線対の微少電位
差を逆転させてしまい、誤ったデータをセンスしてラッ
チしてしまうことになり、この誤ったデータでメモリセ
ルの内容を書き換えてしまうので誤動作を起してしまう
。
本発明は上記の事情に鑑みてなされたもので、アドレス
入力の変化と同時にあるいは変化直後に書き込み信号が
入力してもメモリ内部回路が誤動作しないランダムアク
セスメモリを提供するものである。
入力の変化と同時にあるいは変化直後に書き込み信号が
入力してもメモリ内部回路が誤動作しないランダムアク
セスメモリを提供するものである。
即ち、本発明のＲＡＭは、書き込み制御回路の書き込み
制御信号出力とセンスラッチ制御信号とを書き込み制御
タイミング補正回路に導き、上記書き込み制御信号の前
縁タイミングがセンスラッチ制御信号の後縁タイミング
より早い場合には、この後縁タイミングより遅らせて書
き込み制御信号を出力させるように信号処理を行なうこ
とを特徴とするものである。したがって、プリチャージ
動作と書き込み動作あるいはデータのセンスラッチ動作
と書き込み動作との時間的な重なりを防ぎ、ラッチ動作
完了後に書き込み動作に移るようになる。
制御信号出力とセンスラッチ制御信号とを書き込み制御
タイミング補正回路に導き、上記書き込み制御信号の前
縁タイミングがセンスラッチ制御信号の後縁タイミング
より早い場合には、この後縁タイミングより遅らせて書
き込み制御信号を出力させるように信号処理を行なうこ
とを特徴とするものである。したがって、プリチャージ
動作と書き込み動作あるいはデータのセンスラッチ動作
と書き込み動作との時間的な重なりを防ぎ、ラッチ動作
完了後に書き込み動作に移るようになる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第２図に示すスタティックＲＡＭは、第１図を参照
して前述した従来のＲＡＭに比べて、書き込み制御回路
１４の制御信号出力とセンスラッチ制御信号とを用いて
書き込み回路１２、・・・の制御信号を生成するための
書き込み制御タイミング補正回路２０を設け、前記書き
込み制御回路１４の制御信号出力によシ直接に書き込み
回路１２．・・・を制御しないようにした点が異なシ、
その他は同じであるので第１図中と同一符号を付してそ
の説明を省略する。〜上記書き込み制御タイミング補正
回路２０は、たとえばセンスラッチ制御信号が入力して
いる間は書き込み制御回路１４からの書き込み制御信号
の通過を禁止するように構成され、あるいはセンスラッ
チ信号入力の後縁を検出したのち一定時間だけ遅れて書
き込み制御回路１４からの書き込み制御信号の通過を許
可するように構成されている。したがって、センスラッ
チ制御信号の後縁タイミングよシも早く書き込み制御回
路１４から書き込み制御信号が入力していた場合でも、
上記センスラッチ制御信号の後縁タイミングによシ規定
されて若干遅れたタイミングで書き込み制御タイミング
補正回路２０から書き込み制御信号が発生するようにな
る。
る。第２図に示すスタティックＲＡＭは、第１図を参照
して前述した従来のＲＡＭに比べて、書き込み制御回路
１４の制御信号出力とセンスラッチ制御信号とを用いて
書き込み回路１２、・・・の制御信号を生成するための
書き込み制御タイミング補正回路２０を設け、前記書き
込み制御回路１４の制御信号出力によシ直接に書き込み
回路１２．・・・を制御しないようにした点が異なシ、
その他は同じであるので第１図中と同一符号を付してそ
の説明を省略する。〜上記書き込み制御タイミング補正
回路２０は、たとえばセンスラッチ制御信号が入力して
いる間は書き込み制御回路１４からの書き込み制御信号
の通過を禁止するように構成され、あるいはセンスラッ
チ信号入力の後縁を検出したのち一定時間だけ遅れて書
き込み制御回路１４からの書き込み制御信号の通過を許
可するように構成されている。したがって、センスラッ
チ制御信号の後縁タイミングよシも早く書き込み制御回
路１４から書き込み制御信号が入力していた場合でも、
上記センスラッチ制御信号の後縁タイミングによシ規定
されて若干遅れたタイミングで書き込み制御タイミング
補正回路２０から書き込み制御信号が発生するようにな
る。
なお、上記補正回路２０は前記書き込み制御回路１４に
組み込むようにしてもよい。
組み込むようにしてもよい。
上記構成のＲＡＭにおいて、読み出し動作時には書き込
み制御回路１４の出力は従来例と同じく読み出しモード
のレベルでアリ、タイミング補正回路２０の書き込み制
御信号出力も読み出しモードのレベルであって書き込み
回路１２゜・・・は非能動状態となっているので、従来
例と動作は同じである。
み制御回路１４の出力は従来例と同じく読み出しモード
のレベルでアリ、タイミング補正回路２０の書き込み制
御信号出力も読み出しモードのレベルであって書き込み
回路１２゜・・・は非能動状態となっているので、従来
例と動作は同じである。
これに対して、書き込み動作時には、書き込み制御回路
１４の書き込み制御信号出力の発生タイミング（書き込
み信号入力のタイミングにより規定される）がセンスラ
ッチ制御信号の後縁タイミングに比べて遅い場合だけで
なく同時あるいは早い場合でも、上記後縁タイミングよ
シ遅いタイミングで書き込み回路１２．・・・に書き込
み制御信号が加えられる。したがって、ラッチセンス動
作が終了する前に書き込み動作が始まることはなく、通
常の読み出し動作が行なわれる。こののち、タイミング
補正回路２０からの書き込み制御信号によって書き込み
回路ノ２が能動状態になシ、通常の書き込み動作が行な
われる。
１４の書き込み制御信号出力の発生タイミング（書き込
み信号入力のタイミングにより規定される）がセンスラ
ッチ制御信号の後縁タイミングに比べて遅い場合だけで
なく同時あるいは早い場合でも、上記後縁タイミングよ
シ遅いタイミングで書き込み回路１２．・・・に書き込
み制御信号が加えられる。したがって、ラッチセンス動
作が終了する前に書き込み動作が始まることはなく、通
常の読み出し動作が行なわれる。こののち、タイミング
補正回路２０からの書き込み制御信号によって書き込み
回路ノ２が能動状態になシ、通常の書き込み動作が行な
われる。
なお、第３図は、アドレス入力の変化とほぼ同時に鉗き
込み信号入力が発生した場合における主要な信号のタイ
ミング関係の一例を示しだものである。
込み信号入力が発生した場合における主要な信号のタイ
ミング関係の一例を示しだものである。
上述したような実施例のＲＡＭによれば、ラッチセンス
動作（ラッチセンスアン７°１１の動作）が終了するま
でに書き込みの動作開始を防ぐことができ、プリチャー
ジ動作やデータのラッチセンス動作と書き込み動作とが
重なることを防止できる。したがって、上記動作の重な
りによるビット線の直流電流や雑音信号に起因するメモ
リ内部回路の誤動作を防止でき、回路を安定に動作させ
ることができる。
動作（ラッチセンスアン７°１１の動作）が終了するま
でに書き込みの動作開始を防ぐことができ、プリチャー
ジ動作やデータのラッチセンス動作と書き込み動作とが
重なることを防止できる。したがって、上記動作の重な
りによるビット線の直流電流や雑音信号に起因するメモ
リ内部回路の誤動作を防止でき、回路を安定に動作させ
ることができる。
なお、本発明は上記実施例に限られることなく、ン０リ
チャージ回路は同期動作型でなく通常オン型のものでも
よく、ダイナミ、り型ＲＡＭにも本発明を適用可能であ
る。
チャージ回路は同期動作型でなく通常オン型のものでも
よく、ダイナミ、り型ＲＡＭにも本発明を適用可能であ
る。
上述したように本発明のＲＡＭによれば、アドレス入力
の変化と同時にあるいは変化直後に書き込み信号が入力
してもメモリ内部回路が誤動作しなくなり、動作の信頼
性が易くなる。
の変化と同時にあるいは変化直後に書き込み信号が入力
してもメモリ内部回路が誤動作しなくなり、動作の信頼
性が易くなる。
第１図は従来のスタティックＲＡＭの一例を示す構成説
明図、第２図は本発明の一実施例に係るスタティックＲ
ＡＭを示す構成説明図、第３図は第２図のＲＡＭの動作
例を示す信号タイミング図である。 ３・・・ノリチャージおよびセンスラッチ制御回路、６
・・・プリチャージ回路、７，７・・・ビット線、８・
・・メモリセル、９・・・ワード線、１ノ・・・う、チ
センスアンプ、１２・・・書き込み回路、１４・・・書
き込み制御回路、２０・・・書き込み制御タイミング補
正回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
明図、第２図は本発明の一実施例に係るスタティックＲ
ＡＭを示す構成説明図、第３図は第２図のＲＡＭの動作
例を示す信号タイミング図である。 ３・・・ノリチャージおよびセンスラッチ制御回路、６
・・・プリチャージ回路、７，７・・・ビット線、８・
・・メモリセル、９・・・ワード線、１ノ・・・う、チ
センスアンプ、１２・・・書き込み回路、１４・・・書
き込み制御回路、２０・・・書き込み制御タイミング補
正回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- データ保持用のメモリセルと、このメモリセルとの間で
データの授受を行なうビット線と、このビット線上に現
われた前記メモリセルのデータを増幅してラッチするラ
ッチ型センスアン 、プと、前記ビット線を介して前記
メモリセルヘデータを書き込む書き込み回路とを有した
ランダムアクセスメモリにおいて、前記ラッチ型センス
アンプを制御するだめのセンスラッチ制御信号により書
き込み制御信号のタイミングを制御する書き込みタイミ
ング補正手段を具備し、ランチセンスアンプの動作と書
き込み回路の書き込み動作とが重ならないようにしてな
ることを特徴とするランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037532A JPS60182594A (ja) | 1984-02-29 | 1984-02-29 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037532A JPS60182594A (ja) | 1984-02-29 | 1984-02-29 | ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182594A true JPS60182594A (ja) | 1985-09-18 |
| JPH0419636B2 JPH0419636B2 (ja) | 1992-03-31 |
Family
ID=12500135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037532A Granted JPS60182594A (ja) | 1984-02-29 | 1984-02-29 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240952A (ja) * | 1985-08-19 | 1987-02-21 | Asahi Malleable Iron Co Ltd | 鋳物用押湯およびその堰折り方法 |
| US4825416A (en) * | 1986-05-07 | 1989-04-25 | Advanced Micro Devices, Inc. | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4535090B2 (ja) * | 2007-06-25 | 2010-09-01 | 株式会社日立製作所 | 表示装置および表示方法 |
-
1984
- 1984-02-29 JP JP59037532A patent/JPS60182594A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240952A (ja) * | 1985-08-19 | 1987-02-21 | Asahi Malleable Iron Co Ltd | 鋳物用押湯およびその堰折り方法 |
| JPH0586305B2 (ja) * | 1985-08-19 | 1993-12-10 | Asahi Tec Corp | |
| US4825416A (en) * | 1986-05-07 | 1989-04-25 | Advanced Micro Devices, Inc. | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0419636B2 (ja) | 1992-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |