JPH04177693A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04177693A JPH04177693A JP2305385A JP30538590A JPH04177693A JP H04177693 A JPH04177693 A JP H04177693A JP 2305385 A JP2305385 A JP 2305385A JP 30538590 A JP30538590 A JP 30538590A JP H04177693 A JPH04177693 A JP H04177693A
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- control signal
- flash write
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- bit line
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004913 activation Effects 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 6
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
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- 230000010354 integration Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリ装置に関し、特に、センスアンプ
が活性化される時に一時的にビット線負荷を軽減させる
機能を有する半導体メモリ装置に関する。
が活性化される時に一時的にビット線負荷を軽減させる
機能を有する半導体メモリ装置に関する。
［従来の技術］
センスアンプに対するビット線負荷軽減機能はビット線
の一部をセンスアンプからカットオフすることによって
達成されるものであり、この技術はメモリセルの高速読
み出しの目的で広く採用されている。このカットオフの
開始タイミングは従来、リード・サイクル、フラッシュ
・ライトΦサイクルに拘らず一定でセンスアンプ活性化
と同時になされていた。この点について図面を参照して
説明する。
の一部をセンスアンプからカットオフすることによって
達成されるものであり、この技術はメモリセルの高速読
み出しの目的で広く採用されている。このカットオフの
開始タイミングは従来、リード・サイクル、フラッシュ
・ライトΦサイクルに拘らず一定でセンスアンプ活性化
と同時になされていた。この点について図面を参照して
説明する。
第３図は、従来のビット線カットオフ用のトランスファ
ゲート付きのメモリ装置を示す回路図である。
ゲート付きのメモリ装置を示す回路図である。
第４図（ａ）、（ｂ）は第３図の従来例のビット線カッ
トオフ動作を示すタイミング・チャートであって、（ａ
）はリード・サイクル時の、また（ｂ）はロウアドレス
で指定された全メモリセルに同一データを書き込ませる
フラッシュ［株］ライト・サイクル時の状態を示す。
トオフ動作を示すタイミング・チャートであって、（ａ
）はリード・サイクル時の、また（ｂ）はロウアドレス
で指定された全メモリセルに同一データを書き込ませる
フラッシュ［株］ライト・サイクル時の状態を示す。
第３図において、ＤＣ，■で；ＤＳ、１１−はそれぞれ
ビット線対、Ｗｌ 、Ｗ２はワード線、１はセンスアン
プ、２はセンスアンプドライバー、３はフラッシュ・ラ
イト・バッフ１、Ｑ□ＮＱ２、・・・、Ｑ、はメモリセ
ル、Ｔｒｔ、Ｔｒ２、＝４’ｒ２Ｎはメモリセル側のビ
ット線ＤＣ１Ｔｒで−とセンスアンプ側のビット線ＤＳ
１ｎとの間に接続されたビット線カットオフ用のトラン
スファゲート、ＴＩ 、Ｔ２ 、・・・、７２Ｎはフラ
ッシュ・ライト・バッファとビット線Ｄ８１ｖＩとの間
に挿入されたトランジスタである。
ビット線対、Ｗｌ 、Ｗ２はワード線、１はセンスアン
プ、２はセンスアンプドライバー、３はフラッシュ・ラ
イト・バッフ１、Ｑ□ＮＱ２、・・・、Ｑ、はメモリセ
ル、Ｔｒｔ、Ｔｒ２、＝４’ｒ２Ｎはメモリセル側のビ
ット線ＤＣ１Ｔｒで−とセンスアンプ側のビット線ＤＳ
１ｎとの間に接続されたビット線カットオフ用のトラン
スファゲート、ＴＩ 、Ｔ２ 、・・・、７２Ｎはフラ
ッシュ・ライト・バッファとビット線Ｄ８１ｖＩとの間
に挿入されたトランジスタである。
次に、第３図の回路のり−ド・サイクル時の動作につい
て第４図（ａ）を参照して説明する。
て第４図（ａ）を参照して説明する。
時刻ｔ、にビット線プリチャージ信号ＰＤＬがローレベ
ルとなると、ビット線プリチャージ用電源ＶＲがビット
線からカットオフされる。次に、時刻ｔ２において、ワ
ード線Ｗ１が選択されてノ１イレベルになると、ワード
線Ｗ１に接続された全メモリセルＱＩ、Ｑ２、・・・、
ＱＮがオンし、各メモリセルに蓄積されていた情報がビ
ット線ＤＣ。
ルとなると、ビット線プリチャージ用電源ＶＲがビット
線からカットオフされる。次に、時刻ｔ２において、ワ
ード線Ｗ１が選択されてノ１イレベルになると、ワード
線Ｗ１に接続された全メモリセルＱＩ、Ｑ２、・・・、
ＱＮがオンし、各メモリセルに蓄積されていた情報がビ
ット線ＤＣ。
ＤＳに伝達され、対をなすビット線■て、■との間に微
小電位差が生じる。
小電位差が生じる。
時刻ｔ３において、センスアンプ活性化信号ＳＥがハイ
レベルとなると、センスアンプドライバー２がセンスア
ンプ１を活性化し、センスアンプはビット線対に生じた
差電位を増幅し始める。まり、同時期にトランスファゲ
ート・コントロール信号ＴＧがローレベルになって、ビ
ット線カットオフ用のトランスファゲートＴ ｒ １
、Ｔ ｒ ２ 、・・・Ｔｒａｐｔがオフし、メモリセ
ル側の容量Ｃｏｃ１Ｃｒｅがセンスアンプからカットオ
フされる。従って、センスアンプの負荷としてはセンス
アンプ側の容量ＣＤＥｉｚ ＣＤＳだけとなり、増幅動
作が高速化され短時間で増幅が完了する。この状態で増
幅データを外部バスに伝達することにより、リード動作
が実現できる。
レベルとなると、センスアンプドライバー２がセンスア
ンプ１を活性化し、センスアンプはビット線対に生じた
差電位を増幅し始める。まり、同時期にトランスファゲ
ート・コントロール信号ＴＧがローレベルになって、ビ
ット線カットオフ用のトランスファゲートＴ ｒ １
、Ｔ ｒ ２ 、・・・Ｔｒａｐｔがオフし、メモリセ
ル側の容量Ｃｏｃ１Ｃｒｅがセンスアンプからカットオ
フされる。従って、センスアンプの負荷としてはセンス
アンプ側の容量ＣＤＥｉｚ ＣＤＳだけとなり、増幅動
作が高速化され短時間で増幅が完了する。この状態で増
幅データを外部バスに伝達することにより、リード動作
が実現できる。
次に、時刻ｔ４においてコントロール信号ＴＧがハイレ
ベルになると、トランスファゲートＴｒ１、Ｔｒ２、・
・・、Ｔｒ２Ｎがオンし、増幅された差電位のビット線
Ｄ８１ｒ３にワード線Ｗ□がハイレベルとなった時に付
いた微小差電位を保ったままのビット線ＤＣ，ＩＴでか
接続される。これにより今度はセンスアンプ１によるメ
モリセルＱ１、Ｑ２、・・・、ＱＮに対する再書き込み
作業（リフレッシュ）が始まる。
ベルになると、トランスファゲートＴｒ１、Ｔｒ２、・
・・、Ｔｒ２Ｎがオンし、増幅された差電位のビット線
Ｄ８１ｒ３にワード線Ｗ□がハイレベルとなった時に付
いた微小差電位を保ったままのビット線ＤＣ，ＩＴでか
接続される。これにより今度はセンスアンプ１によるメ
モリセルＱ１、Ｑ２、・・・、ＱＮに対する再書き込み
作業（リフレッシュ）が始まる。
次に、第４図（ｂ）を参照してフラッシュ・ライト０サ
イクル時の動作について説明する。
イクル時の動作について説明する。
時Ｒｔ １において、ビット線プリチャージ信号ＰＤＬ
がローレベルになり、さらに同時期フラッシュ・ライト
・コントロール信号ＦＷＧがハイレベルになると、ビッ
ト線に対するプリチャージ動作が終了するとともにトラ
ンジスタＴ１、Ｔ２、・・・Ｔ２Ｎがオンし、フラッシ
ュ・ライト０バツフアがビット線ＤＳ１１ｉＥ°および
ＤＣ，ｆｆでと接続される。これにより、フラッシュ・
ライト・バッファの内容を全ピット線に書き込む作業が
始まる。
がローレベルになり、さらに同時期フラッシュ・ライト
・コントロール信号ＦＷＧがハイレベルになると、ビッ
ト線に対するプリチャージ動作が終了するとともにトラ
ンジスタＴ１、Ｔ２、・・・Ｔ２Ｎがオンし、フラッシ
ュ・ライト０バツフアがビット線ＤＳ１１ｉＥ°および
ＤＣ，ｆｆでと接続される。これにより、フラッシュ・
ライト・バッファの内容を全ピット線に書き込む作業が
始まる。
その後、時刻ｔ２においてワード、Ｉ！ＷＬが選択され
てハイレベルになると、メモリセルＱ１、Ｑ２、・・・
、ＱＮがオンし、メモリセルのデータがビット線に伝達
される。この時、メモリセルのデータとフラッシュ・ラ
イト・バッファによる書き込みデータが逆の場合、タイ
ミング・チャートに示すように、ビット線レベルが増幅
方向とは逆方向の電位に一旦移行するが再びフラッシュ
・ライト・バッファにより増幅が継続される。
てハイレベルになると、メモリセルＱ１、Ｑ２、・・・
、ＱＮがオンし、メモリセルのデータがビット線に伝達
される。この時、メモリセルのデータとフラッシュ・ラ
イト・バッファによる書き込みデータが逆の場合、タイ
ミング・チャートに示すように、ビット線レベルが増幅
方向とは逆方向の電位に一旦移行するが再びフラッシュ
・ライト・バッファにより増幅が継続される。
時刻ｔ３に至り、センスアンプ活性化信号ＳＥがハイレ
ベルとなると、センスアンプが起動し、フラッシュ・ラ
イト・バッファによって書き込まれたビット線間差電位
を増幅し始める。また、このときトランスファゲート拳
コントロール信号ＴＧがローレベルとなって、ビット線
ＤＣ，ＩＴでかカットオフされ、ＤＣｌＴｒおよびメモ
リセルへの書き込みが中断される。
ベルとなると、センスアンプが起動し、フラッシュ・ラ
イト・バッファによって書き込まれたビット線間差電位
を増幅し始める。また、このときトランスファゲート拳
コントロール信号ＴＧがローレベルとなって、ビット線
ＤＣ，ＩＴでかカットオフされ、ＤＣｌＴｒおよびメモ
リセルへの書き込みが中断される。
その後、時刻ｔ４においてトランスファゲート・コント
ロール信号がハイレベルになると、ビット線ＤＣ１ｆｆ
でへの書き込み動作が再開され、最終的に、ワード線で
指定された全メモリセルへフラッシュ・ライト・バッフ
ァのデータが書き込まれる。
ロール信号がハイレベルになると、ビット線ＤＣ１ｆｆ
でへの書き込み動作が再開され、最終的に、ワード線で
指定された全メモリセルへフラッシュ・ライト・バッフ
ァのデータが書き込まれる。
［発明が解決しようとする課題］
上述した従来のトランスファゲート・コントロール信号
の動作タイミングでは、フラッシュ・ライト・サイクル
時において、１個のフラッシュ・ライト嗜バッファで全
ビット線の巨大な負荷に書き込みを行わなければならず
、しかもその際センスアンプを活性化する時刻ｔ３まで
に通常ワード線がハイレベルになることによって付くビ
ット線対間差電位以上のレベルに書き込みが終了してい
なければならない。この場合に、メモリセルのデータが
フラッシュ・ライト・バッファのデータと逆であった場
合、ワード線が立ち上がる時刻ｔ２にビット線電位が増
幅方向とは逆方向に引き戻され、差電位が微小化される
か逆電位となされてしまう。更に、近年、メモリ回路の
リード・アクセスに関する仕様の高速化が進み、時刻ｔ
１〜ｔ３期間を十分長くとることができなくなってきて
いる。従来のメモリ装置では、上記状況に鑑み、巨大な
負荷へのフラッシュ・ライト・データの書き込みを短時
間で行いうるようにするためにフラッシュ・ライト・バ
ッファ自身を十分大きく設定しなければならなかった。
の動作タイミングでは、フラッシュ・ライト・サイクル
時において、１個のフラッシュ・ライト嗜バッファで全
ビット線の巨大な負荷に書き込みを行わなければならず
、しかもその際センスアンプを活性化する時刻ｔ３まで
に通常ワード線がハイレベルになることによって付くビ
ット線対間差電位以上のレベルに書き込みが終了してい
なければならない。この場合に、メモリセルのデータが
フラッシュ・ライト・バッファのデータと逆であった場
合、ワード線が立ち上がる時刻ｔ２にビット線電位が増
幅方向とは逆方向に引き戻され、差電位が微小化される
か逆電位となされてしまう。更に、近年、メモリ回路の
リード・アクセスに関する仕様の高速化が進み、時刻ｔ
１〜ｔ３期間を十分長くとることができなくなってきて
いる。従来のメモリ装置では、上記状況に鑑み、巨大な
負荷へのフラッシュ・ライト・データの書き込みを短時
間で行いうるようにするためにフラッシュ・ライト・バ
ッファ自身を十分大きく設定しなければならなかった。
このことは、大容量化、高集積化を進めるメモリ装置に
おいて、大きな障害となっている。
おいて、大きな障害となっている。
よって、本発明の目的とするところは、フラッシュ・ラ
イト・バッファを大きくすることなく、フラッシュ・ラ
イト動作を高速化させフラッシュ・ライトを安定的に実
現できるようにすることである。
イト・バッファを大きくすることなく、フラッシュ・ラ
イト動作を高速化させフラッシュ・ライトを安定的に実
現できるようにすることである。
［課題を解決するための手段］
本発明の半導体メモリ装置は、複数のワード線と、前記
ワード線と交差して設けられた複数対の第１のビット線
と、前記ワード線と前記第１のビット線との交差する位
置に配置された複数のメモリセルと、各前記第１のビッ
ト線にそれぞれトランスファゲートを介して接続された
複数対の第２のビット線と、前記第２のビット線の各対
に接続されたセンスアンプとを具備するものであって、
リード・サイクル時にはセンスアンプの活性化と同時に
トランスファゲートが遮断され、そしてフラッシュ・ラ
イト・サイクル時にはワード線が選択される前に、例え
ばビット線に対するプリチャージ動作の終了と同時にト
ランスファゲートが遮断されるようになされている。
ワード線と交差して設けられた複数対の第１のビット線
と、前記ワード線と前記第１のビット線との交差する位
置に配置された複数のメモリセルと、各前記第１のビッ
ト線にそれぞれトランスファゲートを介して接続された
複数対の第２のビット線と、前記第２のビット線の各対
に接続されたセンスアンプとを具備するものであって、
リード・サイクル時にはセンスアンプの活性化と同時に
トランスファゲートが遮断され、そしてフラッシュ・ラ
イト・サイクル時にはワード線が選択される前に、例え
ばビット線に対するプリチャージ動作の終了と同時にト
ランスファゲートが遮断されるようになされている。
このようなトランスファゲート遮断開始時刻の切り替え
は、例えば二種のトランスファゲート・コントロール信
号の入力されるセレクタの切り替え動作によって達成さ
れる。
は、例えば二種のトランスファゲート・コントロール信
号の入力されるセレクタの切り替え動作によって達成さ
れる。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。
第１図において、第３図の従来例の部分と同等の部分に
は同一の符号が付けられているので、重複した説明は省
略する。本実施例の従来例と相違する点は、第１のトラ
ンスファゲート・コントロ−ル信号ＴＧＡと第２のトラ
ンスファゲート・コントロール信号ＴＧＢとが入力され
、これらの二つのコントロール信号をセレクト信号ＳＬ
によって切り替えて出力するセレクタ４がトランスファ
ゲートＴ ｒ ｉ 、Ｔ ｒ ２ 、”’、Ｔｒ２Ｎの
制御入力端子に接続されている点である。
は同一の符号が付けられているので、重複した説明は省
略する。本実施例の従来例と相違する点は、第１のトラ
ンスファゲート・コントロ−ル信号ＴＧＡと第２のトラ
ンスファゲート・コントロール信号ＴＧＢとが入力され
、これらの二つのコントロール信号をセレクト信号ＳＬ
によって切り替えて出力するセレクタ４がトランスファ
ゲートＴ ｒ ｉ 、Ｔ ｒ ２ 、”’、Ｔｒ２Ｎの
制御入力端子に接続されている点である。
第１のトランスファゲート・コントロール信号ＴＧＡは
、従来のコントロール信号ＴＧと同じくセンスアンプが
活性化される時に立ち下がる信号であり、第２のトラン
スファゲート・コントロール信号ＴＧＢは、ビット線プ
リチャージ信号ＰＤＬが非活性になるのと同一タイミン
グで立ち下がる信号である。そして、セレクタ４はセレ
クト信号ＳＬがハイレベルであるリード・サイクル時に
は、第１のゲートコントロール信号ＴＧＡを出力し、セ
レクト信号ＳＬがローレベルであるフラッシュ・ライト
・サイクル時には、第２のコントロール信号ＴＧＢを出
力する。
、従来のコントロール信号ＴＧと同じくセンスアンプが
活性化される時に立ち下がる信号であり、第２のトラン
スファゲート・コントロール信号ＴＧＢは、ビット線プ
リチャージ信号ＰＤＬが非活性になるのと同一タイミン
グで立ち下がる信号である。そして、セレクタ４はセレ
クト信号ＳＬがハイレベルであるリード・サイクル時に
は、第１のゲートコントロール信号ＴＧＡを出力し、セ
レクト信号ＳＬがローレベルであるフラッシュ・ライト
・サイクル時には、第２のコントロール信号ＴＧＢを出
力する。
次に、第２図（ａ）、（ｂ）を参照して第１図の実施例
の回路動作について説明する。
の回路動作について説明する。
第２図（ａ）はり−ド・サイクル時の、第２図（ｂ）は
フラッシュ・ライト−サイクル時のタイミング・チャー
トである。
フラッシュ・ライト−サイクル時のタイミング・チャー
トである。
まず、第２図（ａ）に依りリード・サイクルについて説
明する。
明する。
時刻ｔ。において、セレクト信号ＳＬがハイレベルとな
り、セレクタ４は第１のコントロール信号ＴＧＡを選択
する。その後、時刻ｔ１、ｔ２において、ビット線プリ
チャージ信号ＰＤＬがローレベル、ワード線Ｗ１がハイ
レベルになる。時刻ｔ３においてセンスアンプ活性化信
号ＳＥがハイレベルとなってセンスアンプが活性化され
、同時に第１のコントロール信号ＴＧＡが立ち下がる。
り、セレクタ４は第１のコントロール信号ＴＧＡを選択
する。その後、時刻ｔ１、ｔ２において、ビット線プリ
チャージ信号ＰＤＬがローレベル、ワード線Ｗ１がハイ
レベルになる。時刻ｔ３においてセンスアンプ活性化信
号ＳＥがハイレベルとなってセンスアンプが活性化され
、同時に第１のコントロール信号ＴＧＡが立ち下がる。
Ｅｏにおいて既にセレクタ４は第１のコントロール信号
ＴＧＡを選択しているので、セレクタ出力信号はこの時
刻ｔ３で立ち下がる。これにより、リード・サイクル時
は従来例と同じタイミングでビット線ＤＣ，Ｔｒがカッ
トオフされ、高速リードが実現される。
ＴＧＡを選択しているので、セレクタ出力信号はこの時
刻ｔ３で立ち下がる。これにより、リード・サイクル時
は従来例と同じタイミングでビット線ＤＣ，Ｔｒがカッ
トオフされ、高速リードが実現される。
次に、第２図（ｂ）に示すフラッシュ・ライト・サイク
ルの場合について説明する。
ルの場合について説明する。
時刻ｔ。において、セレクト信号ＳＬがローレベルにセ
ットされる。従って、今度はセレクタ４において、第２
のコントロール信号ＴＧＢが選択される。時刻ｔ、にお
いて、ビット線プリチャージ信号ＰＤＬが立ち下がるの
と同期して第２のコントロール信号ＴＧＢが立ち下がる
と、セレクタ４からはこれと同一波形のセレクタ出力信
号が出力され、ビット線カットオフ用のトランスファゲ
ートＴ ｒ １ 、Ｔ ｒ＊ 、””、Ｔ ｒｚｓがオ
フする。また、同じく時刻ｔ１においてフラッシュ・ラ
イト・コントロール信号ＦＷＧがハイレベルにナリ、ト
ランジスタＴ１、Ｔ２、”・、Ｔ２Ｎがオンし、フラッ
シュ拳ライト・バッファのデータがビット線ＤＳ１ｆｆ
τに入力される。この時、トランスファゲートがオフし
ているので、フラッシュ・ライト・バッファから見た負
荷容量はセンスアンプ周辺のＣａｓｓ Ｃａｓだけとな
る。フラッシュ・ライトのバッファの負荷が軽くなった
ことにより、このバッファによる高速書き込みが可能と
なる。
ットされる。従って、今度はセレクタ４において、第２
のコントロール信号ＴＧＢが選択される。時刻ｔ、にお
いて、ビット線プリチャージ信号ＰＤＬが立ち下がるの
と同期して第２のコントロール信号ＴＧＢが立ち下がる
と、セレクタ４からはこれと同一波形のセレクタ出力信
号が出力され、ビット線カットオフ用のトランスファゲ
ートＴ ｒ １ 、Ｔ ｒ＊ 、””、Ｔ ｒｚｓがオ
フする。また、同じく時刻ｔ１においてフラッシュ・ラ
イト・コントロール信号ＦＷＧがハイレベルにナリ、ト
ランジスタＴ１、Ｔ２、”・、Ｔ２Ｎがオンし、フラッ
シュ拳ライト・バッファのデータがビット線ＤＳ１ｆｆ
τに入力される。この時、トランスファゲートがオフし
ているので、フラッシュ・ライト・バッファから見た負
荷容量はセンスアンプ周辺のＣａｓｓ Ｃａｓだけとな
る。フラッシュ・ライトのバッファの負荷が軽くなった
ことにより、このバッファによる高速書き込みが可能と
なる。
時刻ｔ３において、センスアンプ活性化信号ＳＥがハイ
レベルとなると、センスアンプが活性化しフラッシュ・
ライト・バッファにより書き込まれていたビット線りＳ
、■１間の差電位の増幅が始まる。
レベルとなると、センスアンプが活性化しフラッシュ・
ライト・バッファにより書き込まれていたビット線りＳ
、■１間の差電位の増幅が始まる。
その後時刻ｔ４において、第２のコントロール信号ＴＧ
Ｂがハイレベルとなると、セレクタ出力もハイレベルと
なり、ビット線ＤＣ１ｆｆでおよびメモリセルへの書き
込みがスタートする。
Ｂがハイレベルとなると、セレクタ出力もハイレベルと
なり、ビット線ＤＣ１ｆｆでおよびメモリセルへの書き
込みがスタートする。
［発明の効果コ
以上説明したように、本発明の半導体メモリ装置はセン
スアンプ側のビット線とメモリセル側のビット線との間
のトランスファゲートの遮断時期をリード・サイクルの
場合よりフラッシュ・ライト・サイクル時の方を早めた
ものであるので、本発明によれば、フラッシュ・ライト
時におけるフラッシュ・ライト・バッファの負荷を軽く
することができる。従って、本発明によれば、小規模の
フラッシュ・ライト・バッファを使用しても、フラッシ
ュ・ライトを安定的にかつ速やかに実行することかでき
るようになる。
スアンプ側のビット線とメモリセル側のビット線との間
のトランスファゲートの遮断時期をリード・サイクルの
場合よりフラッシュ・ライト・サイクル時の方を早めた
ものであるので、本発明によれば、フラッシュ・ライト
時におけるフラッシュ・ライト・バッファの負荷を軽く
することができる。従って、本発明によれば、小規模の
フラッシュ・ライト・バッファを使用しても、フラッシ
ュ・ライトを安定的にかつ速やかに実行することかでき
るようになる。
第１図は、本発明の一実施例を示す回路図、第２図（ａ
）は、そのリード・サイクル時の動作を示すタイミング
・チャート、第２図（ｂ）はそのフラッシュ・ライト・
サイクル時の動作を示したタイミング・チャート、第３
図は、従来例の回路図、第４図（ａ）は、そのリード・
サイクル時の動作を示すタイミング・チャート、第４図
（ｂ）は、そのフラッシュ・ライト・サイクル時の動作
を示すタイミング・チャートである。 １・・・・・・センスアンプ、 ２・・・・・・センス
アンプドライバー、 ３・・・・・・フラッシュ・ラ
イト・バッファ、 ４・・・・・・セレクタ、ＣＩ）
。、Ｃ１５−？５・・・・・・メモリセル側ビット線容
量、 ＣＤ５１Ｃπ・・・・・・センスアンプ側ビット
線容量、ＤＣ，ｆｆて・・・・・・メモリセル側ヒツト
線、 ＤＳ、Ｉｌｎ・・・・・・センスアンプ側ビット
線、 ＦＷＧ・・・・・・フラッシュ・ライト・コン
トロール信号、 ＰＤＬ・・・・・・ビット線プリチャ
ージ信号、 Ｑｌ、Ｑ２、・・・、ＱＮ・・・・・・メ
モリセル、 ＳＥ・・・・・・センスアンプ活性化信号
、ＳＬ・・・・・・セレクト信号、 ＴＩ 、Ｔ２ Ｎ
・・・、Ｔ２Ｎ・・・・・・フラッシュ・ライト・デー
タ書き込み用のトランジスタ、 Ｔ ｒ ｌ Ｎ Ｔ
ｒ ２ 、・・・、Ｔｒ２Ｎ・・・・・・ビット線カッ
トオフ用のトランスファゲート、ＴＧ・・・・・・トラ
ンスファゲート・コントロール信号、ＴＧＡ・・・・・
・第１のトランスファゲート書コントロール信号、 Ｔ
ＧＢ・・・・・・第２のトランスファゲート・コントロ
ール信号、 ＶＲ・・・・・・ビット線プリチャージ用
電源、 ＷＩＮＷ２・・・・・・ワード線。
）は、そのリード・サイクル時の動作を示すタイミング
・チャート、第２図（ｂ）はそのフラッシュ・ライト・
サイクル時の動作を示したタイミング・チャート、第３
図は、従来例の回路図、第４図（ａ）は、そのリード・
サイクル時の動作を示すタイミング・チャート、第４図
（ｂ）は、そのフラッシュ・ライト・サイクル時の動作
を示すタイミング・チャートである。 １・・・・・・センスアンプ、 ２・・・・・・センス
アンプドライバー、 ３・・・・・・フラッシュ・ラ
イト・バッファ、 ４・・・・・・セレクタ、ＣＩ）
。、Ｃ１５−？５・・・・・・メモリセル側ビット線容
量、 ＣＤ５１Ｃπ・・・・・・センスアンプ側ビット
線容量、ＤＣ，ｆｆて・・・・・・メモリセル側ヒツト
線、 ＤＳ、Ｉｌｎ・・・・・・センスアンプ側ビット
線、 ＦＷＧ・・・・・・フラッシュ・ライト・コン
トロール信号、 ＰＤＬ・・・・・・ビット線プリチャ
ージ信号、 Ｑｌ、Ｑ２、・・・、ＱＮ・・・・・・メ
モリセル、 ＳＥ・・・・・・センスアンプ活性化信号
、ＳＬ・・・・・・セレクト信号、 ＴＩ 、Ｔ２ Ｎ
・・・、Ｔ２Ｎ・・・・・・フラッシュ・ライト・デー
タ書き込み用のトランジスタ、 Ｔ ｒ ｌ Ｎ Ｔ
ｒ ２ 、・・・、Ｔｒ２Ｎ・・・・・・ビット線カッ
トオフ用のトランスファゲート、ＴＧ・・・・・・トラ
ンスファゲート・コントロール信号、ＴＧＡ・・・・・
・第１のトランスファゲート書コントロール信号、 Ｔ
ＧＢ・・・・・・第２のトランスファゲート・コントロ
ール信号、 ＶＲ・・・・・・ビット線プリチャージ用
電源、 ＷＩＮＷ２・・・・・・ワード線。
Claims (4)
- （１）複数のワード線と、前記ワード線と交差して設け
られた複数対の第１のビット線と、前記ワード線と前記
第１のビット線との交差する位置に配置された複数のメ
モリセルと、各前記第１のビット線にそれぞれトランス
ファゲートを介して接続された複数対の第２のビット線
と、前記第２のビット線の各対に接続されたセンスアン
プと、リード、サイクル時にはセンスアンプの活性化と
同時に開始しセンスアンプ活性化期間中に終了する第１
の所定期間、一つのワード線に接続されたすべてのメモ
リセルに同一データを書き込むフラッシュ・ライト・サ
イクル時にはワード線が選択される前に始まりセンスア
ンプ活性化期間中に終了する第２の所定期間前記トラン
スファゲートを遮断させる制御信号を該トランスファゲ
ートに与える制御信号発生回路と、を具備する半導体メ
モリ装置。 - （２）前記第１の所定期間と前記第２の所定期間とは、
センスアンプが前記第２のビット線対の差電位を十分拡
大させた後に終了するものである請求項１記載の半導体
メモリ装置。 - （３）前記第２の所定期間の開始時刻はビット線に対す
るプリチャージ動作が終了する時刻と同時である請求項
１または２記載の半導体メモリ装置。 - （４）前記制御信号発生回路が、前記第１の所定期間に
は第１のレベルを呈しそれ以外の期間には第２のレベル
を呈する第１の制御信号と、前記第２の所定期間には第
１のレベルを呈しそれ以外の期間には第２のレベルを呈
する第２の制御信号とが入力され、該２入力信号の中か
ら一方を選択して出力するセレクタを含んだものである
請求項１、２または３記載の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305385A JP2704041B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体メモリ装置 |
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Applications Claiming Priority (1)
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Family Applications (1)
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- 1991-11-06 EP EP91118932A patent/EP0484920B1/en not_active Expired - Lifetime
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- 1991-11-12 US US07/789,897 patent/US5255243A/en not_active Expired - Lifetime
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