JPH1050050A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPH1050050A JPH1050050A JP8200643A JP20064396A JPH1050050A JP H1050050 A JPH1050050 A JP H1050050A JP 8200643 A JP8200643 A JP 8200643A JP 20064396 A JP20064396 A JP 20064396A JP H1050050 A JPH1050050 A JP H1050050A
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Abstract
(57)【要約】
【課題】一致信号およびリードデータレジスタの出力デ
ータのタイミングの設定を容易化し、チップ面積，消費
電流やアクセス時間の増加要因を除去する。 【解決手段】書き込み時の入力アドレスと対応の書込み
データとをそれぞれ記憶するアドレス入力レジスタ１
１，ライトデータレジスタ１８と、読み出し時にこの読
出しアドレスと上記アドレス入力レジスタ１１のアドレ
スとを比較し一致に応答して一致信号ＨＩＴを発生する
比較回路１４と、ライトデータレジスタ１８の出力デー
タＷＲとメモリセル１３の読出しデータＭＣＲとの供給
を受け一致信号ＨＩＴの供給に応答してデータＷＲ，Ｍ
ＣＲのいずれか一方を選択出力データＤＳとして選択し
このデータＤＳを保持する小振幅リードデータレジスタ
１５とを備える。
ータのタイミングの設定を容易化し、チップ面積，消費
電流やアクセス時間の増加要因を除去する。 【解決手段】書き込み時の入力アドレスと対応の書込み
データとをそれぞれ記憶するアドレス入力レジスタ１
１，ライトデータレジスタ１８と、読み出し時にこの読
出しアドレスと上記アドレス入力レジスタ１１のアドレ
スとを比較し一致に応答して一致信号ＨＩＴを発生する
比較回路１４と、ライトデータレジスタ１８の出力デー
タＷＲとメモリセル１３の読出しデータＭＣＲとの供給
を受け一致信号ＨＩＴの供給に応答してデータＷＲ，Ｍ
ＣＲのいずれか一方を選択出力データＤＳとして選択し
このデータＤＳを保持する小振幅リードデータレジスタ
１５とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ集積回
路に関し、特にレイトライト機能を有する同期式の半導
体メモリ集積回路に関する。
路に関し、特にレイトライト機能を有する同期式の半導
体メモリ集積回路に関する。
【０００２】
【従来の技術】１００ＭＨｚ以上の高速動作をするこの
種の半導体メモリ集積回路では、１回の書き込みサイク
ル中ではメモリセルの安定レベルまでの書き換えを完了
させないで次の読み出しシーケンスに移るレイトライト
と呼ぶ書き込み方法を採用するものがある。この場合、
あたかもそのサイクル中に書き込みが完了したように見
せかけるために一時的に書き込みデータをレジスタに保
持しておき、メモリセルの書き換えが完了する前にその
メモリセルへアクセスされた場合、そのレジスタから直
接読み出しを行う。
種の半導体メモリ集積回路では、１回の書き込みサイク
ル中ではメモリセルの安定レベルまでの書き換えを完了
させないで次の読み出しシーケンスに移るレイトライト
と呼ぶ書き込み方法を採用するものがある。この場合、
あたかもそのサイクル中に書き込みが完了したように見
せかけるために一時的に書き込みデータをレジスタに保
持しておき、メモリセルの書き換えが完了する前にその
メモリセルへアクセスされた場合、そのレジスタから直
接読み出しを行う。
【０００３】レイトライト機能を有する従来の第１の半
導体メモリ集積回路のリード系をブロックで示す図５を
参照すると、この従来の第１の半導体メモリ集積回路
は、入力アドレスを一時保持するアドレス入力レジスタ
１１と、ライトアドレスを一時保持するライトアドレス
レジスタ１２と、データを記憶する複数のメモリセルを
配列したメモリセルアレイ１３と、アドレス入力レジス
タ１１とライトアドレスレジスタ１２の内容を比較し一
致信号を発生させる比較回路１４と、メモリセルアレイ
からの微小振幅出力を増幅しＭＯＳレベルに変換するセ
ンスアンプ・レベル変換回路３１と、ライトデータレジ
スタ１８と、メモリセルからのデータ用リードデータレ
ジスタ３４と、ライトデータレジスタからのデータ用リ
ードデータレジスタ３５と、リードデータレジスタ３
４，３５の出力データのいずれか一方のデータを出力さ
せるマルチプレクサ３６と、出力バッファ１７と、入力
バッファ１９とを備える。
導体メモリ集積回路のリード系をブロックで示す図５を
参照すると、この従来の第１の半導体メモリ集積回路
は、入力アドレスを一時保持するアドレス入力レジスタ
１１と、ライトアドレスを一時保持するライトアドレス
レジスタ１２と、データを記憶する複数のメモリセルを
配列したメモリセルアレイ１３と、アドレス入力レジス
タ１１とライトアドレスレジスタ１２の内容を比較し一
致信号を発生させる比較回路１４と、メモリセルアレイ
からの微小振幅出力を増幅しＭＯＳレベルに変換するセ
ンスアンプ・レベル変換回路３１と、ライトデータレジ
スタ１８と、メモリセルからのデータ用リードデータレ
ジスタ３４と、ライトデータレジスタからのデータ用リ
ードデータレジスタ３５と、リードデータレジスタ３
４，３５の出力データのいずれか一方のデータを出力さ
せるマルチプレクサ３６と、出力バッファ１７と、入力
バッファ１９とを備える。
【０００４】リードデータレジスタ３４の構成をブロッ
クで示す図６を参照すると、レジスタクロックＲＣの制
御に応答してデータを取り込みマスタデータＭＡを出力
するマスタ回路３４１と、マスタデータＭＡを保持する
スレブ回路３４２とを備える。
クで示す図６を参照すると、レジスタクロックＲＣの制
御に応答してデータを取り込みマスタデータＭＡを出力
するマスタ回路３４１と、マスタデータＭＡを保持する
スレブ回路３４２とを備える。
【０００５】次に、図５、図６を参照して、従来の第１
の半導体メモリ集積回路の動作について説明すると、こ
の従来の半導体メモリ集積回路では高速動作のため２回
のライトサイクルを用いてメモリセルへの書き込みを完
了させる。１回目のライトサイクルではライトアドレス
とライトデータを取り込み、それぞれライトアドレスレ
ジスタ１２とライトデータレジスタ１８に保持してお
く。ｎ回（ｎは０以上）リードサイクル後の２回目のラ
イトサイクル中にメモリセルへの書き込みを実行する。
また同時にこの２回目のライトサイクルでは新たにライ
トアドレスとライトデータを取り込む。したがってこの
２回のライトサイクル間のリードサイクルで１回目のラ
イトサイクルで取り込んだライトアドレスへのリードア
クセスが行われた場合、古い（誤った）データを記憶し
ているメモリセルからのリードではなく、新しい（正し
い）データを記憶しているライトデータレジスタからの
リードを行わなければならない。
の半導体メモリ集積回路の動作について説明すると、こ
の従来の半導体メモリ集積回路では高速動作のため２回
のライトサイクルを用いてメモリセルへの書き込みを完
了させる。１回目のライトサイクルではライトアドレス
とライトデータを取り込み、それぞれライトアドレスレ
ジスタ１２とライトデータレジスタ１８に保持してお
く。ｎ回（ｎは０以上）リードサイクル後の２回目のラ
イトサイクル中にメモリセルへの書き込みを実行する。
また同時にこの２回目のライトサイクルでは新たにライ
トアドレスとライトデータを取り込む。したがってこの
２回のライトサイクル間のリードサイクルで１回目のラ
イトサイクルで取り込んだライトアドレスへのリードア
クセスが行われた場合、古い（誤った）データを記憶し
ているメモリセルからのリードではなく、新しい（正し
い）データを記憶しているライトデータレジスタからの
リードを行わなければならない。
【０００６】従来の半導体メモリ集積回路の動作をタイ
ムチャートで示す図７を併せて参照してさらに詳しく説
明すると、まず、通常のメモリセル１３からのリードア
クセスについて説明する。１回目のライトサイクルでラ
イトアドレスＡ１とライトデータＤ（Ａ１）とをそれぞ
れレジスタ１２，１８に取り込んでいるとする。サイク
ル０でアクセスしたアドレスＡ０のセルからの有効デー
タＱ（Ａ０）は時間ｔ２０１にセンスアンプ・レベル変
換回路３１に現れ（信号線ＭＣＲ）、増幅およびレベル
変換後、時間ｔ２０２にリードデータレジスタ３４に出
力され（信号線Ｄ２）、レジスタクロックＲＣによって
制御されて、時間ｔ２０３にマルチプレクサ３６へ出力
される（信号線Ｄ４）。この場合比較回路１４は、アド
レス入力レジスタ１１のデータ（Ａ０）とライトアドレ
スレジスタ１２のデータ（Ａ１）とが一致しないので一
致信号ＨＩＴを発生しない。したがってマルチプレクサ
３６はメモリセル１３からのリードデータＱ（Ａ０）を
選択した後、時間ｔ２０４に信号線Ｄ６へ出力し、時間
ｔ２０５に出力バッファ１７はこのリードデータＱ（Ａ
０）を入出力ピンＴ１に出力する。
ムチャートで示す図７を併せて参照してさらに詳しく説
明すると、まず、通常のメモリセル１３からのリードア
クセスについて説明する。１回目のライトサイクルでラ
イトアドレスＡ１とライトデータＤ（Ａ１）とをそれぞ
れレジスタ１２，１８に取り込んでいるとする。サイク
ル０でアクセスしたアドレスＡ０のセルからの有効デー
タＱ（Ａ０）は時間ｔ２０１にセンスアンプ・レベル変
換回路３１に現れ（信号線ＭＣＲ）、増幅およびレベル
変換後、時間ｔ２０２にリードデータレジスタ３４に出
力され（信号線Ｄ２）、レジスタクロックＲＣによって
制御されて、時間ｔ２０３にマルチプレクサ３６へ出力
される（信号線Ｄ４）。この場合比較回路１４は、アド
レス入力レジスタ１１のデータ（Ａ０）とライトアドレ
スレジスタ１２のデータ（Ａ１）とが一致しないので一
致信号ＨＩＴを発生しない。したがってマルチプレクサ
３６はメモリセル１３からのリードデータＱ（Ａ０）を
選択した後、時間ｔ２０４に信号線Ｄ６へ出力し、時間
ｔ２０５に出力バッファ１７はこのリードデータＱ（Ａ
０）を入出力ピンＴ１に出力する。
【０００７】次に、ライトデータレジスタ１８からのリ
ードアクセスについて説明する。サイクル１でアクセス
したアドレスＡ１では未だメモリセル１３には最新のデ
ータは書き込まれておらず、ライトデータレジスタ１８
に正しいデータが記憶されている。このこととは関係な
くアドレスＡ１のメモリセル１３へのアクセスは行わ
れ、メモリセル１３のデータＱ（Ａ１）が時間ｔ２０６
にセンスアンプ・レベル変換回路３１に現れ（信号線Ｍ
ＣＲ）、時間ｔ２０７に増幅およびレベル変換されリー
ドデータレジスタに出力され（信号線Ｄ２）、レジスタ
クロックＲＣによって制御されて時間ｔ２０８にマルチ
プレクサ３６へ出力される（信号線Ｄ４）。この場合比
較回路１４は、アドレス入力レジスタ１１のデータ（Ａ
１）とライトアドレスレジスタ１２のデータ（Ａ１）が
一致するので一致信号ＨＩＴを発生し、時間ｔ２０９に
マルチプレクサ３６に到達する。この時間ｔ２０９には
制約があり、信号線Ｄ４上のリードデータレジスタ３４
の出力データＱ（Ａ１）が出力バッファ１７に出力され
ないように設定されなければならない。このアドレス一
致信号ＨＩＴによってマルチプレクサ３６はライトデー
タレジスタ１８からのデータＤ（Ａ１）を選択し、時間
ｔ２１０に信号線Ｄ６に出力する。時間ｔ２１１に出力
バッファ１７はこのデータＤ（Ａ１）を入出力ピンＴ１
に出力する。
ードアクセスについて説明する。サイクル１でアクセス
したアドレスＡ１では未だメモリセル１３には最新のデ
ータは書き込まれておらず、ライトデータレジスタ１８
に正しいデータが記憶されている。このこととは関係な
くアドレスＡ１のメモリセル１３へのアクセスは行わ
れ、メモリセル１３のデータＱ（Ａ１）が時間ｔ２０６
にセンスアンプ・レベル変換回路３１に現れ（信号線Ｍ
ＣＲ）、時間ｔ２０７に増幅およびレベル変換されリー
ドデータレジスタに出力され（信号線Ｄ２）、レジスタ
クロックＲＣによって制御されて時間ｔ２０８にマルチ
プレクサ３６へ出力される（信号線Ｄ４）。この場合比
較回路１４は、アドレス入力レジスタ１１のデータ（Ａ
１）とライトアドレスレジスタ１２のデータ（Ａ１）が
一致するので一致信号ＨＩＴを発生し、時間ｔ２０９に
マルチプレクサ３６に到達する。この時間ｔ２０９には
制約があり、信号線Ｄ４上のリードデータレジスタ３４
の出力データＱ（Ａ１）が出力バッファ１７に出力され
ないように設定されなければならない。このアドレス一
致信号ＨＩＴによってマルチプレクサ３６はライトデー
タレジスタ１８からのデータＤ（Ａ１）を選択し、時間
ｔ２１０に信号線Ｄ６に出力する。時間ｔ２１１に出力
バッファ１７はこのデータＤ（Ａ１）を入出力ピンＴ１
に出力する。
【０００８】ここで、マルチプレクサ３６を制御するた
めの比較回路１４から供給される一致信号ＨＩＴのタイ
ミングとレジスタクロックＲＣが制御しているリードデ
ータレジスタ３４からの出力データＤ４のタイミング
を、アクセス時間および有効データ幅への悪影響を極力
抑えるように設定する必要がある。
めの比較回路１４から供給される一致信号ＨＩＴのタイ
ミングとレジスタクロックＲＣが制御しているリードデ
ータレジスタ３４からの出力データＤ４のタイミング
を、アクセス時間および有効データ幅への悪影響を極力
抑えるように設定する必要がある。
【０００９】一致信号ＨＩＴの時間ｔ２０９とｔ２１５
はリードデータレジスタ３４のスレブ回路３４２の出力
Ｄ４の変化時間ｔ２０８とｔ２１４に対して次式の関係
が保たれなければならない。
はリードデータレジスタ３４のスレブ回路３４２の出力
Ｄ４の変化時間ｔ２０８とｔ２１４に対して次式の関係
が保たれなければならない。
【００１０】 ｔ２０９≦ｔ２０８およびｔ２１５≧ｔ２１４・・・・・・・・・・（１） 理想としては、次式の関係が有効データ幅やアクセス時
間への影響が無くなり望ましい。
間への影響が無くなり望ましい。
【００１１】 ｔ２０９＝ｔ２０８およびｔ２１５＝ｔ２１４・・・・・・・・・・（２） しかし、温度マージンや電圧マージンを考えるとこのタ
イミング設定は非常に難しい。つまりこれらマージンの
ために少なからず有効データ幅の変化やアクセス時間の
遅れを伴ってしまう。
イミング設定は非常に難しい。つまりこれらマージンの
ために少なからず有効データ幅の変化やアクセス時間の
遅れを伴ってしまう。
【００１２】以上を要約すると、高速動作をする半導体
メモリ集積回路では、メモリセルへの書き込みの未完了
のアドレスへのリードアクセスが行われた場合、そのア
ドレスを検知して一致信号を発生させ、メモリセルから
読出した旧（誤）データのリードをリードパス上で遮断
し、ライトデータレジスタに保持しておいた新（正）デ
ータを選択し、出力バッファを通して入出力ピンに出力
する。アドレスの不一致の場合のリードアクセスでは一
致信号は発生しないのでライトデータレジスタからのリ
ードは遮断され、通常通りメモリセルからの読出しデー
タをそのまま出力する。
メモリ集積回路では、メモリセルへの書き込みの未完了
のアドレスへのリードアクセスが行われた場合、そのア
ドレスを検知して一致信号を発生させ、メモリセルから
読出した旧（誤）データのリードをリードパス上で遮断
し、ライトデータレジスタに保持しておいた新（正）デ
ータを選択し、出力バッファを通して入出力ピンに出力
する。アドレスの不一致の場合のリードアクセスでは一
致信号は発生しないのでライトデータレジスタからのリ
ードは遮断され、通常通りメモリセルからの読出しデー
タをそのまま出力する。
【００１３】またこの種の半導体メモリ集積回路の基本
的な考え方を示す特開平４−３６０５２９８公報記載の
従来の第２の半導体メモリ集積回路は、書き込み時にア
ドレス入力とデータ入力とをそれぞれ取り込む一組以上
のアドレスレジスタよびデータレジスタと、読み出し時
にアドレス入力と書き込み時に取り込んだ上記アドレス
情報とを比較する比較回路と、この比較回路からの一致
信号によりメモリセルからのデータの代りに上記データ
レジスタの情報を出力バッファへ出力するデータ切り替
え回路とを備えている。それによって短い書き込み時間
により書かれたメモリセルの電位が安定するまでの期
間、データレジスタの内容を出力することにより、外か
らみたとき、高速書き込みができるという効果を有して
いる。これは読み出しを１Ｔ時間とした時、実際の書き
込みは２Ｔ時間必要となるようなメモリ回路を読み出し
時間、書き込み時間ともに１Ｔ時間で動作しているよう
に用いることができる半導体メモリ集積回路を提供でき
る。
的な考え方を示す特開平４−３６０５２９８公報記載の
従来の第２の半導体メモリ集積回路は、書き込み時にア
ドレス入力とデータ入力とをそれぞれ取り込む一組以上
のアドレスレジスタよびデータレジスタと、読み出し時
にアドレス入力と書き込み時に取り込んだ上記アドレス
情報とを比較する比較回路と、この比較回路からの一致
信号によりメモリセルからのデータの代りに上記データ
レジスタの情報を出力バッファへ出力するデータ切り替
え回路とを備えている。それによって短い書き込み時間
により書かれたメモリセルの電位が安定するまでの期
間、データレジスタの内容を出力することにより、外か
らみたとき、高速書き込みができるという効果を有して
いる。これは読み出しを１Ｔ時間とした時、実際の書き
込みは２Ｔ時間必要となるようなメモリ回路を読み出し
時間、書き込み時間ともに１Ｔ時間で動作しているよう
に用いることができる半導体メモリ集積回路を提供でき
る。
【００１４】
【発明が解決しようとする課題】上述した従来の第１，
第２の半導体メモリ集積回路は、レジスタクロックで制
御されるリードデータレジスタと比較回路の出力する一
致信号で制御されるマルチプレクサとが異なる回路ブロ
ックで構成されており、レジスタクロックの制御対象の
レジスタの数が多く、またそれに伴いレジスタクロック
線の駆動能力を大きくする必要があり、チップ面積の増
大や消費電流の増大要因となり、この傾向は同期式メモ
リ回路の主流である多ビット系ではますます顕著になる
という欠点があった。
第２の半導体メモリ集積回路は、レジスタクロックで制
御されるリードデータレジスタと比較回路の出力する一
致信号で制御されるマルチプレクサとが異なる回路ブロ
ックで構成されており、レジスタクロックの制御対象の
レジスタの数が多く、またそれに伴いレジスタクロック
線の駆動能力を大きくする必要があり、チップ面積の増
大や消費電流の増大要因となり、この傾向は同期式メモ
リ回路の主流である多ビット系ではますます顕著になる
という欠点があった。
【００１５】また、温度マージンや電圧マージンを考慮
すると、上記一致信号のタイミングと上記リードデータ
レジスタの出力データのタイミングとをアクセス時間お
よび有効データ幅への悪影響を極力抑えるように設定す
ることが困難であり、消費電流の増加やアクセス時間の
増加の要因となるという欠点があった。
すると、上記一致信号のタイミングと上記リードデータ
レジスタの出力データのタイミングとをアクセス時間お
よび有効データ幅への悪影響を極力抑えるように設定す
ることが困難であり、消費電流の増加やアクセス時間の
増加の要因となるという欠点があった。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ集
積回路は、書き込み状態のとき入力する第１のアドレス
と対応の書込みデータとをそれぞれ記憶する少なくとも
１組の第１のアドレス保持手段と入力データ保持手段
と、読み出し状態のとき入力する第２のアドレスを記憶
する第２のアドレス保持手段と、前記読み出し状態にお
いて前記第２のアドレスと前記第１のアドレス保持手段
の内容である前記第１のアドレスとを比較し一致に応答
して一致信号を発生する比較手段と、前記入力データ保
持手段の出力する保持出力データとメモリセルからの読
出し出力データとの供給を受け前記一致信号の供給に応
答して前記保持出力データおよび前記読出し出力データ
のいずれか一方を選択出力データとして選択しこの選択
出力データを保持する出力データ保持手段とを備えて構
成されている。
積回路は、書き込み状態のとき入力する第１のアドレス
と対応の書込みデータとをそれぞれ記憶する少なくとも
１組の第１のアドレス保持手段と入力データ保持手段
と、読み出し状態のとき入力する第２のアドレスを記憶
する第２のアドレス保持手段と、前記読み出し状態にお
いて前記第２のアドレスと前記第１のアドレス保持手段
の内容である前記第１のアドレスとを比較し一致に応答
して一致信号を発生する比較手段と、前記入力データ保
持手段の出力する保持出力データとメモリセルからの読
出し出力データとの供給を受け前記一致信号の供給に応
答して前記保持出力データおよび前記読出し出力データ
のいずれか一方を選択出力データとして選択しこの選択
出力データを保持する出力データ保持手段とを備えて構
成されている。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の半導体メモリ集積回路は、従来と共通のア
ドレス入力レジスタ１１と、ライトアドレスレジスタ１
２と、メモリセルアレイ１３と、比較回路１４と、ライ
トデータレジスタ１８と、出力バッファ１７と、入力バ
ッファ１９とに加えて、マルチプレクサ機能付きの小振
幅リードデータレジスタ１５と、微少振幅レベル入力信
号の供給を受けＭＯＳレベルの出力信号に変換するレベ
ル変換回路１６とを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の半導体メモリ集積回路は、従来と共通のア
ドレス入力レジスタ１１と、ライトアドレスレジスタ１
２と、メモリセルアレイ１３と、比較回路１４と、ライ
トデータレジスタ１８と、出力バッファ１７と、入力バ
ッファ１９とに加えて、マルチプレクサ機能付きの小振
幅リードデータレジスタ１５と、微少振幅レベル入力信
号の供給を受けＭＯＳレベルの出力信号に変換するレベ
ル変換回路１６とを備える。
【００１８】小振幅リードデータレジスタ１５の構成を
ブロックで示す図２を参照すると、この小振幅リードデ
ータレジスタ１５は、データを取り込むマスタ回路１５
１と、データを保持するスレブ回路１５２とを備える。
ブロックで示す図２を参照すると、この小振幅リードデ
ータレジスタ１５は、データを取り込むマスタ回路１５
１と、データを保持するスレブ回路１５２とを備える。
【００１９】また、マスタ回路１５１をトランジスタレ
ベルの回路図で示す図３を参照すると、このマスタ回路
１５１は、それぞれ相補信号である次の４つ入力信号の
供給を受ける。すなわち、メモリセルアレイ１３の出力
信号線ＭＣＲは、微小振幅の相補信号線対ＭＣＲ，バー
（Ｂ）ＭＣＲから成る。ライトデータレジスタ１８の出
力信号線ＷＲＲＲは、ＭＯＳレベル振幅の相補信号線対
ＷＲＲ，ＢＷＲＲから成る。比較回路からの一致信号Ｈ
ＩＴは、ＭＯＳレベル振幅の相補信号ＨＩＴ，ＢＨＩＴ
から成る。レジスタクロックＲＣはＭＯＳレベル振幅の
相補信号ＲＣ，ＢＲＣとから成る。次に、出力信号であ
るマスタ信号ＭＡはマルチプレクサ機能付きのマスタ回
路１５１である微小振幅ラッチ回路の出力信号で、微小
振幅の相補信号ＭＳＴ，ＢＭＳＴとから成る。
ベルの回路図で示す図３を参照すると、このマスタ回路
１５１は、それぞれ相補信号である次の４つ入力信号の
供給を受ける。すなわち、メモリセルアレイ１３の出力
信号線ＭＣＲは、微小振幅の相補信号線対ＭＣＲ，バー
（Ｂ）ＭＣＲから成る。ライトデータレジスタ１８の出
力信号線ＷＲＲＲは、ＭＯＳレベル振幅の相補信号線対
ＷＲＲ，ＢＷＲＲから成る。比較回路からの一致信号Ｈ
ＩＴは、ＭＯＳレベル振幅の相補信号ＨＩＴ，ＢＨＩＴ
から成る。レジスタクロックＲＣはＭＯＳレベル振幅の
相補信号ＲＣ，ＢＲＣとから成る。次に、出力信号であ
るマスタ信号ＭＡはマルチプレクサ機能付きのマスタ回
路１５１である微小振幅ラッチ回路の出力信号で、微小
振幅の相補信号ＭＳＴ，ＢＭＳＴとから成る。
【００２０】マスタ回路１５１は、エミッタが共通接続
され各々のベースに信号ＭＣＲ，ＢＭＣＲの供給をそれ
ぞれ受けそれぞれ電源ＶＤＤに接続した抵抗Ｒ１，Ｒ２
を有する各々のコレクタから出力Ｌ１，Ｌ２を出力する
バイポーラトランジスタＢ１，Ｂ２から成る差動対と、
各々のベースに信号Ｌ１，Ｌ２の供給をそれぞれ受け各
々のコレクタが電源ＶＤＤに接続し各々のエミッタに定
電流源Ｉ１，Ｉ２を接続してそれぞれ出力ＭＳＴ，ＢＭ
ＳＴを出力するバイポーラトランジスタＢ５，Ｂ６と、
エミッタが共通接続され各々のコレクタがバイポーラト
ランジスタＢ５，Ｂ６の各々のベースに接続し各々のベ
ースがバイポーラトランジスタＢ５，Ｂ６の各々のエミ
ッタに接続したバイポーラトランジスタＢ３，Ｂ４と、
ソースが共通接続され各々のゲートに信号ＢＨＩＴ，Ｈ
ＩＴの供給をそれぞれ受け各々のドレインがバイポーラ
トランジスタＢ１，Ｂ２のエミッタ共通接続点とＮチャ
ネルＭＯＳトランジスタ（以下ＭＯＳトランジスタ）Ｎ
５，Ｎ６のソース共通接続点とにそれぞれ接続したＭＯ
ＳトランジスタＮ１，Ｎ２と、各々のソースが接地電位
ＶＳＳに接続され各々のゲートに信号ＢＲＣ，ＲＣの供
給をそれぞれ受け各々のドレインがＭＯＳトランジスタ
Ｎ３，Ｎ４のソース共通接続点とバイポーラトランジス
タＢ３，Ｂ４のエミッタ共通接続点とにそれぞれ接続し
たＭＯＳトランジスタＮ３，Ｎ４と、ソースが共通接続
され各々のゲートに信号ＷＲＲ，ＢＷＲＲの供給をそれ
ぞれ受け各々のドレインがバイポーラトランジスタＢ
１，Ｂ２のコレクタにそれぞれ接続したＭＯＳトランジ
スタＮ５，Ｎ６とを備える。
され各々のベースに信号ＭＣＲ，ＢＭＣＲの供給をそれ
ぞれ受けそれぞれ電源ＶＤＤに接続した抵抗Ｒ１，Ｒ２
を有する各々のコレクタから出力Ｌ１，Ｌ２を出力する
バイポーラトランジスタＢ１，Ｂ２から成る差動対と、
各々のベースに信号Ｌ１，Ｌ２の供給をそれぞれ受け各
々のコレクタが電源ＶＤＤに接続し各々のエミッタに定
電流源Ｉ１，Ｉ２を接続してそれぞれ出力ＭＳＴ，ＢＭ
ＳＴを出力するバイポーラトランジスタＢ５，Ｂ６と、
エミッタが共通接続され各々のコレクタがバイポーラト
ランジスタＢ５，Ｂ６の各々のベースに接続し各々のベ
ースがバイポーラトランジスタＢ５，Ｂ６の各々のエミ
ッタに接続したバイポーラトランジスタＢ３，Ｂ４と、
ソースが共通接続され各々のゲートに信号ＢＨＩＴ，Ｈ
ＩＴの供給をそれぞれ受け各々のドレインがバイポーラ
トランジスタＢ１，Ｂ２のエミッタ共通接続点とＮチャ
ネルＭＯＳトランジスタ（以下ＭＯＳトランジスタ）Ｎ
５，Ｎ６のソース共通接続点とにそれぞれ接続したＭＯ
ＳトランジスタＮ１，Ｎ２と、各々のソースが接地電位
ＶＳＳに接続され各々のゲートに信号ＢＲＣ，ＲＣの供
給をそれぞれ受け各々のドレインがＭＯＳトランジスタ
Ｎ３，Ｎ４のソース共通接続点とバイポーラトランジス
タＢ３，Ｂ４のエミッタ共通接続点とにそれぞれ接続し
たＭＯＳトランジスタＮ３，Ｎ４と、ソースが共通接続
され各々のゲートに信号ＷＲＲ，ＢＷＲＲの供給をそれ
ぞれ受け各々のドレインがバイポーラトランジスタＢ
１，Ｂ２のコレクタにそれぞれ接続したＭＯＳトランジ
スタＮ５，Ｎ６とを備える。
【００２１】次に、図１を参照して本実施の形態の基本
動作について説明すると、従来と同様に、本実施の形態
の半導体メモリ集積回路では高速動作のため２回のライ
トサイクルを用いてメモリセルへの書き込みを完了す
る。１回目のライトサイクルではライトアドレスとライ
トデータを取り込み、それぞれライトアドレスレジスタ
１２とライトデータレジスタ１８に保持しておく。ｎ回
（ｎは０以上）のリードサイクル後の２回目のライトサ
イクル中にメモリセルへの書き込みを実行するととも
に、この２回目のライトサイクルでは新たにライトアド
レスとライトデータを取り込む。したがってこの２回の
ライトサイクル間のリードサイクルで１回目のライトサ
イクルで取り込んだライトアドレスへのリードアクセス
が行われた場合、旧（誤）データを記憶しているメモリ
セル１３からのリードではなく、新（正）データを記憶
しているライトデータレジスタ１８からのリードを行
う。
動作について説明すると、従来と同様に、本実施の形態
の半導体メモリ集積回路では高速動作のため２回のライ
トサイクルを用いてメモリセルへの書き込みを完了す
る。１回目のライトサイクルではライトアドレスとライ
トデータを取り込み、それぞれライトアドレスレジスタ
１２とライトデータレジスタ１８に保持しておく。ｎ回
（ｎは０以上）のリードサイクル後の２回目のライトサ
イクル中にメモリセルへの書き込みを実行するととも
に、この２回目のライトサイクルでは新たにライトアド
レスとライトデータを取り込む。したがってこの２回の
ライトサイクル間のリードサイクルで１回目のライトサ
イクルで取り込んだライトアドレスへのリードアクセス
が行われた場合、旧（誤）データを記憶しているメモリ
セル１３からのリードではなく、新（正）データを記憶
しているライトデータレジスタ１８からのリードを行
う。
【００２２】本実施の形態の半導体メモリ集積回路の動
作をタイムチャートで示す図４を併せて参照して、ま
ず、通常のメモリセル１３からのリードアクセスについ
て説明すると、１回目のライトサイクルでライトアドレ
スＡ１とライトデータＤ（Ａ１）とをそれぞれレジスタ
１２，１８に取り込んでいると想定する。サイクル０で
アクセスしたアドレスＡ０のメモリセル１３の有効デー
タＱ（Ａ０）は時間ｔ１に信号線ＭＣＲに出力され、小
振幅リードデータレジスタ１５はこれを読込む。また一
致信号ＨＩＴはアドレス不一致によりＬレベルとなって
おり、この一致信号ＨＩＴのＬレベルに応答して小振幅
リードデータレジスタ１５は信号線ＭＣＲすなわちメモ
リセル１３の有効データＱ（Ａ０）を選択し、このデー
タＱ（Ａ０）を時間ｔ３にスルー状態のマスタ回路１５
１が取り込み、マスタ信号線ＭＡに出力する。次に、時
間ｔ２のレジスタクロックＲＣのＨレベルによって、ス
レブ回路１５２は有効データＱ（Ａ０）を時間ｔ４に取
り込む。その後、レベル変換回路１６は時間ｔ５に微小
振幅レベルからＭＯＳレベルに変換して信号線ＤＣに出
力し、時間ｔ６に出力バッファ１７は信号線ＤＣからの
供給データＱ（Ａ０）を入出力ピンＴ１に出力ＤＯとし
て出力する。
作をタイムチャートで示す図４を併せて参照して、ま
ず、通常のメモリセル１３からのリードアクセスについ
て説明すると、１回目のライトサイクルでライトアドレ
スＡ１とライトデータＤ（Ａ１）とをそれぞれレジスタ
１２，１８に取り込んでいると想定する。サイクル０で
アクセスしたアドレスＡ０のメモリセル１３の有効デー
タＱ（Ａ０）は時間ｔ１に信号線ＭＣＲに出力され、小
振幅リードデータレジスタ１５はこれを読込む。また一
致信号ＨＩＴはアドレス不一致によりＬレベルとなって
おり、この一致信号ＨＩＴのＬレベルに応答して小振幅
リードデータレジスタ１５は信号線ＭＣＲすなわちメモ
リセル１３の有効データＱ（Ａ０）を選択し、このデー
タＱ（Ａ０）を時間ｔ３にスルー状態のマスタ回路１５
１が取り込み、マスタ信号線ＭＡに出力する。次に、時
間ｔ２のレジスタクロックＲＣのＨレベルによって、ス
レブ回路１５２は有効データＱ（Ａ０）を時間ｔ４に取
り込む。その後、レベル変換回路１６は時間ｔ５に微小
振幅レベルからＭＯＳレベルに変換して信号線ＤＣに出
力し、時間ｔ６に出力バッファ１７は信号線ＤＣからの
供給データＱ（Ａ０）を入出力ピンＴ１に出力ＤＯとし
て出力する。
【００２３】次に、図２を併せて参照して、リードデー
タレジスタ１５の動作について詳細に説明すると、マス
タ回路１５１はラッチ回路から成り、レジスタクロック
ＲＣがＬレベルの時はスルー状態、Ｈレベルの時はホー
ルド状態となる。またスレブ回路１５２も同様にラッチ
回路から成るが、制御状態はマスタ回路とは反対にレジ
スタクロックＲＣがＬレベルの時はホールド状態、Ｈレ
ベルの時はスルー状態となる。比較回路１４の発生する
一致信号ＨＩＴはアドレス入力レジスタ１１とライトア
ドレスレジスタ１２の各々のアドレスが一致した場合は
Ｈレベルとなり、不一致の場合はＬレベルとなる。
タレジスタ１５の動作について詳細に説明すると、マス
タ回路１５１はラッチ回路から成り、レジスタクロック
ＲＣがＬレベルの時はスルー状態、Ｈレベルの時はホー
ルド状態となる。またスレブ回路１５２も同様にラッチ
回路から成るが、制御状態はマスタ回路とは反対にレジ
スタクロックＲＣがＬレベルの時はホールド状態、Ｈレ
ベルの時はスルー状態となる。比較回路１４の発生する
一致信号ＨＩＴはアドレス入力レジスタ１１とライトア
ドレスレジスタ１２の各々のアドレスが一致した場合は
Ｈレベルとなり、不一致の場合はＬレベルとなる。
【００２４】まず、時間ｔ１にメモリセル１３から読出
した微小振幅リードデータＱ（Ａ０）を時間ｔ３にスル
ー状態のマスタ回路１５１が取り込む。時間ｔ２にレジ
スタクロックＲＣのＬレベルからＨレベルへの遷移に応
答してマスタ回路１５１はデータＱ（Ａ０）のホールド
状態になり、時間ｔ４にスレブ回路１５２がマスタ出力
線ＭＡのデータＱ（Ａ０）を取り込み、このデータＱ
（Ａ０）を出力線ＤＳを経由してレベル変換回路１６に
出力する。
した微小振幅リードデータＱ（Ａ０）を時間ｔ３にスル
ー状態のマスタ回路１５１が取り込む。時間ｔ２にレジ
スタクロックＲＣのＬレベルからＨレベルへの遷移に応
答してマスタ回路１５１はデータＱ（Ａ０）のホールド
状態になり、時間ｔ４にスレブ回路１５２がマスタ出力
線ＭＡのデータＱ（Ａ０）を取り込み、このデータＱ
（Ａ０）を出力線ＤＳを経由してレベル変換回路１６に
出力する。
【００２５】図３を参照してマスタ回路１５１の動作に
ついてさらに詳細に説明すると、まず、アドレス入力レ
ジスタ１１のアドレスがライトアドレスレジスタ１２の
アドレスと不一致の場合、一致信号ＨＩＴはＨＩＴ＝Ｌ
レベル，ＢＨＩＴ＝Ｈレベルとなり、ＭＯＳトランジス
タＮ１が活性化され、メモリセルアレイ１３の出力であ
る信号線ＭＣＲ，ＢＭＣＲのデータを選択する。またこ
の時ＭＯＳトランジスタＮ２は非活性化状態なのでライ
トデータレジスタ１８からの信号線ＷＲＲのＷＲＲ，Ｂ
ＷＲＲのデータを選択しない。ここでレジスタクロック
ＲＣ＝Ｌレベル，ＢＲＣ＝Ｈレベルにそれぞれ遷移した
時、ＭＯＳトランジスタＮ３が活性化され、またＭＯＳ
トランジスタＮ４が非活性化状態となりこのマスタ回路
１５１はスルー状態となり、したがって信号線ＭＣＲ，
ＢＭＣＲのデータをそのままマスタ回路１５１の出力Ｍ
Ａの信号ＭＳＴ，ＢＭＳＴとして出力する。
ついてさらに詳細に説明すると、まず、アドレス入力レ
ジスタ１１のアドレスがライトアドレスレジスタ１２の
アドレスと不一致の場合、一致信号ＨＩＴはＨＩＴ＝Ｌ
レベル，ＢＨＩＴ＝Ｈレベルとなり、ＭＯＳトランジス
タＮ１が活性化され、メモリセルアレイ１３の出力であ
る信号線ＭＣＲ，ＢＭＣＲのデータを選択する。またこ
の時ＭＯＳトランジスタＮ２は非活性化状態なのでライ
トデータレジスタ１８からの信号線ＷＲＲのＷＲＲ，Ｂ
ＷＲＲのデータを選択しない。ここでレジスタクロック
ＲＣ＝Ｌレベル，ＢＲＣ＝Ｈレベルにそれぞれ遷移した
時、ＭＯＳトランジスタＮ３が活性化され、またＭＯＳ
トランジスタＮ４が非活性化状態となりこのマスタ回路
１５１はスルー状態となり、したがって信号線ＭＣＲ，
ＢＭＣＲのデータをそのままマスタ回路１５１の出力Ｍ
Ａの信号ＭＳＴ，ＢＭＳＴとして出力する。
【００２６】その後レジスタクロックＲＣ＝Ｈレベル，
ＢＲＣ＝Ｌレベルに変化した時は、このマスタ回路１５
１はホールド状態となり、ＭＯＳトランジスタＮ３が非
活性化状態になり、またＭＯＳトランジスタＮ４が活性
化されこのマスタ回路１５１はホールド状態となる。し
たがって信号線ＭＣＲ，ＢＭＣＲのデータのマスタ回路
１５１への入力は遮断され、活性化状態のＭＯＳトラン
ジスタＮ４によって活性化しているバイポーラトランジ
スタＢ３，Ｂ４、および定電流源Ｉ１，Ｉ２によって常
時活性化されているバイポーラトランジスタＢ５，Ｂ６
によってマスタ回路の出力データＭＡが保持される。
ＢＲＣ＝Ｌレベルに変化した時は、このマスタ回路１５
１はホールド状態となり、ＭＯＳトランジスタＮ３が非
活性化状態になり、またＭＯＳトランジスタＮ４が活性
化されこのマスタ回路１５１はホールド状態となる。し
たがって信号線ＭＣＲ，ＢＭＣＲのデータのマスタ回路
１５１への入力は遮断され、活性化状態のＭＯＳトラン
ジスタＮ４によって活性化しているバイポーラトランジ
スタＢ３，Ｂ４、および定電流源Ｉ１，Ｉ２によって常
時活性化されているバイポーラトランジスタＢ５，Ｂ６
によってマスタ回路の出力データＭＡが保持される。
【００２７】次に、図４を再度参照してライトデータレ
ジスタ１８からのリードアクセスについて説明すると、
サイクル１でアクセスしたアドレスＡ１は未だメモリセ
ル１３には最新のデータは書き込まれておらず、ライト
データレジスタ１８は正しいデータを保持している。こ
のこととは無関係にアドレスＡ１のメモリセル１３への
アクセスは行われ、時間ｔ７に有効でないすなわち無効
データＱ（Ａ１）が信号線ＭＣＲに出力される。
ジスタ１８からのリードアクセスについて説明すると、
サイクル１でアクセスしたアドレスＡ１は未だメモリセ
ル１３には最新のデータは書き込まれておらず、ライト
データレジスタ１８は正しいデータを保持している。こ
のこととは無関係にアドレスＡ１のメモリセル１３への
アクセスは行われ、時間ｔ７に有効でないすなわち無効
データＱ（Ａ１）が信号線ＭＣＲに出力される。
【００２８】しかし一致信号ＨＩＴはアドレス一致に応
答して時間ｔ９にＨレベルとなり、小振幅リードデータ
レジスタ１５は信号線ＭＣＲ上の無効データＱ（Ａ１）
を選択せずにライトデータレジスタ１８の出力信号線Ｗ
ＲＲ上の有効データＤ（Ａ１）を選択する。つまり時間
ｔ９の一致信号ＨＩＴのＨレベルに応答し、時間ｔ１０
にスルー状態のマスタ回路１５１が取り込み、マスタ回
路１５１の出力信号ＭＡとして出力する。そして時間ｔ
８のレジスタクロックＲＣのＨレベルによって時間ｔ１
１にスレブ回路１５２が有効データＤ（Ａ１）を取り込
む。その後、レベル変換回路１６は時間ｔ１２にこの有
効データＤ（Ａ１）を微小振幅レベルからＭＯＳレベル
に変換して信号線ＤＣに出力し、時間ｔ１３に出力バッ
ファ１７がデータ出力ＯＤとして入出力ピンＴ１に出力
する。
答して時間ｔ９にＨレベルとなり、小振幅リードデータ
レジスタ１５は信号線ＭＣＲ上の無効データＱ（Ａ１）
を選択せずにライトデータレジスタ１８の出力信号線Ｗ
ＲＲ上の有効データＤ（Ａ１）を選択する。つまり時間
ｔ９の一致信号ＨＩＴのＨレベルに応答し、時間ｔ１０
にスルー状態のマスタ回路１５１が取り込み、マスタ回
路１５１の出力信号ＭＡとして出力する。そして時間ｔ
８のレジスタクロックＲＣのＨレベルによって時間ｔ１
１にスレブ回路１５２が有効データＤ（Ａ１）を取り込
む。その後、レベル変換回路１６は時間ｔ１２にこの有
効データＤ（Ａ１）を微小振幅レベルからＭＯＳレベル
に変換して信号線ＤＣに出力し、時間ｔ１３に出力バッ
ファ１７がデータ出力ＯＤとして入出力ピンＴ１に出力
する。
【００２９】図２を再度併せて参照すると、時間ｔ７に
のメモリセル１３からの微小振幅リードデータが信号線
ＭＣＲに現れるが、それより前の時間ｔ９の一致信号Ｈ
ＩＴの活性化により小振幅リードデータレジスタ１５は
信号線ＷＲのライトデータレジスタ１８からの出力Ｄ
（Ａ１）を選択し、この信号Ｄ（Ａ１）を時間ｔ１０に
スルー状態のマスタ回路１５１が取り込む。時間ｔ８に
レジスタクロック（ＲＣ）がＬレベルからＨレベルへの
遷移に応答してマスタ回路１５１はＤ（Ａ１）のホール
ド状態になり、スレブ回路１５２はマスタ信号ＭＡのデ
ータＤ（Ａ１）を時間ｔ１１に取り込み、信号線ＤＳを
経由してレベル変換回路１６に出力する。
のメモリセル１３からの微小振幅リードデータが信号線
ＭＣＲに現れるが、それより前の時間ｔ９の一致信号Ｈ
ＩＴの活性化により小振幅リードデータレジスタ１５は
信号線ＷＲのライトデータレジスタ１８からの出力Ｄ
（Ａ１）を選択し、この信号Ｄ（Ａ１）を時間ｔ１０に
スルー状態のマスタ回路１５１が取り込む。時間ｔ８に
レジスタクロック（ＲＣ）がＬレベルからＨレベルへの
遷移に応答してマスタ回路１５１はＤ（Ａ１）のホール
ド状態になり、スレブ回路１５２はマスタ信号ＭＡのデ
ータＤ（Ａ１）を時間ｔ１１に取り込み、信号線ＤＳを
経由してレベル変換回路１６に出力する。
【００３０】図３を再度併せて参照すると、マスタ回路
１５１の入力は、時間ｔ９にアドレス入力レジスタ１
１，ライトアドレスレジスタ１２の各々のアドレスの一
致に応答して一致信号ＨＩＴ＝Ｈレベル，ＢＨＩＴ＝Ｌ
レベルとなり、ＭＯＳトランジスタＮ２が活性化され、
入力信号線ＷＲＲ，ＢＷＲＲのデータを選択する。また
この時ＭＯＳトランジスタＮ１は非活性化状態なので入
力信号線ＭＣＲ，ＢＭＣＲのデータを選択しない。ここ
でレジスタクロックＲＣ＝Ｌレベル，ＢＲＣ＝Ｈレベル
に遷移した時、ＭＯＳトランジスタＮ３が活性化され、
またＭＯＳトランジスタＮ４が非活性状態となりこのマ
スタ回路１５１はスルー状態となる。したがって信号線
ＷＲＲ，ＢＷＲＲのデータがそのままマスタ回路１５１
の出力信号ＭＡ（ＭＳＴ，ＢＭＳＴ）として時間ｔ１０
に出力する。その後レジスタクロックＲＣが時間ｔ８に
ＲＣ＝Ｈレベル，ＢＲＣ＝Ｌレベルに遷移した時、ＭＯ
ＳトランジスタＮ３が非活性状態になり、ＭＯＳトラン
ジスタＮ４が活性化されこのマスタ回路１５１はホール
ド状態となる。したがって信号線ＷＲＲとＢＷＲＲのマ
スタ回路への入力は遮断され、活性化状態のＭＯＳトラ
ンジスタＮ４によって活性化されるバイポーラトランジ
スタＢ３，Ｂ４、および定電流源Ｉ１，Ｉ２によって常
時活性化されているバイポーラトランジスタＢ５とＢ６
によってマスタ信号ＭＳＴ，ＢＭＳＴの各データを保持
する。
１５１の入力は、時間ｔ９にアドレス入力レジスタ１
１，ライトアドレスレジスタ１２の各々のアドレスの一
致に応答して一致信号ＨＩＴ＝Ｈレベル，ＢＨＩＴ＝Ｌ
レベルとなり、ＭＯＳトランジスタＮ２が活性化され、
入力信号線ＷＲＲ，ＢＷＲＲのデータを選択する。また
この時ＭＯＳトランジスタＮ１は非活性化状態なので入
力信号線ＭＣＲ，ＢＭＣＲのデータを選択しない。ここ
でレジスタクロックＲＣ＝Ｌレベル，ＢＲＣ＝Ｈレベル
に遷移した時、ＭＯＳトランジスタＮ３が活性化され、
またＭＯＳトランジスタＮ４が非活性状態となりこのマ
スタ回路１５１はスルー状態となる。したがって信号線
ＷＲＲ，ＢＷＲＲのデータがそのままマスタ回路１５１
の出力信号ＭＡ（ＭＳＴ，ＢＭＳＴ）として時間ｔ１０
に出力する。その後レジスタクロックＲＣが時間ｔ８に
ＲＣ＝Ｈレベル，ＢＲＣ＝Ｌレベルに遷移した時、ＭＯ
ＳトランジスタＮ３が非活性状態になり、ＭＯＳトラン
ジスタＮ４が活性化されこのマスタ回路１５１はホール
ド状態となる。したがって信号線ＷＲＲとＢＷＲＲのマ
スタ回路への入力は遮断され、活性化状態のＭＯＳトラ
ンジスタＮ４によって活性化されるバイポーラトランジ
スタＢ３，Ｂ４、および定電流源Ｉ１，Ｉ２によって常
時活性化されているバイポーラトランジスタＢ５とＢ６
によってマスタ信号ＭＳＴ，ＢＭＳＴの各データを保持
する。
【００３１】この場合、アクセス時間の遅れや有効デー
タ幅の不具合を起こさせないための一致信号ＨＩＴのセ
ットタイミングの制約は次式の関係を保っていれば良
い。
タ幅の不具合を起こさせないための一致信号ＨＩＴのセ
ットタイミングの制約は次式の関係を保っていれば良
い。
【００３２】 ｔ９＜ｔ８・・・・・・・・・・・・・・・・・・・・・・・・・・（３） またこの一致信号のリセットタイミングの制約としては
同様に次式の関係を保っていれば良い。
同様に次式の関係を保っていれば良い。
【００３３】 ｔ１４＜ｔ１５・・・・・・・・・・・・・・・・・・・・・・・・（４） いいかえるとレジスタクロックＲＣの期間より長く、式
（３），（４）の２つの関係さえ守っていれば良い。こ
れは温度マージンや電圧マージンを考慮してもタイミン
グの設定が容易である。
（３），（４）の２つの関係さえ守っていれば良い。こ
れは温度マージンや電圧マージンを考慮してもタイミン
グの設定が容易である。
【００３４】以上を要約すると、メモリセルへの書き込
みの未完了のアドレスに対するリードアクセスが行われ
た場合、そのアドレスを検知して一致信号を発生させ、
メモリセルからの旧（誤）データをマルチプレクサ機能
付きの小振幅リードデータレジスタの直前で遮断し、ラ
イトデータレジスタに保持しておいた新（正）データを
上記小振幅リードデータレジスタに取り込み、出力バッ
ファを経由して入出力ピンに出力する。アドレスの不一
致のリードアクセスの場合は、上記一致信号は発生しな
いので上記ライトデータレジスタからのリードは遮断さ
れ、通常通り上記メモリセルからのリードを実行しその
データを入出力ピンに出力する。
みの未完了のアドレスに対するリードアクセスが行われ
た場合、そのアドレスを検知して一致信号を発生させ、
メモリセルからの旧（誤）データをマルチプレクサ機能
付きの小振幅リードデータレジスタの直前で遮断し、ラ
イトデータレジスタに保持しておいた新（正）データを
上記小振幅リードデータレジスタに取り込み、出力バッ
ファを経由して入出力ピンに出力する。アドレスの不一
致のリードアクセスの場合は、上記一致信号は発生しな
いので上記ライトデータレジスタからのリードは遮断さ
れ、通常通り上記メモリセルからのリードを実行しその
データを入出力ピンに出力する。
【００３５】なお、前述の実施例に限らず他の構成、例
えばＭＯＳトランジスタのみで構成して本発明の主旨を
実現することも可能である。
えばＭＯＳトランジスタのみで構成して本発明の主旨を
実現することも可能である。
【００３６】
【発明の効果】以上説明したように、本発明の半導体メ
モリ集積回路は、一致信号の供給に応答して保持出力デ
ータおよび読出し出力データのいずれか一方を選択出力
データとして選択しこの選択出力データを保持する出力
データ保持手段を備えるので、１つのリードデータレジ
スタであらゆるリードアクセスに対応でき、さらにリー
ドデータレジスタの制御クロックとアドレス一致信号の
セット・リセットのタイミング設定も容易になることに
より、レジスタクロック線の駆動能力が削減できので、
チップ面積の増大や消費電流の増大要因を除去できると
いう効果がある。
モリ集積回路は、一致信号の供給に応答して保持出力デ
ータおよび読出し出力データのいずれか一方を選択出力
データとして選択しこの選択出力データを保持する出力
データ保持手段を備えるので、１つのリードデータレジ
スタであらゆるリードアクセスに対応でき、さらにリー
ドデータレジスタの制御クロックとアドレス一致信号の
セット・リセットのタイミング設定も容易になることに
より、レジスタクロック線の駆動能力が削減できので、
チップ面積の増大や消費電流の増大要因を除去できると
いう効果がある。
【００３７】また、温度マージンや電圧マージンを考慮
して、上記一致信号のタイミングと上記リードデータレ
ジスタの出力データのタイミングとをアクセス時間およ
び有効データ幅への悪影響を極力抑えるように設定する
ことが容易となり、消費電流の増加やアクセス時間の増
加要因を除去でき、その結果、半導体メモリ集積回路の
特性・能力が向上するという効果がある。
して、上記一致信号のタイミングと上記リードデータレ
ジスタの出力データのタイミングとをアクセス時間およ
び有効データ幅への悪影響を極力抑えるように設定する
ことが容易となり、消費電流の増加やアクセス時間の増
加要因を除去でき、その結果、半導体メモリ集積回路の
特性・能力が向上するという効果がある。
【図１】本発明の半導体メモリ集積回路の一実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】図１の小振幅リードデータレジスタの構成を示
すブロック図である。
すブロック図である。
【図３】図２のマスタ回路の構成を示す回路図である。
【図４】本実施の形態の半導体メモリ集積回路における
動作の一例を示すタイムチャートである。
動作の一例を示すタイムチャートである。
【図５】従来の半導体メモリ集積回路の一例を示すブロ
ック図である。
ック図である。
【図６】図５のリードデータレジスタの構成を示すブロ
ック図である。
ック図である。
【図７】従来の半導体メモリ集積回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
１１ アドレス入力レジスタ １２ ライトアドレスレジスタ １３ メモリセルアレイ １４ 比較回路 １５ 小振幅リードデータレジスタ １６ レベル変換回路 １７ 出力バッファ １８ ライトデータレジスタ １９ 入力バッファ ３１ センスアンプ・レベル変換回路 ３４，３５ リードデータレジスタ ３６ マルチプレクサ １５１，３４１ マスタ回路 １５２，３４２ スレブ回路 Ｂ１〜Ｂ６ バイポーラトランジスタ Ｎ１〜Ｎ６ ＮチャネルＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 Ｉ１，Ｉ２ 定電流源
Claims (3)
- 【請求項１】 書き込み状態のとき入力する第１のアド
レスと対応の書込みデータとをそれぞれ記憶する少なく
とも１組の第１のアドレス保持手段と入力データ保持手
段と、読み出し状態のとき入力する第２のアドレスを記
憶する第２のアドレス保持手段と、前記読み出し状態に
おいて前記第２のアドレスと前記第１のアドレス保持手
段の内容である前記第１のアドレスとを比較し一致に応
答して一致信号を発生する比較手段と、前記入力データ
保持手段の出力する保持出力データとメモリセルからの
読出し出力データとの供給を受け前記一致信号の供給に
応答して前記保持出力データおよび前記読出し出力デー
タのいずれか一方を選択出力データとして選択しこの選
択出力データを保持する出力データ保持手段とを備える
ことを特徴とする半導体メモリ集積回路。 - 【請求項２】 前記出力データ保持手段が、微小振幅レ
ベルの前記読出し出力データを増幅するセンスアンプ機
能を有するとともにＭＯＳレベルの前記一致信号の制御
により前記選択出力データの選択を行う出力データ選択
機能を有することを特徴とする半導体メモリ集積回路。 - 【請求項３】 前記出力データ保持手段が、エミッタが
共通接続され各々のベースに前記読出し出力データの相
補信号の各々の供給をそれぞれ受けそれぞれ第１の電源
に接続した負荷抵抗を有する各々のコレクタから第１，
第２の信号を出力する第１，第２のバイポーラトランジ
スタと、 各々のベースに前記第１，第２の信号の供給をそれぞれ
受け各々のコレクタが前記第１の電源に接続し各々のエ
ミッタに定電流源を接続してそれぞれ相補の出力信号の
各々を出力する第３，第４のバイポーラトランジスタ
と、 エミッタが共通接続され各々のコレクタが前記第３，第
４のバイポーラトランジスタの各々のベースに接続し各
々のベースが前記第３，第４のバイポーラトランジスタ
の各々のエミッタに接続した第５，第６のバイポーラト
ランジスタと、 ソースが共通接続され各々のゲートに前記一致信号の補
相信号の各々の供給を供給をそれぞれ受け各々のドレイ
ンが前記バイポーラトランジスタＢ１，Ｂ２のエミッタ
共通接続点と第５，第６のＮチャネルＭＯＳトランジス
タのソース共通接続点とにそれぞれ接続した第１，第２
のＮチャネルＭＯＳトランジスタと、 各々のソースが第２の電源に接続され各々のゲートに制
御信号の相補信号の各々の供給をそれぞれ受け各々のド
レインが第３，第４のＮチャネルＭＯＳトランジスタソ
ース共通接続点と前記第５，第６のバイポーラトランジ
スタのエミッタ共通接続点とにそれぞれ接続したＭＯＳ
トランジスタＮ３，Ｎ４と、 ソースが共通接続され各々のゲートに前記読出し出力デ
ータの相補信号の各々の供給を受け各々のドレインが前
記第１，第２のバイポーラトランジスタのコレクタにそ
れぞれ接続した第５，第６のＭＯＳトランジスタとを備
えることを特徴とする請求項１記載の半導体メモリ集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200643A JP2888201B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体メモリ集積回路 |
| US08/881,025 US5757704A (en) | 1996-07-30 | 1997-06-23 | Semiconductor memory integrated circuit with simplified circuit structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200643A JP2888201B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
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| JPH1050050A true JPH1050050A (ja) | 1998-02-20 |
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