JP3155545B2 - メモリのリフレッシュ制御回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリのリフレッシュ制御回路に関し、特
にデータ駆動システムにおけるメモリのリフレッシュ動
作を制御するための回路に関する。

［従来の技術］ 種々のデータ処理システムにおけるメモリ素子とし
て、ダイナミックランダムアクセスメモリ（以下、DRAM
と呼ぶ）を使用する場合は、有限時間の周期でそのメモ
リ素子にリフレッシュ処理を行なう必要がある。

マイクロプロセッサのような同期型のデータ処理装置
を含む同期型システムにおいては、命令フェッチ、デー
タのアクセスなどのメモリアクセスが、基本的に基準ク
ロックに従って定期的に実行される。第10図に、同期型
システムにおける２つのリフレッシュ方法が示される。
第１のメモリにおいては、定期的なメモリのアクセスサ
イクルの間に定期的なリフレッシュサイクルが挿入され
ている。第２のメモリにおいては、メモリアクセスが実
行されながら並行してリフレッシュが実行される。これ
を、ヒドゥンリフレッシュと呼ぶ。このような同期型シ
ステムにおいては、メモリアクセスとリフレッシュとの
切換えまたはそれらの識別も、基準クロックに基づいて
制御されている。

また、同期型システムのうちには、メモリアクセスご
とにリフレッシュを実行するのではなく、数回のメモリ
アクセスに１回の割合でリフレッシュを実行するシステ
ムや、ある周期ごとにバースト的にリフレッシュを実行
するシステムもある。いずれのシステムにおいても、リ
フレッシュは基準クロックに基づいて周期的に実行され
る。

一方、パルスに同期してデータが流れ、このデータの
移動に伴なって処理が行なわれるデータフロー型システ
ムが開発されている。このようなデータフロー型システ
ムのうちデータが定期的に流れるシステムにおいては、
リフレッシュに関して同期型システムと類似の処理が可
能である。すなわち、このシステムにおいては、データ
の転送のためのパルスの入力またはデータの転送をクロ
ックとみなして、定期的なリフレッシュ制御を行なうこ
とができる。データフロー型システムのうちでも単なる
パイプラインシステムの場合には、この類似性は最も顕
著である。具体的には、最も簡単なリフレッシュ制御方
法として、定期的に生じているメモリのアクセスサイク
ルごとに、そのサイクルの直後にリフレッシュサイクル
を挿入する方法がある。ただし、この場合、同期型シス
テムのように数回のメモリアクセスに１回の割合でリフ
レッシュを行なったり、バースト的にリフレッシュを行
なう場合には、データの流れに歪みが生じないように若
干の工夫が必要である。

上記のいずれのシステムにおいても、定期的に入力さ
れる何らかのパルスが存在する。そのため、そのパルス
に基づいてリフレッシュサイクルを挿入しかつリフレッ
シュサイクルとアクセスサイクルとの時間的な割振りを
決定するという制御を行なうことにより、リフレッシュ
処理が実現される。

［発明が解決しようとする課題］ 上記の同期型システムやデータが定期的に流れるシス
テムにおいては、常時自走している基準クロックなどを
用いることにより、定期的なリフレッシュ動作をメモリ
アクセスと競合することなく励起させることができる。

一方、データフロー型システムのうちデータ駆動方式
のシステム（以下、データ駆動システムと呼ぶ）は、リ
フレッシュ制御に関して以下の３つの動作上の特徴を有
する。

（１） 基準クロックが存在しない。

（２） 処理すべきデータが生じたタイミングを基準と
してデータが流れる。

（３） 処理すべきデータが生じたときのみ処理が行な
われる。

したがって、データ駆動システムにおいては、上記の
特徴を前提としてリフレッシュ処理を実行しなければな
らない。そのため、同期型システムやデータが定期的に
流れるシステムにおける上記のリフレッシュ処理の方法
をデータ駆動システムにそのまま応用するといくつかの
問題が生じる。

まず、上記の（１）のように、データ駆動システムに
は、同期型システムにおける基準クロックが存在してい
ないので、定期的なリフレッシュの励起そのものが不可
能である。この点は、たとえば周辺回路からリフレッシ
ュ処理を定期的に励起することにより解決される。

しかし、上記の（２）のように、データ駆動システム
においてはメモリに対するアクセスが全く不定期に行な
われかつアクセスのタイミングを予想することができな
い。そのため、上記の方法によりリフレッシュサイクル
が定期的に励起されても、そのリフレッシュサイクル中
にメモリアクセスが発生する可能性がある。このような
場合、メモリアクセスが無視されるかあるいはリフレッ
シュサイクルが途中で終了してしまう。逆に、メモリア
クセス中にリフレッシュサイクルが励起される可能性も
ある。このような場合、リフレッシュサイクルの励起が
無視されるかあるいはメモリアクセスが途中が終了して
しまう。このように、上記の解決方法には難点がある。

そこで、リフレッシュサイクルの励起をメモリアクセ
スに同期して行なう方法が考えられる。たとえば、メモ
リアクセスサイクルの後端でリフレッシュサイクルを励
起する方法が考えられる。しかし、上記の（３）による
と、処理すべきデータが存在するときのみメモリアクセ
スが発生するので、処理すべきデータがないときにはメ
モリアクセスが発生しない。上記の解決方法によるとメ
モリアクセスが発生しないときにはリフレッシュ処理が
行なわれないので、リフレッシュサイクルの時間間隔に
対して十分に長い時間にわたって処理すべきデータがな
い場合には、それだけの長い時間にわたってリフレッシ
ュ処理が行なわれない。これは、定期的にリフレッシュ
処理を行なわなければならないという要求に反する。こ
のように、メモリアクセスに同期してリフレッシュサイ
クルを励起する方法も不十分である。

この発明の目的は、処理すべきデータが存在するとき
のみ動作が行なわれるデータ駆動システムにおいてもメ
モリのリフレッシュを十分に行なうことができるメモリ
のリフレッシュ制御回路を提供することである。

［課題を解決するための手段］ この発明に係るメモリのリフレッシュ制御回路は、リ
フレッシュ要求手段、合流手段および制御手段を備え
る。リフレッシュ要求手段は、リフレッシュ要求信号を
定期的に発生する。合流手段は、通常のアクセス要求信
号およびリフレッシュ要求手段からのリフレッシュ要求
信号を非同期に受け、常に、それらの要求信号の内、要
求の早い一方を出力し、他方を待機させる。制御手段
は、合流手段の出力に応答して、メモリに対して通常の
アクセスまたはリフレッシュ動作の制御を行なう。

［作用］ この発明に係るメモリのリフレッシュ制御回路におい
ては、メモリにリフレッシュ動作を実行させるためのリ
フレッシュ要求信号が定期的に発生される。また、メモ
リの通常のアクセスを実行させるための通常のアクセス
要求信号とリフレッシュ要求信号とが競合する場合に
は、それらの要求信号の一方が出力され、かつ、他方は
待機させられる。待機している要求信号は、先に出力さ
れた要求信号によるアクセスまたはリフレッシュが終了
した後に出力される。したがって、メモリアクセスが不
定期に行なわれても、リフレッシュをほぼ定期的に行な
うことが可能となる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第１図は、この発明の一実施例によるメモリのリフレ
ッシュ制御回路の構成を示すブロック図である。

このリフレッシュ制御回路は、リフレッシュ要求生成
回路101、合流制御回路102、マルチプレクサ103、メモ
リアクセス制御回路104および消滅制御回路106を含む。
入力端子CIは転送パルスを受け、入力端子DIはデータパ
ケットを受ける。また、出力端子COは転送パルスを出力
し、出力端子DOはデータパケットを出力する。入力端子
DIに与えられるデータパケットは、メモリアクセスに必
要なアドレス、書込データ、読出／書込の指示等を含
む。

リフレッシュ要求生成回路101は、リフレッシュに必
要なアドレスを含むリフレッシュパケットを定期的に生
成し、それをノードDRに出力するとともに、転送パルス
をノードCRに出力する。合流制御回路102は、入力端子C
Iに与えられる転送パルスとノードCRに与えられる転送
パルスとを合流させ、一定時間以上の間隔をおいてそれ
らをノードN1に入力順に出力する。同時に、合流制御回
路102は、それらの転送パルスの出力に同期して、各転
送パルスがいずれのノードから与えられた転送パルスで
あるかを識別するための識別信号をノードRFに出力す
る。たとえば、ノードCRから与えられる転送パルスがノ
ードN1に出力されたときにノードRFに“1"の識別信号が
出力されるものとする。また、この転送パルスが出力さ
れる時間間隔は、メモリアクセスおよびリフレッシュの
各々に要する時間よりも長く設定されている。

マルチプレクサ103は、ノードRFの識別信号の値に従
って、ノードDRに出力されるリフレッシュパケットおよ
び入力端子DIに与えられるデータパケットのうちいずれ
か一方を選択し、それをノードDMに出力する。ここで
は、マルチプレクサ103は、ノードRFの識別信号が“1"
であるときにノードDRのリフレッシュパケットを出力
し、識別信号が“0"であるときに入力端子DIのデータパ
ケットを出力する。

メモリアクセス制御回路104は、ノードN1から転送パ
ルスが入力されると、ノードRFの識別信号に従ってメモ
リ105に対してメモリアクセスまたはリフレッシュの制
御を行なう。メモリ105に対するメモリアクセスおよび
リフレッシュの制御は、ノードACを通じて行なわれる。
ここでは、メモリアクセス制御回路104は、ノードRFの
識別信号が“1"のときメモリ105に対してリフレッシュ
の制御を行ない、識別信号が“0"のときメモリ105に対
してメモリアクセスの制御を行なう。さらに、メモリア
クセス制御回路104は、メモリアクセスサイクルまたは
リフレッシュサイクルの終了後、ノードN2に転送パルス
を出力する。

また、メモリアクセス制御回路104は、メモリアクセ
スの制御を行なったときのみ、読出データを含むデータ
パケットを出力端子DOに出力する。

なお、メモリアクセス制御回路104は、メモリアクセ
ス制御およびリフレッシュ制御のいずれを行なったとき
にも出力端子DOにデータパケットを出力してもよい。

消滅制御回路106は、ノードRFの識別信号に従って、
ノードN2に出力される転送パルスを出力端子COに出力す
るかまたはその転送パルスを消去する。ここでは、消滅
制御回路106は、ノードRFの識別信号が“1"であるとき
に転送パルスを消滅させる。すなわち、識別信号が“1"
のときには、ノードN2に転送パルスが与えられても、出
力端子COには転送パルスは出力されない。

次に、第２図のタイミングチャートを参照しながら第
１図のリフレッシュ制御回路の動作を説明する。

まず、ある時刻t1に、リフレッシュ要求生成回路101
からノードDRにリフレッシュパケットが出力され、同時
にノードCRに転送パルスが出力される。これにより、合
流制御回路102が合流動作を行なう。時刻t1では、入力
端子CIに転送パルスが与えられていないので、合流制御
回路102はノードCRに与えられる転送パルスをそのまま
ノードN1に転送して出力する。同時に、合流制御回路10
2は、ノードRFに“1"の識別信号を出力する。マルチプ
レクサ103は、識別信号が“1"であることに応答して、
ノードDMにリフレッシュパケットを出力する。その結
果、メモリアクセス制御回路104は、メモリ105に対して
ノードACを介してリフレッシュ制御を行なう。

メモリアクセス制御回路104は、リフレッシュサイク
ルが終了した後（時刻t2）、ノードN2に転送パルスを出
力する。識別信号が“1"であるので、消滅制御回路106
は、ノードN2に与えられる転送パルスを消去し、出力端
子COに転送パルスを出力しない。このようにして、一連
のリフレッシュ処理が実行される。

次に、時刻t3に、入力端子DIにデータパケットが与え
られ、同時に、メモリアクセスを行なうための転送パル
スが入力端子CIに与えられる。それにより、合流制御回
路102は合流動作を行なう。この場合、ノードCRに転送
パルスが与えられていないので、合流制御回路102は、
入力端子CIに与えられた転送パルスをそのままノードN1
に転送して出力する。同時に、合流制御回路102は、ノ
ードRFに“0"の識別信号を出力する。マルチプレクサ10
3は、識別信号が“0"であることに応答して、入力端子D
Iに与えられたデータパケットをノードDMに出力する。
その結果、メモリアクセス制御回路104は、ノードACを
通じてメモリ105に対してデータパケットに基づくメモ
リアクセス制御（データの読出または書込）を実行す
る。メモリアクセス制御の終了後、メモリアクセス制御
回路104はそのアクセスにより得られたデータパケット
を出力端子DOに出力し、同時に、転送パルスをノードN2
に出力する（時刻t4）。識別信号が“0"であるので、消
滅制御回路106は、ノードN2に出力された転送パルスを
出力端子COに出力する。このようにして、一連のメモリ
アクセス処理が実行される。

時刻t5において、リフレッシュ要求生成回路101から
ノードCRに出力された転送パルスによりリフレッシュサ
イクルが励起され、そのリフレッシュサイクル中の時刻
t6にメモリアクセスのためのデータパケットが入力端子
DIに与えられるとともに転送パルスが入力端子CIに与え
られる。この場合には、合流制御回路102の合流動作に
より入力端子CIに与えられた転送パルスの出力が待たさ
れる。ノードCRに与えられた転送パルスがノードN1に出
力された時刻t5から一定時間の経過後の時刻t7に、ノー
ドCIに与えられた転送パルスがノードN1に出力される。
このとき、ノードRFの識別信号が“0"に遷移する。この
時点においては前のリフレッシュ動作が終了している。
以後、上記のようにしてメモリアクセス制御が行なわれ
る。

一方、時刻t8において、入力端子CIに与えられた転送
パルスがノードN1に出力された直後、時刻t9において、
リフレッシュ要求生成回路101からノードCRに転送パル
スが出力される。この場合には、合流制御回路102の合
流動作によりノードCRに与えられた転送パルスの出力が
待たされ、時刻t10において、その転送パルスがノードN
1に出力される。

入力端子CIに全く転送パルスが入力されない場合にお
いても、リフレッシュ要求生成回路101において生成さ
れるリフレッシュデータおよび転送パルスによって、リ
フレッシュ処理が定期的に実行される。

第３図は、第１図に示される合流制御回路102の構成
の一例を示す回路図である。

この合流制御回路102は、Ｄ型フリップフロップ301,3
02,303,304、NANDゲート305,306,307,308、NORゲート30
9,310、インバータ311,312、ORゲート313および遅延回
路D1,D2,D3,D4を含む。NANDゲート305,306が第１のフリ
ップフロップを構成し、NANDゲート307,308が第２のフ
リップフロップを構成する。

なお、第２図では、入力端子CIおよびノードCRに負の
転送パルスが与えられ、ノードN1に負の転送パルスが出
力される。しかし、第３図の回路例では、入力端子CIお
よびノードCRに正の転送パルスが与えられ、ノードN1に
正の転送パルスが出力されるものとする。

フリップフロップ301,302は、入力端子CIに与えられ
る正の転送パルスおよびノードCRに与えられる正の転送
パルスをそれぞれ記憶し、ノードN11,N12にそれぞれ
“0"を出力する。ノードN11の出力がノードN12の出力よ
りも先に“0"になると、ノードN13の出力が“0"とな
る。逆に、ノードN12の出力がノードN11の出力よりも先
に“0"になると、ノードN14の出力が“0"となる。ノー
ドN13とノードN14とは、互いに反転値を出力する。

したがって、ノードCRに入力端子CIよりも先に正の転
送パルスが与えられると、ノードN12の出力が先に“0"
となる。それにより、ノードN14の出力が“0"となり、
ノードN13の出力が“1"となる。その結果、ノードRFに
“1"の識別信号が出力される。また、ノードN16の出力
が“1"に立上がる。この立上がりエッジがフリップフロ
ップ304およびインバータ312により正のパルスに変換さ
れ、その正のパルスはノードN18およびORゲート313を通
じてノードN1に転送パルスとして出力される。一方、こ
の正のパルスは、遅延回路D4を通じてフリップフロップ
302のリセット端子に与えられる。それにより、一定
時間の後、フリップフロップ302がリセットされる。

この時点でノードN11の出力が“0"であると、ノードN
13,N14の出力の値は互いに反転される。それにより、ノ
ードRFに“0"の識別信号が出力されるとともに、フリッ
プフロップ303およびインバータ311によりノードN15の
出力の立上がりエッジが正のパルスに変換される。この
正のパルスはノードN17およびORゲート313を通じてノー
ドN1に転送パルスとして出力される。また、この正のパ
ルスは遅延回路D3を通じてフリップフロップ301に与え
られる。それにより、一定時間の後、フリップフロップ
301がリセットされる。

このようにして、ノードCRに入力端子CIよりも先に正
の転送パルスが与えられると、ノードN1に正の転送パル
スが出力されるとともに、ノードRFに“1"の識別信号が
出力される。この場合、入力端子CIに与えられた転送パ
ルスは待機させられ、一定時間の経過後ノードN1から出
力される。同時に、ノードRFから“0"の識別信号が出力
される。

逆に、入力端子CIにノードCRよりも先に正の転送パル
スが与えられると、ノードN1に正の転送パルスが出力さ
れるとともに、ノードRFに“0"の識別信号が出力され
る。この場合、ノードCRに与えられた転送パルスは待機
させられ、一定時間の経過後ノードN1に出力される。同
時に、ノードRFに“1"の識別信号が出力される。

このようにして合流制御回路112の合流動作が行なわ
れる。

第４図は、第１図に示されるメモリアクセス制御回路
104の構成の一例を示す回路図である。

このメモリアクセス制御回路104は、NORゲート401,40
2,403,404、ORゲート405、バッファ406、マルチプレク
サ407、ラッチ回路408および遅延回路D5,D6,D7を含む。
NORゲート401,402が第３のフリップフロップを構成し、
NORゲート403,404が第２のフリップフロップを構成す
る。

第１図に示されるノードACは、ロウアドレスストロー
ブ信号を伝送するための▲▼線RAS、コラムアド
レスストローブ信号を伝送するための▲▼線CA
S、アドレス信号を伝送するためのアドレス線AD、ライ
トイネーブル信号を伝送するための▲▼線WEおよび
データを伝送するためのデータ線DLを含む。

第４図の回路例においても、ノードN1に正の転送パル
スが与えられ、ノードN2に正の転送パルスが出力される
ものとする。

ノードDMに与えられるデータパケットは、行アドレス
RA、列アドレスCA、ライトイネーブル信号および書込デ
ータを含む。行アドレスRAおよび列アドレスCAはマルチ
プレクサ407に与えられ、ライトイネーブル信号は▲
▼線WEに与えられ、書込データはバッファ406に与え
られる。

まず、マルチプレクサ407は行アドレスRAをアドレス
線ADに出力する。ノードN1に正の転送パルスが与えられ
ると、NORゲート401,402からなる第３のフリップフロッ
プがセットされる。それにより、▲▼線RASの電
位が立下がる。第１図のメモリ105は、▲▼線RAS
の電位の立下がりに応答して、アドレス線ADから与えら
れる行アドレスRAを取込む。一定時間の後、マルチプレ
クサ407は、列アドレスCAをアドレス線ADに出力する。
また、ノードN1への正の転送パルスの入力から一定時間
の経過後、NORゲート403、404からなる第４のフリップ
フロップがセットされる。それにより、▲▼線CA
Sの電位が立下がる。第１図のメモリ105は、▲▼
線CASの電位の立下がりに応答して、アドレス線ADから
与えられる列アドレスCAを取込む。

なお、ノードRFに与えられる識別信号が“1"のとき
は、▲▼線CASの電位は立下がらない。そのた
め、リフレッシュ時には、第１図のメモリ105には列ア
ドレスCAが与えられない。

また、▲▼線WEのライトイネーブル信号が“0"の
ときにはバッファ406は導通状態となっている。これに
より、データ線DLには書込データが出力される。その結
果、メモリ105において行アドレスRAおよび列アドレスC
Aに基づいて選択されたメモリセルに書込データが書込
まれる。また、リフレッシュ時には、メモリ105におい
て行アドレスRAに基づいて選択された１行のメモリセル
に対してリフレッシュ処理が行なわれる。

▲▼線WEのライトイネーブル信号が“1"のときに
は、メモリ105は読出状態となっている。したがって、
この場合、バッファ406は高インピーダンス状態となっ
ている。第１図に示されるメモリ105においては、行ア
ドレスRAおよび列アドレスCAに基づいて選択されたメモ
リセルからデータが読出され、データ線DLにその読出デ
ータが与えられる。

このように、必要な信号がノードACに出力されるとと
もに、ノードN1に与えられた正の転送パルスが一定時間
の後ノードN2に出力される。同時に、アクセスにより得
られたデータパケットがラッチ回路408にラッチされ、
出力端子DOに出力される。このとき、▲▼線RAS
の信号および▲▼線CASの信号が“1"に戻る。こ
のようにして、メモリ105の制御が行なわれる。

第５図は、この発明の他の実施例によるメモリのリフ
レッシュ制御回路の構成を示すブロック図である。

第５図の実施例では、第１図の実施例における合流制
御回路102の代わりにノードN2の転送パルスに応答する
合流制御回路112が設けられている。第１の実施例にお
ける合流制御回路102は、１つの転送パルスをノードN1
に出力してから一定時間以上の時間間隔をおいて次の転
送パルスをノードN1に出力する。すなわち、合流制御回
路102は、１つの転送パルスの出力の後一定時間が経過
するまで次の転送パルスの出力を抑止する。これに対し
て、第５図の実施例における合流制御回路112は、１つ
の転送パルスをノードN1に出力した後、その転送パルス
に応答してメモリアクセスまたはリフレッシュが行なわ
れ、その転送パルスがメモリアクセス制御回路104から
ノードN2に出力されるまで、次の転送パルスの出力を待
機させる。その他の部分の構成および動作は、第１図の
実施例の構成および動作と同様である。

第６図は、この発明のさらに他の実施例によるメモリ
のリフレッシュ制御回路の構成を示すブロック図であ
る。

第６図の実施例では、第１図の実施例におけるリフレ
ッシュ要求生成回路101およびメモリアクセス制御回路1
04の代わりに、リフレッシュ要求生成回路111およびメ
モリアクセス制御回路114が設けられ、マルチプレクサ1
03は設けられていない。

リフレッシュ要求生成回路111は、定期的にノードCR
にリフレッシュのための転送パルスを発生するのみであ
り、リフレッシュに必要なアドレスを含むリフレッシュ
パケットは発生しない。メモリアクセス制御回路114
は、リフレッシュに必要なアドレスを発生する機能を内
蔵している。メモリアクセス制御回路114は、ノードRF
の識別信号が“1"であるときに、リフレッシュに必要な
アドレスを発生し、メモリ105のリフレッシュ制御を行
なう。

上記実施例のメモリのリフレッシュ制御回路は、たと
えば第７図に示されるデータフロー型情報処理装置に適
用される。次に、第８図および第９図を参照しながら第
７図のデータフロー型情報処理装置の構成および動作を
説明する。第８図は第７図のデータフロー型情報処理装
置により処理されるデータパケットのフィールド構成の
一例を示す図である。

第８図に示されるデータパケットは、先行フィール
ド、命令フィールド、データ１フィールドおよびデータ
２フィールドを含む。行先フィールドには行先情報が格
納され、命令フィールドには命令情報が格納され、デー
タ１フィールドまたはデータ２フィールドにはオペラン
ドデータが格納される。

第７図に示される情報処理装置は、プログラム記憶部
１、対データ検出部２および演算処理部３を含む。

プログラム記憶部１には、第９図に示されるデータフ
ロープログラムが記憶されている。データフロープログ
ラムの各行は、行先情報および命令情報を含む。プログ
ラム記憶部１は、入力されたデータパケットの行先情報
に基づいたアドレス指定によって、第９図に示すよう
に、データフロープログラムの行先情報および命令情報
を読出し、その行先情報および命令情報データパケット
の行先フィールドおよび命令フィールドにそれぞれ格納
し、そのデータパケットを出力する。

対データ検出部２は、プログラム記憶部１から出力さ
れるデータパケットの待合わせを行なう。すなわち、命
令情報が２入力命令を示している場合には、同じ行先情
報を有する異なる２つのデータパケットを検出し、それ
らのデータパケットのうち一方のデータパケットのオペ
ランドデータ（第８図におけるデータ１フィールドの内
容）を、他方のデータパケットのデータ２フィールドに
格納し、その他方のデータパケットを出力する。命令情
報が１入力命令を示している場合には、入力されたデー
タパケットをそのまま出力する。

演算処理部３は、対データ検出部２から出力されるデ
ータパケットに対して、命令情報に基づく演算処理を行
ない、その演算結果をデータパケットのデータ１フィー
ルドに格納してそのデータパケットをプログラム記憶部
１に出力する。

なお、プログラム記憶部１と対データ検出部２とは２
つのデータ伝送部4a,4bにより結合されている。プログ
ラム記憶部１から出力されるデータパケットは、選択的
にデータ伝送路4a,4bのいずれか一方により伝送され
る。対データ検出部２と演算処理部３とはデータ伝送路
５により結合されており、演算処理部３とプログラム記
憶部１とはデータ伝送路６により結合されている。

データパケットが、プログラム記憶部１、対データ検
出部２、演算処理部３およびプログラム記憶部１を順に
回り続けることにより、プログラム記憶部１に記憶され
たデータフロープログラムに基づく演算処理が進行す
る。

上記実施例のメモリのリフレッシュ制御回路は、プロ
グラム記憶部１においてデータフロープログラムを記憶
するためのプログラムメモリの制御に用いられる。

なお、この発明のメモリのリフレッシュ制御回路は、
第７図に示されるデータフロー型情報処理装置に限ら
ず、その他の構成を有するデータ駆動システムなど、基
準クロックが存在しないシステムに適用することができ
る。

［発明の効果］ 以上のようにこの発明によると、リフレッシュ要求手
段により定期的にリフレッシュ要求信号が発生され、か
つ、アクセス要求信号およびリフレッシュ要求信号が競
合した場合には一方が出力され他方が待機される。した
がって、リフレッシュまたはメモリアクセスが無視され
たりあるいはメモリアクセスまたはリフレッシュサイク
ルが途中で終了することなく、リフレッシュ処理をほぼ
定期的に行なうことができる。したがって、基準クロッ
クが存在しないシステムにおいても、十分なリフレッシ
ュ処理を行なうことが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリのリフレッシ
ュ制御回路の構成を示すブロック図である。第２図は第
１図のリフレッシュ制御回路の動作を説明するためのタ
イミングチャートである。第３図は第１図の実施例に含
まれる合流制御回路の構成の一例を示す回路図である。
第４図は第１図の実施例に含まれるメモリアクセス制御
回路の構成の一例を示す回路図である。第５図はこの発
明の他の実施例によるメモリのリフレッシュ制御回路の
構成を示すブロック図である。第６図はこの発明のさら
に他の実施例によるメモリのリフレッシュ制御回路の構
成を示すブロック図である。第７図はこの発明に係るメ
モリのリフレッシュ制御回路が適用されるデータフロー
型情報処理装置の構成の一例を示すブロック図である。
第８図は第７図の情報処理装置により処理されたデータ
パケットのフィールド構成の一例を示す図である。第９
図は第７図の情報処理装置のプログラム記憶部に記憶さ
れるデータフロープログラムの一例を示す図である。第
10図は従来のリフレッシュ方法を説明するためのタイミ
ングチャートである。 図において、101はリフレッシュ要求生成回路、102は合
流制御回路、103はマルチプレクサ、104はメモリアクセ
ス制御回路、105はメモリ、106は消滅制御回路、CIは転
送パルスの入力端子、COは転送パルスの出力端子、DIは
データパケットの入力端子、DOはデータパケットの出力
端子、RFは識別信号が出力されるノードを示す。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮田 宗一 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭62−188096（ＪＰ，Ａ) 特開 昭60−214497（ＪＰ，Ａ) 特開 昭59−45691（ＪＰ，Ａ) 特開 平３−95793（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力転送パルスと、入力データパケットと
   を受け、該入力データパケットの内容に基づくプログラ
   ムメモリのアクセスにより該プログラムメモリより読み
   出された情報で前記入力データパケットの内容を更新し
   た出力データパケットと、出力転送パルスとを出力す
   る。データフロー型情報処理装置のプログラム記憶部を
   構成する前記プログラムメモリのリフレッシュ動作を制
   御するための制御回路であって、 リフレッシュ要求信号を定期的に発生するリフレッシュ
   要求生成回路と、 通常のアクセス要求信号である前記入力転送パルスおよ
   び前記リフレッシュ要求生成回路からの前記リフレッシ
   ュ要求信号を非同期に受け、常に、それらの要求信号の
   内、要求の早い一方を出力要求信号として出力し、他方
   を待機させ、前記出力要求信号が、前記通常のアクセス
   要求信号である前記入力転送パルスと、前記リフレッシ
   ュ要求信号との何れであるかを示す識別信号を出力する
   と共に、所定時間の経過後に、前記待機を解除して、前
   記他方を出力要求信号として出力させる合流制御回路
   と、 前記合流制御回路の出力および前記入力データパケット
   に応答して、前記プログラムメモリに対して、通常のア
   クセス動作またはリフレッシュ動作の制御を行ない、そ
   の動作終了後に、パルス信号と、更に、動作がアクセス
   動作であった場合は、前記出力データパケットを出力す
   るメモリアクセス制御回路と、 前記合流制御回路より出力される前記識別信号に応答し
   て、前記メモリアクセス制御回路より出力される前記パ
   ルス信号の消滅制御を行ない、前記識別信号が、出力要
   求信号が前記通常のアクセス要求信号である前記入力転
   送パルスであることを示す信号であるときは、前記パル
   ス信号を、前記出力転送パルスとして、その出力端子に
   出力させ、一方、前記識別信号が、出力要求信号が前記
   リフレッシュ要求信号であることを示す信号であるとき
   は、前記パルス信号を消滅させて、その出力端子に出力
   させないパルス信号消滅制御回路とを設けたことを特徴
   とする、メモリのリフレッシュ制御回路。