WO2009139109A1 - メモリ制御装置、およびこれを備えた情報処理装置 - Google Patents

メモリ制御装置、およびこれを備えた情報処理装置 Download PDF

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WO2009139109A1
WO2009139109A1 PCT/JP2009/001533 JP2009001533W WO2009139109A1 WO 2009139109 A1 WO2009139109 A1 WO 2009139109A1 JP 2009001533 W JP2009001533 W JP 2009001533W WO 2009139109 A1 WO2009139109 A1 WO 2009139109A1
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WO
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refresh
memory
request
access
master
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Application number
PCT/JP2009/001533
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English (en)
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Inventor
渡邉義治
村上大輔
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
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    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations

Definitions

  • the present invention is connected to a plurality of master devices and a memory shared by the plurality of master devices, and controls access from the master device to the memory in response to an access request issued from the plurality of master devices.
  • the present invention relates to a memory control device and an information processing device including the same.
  • a unified memory technology in which a plurality of masters such as processors and hardware engines access a shared memory.
  • a memory used at this time there is an SDRAM (SynchronousoDynamic Random Access Memory) or the like.
  • the SDRAM is a volatile memory, and in order to retain data, it is necessary to perform an operation of injecting charges at regular intervals called refresh.
  • refresh operation is performed on the SDRAM, there is a period during which access to the SDRAM is impossible for a certain period before and after the refresh operation according to the specifications of the SDRAM. Therefore, when the refresh operation occurs, the access request from the master to the SDRAM is temporarily interrupted, leading to a decrease in access efficiency from the master to the SDRAM.
  • a memory refresh control circuit described in Patent Document 1 is disclosed as a conventional technique for alleviating this decrease in access efficiency.
  • the memory refresh control circuit of Patent Literature 1 issues a refresh command in advance of a periodic refresh issue interval when an access request to the memory is not issued from the host CPU.
  • a refresh request synchronized with the periodic refresh issuance time is issued while an access request to the memory is issued from the host CPU, the following processing is performed.
  • the memory refresh control circuit stops issuing the refresh command according to the refresh request. Accordingly, since the access request from the host CPU to the memory is not interrupted, a reduction in the access efficiency from the host CPU to the memory due to the issuance of the refresh command is alleviated.
  • JP-A-6-236683 JP-A-6-236683
  • Patent Document 1 it is possible to alleviate a decrease in access efficiency from the host CPU to the memory, but a configuration in which a plurality of masters share the memory is not adopted.
  • a refresh command can be issued in advance as in Patent Document 1 only when all the plurality of masters have not issued a memory access request. It becomes.
  • there are few situations in which all of the plurality of masters do not issue access requests to the memory and there is a problem that the effect of alleviating the decrease in access efficiency in Patent Document 1 is reduced.
  • the present invention provides a memory control device that alleviates a decrease in access efficiency from a master to a memory due to the issuance of a refresh command by issuing a refresh command in advance even when the memory is shared by a plurality of masters. It is another object of the present invention to provide an information processing apparatus including the memory control apparatus.
  • a semiconductor device of the present invention is connected to a plurality of master devices and a memory shared by the plurality of master devices, and the master device responds to an access request issued from the plurality of master devices.
  • a memory control device that controls access from a device to the memory, and monitors a use band that is a memory access data amount per unit time by an access request issued from the master device for each of the plurality of master devices.
  • a monitoring unit a holding unit that holds a predetermined request bandwidth for each of the plurality of master devices, and a determination as to whether or not a corresponding use bandwidth has reached a corresponding request bandwidth for each of the plurality of master devices. Based on the determination result of each master device by the band determination unit and the band determination unit, regardless of the refresh cycle timing. And a control unit that issues a command to the memory.
  • the preceding refresh command is issued to the memory shared by a plurality of master devices based on the used bandwidth and the requested bandwidth, so that the master device by issuing the refresh command generated in synchronization with the refresh cycle. Can reduce the decrease in access efficiency to the memory.
  • control unit regards that the corresponding master device has not asserted the access request, and all of the plurality of master devices have received the access request. May be issued to the memory.
  • control unit is configured to decrement the normal refresh control unit for periodically issuing a normal refresh command for refreshing the memory to the memory, and to decrement by 1 for each refresh cycle.
  • a refresh issuance counter that increments by 1 and increments by 1 when the preceding refresh command is issued, and the normal refresh controller issues the normal refresh command when the count value of the refresh issuance counter reaches a reference value
  • the normal refresh command does not have to be issued when the count value of the refresh issue counter reaches a value other than the reference value.
  • the number of times that the preceding refresh command corresponding to the period is issued before the period in which the normal refresh command is not issued is equal to or more than the number of times the normal refresh command should be issued in the period.
  • control unit may prohibit the issuance of the preceding refresh command when the value counted by the refresh issuance number counter is equal to or greater than a predetermined threshold value that is greater than the reference value.
  • the memory control device issues a normal refresh command at least once within the time corresponding to the threshold value and the refresh cycle. As a result, it is possible to further prevent memory data from being volatilized due to the memory not being refreshed for a long time.
  • control unit periodically issues a normal refresh request for refreshing the memory, a difference between a use band corresponding to each of the plurality of master devices and a corresponding request band, and the refresh Based on the refresh request bandwidth that is the memory access data amount per unit time according to the request, the normal refresh request and each access request issued from the plurality of master devices are arbitrated, and a command according to the arbitration result May be included in the memory.
  • An information processing apparatus includes a semiconductor integrated circuit having the memory control device and the plurality of master devices, and the memory connected to the semiconductor integrated circuit and requiring a refresh operation.
  • the master device includes: a first master device for writing encoded data input from the outside to the memory; and decoding the encoded data written to the memory and decoding the decoded data that is the encoded data A second master device that writes to the memory; and a third master device that acquires the decoded data from the memory and outputs the acquired decoded data to a display device.
  • the first master device may write the encoded data separated from the digital broadcast wave into the memory.
  • the encoded data may be data including an image.
  • the information processing apparatus further includes an image sensor that captures an image of a subject and outputs image data, and a fourth master device that writes the output image data to the memory.
  • the second master device further includes: The shooting data is acquired from the memory, the acquired shooting data is encoded, the encoded shooting data that is the encoded shooting data is written to the memory, and the third master device further stores the shooting data. Obtaining from the memory, outputting the obtained shooting data to the display device, the first master device acquires the encoded shooting data from the memory, and records the acquired encoded shooting data on a recording medium May be.
  • a memory control device and information for alleviating a decrease in access efficiency from the master to the memory due to issuing a refresh command by issuing a refresh command in advance A processing device can be provided.
  • FIG. 1 is a diagram illustrating a configuration of the memory control device according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a detailed configuration of the access request arbitration unit.
  • FIG. 3 is a block diagram illustrating an example of a detailed configuration of the used bandwidth monitoring unit.
  • FIG. 4 is a block diagram showing a detailed configuration of the refresh request issuing unit.
  • FIG. 5 is a timing chart showing an example of the operation of the memory control device.
  • FIG. 6 is a block diagram illustrating a detailed configuration of the refresh request issuing unit in the second embodiment.
  • FIG. 7 is a timing chart showing an example of the operation of the memory control device.
  • FIG. 8 is a block diagram showing a system configuration in the third embodiment.
  • FIG. 9 is a block diagram illustrating a system configuration according to the fourth embodiment.
  • FIG. 10 is a block diagram showing a configuration of a digital camera including the memory control device of the present invention.
  • the memory control device is connected to a plurality of master devices that issue access requests and a memory shared by the plurality of master devices, and controls memory access in accordance with the access requests.
  • Each of the plurality of master devices a monitoring unit that monitors a used bandwidth that is a memory access data amount per unit time by an access request issued from the master device, and for each of the plurality of master devices, A holding unit that holds a predetermined required bandwidth, a bandwidth determination unit that determines whether or not a corresponding used bandwidth has reached a corresponding required bandwidth for each of the plurality of master devices, and a master by the bandwidth determination unit
  • a controller that issues a prior refresh command to the memory regardless of the refresh cycle timing based on the determination result for each device.
  • the preceding refresh command is issued to the memory shared by a plurality of master devices based on the used bandwidth and the requested bandwidth, so that the master device by issuing the refresh command generated in synchronization with the refresh cycle. Can reduce the decrease in access efficiency to the memory.
  • FIG. 1 is a diagram showing a configuration of a memory control device according to the first embodiment of the present invention.
  • masters 100 to 102 connected to the memory control device 103 and a memory 104 are also shown.
  • the memory control device 103 includes an access request arbitration unit 105 and a refresh request control unit 106, and controls arbitration of access requests 150 to 152 from the masters 100 to 102 to the memory 104 and issuance of access commands to the memory 104.
  • the memory control device 103 also controls issue of a refresh command to the memory 104.
  • the access request arbitration unit 105 performs arbitration for the access requests 150 to 152 to the memory 104 issued from each master so as to satisfy a predetermined bandwidth to the memory 104 for each master 100 to 102. Next, one of the access commands 153 to 155 is issued to the memory 104 via the command transmission signal line 169 according to the arbitration result.
  • the access commands 153 to 155 are composed of write / read distinction, master type, access address, access data amount, and the like.
  • the access request arbitration unit 105 transmits the result of the arbitration to the master via the access request permission signals 156 to 158.
  • the access request arbitration unit 105 also monitors the bandwidth used by each master based on access commands 153 to 155 and access request permission signals 156 to 158 from each master to the memory 104.
  • the request bandwidth excess signals 159 to 161 are asserted to the master that has issued an access request exceeding the requested bandwidth to the memory 104 set for each master, and the refresh request control unit 106 exceeds the requested bandwidth.
  • the fact that the access requests 150 to 152 are issued is transmitted.
  • the refresh request control unit 106 generates a refresh request 162, a refresh command 163, a preceding refresh request signal 164, and the like based on the access requests 150 to 152 from the masters 100 to 102 and the arbitration result in the access request arbitration unit 105.
  • the refresh request control unit 106 includes a refresh cycle counter 107, a refresh issuance counter 108, and a refresh request issuance unit 109, and includes a refresh request 162, a refresh command 163, a preceding refresh request signal 164, a refresh cycle.
  • a refresh cycle count signal 165 that is a signal indicating the value of the counter 107 is issued to the access request arbitration unit 105.
  • the refresh cycle counter 107 is a down counter that decrements the value by 1 every cycle with a value corresponding to a set refresh cycle (for example, 10 milliseconds) as an initial value based on a master clock input from the outside.
  • the refresh cycle counter 107 outputs a refresh cycle count signal 165 to the access request arbitration unit 105. Further, when the value of the refresh cycle counter 107 becomes 1, the refresh cycle counter 107 asserts the refresh issue number counter decrement signal 167. Also, the value of the refresh cycle counter 107 is reset to the initial value in the next cycle when it becomes 1.
  • the refresh issue counter 108 increments the counter value by 1 when the refresh request permission signal 166 is asserted from the access request arbitration unit 105, and decrements by 1 when the refresh issue counter decrement signal 167 is asserted from the refresh cycle counter 107. . That is, the value of the refresh issuance counter 108 represents the number of times that the refresh is issued before the refresh cycle comes. The value of the refresh issue number counter 108 is transmitted to the refresh request issue unit 109 via the refresh issue number count signal 168.
  • the refresh request issuance unit 109 performs the refresh request 162 and the preceding refresh according to the value of the refresh issuance count counter 108 transmitted by the refresh issuance count signal 168 and the request bandwidth excess signals 159 to 161 corresponding to the masters 100 to 102, respectively.
  • a request signal 164 is issued.
  • the refresh request issuing unit 109 outputs a refresh command 163 to the access request arbitration unit 105.
  • the refresh command 163 is a fixed value, a command ID indicating that the access request arbitration unit 105 is a refresh command necessary for issuing a refresh to the memory 104, and which area of the memory 104 is refreshed. It has information on the refresh area indicating whether to execute.
  • FIG. 2 is a block diagram showing a detailed configuration of the access request arbitration unit 105 in FIG.
  • the access request arbitration unit 105 includes an arbitrator 200, request band holding units 201 to 203, use band monitoring units 204 to 206, and comparators 217 to 219.
  • the arbiter 200 includes requested bandwidth holding units 201 to 203 set for each master 100 to 102, used bandwidths 250 to 252 for each master 100 to 102 transmitted from the used bandwidth monitoring units 204 to 206, and a refresh cycle count signal 165. Based on the preceding refresh request signal 164, the access requests 150 to 152 and the refresh request 162 from the masters 100 to 102 are arbitrated. The arbitration result is transmitted to masters 100 to 102 and refresh request control unit 106 via access request permission signals 156 to 158 and refresh request permission signal 166, respectively.
  • the arbiter 200 includes subtracters 207 to 209, a request band calculation unit 210, access request mask circuits 211 to 213, a maximum value determination circuit 214, and a selector 215.
  • Each of the subtracters 207 to 209 subtracts the corresponding use band monitored by the corresponding use band monitoring unit 204 from the request band held in the corresponding request band holding unit 201. Specifically, the subtracter 207 calculates (requested bandwidth-used bandwidth 250 held by the requested bandwidth holding unit 201), and the subtracter 208 calculates (requested bandwidth-used bandwidth 251 held by the requested bandwidth holding unit 202). The subtracter 209 calculates (the required bandwidth held by the required bandwidth holding unit 203 ⁇ the used bandwidth 252), and the calculation result is transmitted to the maximum value determination circuit 214.
  • the requested bandwidth refers to the amount of memory access data per unit time that is required for smoothly proceeding the processing in the corresponding masters 100 to 102.
  • the required bandwidth increases, and in a process with a low frequency of memory access, the required bandwidth decreases.
  • each master 100 to 102 or OS may set a requested bandwidth in the requested bandwidth holding units 201 to 203 at the time of initialization. Further, it may be dynamically changed when the program (task or process) is switched.
  • the unit time may be a fixed value, but may be, for example, the unit processing time in the masters 100 to 102, an integral multiple of the frame (field) cycle of image processing, or an integral multiple of the refresh cycle.
  • the used bandwidth refers to the memory access data amount per unit time at the present time according to the access request issued from the masters 100 to 102.
  • the requested bandwidth holding units 201 to 203 function as holding units.
  • the requested bandwidth calculation unit 210 calculates a refresh requested bandwidth that is a memory access data amount per unit time based on the refresh request 162 based on the refresh cycle count signal 165.
  • the refresh request bandwidth is calculated from the access interruption time generated for the memory 104 by the refresh operation and the refresh cycle count signal 165 at that time.
  • the access request mask circuits 211 to 213 respectively negate the access requests 150 to 152 from the corresponding masters 100 to 102 when the preceding refresh request signal 164 is asserted, and when the preceding refresh request signal 164 is negated. Outputs access requests 150-152 from the corresponding masters 100-102. The outputs of the access request mask circuits 211, 212, and 213 are transmitted to the maximum value determination circuit 214.
  • the maximum value determination circuit 214 determines the refresh request corresponding to the largest value from the subtraction results in the subtracters 207 to 209 and the calculation result in the request band calculation unit 210, depending on whether or not the refresh request 162 is asserted. 162 and access requests 150-152 are determined. The maximum value determination circuit 214 instructs the selector 215 with a refresh command 163 and access commands 153 to 155 corresponding to the determined refresh request 162 and access requests 150 to 152.
  • the maximum value determination circuit 214 compares the subtraction results of the subtracters 207 to 209 corresponding to the access request mask circuits 211 to 213 whose outputs are asserted, The access request permission signals 156 to 158 to the masters 100 to 102 corresponding to the subtracters 207 to 209 having the maximum subtraction result are asserted. Further, the refresh request permission signal 166 is negated.
  • the refresh request 162 when the refresh request 162 is asserted, the subtraction result of the subtracters 207 to 209 corresponding to the access request mask circuits 211 to 213 whose output is asserted is compared with the calculation result of the request bandwidth calculation unit 210. To do. As a result of the comparison, when the calculation result in the request bandwidth calculation unit 210 is the maximum, the refresh request permission signal 166 output to the refresh issue number counter 108 is asserted. Also, access request permission signals 156 to 158 are negated. As a result of comparison, if any subtraction result of the subtracters 207 to 209 is the maximum, the access request permission signal 156 to the masters 100 to 102 corresponding to the subtracters 207 to 209 having the maximum subtraction result. Assert ⁇ 158.
  • the maximum value determining circuit 214 can perform arbitration between the access requests 150 to 152 when a plurality of access requests 150 to 152 from the masters 100 to 102 are asserted. Further, when the refresh request 162 is asserted while at least one access request 150 to 152 from each master 100 to 102 is asserted, the access request 150 to 152 and the refresh request 162 can be arbitrated.
  • the selector 215 sends any one of the refresh command 163 and the access commands 153 to 155 according to the signal indicating any one of the refresh command 163 and the access commands 153 to 155 output from the maximum value determination circuit 214.
  • the selector 215 when the value of the subtracter 207, 208 or 209 is the maximum value in the maximum value determination circuit 214, the corresponding access command 153, 154, 155 is transmitted to the memory control unit 216, When the value of the requested bandwidth calculation unit 210 is the maximum value, the refresh command 163 is transmitted to the memory control unit 216.
  • the used bandwidth monitoring units 204 to 206 correspond to the masters 100 to 102, respectively, and monitor the used bandwidths of the access commands 153 to 155 issued from the corresponding masters 100 to 102. Specifically, when the corresponding access request permission signals 156 to 158 are asserted, the used bandwidth monitoring units 204 to 206 calculate the used bandwidth based on the access data amounts given by the corresponding access commands 153 to 155, respectively. Do. For example, the used bandwidth monitoring units 204 to 206 may monitor the used bandwidth for each of the masters 100 to 102 as follows.
  • the used bandwidth monitoring units 204 to 206 calculate the access data amounts corresponding to the corresponding access commands 153 to 155 each time the access requests 150 to 152 from the corresponding masters 100 to 102 are asserted, and issue them within the unit time.
  • the access data amount by all the access commands 153 to 155 that have been issued may be accumulated.
  • FIG. 3 is a block diagram illustrating an example of a detailed configuration of the used bandwidth monitoring unit 204.
  • the used bandwidth monitoring units 205 and 206 have the same configuration. Also shown in the figure is a timer 245 of an external circuit of the used bandwidth monitoring unit 204.
  • the used bandwidth monitoring unit 204 shown in the figure includes an access data amount acquisition unit 241, an adder 242, an accumulator 243, and a register 244.
  • the access data amount acquisition unit 241 acquires the access data amount given by the access command 153.
  • the adder 242 adds the access data amount acquired by the access data amount acquisition unit 241 and the access data amount held in the accumulator 243, and outputs the addition result to the accumulator 243.
  • the accumulator 243 accumulates and holds the access data amount from the reset timing controlled by the timer 245 to the present time.
  • the reset signal input from the timer 245 is asserted, the stored access data amount is output to the register 244.
  • the timer 245 asserts a reset signal every predetermined unit time (for example, 1 msec).
  • the used bandwidth monitoring unit 204 can accumulate the access data amount corresponding to all the access commands 153 issued within the unit time.
  • the used bandwidth monitoring units 204 to 206 function as monitoring units.
  • the memory control unit 216 generates an access command and a refresh command for the memory 104 according to the access commands 153 to 155 and the refresh command 163 selected by the arbiter 200, and sends each command to the memory 104 using the command transmission signal line 169. Issue.
  • the comparators 217 to 219 correspond to the masters 100 to 102, the requested bandwidths held in the corresponding requested bandwidth holding units 201 to 203, and the corresponding used bandwidth monitoring units 204 to 206 at the corresponding time points. A comparison is made with the used bandwidths 250 to 252, and when the used bandwidth exceeds the requested bandwidth, the requested bandwidth excess signals 159 to 161 are asserted.
  • the comparators 217 to 219 function as a band determination unit.
  • the access request arbitration unit 105 issues a refresh command to the memory 104 even if the access requests 150 to 152 from the masters 100 to 103 are asserted. Further, when the refresh request 162 and the preceding refresh request signal 164 are negated and the access requests 150 to 152 are asserted from two or more of the plurality of masters 100 to 102, the corresponding time points for the respective masters 100 to 102 Mediation based on the difference between the requested bandwidth and the corresponding used bandwidth 250-252.
  • the refresh request 162 when the refresh request 162 is asserted, the preceding refresh request signal 164 is negated, and the access requests 150 to 152 are asserted from at least one of the plurality of masters 100 to 102, each master 100 to 102
  • the refresh request 162 and the access requests 150 to 152 are arbitrated based on the difference between the corresponding requested bandwidth and the corresponding used bandwidth 250 to 252 and the refresh requested bandwidth.
  • refresh request control unit 106 the arbiter 200, and the memory control unit 216 function as a control unit.
  • FIG. 4 is a block diagram showing a detailed configuration of the refresh request issuing unit 109 in FIG.
  • the refresh request issuing unit 109 includes an access request determining unit 300, a comparator 301, a combinational circuit 302, and a refresh command generating unit 303.
  • the access request determination unit 300 asserts the access requests 150 to 152 and determines whether or not there are masters 100 to 102 that negate the request band excess signals 159 to 161. That is, if any one of the masters 100 to 102 issues an access request and the corresponding used bandwidth 250 to 252 does not exceed the corresponding requested bandwidth, the access request from the master 100 to 102 is issued. The access request determination unit 300 negates the output. In addition, when none of the masters 100 to 102 issues an access request, or any one of the masters 100 to 102 issues an access request, the corresponding used bandwidth 250 to 252 exceeds the corresponding requested bandwidth. If the access request is received, the access request determination unit 300 asserts the output, assuming that the access request from the masters 100 to 102 has not been issued. The output of the access request determination unit 300 is output as a preceding refresh request signal 164.
  • the comparator 301 determines whether or not the refresh issuance count signal 168, that is, the count value of the refresh issuance counter 108 is a reference value. For example, when the reference value is 0, the output is asserted if the refresh issue count signal 168 is 0, and the output is negated if it is not 0.
  • the combinational circuit 302 asserts and negates the refresh request 162 based on the results of the access request determination unit 300 and the comparator 301. Specifically, the combinational circuit 302 determines that the refresh request 162 when the value of the refresh issue counter 108 is 0 or the access request determination unit 300 considers that the access request from the masters 100 to 102 has not been issued. Is asserted. When the value of the refresh issuance number counter 108 is not 0 and the access request from the masters 100 to 102 to the refresh request issuing unit 109 is considered to be issued, the refresh request 162 is negated.
  • the refresh command generation unit 303 outputs a refresh command 163 for the access request arbitration unit 105.
  • the refresh command 163 is a fixed value, and is based on the command ID set by the refresh command generation unit 303 indicating that it is a refresh command and the information on the refresh area indicating which area of the memory 104 is to be refreshed. The value is determined.
  • Information set in the refresh command generation unit 303 may be fixed as hardware or set by software.
  • the refresh request issuing unit 109 asserts or negates the refresh request 162 and the preceding refresh request signal 164 based on the refresh issue count signal 168, the access requests 150 to 152, and the request bandwidth excess signals 159 to 161. Also, a refresh command 163 for the access request arbitration unit 105 is output.
  • the refresh cycle counter 107, the selector 215, the memory control unit 216, the comparator 301, the combinational circuit 302, and the refresh command generation unit 303 function as a normal refresh control unit.
  • the comparator 301 and the combinational circuit 302 also function as a refresh request issuing unit, and the arbiter 200 and the memory control unit 216 also function as an arbitration unit.
  • FIG. 5 is a timing chart illustrating an example of the operation of the memory control device 103 according to the first embodiment.
  • the access request arbitration unit 105 asserts a refresh request permission signal 166 for the refresh request 162.
  • a refresh command is issued from the memory control unit 216 to the memory 104.
  • the refresh request permission signal 166 is asserted, the value of the refresh issue counter 108 is incremented by 1 and changes from 0 to 1. Further, the refresh request 162 is negated when the value of the refresh issue counter 108 changes to 1.
  • the value of the refresh cycle counter 107 is initialized to a value corresponding to the refresh cycle which is an initial value.
  • the value of the refresh issue counter 108 is decremented by 1 and changes from 1 to 0. Further, the refresh request 162 is asserted when the value of the refresh issue counter 108 has changed to zero.
  • a request band excess signal 159 indicating that the master 100 has issued an access request 150 in a state of exceeding the request band is asserted.
  • the request band excess signal 160 indicating that the master 101 has issued the access request 151 in a state of exceeding the request band is asserted. Therefore, at this time, the master 100 asserts the access request 150 but also the request band excess signal 159, and the master 101 asserts the access request 151 but also the request band excess signal 160. Further, the master 102 has not asserted the access request 152. Therefore, it is considered that the access request determination unit 300 has not issued any access requests from the masters 100 to 102 to the refresh request issuing unit 109, and the preceding refresh request signal 164 is asserted. In addition, the refresh request 162 from the refresh request issuing unit 109 is also asserted.
  • the refresh request permission signal 166 is asserted by the access request arbitration unit 105.
  • the refresh request 162 is permitted with the highest priority in the access request arbitration unit 105.
  • the value of the refresh issue counter 108 is incremented by 1 and changes from 0 to 1.
  • the access request determination unit 300 has not issued any access requests from the masters 100 to 102 to the refresh request issuing unit 109. Therefore, although the value of the refresh issue number counter 108 is 1 or more, the refresh request 162 from the refresh request issuing unit 109 holds the asserted state.
  • the access request arbitration unit 105 asserts the refresh request permission signal 166.
  • the refresh request permission signal 166 is asserted, the value of the refresh issue counter 108 is incremented by 1 and changes from 1 to 2.
  • the refresh request 162 from the refresh request issuing unit 109 holds the asserted state.
  • the request band excess signal 159 for the master 100 is negated.
  • the access request determination unit 300 assumes that the access request 150 from the master 100 is asserted in the refresh request issuing unit 109. Therefore, the preceding refresh request signal 164 is negated.
  • the value of the refresh issue counter 108 is 3, which is 1 or more, so the refresh request 162 is negated.
  • the value of the refresh cycle counter 107 since the value of the refresh cycle counter 107 becomes 1 in the state one cycle before, the value of the refresh cycle counter 107 is initialized to the refresh cycle which is the initial value. As the value of the refresh cycle counter 107 is initialized, the value of the refresh issue counter 108 is decremented by 1 and changes from 3 to 2. At this time, the value of the refresh issue counter 108 is 1 or more, and the refresh request issuing unit 109 determines that the access request from the master 100 has been issued. Hold.
  • the refresh request 162 holds a negated state.
  • the refresh cycle counter 107 since the value of the refresh cycle counter 107 becomes 1 in the state one cycle before, the value of the refresh cycle counter 107 is initialized to the refresh cycle which is the initial value.
  • the value of the refresh issue counter 108 is decremented by 1 and changes from 1 to 0. Since the value of the refresh issue counter 108 has changed to 0, the refresh request 162 is asserted.
  • access requests 150 and 151 from the masters 100 and 101 are asserted, but request band excess signals 159 and 160 are also asserted.
  • the access request determination unit 300 regards that the access requests 150 and 151 are not present, and the refresh request issuing unit 109 asserts the preceding refresh request signal 164.
  • the refresh command 163 can be issued even when there are access requests 150 and 151 from the masters 100 and 101.
  • T407 to T410 since the value of the refresh issue counter 108 is 1 or more, the refresh command to the memory 104 is not issued. Therefore, in T407 to T410, it is possible to alleviate a decrease in the access efficiency from the masters 100 and 101 issuing the access request to the memory 104 due to the issue of the refresh command.
  • the memory control device 103 determines the number of times that the preceding refresh command corresponding to the period is issued before the period (T408 to T410) when the normal refresh command is not issued. The number of times to be performed (2 times) or more. As a result, volatilization of data in the memory 104 due to insufficient refresh can be prevented.
  • the memory control device 103 issues the preceding refresh command based on the use bandwidth corresponding to each of the masters 100 to 102 and the corresponding request bandwidth.
  • the access requests 150 to 152 When at least one of the access requests 150 to 152 is asserted, it is possible to mitigate a decrease in access efficiency from the masters 100 to 102 to the memory 104 due to a refresh command issued in synchronization with the refresh cycle.
  • the comparator 301 asserts the output when the refresh issue count signal 168 is 0, and negates the output when the refresh is not 0.
  • the value asserted by the comparator 301 is A range such as 0 or 1 may be provided. Furthermore, the range may be freely set according to the number of masters, the memory refresh cycle, and the like.
  • the memory control device does not issue the preceding refresh command to the memory 104 when the value counted by the refresh issue counter 108 is equal to or larger than a predetermined threshold value that is larger than the reference value.
  • the configuration of the memory control device in this embodiment is almost the same as the configuration of the memory control device 103 in the first embodiment, but the configuration of the refresh request issuing unit is different.
  • the memory control device according to the present embodiment will be described focusing on differences from the memory control device according to the first embodiment.
  • FIG. 6 is a block diagram showing a detailed configuration of the refresh request issuing unit of the present embodiment.
  • the refresh request issuing unit 509 shown in the figure further includes a comparator 504 and a combinational circuit 505 as compared with the refresh request issuing unit 109 shown in the first embodiment.
  • the access request determination unit 300, the comparator 301, the combinational circuit 302, and the refresh command generation unit 303 are the same as those in FIG.
  • the preceding refresh request signal 164 is the same as that shown in FIG.
  • the comparator 504 asserts an output when the refresh issuance count signal 168 is less than a predetermined threshold value (for example, 2) greater than the reference value, and negates the output when it is greater than the threshold value.
  • a predetermined threshold value for example, 2
  • the combinational circuit 505 takes the logical product of the output of the comparator 504 and the output of the access request determination unit 300.
  • the combinational circuit 302 calculates the logical sum of the output of the combinational circuit 505 and the output of the comparator 301 and outputs the result as a refresh request 162 to the access request arbitration unit 105.
  • the refresh request issuing unit 509 negates the refresh request 162 regardless of the determination result of the access request determining unit 300 when the refresh issue count signal 168 is 2 or more.
  • FIG. 7 is a timing chart showing an example of the operation of the memory control device according to the second embodiment.
  • access requests 150 to 152 and request band excess signals 159 to 161 are the same as those in FIG. This is because the value of the refresh issue counter 108 is 0, the value of the refresh issue counter 108 is 1 or more and less than 2, and the access request determination unit 300 determines that the access request from the master has not been issued. In this case, the refresh request 162 is asserted, otherwise it is negated.
  • access requests 150 and 151 from the masters 100 and 101 to the memory 104 are asserted.
  • Corresponding request band excess signals 159 and 160 are negated. Therefore, the preceding refresh request signal 164 is negated.
  • the value of the refresh issue counter 108 is 0, the value of the refresh request 162 from the refresh request issuing unit 109 is asserted.
  • the value of the refresh cycle counter is a value corresponding to the refresh cycle which is the initial value.
  • the access request arbitration unit 105 asserts the refresh request permission signal 166.
  • the refresh request permission signal 166 is asserted, the value of the refresh issue counter 108 is incremented by 1 and changes from 0 to 1.
  • the refresh request 162 is negated when the value of the refresh issue counter 108 changes to 1 while the access requests 150 and 151 from the masters 100 and 101 are asserted.
  • the value of the refresh cycle counter 107 is initialized to the initial refresh cycle.
  • the value of the refresh issue counter 108 is decremented by 1 and changes from 1 to 0. Further, the refresh request 162 is asserted when the value of the refresh issue counter 108 has changed to zero.
  • a request band excess signal 160 indicating that the master 101 has issued an access request 151 in a state of exceeding the request band is asserted. Further, the master 102 has not asserted the access request 152. Prior to T603, a request band excess signal 159 indicating that the master 100 has issued an access request 150 in a state of exceeding the request band is asserted.
  • the access request determination unit 300 since the access request determination unit 300 considers that no access requests from the masters 100 to 102 to the refresh request issuing unit 109 have been issued, the preceding refresh request signal 164 is asserted. Further, since the value of the refresh issue number counter 108 is 0, the refresh request 162 from the refresh request issuing unit 109 is also asserted.
  • the refresh request permission signal 166 is asserted by the access request arbitration unit 105.
  • the value of the refresh issue counter 108 is incremented by 1 and changes from 0 to 1.
  • the access request determination unit 300 has not issued any access requests from the masters 100 to 102 to the refresh request issuing unit 109. Therefore, the preceding refresh request signal 164 holds the asserted state.
  • the refresh request 162 from the refresh request issuing unit 109 holds the asserted state.
  • the access request arbitration unit 105 asserts the refresh request permission signal 166.
  • the refresh request permission signal 166 is asserted, the value of the refresh issue counter 108 is incremented by 1 and changed to 2. Since it is considered that the access request from the masters 100 to 102 to the refresh request issuing unit 109 has not been issued, the preceding refresh request signal 164 holds the asserted state. On the other hand, since the value of the refresh issuance number counter 108 does not satisfy the condition of 1 or more and less than 2, the refresh request 162 from the refresh request issuing unit 109 is negated.
  • the value of the refresh cycle counter 107 is initialized to a value corresponding to the refresh cycle which is the initial value.
  • the value of the refresh issue counter 108 is decremented by 1 and changed from 2 to 1.
  • the refresh request is issued.
  • the refresh request 162 from the request issuing unit 109 is asserted.
  • the access request arbitration unit 105 asserts the refresh request permission signal 166.
  • the refresh request permission signal 166 is asserted, the value of the refresh issue counter 108 is incremented by 1 and changed to 2. It is considered that access requests from the masters 100 to 102 to the refresh request issuing unit 109 are not issued, and the preceding refresh request signal 164 holds the asserted state.
  • the refresh issue number counter 108 does not satisfy the condition of 1 or more and less than 2, the refresh request 162 from the refresh request issuing unit 109 is negated again.
  • the request band excess signal 159 for the master 100 is negated. Since the access request 150 from the master 100 has been issued and the request bandwidth excess signal 159 has been negated, the access request 150 from the master 100 is asserted in the refresh request issuing unit 109 by the access request determination unit 300. Judge that there is. Therefore, the preceding refresh request signal 164 is negated. Further, since the value of the refresh issue counter 108 is 2, the refresh request 162 is kept negated.
  • the value of the refresh issue counter 108 is decremented by 1 and changed from 2 to 1 as in T608.
  • the value of the refresh issue number counter 108 is 1 or more and less than 2, since the access request 150 from the master 100 has been issued, the refresh request 162 holds the negated state.
  • the value of the refresh cycle counter 107 is initialized to a value corresponding to the refresh cycle which is the initial value.
  • the value of the refresh issue counter 108 is decremented by 1 and changes from 1 to 0. Since the value of the refresh issue counter 108 has changed to 0, the refresh request 162 is asserted.
  • the memory control device prohibits issuing a refresh command to the memory 104 when the value of the refresh issue counter 108 is equal to or greater than a threshold value.
  • the memory control device issues a refresh command to the memory 104 at least once during a time obtained by multiplying a value obtained by adding 1 to the threshold and the refresh cycle.
  • volatilization of data in the memory due to the memory 104 not being refreshed for a long time can be prevented.
  • the threshold value in the comparator 504 is 2 is shown as an example, but a number of 3 or more may be set according to the number of masters, the refresh period of the memory, and the like. Further, as in the first embodiment, the value asserted by the comparator 301 is not limited to 0.
  • memory control device described above may be applied to various information processing devices and systems.
  • FIG. 8 is a block diagram illustrating a configuration of a system according to the third embodiment.
  • the system shown in FIG. 8 includes a system LSI 700, an input device 701 such as a DVD drive, a display device 702 such as a liquid crystal display, and a memory 703.
  • a system LSI 700 an input device 701 such as a DVD drive
  • a display device 702 such as a liquid crystal display
  • the system LSI 700 includes a microcomputer circuit 704, a moving picture decoding circuit 705, an output device interface circuit 706, an input device interface (I / F) circuit 707, and a memory control device 708.
  • the memory control device 708 is either the memory control device 103 shown in the first embodiment or the memory control device shown in the second embodiment.
  • the microcomputer circuit 704, the moving picture decoding circuit 705, the output device interface circuit 706, and the input device interface circuit 707 are each connected to the memory control device 708. Further, the microcomputer circuit 704 is connected to the moving picture decoding circuit 705, the output device interface circuit 706, and the input device interface circuit 707, and can control each connection destination circuit.
  • the output device interface circuit 706 is connected to the display device 702, the input device interface circuit 707 is connected to the input device 701, and the memory control device 708 is connected to the memory 703.
  • the system shown in FIG. 8 controls the moving picture decoding circuit 705, the output device interface circuit 706, and the input device interface circuit 707 by the microcomputer circuit 704 executing the program stored in the memory 703 while reading it. Accordingly, the input device interface circuit 707 loads the moving image stream data from the input device 701 into the memory 703, and the moving image stream data read into the memory 703 is decoded by the moving image decoding circuit 705 to generate image data.
  • the output device interface circuit 706 reads out the image data written in the memory 703 and displays it on the display device 702.
  • the input device interface circuit 707 functions as a first master device
  • the moving image decoding circuit 705 functions as a second master device
  • the output device interface circuit 706 functions as a third master device.
  • the moving picture decoding circuit 705, the output device interface circuit 706, and the input device interface circuit 707 may access the memory 703 locally in each process, or conversely, access to the memory 703 for a certain period. There is a case that does not occur.
  • the output device interface circuit 706 data is locally read from the memory 703 according to the display frequency of the display device 702, and after the data for the display image to the display device 702 is read from the memory 703, The access request to the memory 703 is not issued during the period until the image is read out. That is, there are cases where an access request is issued beyond the requested bandwidth and cases where an access request is not issued. Since such a master accesses the memory 703 using the memory control device 708, an efficient refresh operation can be performed on the memory.
  • the refresh operation for the memory can be efficiently performed in the access state of a plurality of masters, and the system performance can be improved.
  • FIG. 9 shows a block diagram showing the configuration of the case.
  • the system shown in the figure includes a function unit 801 and a mobile phone M.
  • the function unit 801 includes a camera and a memory card, and holds encoded data.
  • the mobile phone M includes a display device 702, a memory 703, a system LSI 800, and an antenna 810.
  • the system LSI 800 includes a microcomputer circuit 704, a moving picture decoding circuit 705, an output device interface circuit 706, a high frequency transmission / reception device interface circuit 807, an external input device interface circuit 809, and a memory control device 708.
  • the memory control device 708 is the memory control device according to any one of the first and second embodiments.
  • a microcomputer circuit 704, a moving picture decoding circuit 705, an output device interface circuit 706, a high frequency transmission / reception device interface circuit 807 and an external input device interface circuit 809 are connected to the memory control device 708.
  • the microcomputer circuit 704 is connected to the moving picture decoding circuit 705, the output device interface circuit 706, the high frequency transmission / reception device interface circuit 807, and the external input device interface circuit 809, and can control each connection destination circuit.
  • the output device interface circuit 706 is connected to the display device 702, the high frequency transmission / reception device interface circuit 807 is connected to the antenna 810, the external input device interface circuit 809 is connected to the function unit 801, and the memory control device 708 is connected to the memory 703.
  • the moving picture decoding circuit 705, the output device interface circuit 706, the high frequency transmission / reception device interface circuit 807, and the external input device are executed by the microcomputer circuit 704 executing while reading the program stored in the memory 703.
  • the interface circuit 809 is controlled.
  • the external input device interface circuit 809 loads the moving image stream data from the functional unit 801 or the high frequency transmission / reception device interface circuit 807 from the antenna 810 to the memory 703, and the moving image stream data read into the memory 703 is decoded into a moving image.
  • the image data is generated by decoding by the circuit 705 and written into the memory 703, and the image data written in the memory 703 is read out by the output device interface circuit 706 and displayed on the display device 702.
  • the high frequency transmitting / receiving device interface circuit 807 and the external input device interface circuit 809 function as a first master device.
  • the moving picture decoding circuit 705, the output device interface circuit 706, the high frequency transmission / reception device interface circuit 807, and the external input device interface circuit 809 are locally transferred to the memory 703 in each processing.
  • the memory control device 708 is used to access the memory 703, so that the refresh operation for the memory can be performed efficiently, and the system performance can be improved.
  • the present invention may be applied to a television receiver.
  • a memory card or the like is applied as the functional unit, and the antenna 810 is considered to be a satellite antenna, a terrestrial antenna, a cable, or the like.
  • the antenna 810 receives a digital broadcast wave, for example.
  • the high frequency transmitter / receiver interface circuit 807 writes the encoded data separated from the digital broadcast wave received by the antenna 810 in the memory 703. This encoded data is data including an image.
  • FIG. 10 is a block diagram showing a configuration when the present invention is applied to a digital camera.
  • the digital camera C includes a display device 702, a memory 703, a system LSI 900, and a CCD 910.
  • a memory card 901 and a charge coupled device (CCD) 910 are listed as input devices.
  • the system LSI 900 includes an external input device interface circuit 809 and a CCD interface circuit 907 as these interfaces.
  • the CCD 910 is an image sensor that shoots a subject and outputs shooting data.
  • the CCD interface circuit 907 writes the shooting data output from the CCD 910 in the memory 703.
  • the CCD interface circuit 907 functions as a fourth master device.
  • the number of masters is three masters, but the number of masters may be any number of two or more masters.
  • the number of memories is one, but the number of memories may be any number.
  • the memory in the first to third embodiments can be applied to a memory that requires a refresh operation, such as SDR-SDRAM, DDR-SDRAM, and FCRAM.
  • the memory control device is connected to a plurality of master devices and a memory shared by the plurality of master devices, and from the master device in response to an access request issued from the plurality of master devices.
  • a memory control device that controls access to a memory and is useful as a DVD recorder, a mobile phone, a television receiver, a digital camera, and the like.

Abstract

　本発明のメモリ制御装置は、アクセス要求を発行する複数のマスタ（１００～１０２）と、前記複数のマスタ（１００～１０２）が共有するメモリ（１０４）とに接続され、前記アクセス要求に応じて前記メモリ（１０４）へのアクセスを制御するメモリ制御装置であって、前記複数のマスタ装置毎に、当該マスタ（１００～１０２）から発行されたアクセス要求による単位時間当たりのメモリアクセスデータ量である使用帯域を監視する監視部と、前記複数のマスタ装置毎に、予め定められた要求帯域を保持する保持部と、前記複数のマスタ（１００～１０２）毎に、対応する使用帯域が対応する要求帯域に達したか否かを判定する帯域判定部と、前記帯域判定部によるマスタ装置毎の判定結果に基づいて、リフレッシュ周期のタイミングと無関係に先行リフレッシュコマンドを前記メモリ（１０４）へ発行する制御部とを備える。

Description

メモリ制御装置、およびこれを備えた情報処理装置
　本発明は、複数のマスタ装置と、前記複数のマスタ装置が共有するメモリとに接続され、前記複数のマスタ装置から発行されたアクセス要求に応じて前記マスタ装置から前記メモリへのアクセスを制御するメモリ制御装置およびこれを備えた情報処理装置に関する。
　システムＬＳＩでは、プロセッサやハードウェアエンジン等複数のマスタが共有のメモリにアクセスするユニファイドメモリ技術が知られている。このときに使用されるメモリとして、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等がある。ＳＤＲＡＭは揮発性のメモリであり、データ保持のためには、リフレッシュと呼ばれる一定時間ごとに電荷を注入する動作を行う必要がある。ＳＤＲＡＭに対してリフレッシュ動作を行う際、ＳＤＲＡＭのスペックに応じてリフレッシュ動作の前後で一定期間、ＳＤＲＡＭへのアクセスが不可能となる期間が存在する。そのため、リフレッシュ動作が発生することにより、マスタからＳＤＲＡＭへのアクセス要求は一時中断されることになり、マスタからＳＤＲＡＭへのアクセス効率低下に繋がる。
　このアクセス効率低下を緩和する従来技術として、例えば、特許文献１に記載のメモリリフレッシュ制御回路が開示されている。特許文献１のメモリリフレッシュ制御回路は、ホストＣＰＵからメモリへのアクセス要求が発行されていない場合は、周期的なリフレッシュ発行間隔に対して先行してリフレッシュコマンドを発行する。一方、ホストＣＰＵからメモリへのアクセス要求が発行されている際に周期的なリフレッシュ発行間隔に同期したリフレッシュ要求が発生した場合は、以下の処理を行う。メモリリフレッシュ制御回路は、当該時点以前に先行してリフレッシュコマンドを発行している場合、当該リフレッシュ要求によるリフレッシュコマンドの発行を停止する。よって、ホストＣＰＵからメモリへのアクセス要求は中断されないので、リフレッシュコマンド発行によるホストＣＰＵからメモリへのアクセス効率低下を緩和する。
特開平６－２３６６８３号公報
　特許文献１においては、ホストＣＰＵからメモリへのアクセス効率低下を緩和することが可能であるが、複数のマスタがメモリを共有する構成を採っていない。複数のマスタがメモリを共有する構成の場合には、複数のマスタすべてがメモリへのアクセス要求を発行していない状況においてのみ、特許文献１のようにリフレッシュコマンドを先行して発行することが可能となる。しかしながら、複数のマスタすべてがメモリへのアクセス要求を発行していない状況は少なく、特許文献１でのアクセス効率低下を緩和するという効果が薄くなるという課題が存在する。
　本発明は上記課題を鑑み、メモリを複数のマスタで共有している場合にも先行してリフレッシュコマンドを発行することでリフレッシュコマンドの発行によるマスタからメモリへのアクセス効率低下を緩和するメモリ制御装置および当該メモリ制御装置を備える情報処理装置を提供することを目的とする。
　上記課題を解決するため、本発明の半導体装置は、複数のマスタ装置と、前記複数のマスタ装置が共有するメモリとに接続され、前記複数のマスタ装置から発行されたアクセス要求に応じて前記マスタ装置から前記メモリへのアクセスを制御するメモリ制御装置であって、前記複数のマスタ装置毎に、当該マスタ装置から発行されたアクセス要求による単位時間当たりのメモリアクセスデータ量である使用帯域を監視する監視部と、前記複数のマスタ装置毎に、予め定められた要求帯域を保持する保持部と、前記複数のマスタ装置毎に、対応する使用帯域が対応する要求帯域に達したか否かを判定する帯域判定部と、前記帯域判定部によるマスタ装置毎の判定結果に基づいて、リフレッシュ周期のタイミングと無関係に先行リフレッシュコマンドを前記メモリへ発行する制御部とを備える。
　これにより、複数のマスタ装置に共有されるメモリに対しても、先行リフレッシュコマンドを使用帯域と要求帯域とに基づいて発行するので、リフレッシュ周期に同期して発生するリフレッシュコマンドの発行による当該マスタ装置からメモリへのアクセス効率の低下を緩和できる。
　また、前記制御部は、使用帯域が対応する要求帯域に達していると判定されたとき、対応するマスタ装置が前記アクセス要求をアサートしていないとみなし、前記複数のマスタ装置すべてが前記アクセス要求をアサートしていないとみなされるとき、前記先行リフレッシュコマンドを前記メモリへ発行してもよい。
　これにより、複数のマスタ装置すべてがメモリへアクセス要求を発行していない場合にのみ先行リフレッシュコマンドを発行する場合と比較して、より多くの先行リフレッシュコマンドを発行できるので、メモリへのアクセス効率の低下を一層緩和できる。
　また、前記制御部は、前記メモリをリフレッシュする通常のリフレッシュコマンドを周期的に前記メモリへ発行するための通常リフレッシュ制御部と、前記リフレッシュ周期毎に1デクリメントし、前記通常のリフレッシュコマンドの発行時に１インクリメントし、前記先行リフレッシュコマンド発行時に１インクリメントするリフレッシュ発行回数カウンタとを備え、前記通常リフレッシュ制御部は、前記リフレッシュ発行回数カウンタのカウント値が基準値になったとき前記通常のリフレッシュコマンドを発行し、前記リフレッシュ発行回数カウンタのカウント値が前記基準値以外の値になったとき前記通常のリフレッシュコマンドを発行しなくてもよい。
　これにより、通常のリフレッシュコマンドが発行されない期間までに、当該期間に対応する先行リフレッシュコマンドが発行された回数は、当該期間において通常のリフレッシュコマンドが発行されるべき回数以上となる。その結果、リフレッシュ不足によるメモリのデータの揮発を防止できる。
　また、前記制御部は、前記リフレッシュ発行回数カウンタによってカウントされた値が前記基準値より大きい予め定められた閾値以上の場合、前記先行リフレッシュコマンドの発行を禁止してもよい。
　これにより、メモリ制御装置は、閾値およびリフレッシュ周期に対応する時間内に少なくとも１回は通常のリフレッシュコマンドを発行する。その結果、長時間にわたりメモリがリフレッシュされないことによるメモリのデータの揮発を一層防止できる。
　また、前記制御部は、前記メモリをリフレッシュする通常のリフレッシュ要求を周期的に発行するリフレッシュ要求発行部と、前記複数のマスタ装置毎に対応する使用帯域と対応する要求帯域との差分と前記リフレッシュ要求による単位時間当たりのメモリアクセスデータ量であるリフレッシュ要求帯域とに基づいて、前記通常のリフレッシュ要求と前記複数のマスタ装置から発行された各アクセス要求とを調停し、調停した結果に応じてコマンドを前記メモリへ発行する調停部とを備えてもよい。
　これにより、各マスタ装置からのアクセス要求が複数発生している場合に、当該アクセス要求間での調停ができる。また、各マスタ装置からのアクセス要求が少なくとも１つ発生している期間に通常のリフレッシュ要求が発生した場合、当該アクセス要求と通常のリフレッシュ要求との調停ができる。
　また、本発明の情報処理装置は、上記メモリ制御装置と前記複数のマスタ装置とを有する半導体集積回路と、前記半導体集積回路に接続されたリフレッシュ動作を必要とする前記メモリとを備え、前記複数のマスタ装置は、外部から入力された符号化データを前記メモリに書き込む第１マスタ装置と、前記メモリに書き込まれた前記符号化データを復号して、復号した前記符号化データである復号データを前記メモリに書き込む第２マスタ装置と、前記復号データを前記メモリから取得し、取得した前記復号データを表示装置に出力する第３マスタ装置とを含む。
　また、前記第１マスタ装置は、デジタル放送波から分離された前記符号化データを前記メモリに書き込んでもよい。
　また、前記符号化データは、画像を含むデータであってもよい。
　また、前記情報処理装置はさらに、被写体を撮影して撮影データを出力する撮像素子と、出力された前記撮影データを前記メモリに書き込む第４マスタ装置とを備え、前記第２マスタ装置はさらに、前記メモリから前記撮影データを取得し、取得した前記撮影データを符号化して、符号化した前記撮影データである符号化撮影データを前記メモリへ書き込み、前記第３マスタ装置はさらに、前記撮影データを前記メモリから取得し、取得した前記撮影データを前記表示装置に出力し、前記第１マスタ装置は、前記符号化撮影データを前記メモリから取得し、取得した前記符号化撮影データを記録媒体に記録してもよい。
　本発明によれば、メモリを複数のマスタで共有している場合にも先行してリフレッシュコマンドを発行することでリフレッシュコマンドの発行によるマスタからメモリへのアクセス効率低下を緩和するメモリ制御装置および情報処理装置を提供できる。
図１は、第１の実施形態に係るメモリ制御装置の構成を示す図である。 図２は、アクセス要求調停部の詳細な構成を示すブロック図である。 図３は、使用帯域監視部の詳細な構成の一例を示すブロック図である。 図４は、リフレッシュ要求発行部の詳細な構成を示すブロック図である。 図５は、メモリ制御装置の動作の一例を示すタイミングチャートである。 図６は、第２の実施形態におけるリフレッシュ要求発行部の詳細な構成を示すブロック図である。 図７は、メモリ制御装置の動作の一例を示すタイミングチャートである。 図８は、第３の実施形態におけるシステム構成を示すブロック図である。 図９は、第４の実施形態におけるシステム構成を示すブロック図である。 図１０は、本発明のメモリ制御装置を備えるデジタルカメラの構成を示すブロック図である。
符号の説明
　１００～１０２　マスタ
　１０３、７０８　メモリ制御装置
　１０４、７０３　メモリ
　１０５　アクセス要求調停部
　１０６　リフレッシュ要求制御部
　１０７　リフレッシュ周期カウンタ
　１０８　リフレッシュ発行回数カウンタ
　１０９、５０９　リフレッシュ要求発行部
　１５０～１５２　アクセス要求
　１５３～１５５　アクセスコマンド
　１５６～１５８　アクセス要求許可信号
　１５９～１６１　要求帯域超過信号
　１６２　リフレッシュ要求
　１６３　リフレッシュコマンド
　１６４　先行リフレッシュ要求信号
　１６５　リフレッシュ周期カウント信号
　１６６　リフレッシュ要求許可信号
　１６７　リフレッシュ発行回数カウンタデクリメント信号
　１６８　リフレッシュ発行回数カウント信号
　１６９　コマンド伝達用信号線
　２００　調停器
　２０１～２０３　要求帯域保持部
　２０４～２０６　使用帯域監視部
　２０７～２０９　減算器
　２１０　要求帯域演算部
　２１１～２１３　アクセス要求マスク回路
　２１４　最大値決定回路
　２１５　セレクタ
　２１６　メモリ制御部
　２１７～２１９、３０１、５０４　比較器
　２４１　アクセスデータ量取得部
　２４２　加算器
　２４３　アキュムレータ
　２４４　レジスタ
　２４５　タイマ
　２５０～２５２　使用帯域
　３００　アクセス要求判定部
　３０２、５０５　組み合わせ回路
　３０３　リフレッシュコマンド生成部
　７００、８００、９００　システムＬＳＩ
　７０１　入力装置
　７０２　表示装置
　７０４　マイコン回路
　７０５　動画像復号化回路
　７０６　出力装置インタフェース回路
　７０７　入力装置インタフェース回路
　８０１　機能部
　８０７　高周波送受信装置インタフェース回路
　８０９　外部入力装置インタフェース回路
　８１０　アンテナ
　９０１　メモリカード
　９０７　ＣＣＤインタフェース回路
　９１０　ＣＣＤ
　Ｍ　　携帯電話機
　Ｃ　　デジタルカメラ
　（第１の実施形態）
　本実施形態のメモリ制御装置は、アクセス要求を発行する複数のマスタ装置と、前記複数のマスタ装置が共有するメモリとに接続され、前記アクセス要求に応じて前記メモリへのアクセスを制御するメモリ制御装置であって、前記複数のマスタ装置毎に、当該マスタ装置から発行されたアクセス要求による単位時間当たりのメモリアクセスデータ量である使用帯域を監視する監視部と、前記複数のマスタ装置毎に、予め定められた要求帯域を保持する保持部と、前記複数のマスタ装置毎に、対応する使用帯域が対応する要求帯域に達したか否かを判定する帯域判定部と、前記帯域判定部によるマスタ装置毎の判定結果に基づいて、リフレッシュ周期のタイミングと無関係に先行リフレッシュコマンドを前記メモリへ発行する制御部とを備える。
　これにより、複数のマスタ装置に共有されるメモリに対しても、先行リフレッシュコマンドを使用帯域と要求帯域とに基づいて発行するので、リフレッシュ周期に同期して発生するリフレッシュコマンドの発行による当該マスタ装置からメモリへのアクセス効率の低下を緩和できる。
　図１は、本発明の第１の実施形態に係るメモリ制御装置の構成を示す図である。なお、同図においては、メモリ制御装置１０３に接続されるマスタ１００～１０２と、メモリ１０４も示されている。
　メモリ制御装置１０３は、アクセス要求調停部１０５およびリフレッシュ要求制御部１０６を備え、各マスタ１００～１０２からメモリ１０４へのアクセス要求１５０～１５２の調停、およびメモリ１０４へのアクセスコマンド発行を制御する。また、メモリ制御装置１０３はメモリ１０４へのリフレッシュコマンド発行を制御する。
　アクセス要求調停部１０５は、マスタ１００～１０２毎に予め定められたメモリ１０４への要求帯域を満たすように、各マスタから発行されるメモリ１０４へのアクセス要求１５０～１５２に対する調停を行う。次に、調停した結果に従ってアクセスコマンド１５３～１５５のいずれか１つを、コマンド伝達用信号線１６９を介してメモリ１０４に対して発行する。なお、アクセスコマンド１５３～１５５は書き込み・読み込みの区別、マスタの種類、アクセスアドレス、アクセスデータ量等から構成される。アクセス要求調停部１０５は、アクセス要求許可信号１５６～１５８を介して、調停の結果をマスタへ伝達する。また、アクセス要求調停部１０５は、各マスタからメモリ１０４へのアクセスコマンド１５３～１５５およびアクセス要求許可信号１５６～１５８に基づいて各マスタの使用帯域を監視する。そして、マスタ毎に設定されたメモリ１０４への要求帯域を超えてアクセス要求を発行しているマスタに対して要求帯域超過信号１５９～１６１をアサートしてリフレッシュ要求制御部１０６に要求帯域を超えてアクセス要求１５０～１５２が発行されていることを伝達する。
　リフレッシュ要求制御部１０６は、マスタ１００～１０２からのアクセス要求１５０～１５２と、アクセス要求調停部１０５での調停結果に基づき、リフレッシュ要求１６２、リフレッシュコマンド１６３及び先行リフレッシュ要求信号１６４等を発生する。具体的には、リフレッシュ要求制御部１０６は、リフレッシュ周期カウンタ１０７、リフレッシュ発行回数カウンタ１０８およびリフレッシュ要求発行部１０９を備え、リフレッシュ要求１６２と、リフレッシュコマンド１６３と、先行リフレッシュ要求信号１６４と、リフレッシュ周期カウンタ１０７の値を示す信号であるリフレッシュ周期カウント信号１６５とを、アクセス要求調停部１０５に対して発行する。アクセス要求調停部１０５によりリフレッシュ要求１６２が許可されると、リフレッシュ要求許可信号１６６を介してリフレッシュ要求の許可が伝達される。
　リフレッシュ周期カウンタ１０７は、外部から入力されるマスタクロックを基に、設定されたリフレッシュ周期（例えば、１０ｍ秒）に対応する値を初期値として毎サイクル１ずつ値をデクリメントするダウンカウンタである。このリフレッシュ周期カウンタ１０７は、リフレッシュ周期カウント信号１６５をアクセス要求調停部１０５へ出力する。また、リフレッシュ周期カウンタ１０７は、リフレッシュ周期カウンタ１０７の値が１になると、リフレッシュ発行回数カウンタデクリメント信号１６７をアサートする。また、リフレッシュ周期カウンタ１０７の値は、１になった次のサイクルで初期値にリセットされる。
　リフレッシュ発行回数カウンタ１０８は、アクセス要求調停部１０５からリフレッシュ要求許可信号１６６がアサートされるとカウンタ値を１インクリメントし、リフレッシュ周期カウンタ１０７からリフレッシュ発行回数カウンタデクリメント信号１６７がアサートされると１デクリメントする。つまり、リフレッシュ発行回数カウンタ１０８の値は、リフレッシュ周期が来る前に前もってリフレッシュ発行が行われた回数を表している。リフレッシュ発行回数カウンタ１０８の値は、リフレッシュ発行回数カウント信号１６８を介してリフレッシュ要求発行部１０９に伝達される。
　リフレッシュ要求発行部１０９は、リフレッシュ発行回数カウント信号１６８により伝達されるリフレッシュ発行回数カウンタ１０８の値、およびマスタ１００～１０２それぞれに対応する要求帯域超過信号１５９～１６１に従って、リフレッシュ要求１６２、および先行リフレッシュ要求信号１６４を発行する。
　また、リフレッシュ要求発行部１０９は、リフレッシュコマンド１６３をアクセス要求調停部１０５に対して出力する。リフレッシュコマンド１６３は固定値であり、アクセス要求調停部１０５がメモリ１０４に対してリフレッシュ発行を実施するために必要なリフレッシュコマンドであることを示すコマンドＩＤ、およびメモリ１０４のどの領域に対してリフレッシュを実行するかを示すリフレッシュ領域の情報を有している。
　図２は、図１中のアクセス要求調停部１０５の詳細な構成を示すブロック図である。
　アクセス要求調停部１０５は、調停器２００と、要求帯域保持部２０１～２０３と、使用帯域監視部２０４～２０６と、比較器２１７～２１９とを備える。
　調停器２００は、マスタ１００～１０２毎に設定された要求帯域保持部２０１～２０３、使用帯域監視部２０４～２０６から伝達されるマスタ１００～１０２毎の使用帯域２５０～２５２、リフレッシュ周期カウント信号１６５および先行リフレッシュ要求信号１６４に基づき、マスタ１００～１０２からのアクセス要求１５０～１５２およびリフレッシュ要求１６２の調停を行う。調停結果はアクセス要求許可信号１５６～１５８およびリフレッシュ要求許可信号１６６を介して、それぞれマスタ１００～１０２およびリフレッシュ要求制御部１０６に伝達される。
　具体的には、調停器２００は、減算器２０７～２０９、要求帯域演算部２１０、アクセス要求マスク回路２１１～２１３、最大値決定回路２１４及びセレクタ２１５を備える。
　減算器２０７～２０９はそれぞれ、対応する要求帯域保持部２０１に保持されている要求帯域から対応する使用帯域監視部２０４が監視している対応する使用帯域を減算する。具体的には、減算器２０７では（要求帯域保持部２０１が保持する要求帯域－使用帯域２５０）の演算が、減算器２０８では（要求帯域保持部２０２が保持する要求帯域－使用帯域２５１）の演算が、減算器２０９では（要求帯域保持部２０３が保持する要求帯域－使用帯域２５２）の演算が行われ、演算結果はそれぞれ最大値決定回路２１４に伝達される。
　ここで、要求帯域とは、対応するマスタ１００～１０２における処理を円滑に進めるために要求される単位時間当たりのメモリアクセスデータ量をいう。メモリアクセスの頻度が高い処理では、要求帯域が大きくなり、メモリアクセスの頻度が低い処理では要求帯域が小さくなる。例えば、各マスタ１００～１０２またはＯＳは、初期化時に要求帯域保持部２０１～２０３に要求帯域を設定すればよい。また、プログラム（タスク又はプロセス）の切り換え時に動的に変更してもよい。上記の単位時間は、固定値でよいが、例えば、マスタ１００～１０２における単位処理の時間、画像処理のフレーム（フィールド）周期の整数倍、リフレッシュ周期の整数倍でよい。
　また、使用帯域とは、マスタ１００～１０２から発行されたアクセス要求による、現時点における単位時間当たりのメモリアクセスデータ量をいう。なお、要求帯域保持部２０１～２０３は、保持部として機能する。
　要求帯域演算部２１０では、リフレッシュ周期カウント信号１６５に基づいてリフレッシュ要求１６２による単位時間当たりのメモリアクセスデータ量であるリフレッシュ要求帯域を算出する。リフレッシュ要求帯域は、リフレッシュ動作によりメモリ１０４に対して発生するアクセス中断時間、および当該時点でのリフレッシュ周期カウント信号１６５より算出される。
　アクセス要求マスク回路２１１～２１３はそれぞれ、先行リフレッシュ要求信号１６４がアサートされているときは対応するマスタ１００～１０２からのアクセス要求１５０～１５２をネゲートし、先行リフレッシュ要求信号１６４がネゲートされているときは対応するマスタ１００～１０２からのアクセス要求１５０～１５２を出力する。アクセス要求マスク回路２１１、２１２、２１３の出力は、最大値決定回路２１４に伝達される。
　最大値決定回路２１４は、リフレッシュ要求１６２がアサートされているか否かに応じて、減算器２０７～２０９での減算結果と要求帯域演算部２１０での算出結果とから最も大きい値に対応するリフレッシュ要求１６２およびアクセス要求１５０～１５２を決定する。また、最大値決定回路２１４は、決定したリフレッシュ要求１６２およびアクセス要求１５０～１５２に対応するリフレッシュコマンド１６３およびアクセスコマンド１５３～１５５をセレクタ２１５に指示する。
　具体的には、最大値決定回路２１４は、リフレッシュ要求１６２がネゲートしている場合、出力がアサートしているアクセス要求マスク回路２１１～２１３に対応する減算器２０７～２０９の減算結果を比較し、減算結果が最大である減算器２０７～２０９に対応するマスタ１００～１０２へのアクセス要求許可信号１５６～１５８をアサートする。また、リフレッシュ要求許可信号１６６をネゲートする。
　一方、リフレッシュ要求１６２がアサートしている場合、出力がアサートしているアクセス要求マスク回路２１１～２１３に対応する減算器２０７～２０９の減算結果と、要求帯域演算部２１０での算出結果とを比較する。比較した結果、要求帯域演算部２１０での算出結果が最大である場合、リフレッシュ発行回数カウンタ１０８へ出力しているリフレッシュ要求許可信号１６６をアサートする。また、アクセス要求許可信号１５６～１５８をネゲートする。また、比較した結果、減算器２０７～２０９のうちのいずれかの減算結果が最大である場合、減算結果が最大である減算器２０７～２０９に対応するマスタ１００～１０２へのアクセス要求許可信号１５６～１５８をアサートする。
　これにより、最大値決定回路２１４は、各マスタ１００～１０２からのアクセス要求１５０～１５２が複数アサートしている場合に、当該アクセス要求１５０～１５２間での調停ができる。また、各マスタ１００～１０２からのアクセス要求１５０～１５２が少なくとも１つアサートしている期間にリフレッシュ要求１６２がアサートした場合、当該アクセス要求１５０～１５２とリフレッシュ要求１６２との調停ができる。
　セレクタ２１５は、最大値決定回路２１４から出力されたリフレッシュコマンド１６３およびアクセスコマンド１５３～１５５のいずれか１つを示す信号に従い、リフレッシュコマンド１６３およびアクセスコマンド１５３～１５５のいずれか１つをメモリ制御部２１６へ出力する。具体的には、セレクタ２１５では、最大値決定回路２１４において減算器２０７、２０８または２０９の値が最大値である場合は、対応するアクセスコマンド１５３、１５４、１５５をメモリ制御部２１６に伝達し、要求帯域演算部２１０の値が最大値である場合は、リフレッシュコマンド１６３をメモリ制御部２１６に伝達する。
　使用帯域監視部２０４～２０６はそれぞれ、マスタ１００～１０２に対応し、対応するマスタ１００～１０２から発行されたアクセスコマンド１５３～１５５の使用帯域を監視する。具体的には、使用帯域監視部２０４～２０６はそれぞれ、対応するアクセス要求許可信号１５６～１５８がアサートされると、対応するアクセスコマンド１５３～１５５により与えられるアクセスデータ量に基づき使用帯域の算出を行う。例えば、使用帯域監視部２０４～２０６は、マスタ１００～１０２毎の使用帯域の監視を次のようにすればよい。使用帯域監視部２０４～２０６はそれぞれ、対応するマスタ１００～１０２からのアクセス要求１５０～１５２がアサートする毎に対応するアクセスコマンド１５３～１５５に対応するアクセスデータ量を算出し、単位時間内に発行された全ての当該アクセスコマンド１５３～１５５によるアクセスデータ量を累算すればよい。
　図３は、使用帯域監視部２０４の詳細な構成の一例を示すブロック図である。なお、使用帯域監視部２０５および２０６も同様の構成である。また、同図には、使用帯域監視部２０４の外部回路のタイマ２４５も示されている。
　同図に示す使用帯域監視部２０４は、アクセスデータ量取得部２４１と、加算器２４２と、アキュムレータ２４３と、レジスタ２４４とを備える。アクセスデータ量取得部２４１は、アクセス要求許可信号１５６がアサートされると、アクセスコマンド１５３により与えられるアクセスデータ量を取得する。加算器２４２は、アクセスデータ量取得部２４１により取得されたアクセスデータ量と、アキュムレータ２４３に保持されているアクセスデータ量とを加算し、加算結果をアキュムレータ２４３へ出力する。アキュムレータ２４３は、タイマ２４５により制御されるリセットタイミングから現時点までのアクセスデータ量を累算し、保持する。また、タイマ２４５から入力されているリセット信号がアサートした場合、保持しているアクセスデータ量をレジスタ２４４に出力する。なお、タイマ２４５は、予め定められた単位時間（例えば、１m秒）ごとにリセット信号をアサートする。
　これにより、使用帯域監視部２０４は、単位時間内に発行された全てのアクセスコマンド１５３に対応するアクセスデータ量を累算できる。なお、この使用帯域監視部２０４～２０６は、監視部として機能する。
　メモリ制御部２１６は、調停器２００により選択されたアクセスコマンド１５３～１５５およびリフレッシュコマンド１６３に従ってメモリ１０４に対するアクセスコマンドおよびリフレッシュコマンドを生成し、コマンド伝達用信号線１６９を用いてメモリ１０４へ各コマンドを発行する。
　比較器２１７～２１９はそれぞれ、マスタ１００～１０２に対応し、対応する要求帯域保持部２０１～２０３に保持されている要求帯域と、対応する使用帯域監視部２０４～２０６から与えられる当該時点での使用帯域２５０～２５２との比較を行い、使用帯域が要求帯域を超えている場合には要求帯域超過信号１５９～１６１をアサートする。この比較器２１７～２１９は、帯域判定部として機能する。
　このように、アクセス要求調停部１０５は、先行リフレッシュ要求信号１６４がアサートされている場合、マスタ１００～１０３からのアクセス要求１５０～１５２がアサートされていても、メモリ１０４へリフレッシュコマンドを発行する。また、リフレッシュ要求１６２および先行リフレッシュ要求信号１６４がネゲートされ、かつ複数のマスタ１００～１０２のうち２つ以上からアクセス要求１５０～１５２がアサートされている場合、マスタ１００～１０２ごとに対応する当該時点での要求帯域と、対応する使用帯域２５０～２５２との差分に基づき調停する。また、リフレッシュ要求１６２がアサートされ、かつ先行リフレッシュ要求信号１６４がネゲートされ、かつ複数のマスタ１００～１０２のうち少なくとも１つからアクセス要求１５０～１５２がアサートされている場合、マスタ１００～１０２ごとに対応する当該時点での要求帯域と対応する使用帯域２５０～２５２との差分と、リフレッシュ要求帯域に基づき、リフレッシュ要求１６２と当該アクセス要求１５０～１５２とを調停する。
　なお、リフレッシュ要求制御部１０６と、調停器２００と、メモリ制御部２１６とは制御部として機能する。
　図４は、図１中のリフレッシュ要求発行部１０９の詳細な構成を示すブロック図である。リフレッシュ要求発行部１０９は、アクセス要求判定部３００と、比較器３０１と、組み合わせ回路３０２と、リフレッシュコマンド生成部３０３とを備える。
　アクセス要求判定部３００は、アクセス要求１５０～１５２をアサートし、かつ要求帯域超過信号１５９～１６１をネゲートしているマスタ１００～１０２が存在するか否かの判定を行う。つまり、いずれか１つのマスタ１００～１０２でもアクセス要求を発行し、かつ対応する使用帯域２５０～２５２が対応する要求帯域を超過していない場合には、当該マスタ１００～１０２からのアクセス要求が発行されているとみなして、アクセス要求判定部３００は出力をネゲートする。また、いずれのマスタ１００～１０２もアクセス要求を発行していない場合、またはマスタ１００～１０２のいずれか１つがアクセス要求を発行しているが対応する使用帯域２５０～２５２が対応する要求帯域を超過している場合には、マスタ１００～１０２からのアクセス要求は発行されていないとみなして、アクセス要求判定部３００は出力をアサートする。このアクセス要求判定部３００の出力は、先行リフレッシュ要求信号１６４として出力される。
　比較器３０１は、リフレッシュ発行回数カウント信号１６８、すなわちリフレッシュ発行回数カウンタ１０８のカウント値が基準値か否かを判定する。例えば、基準値が０の場合、リフレッシュ発行回数カウント信号１６８が０であれば出力をアサートし、０以外であれば出力をネゲートする。
　組み合わせ回路３０２では、アクセス要求判定部３００および比較器３０１の結果に基づき、リフレッシュ要求１６２をアサートおよびネゲートする。具体的には、組み合わせ回路３０２は、リフレッシュ発行回数カウンタ１０８の値が０、またはアクセス要求判定部３００によりマスタ１００～１０２からのアクセス要求が発行されていないとみなされた場合にはリフレッシュ要求１６２をアサートする。リフレッシュ発行回数カウンタ１０８の値が０ではなく、かつリフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求が発行されているとみなされた場合にはリフレッシュ要求１６２をネゲートする。
　リフレッシュコマンド生成部３０３は、アクセス要求調停部１０５に対するリフレッシュコマンド１６３を出力する。リフレッシュコマンド１６３は固定値であり、リフレッシュコマンド生成部３０３で設定されたリフレッシュコマンドであることを示すコマンドＩＤ、およびメモリ１０４のどの領域に対してリフレッシュを実行するかを示すリフレッシュ領域の情報によってその値が決定される。なお、リフレッシュコマンド生成部３０３に設定される情報はハードウェアとして固定しても、ソフトウェアにより設定されてもどちらでも良い。
　このように、リフレッシュ要求発行部１０９は、リフレッシュ発行回数カウント信号１６８、アクセス要求１５０～１５２および要求帯域超過信号１５９～１６１に基づいて、リフレッシュ要求１６２および先行リフレッシュ要求信号１６４をアサートまたはネゲートする。また、アクセス要求調停部１０５に対するリフレッシュコマンド１６３を出力する。
　これにより、複数のマスタ１００～１０２すべてがアクセス要求１５０～１５２をネゲートしている場合にのみ先行してリフレッシュコマンドを発行する場合と比較して、より多くのリフレッシュコマンドを先行して発行できるので、メモリ１０４へのアクセス効率の低下を一層緩和できる。
　なお、リフレッシュ周期カウンタ１０７、セレクタ２１５、メモリ制御部２１６、比較器３０１、組み合わせ回路３０２およびリフレッシュコマンド生成部３０３は通常リフレッシュ制御部として機能する。
　また、比較器３０１および組み合わせ回路３０２はリフレッシュ要求発行部としても機能し、調停器２００およびメモリ制御部２１６は調停部としても機能する。
　次に、ここまで説明したメモリ制御装置１０３の動作について説明する。図５は、第１の実施形態におけるメモリ制御装置１０３の動作の一例を示すタイミングチャートである。
　まずＴ４００において、マスタ１００および１０１からメモリ１０４に対するアクセス要求１５０および１５１がアサートされているが、対応する要求帯域超過信号１５９および１６０はネゲートされている。したがって、先行リフレッシュ要求信号１６４はネゲートされている。また、リフレッシュ発行回数カウンタ１０８の値は０であるので、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２はアサートされている。また、Ｔ４００ではリフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に対応した値となっている。
　次にＴ４０１において、アクセス要求調停部１０５によって、リフレッシュ要求１６２に対するリフレッシュ要求許可信号１６６がアサートされる。リフレッシュ要求１６２が許可されたことで、メモリ制御部２１６からメモリ１０４へリフレッシュコマンドが発行される。また、リフレッシュ要求許可信号１６６がアサートされたことにより、リフレッシュ発行回数カウンタ１０８の値は１加算されて０から１に変化する。また、リフレッシュ発行回数カウンタ１０８の値が１に変化したことにより、リフレッシュ要求１６２はネゲートされる。
　次にＴ４０２において、１サイクル前の状態においてリフレッシュ周期カウンタ１０７の値が１になるので、Ｔ４０２ではリフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に対応する値に初期化される。リフレッシュ周期カウンタ１０７の値が初期化されたことにより、リフレッシュ発行回数カウンタ１０８の値は１減算され１から０に変化する。また、リフレッシュ発行回数カウンタ１０８の値が０に変化したことにより、リフレッシュ要求１６２はアサートされる。
　次に、Ｔ４０２～Ｔ４０３において、再度Ｔ４０１およびＴ４０２と同様に動作する。
　次にＴ４０３において、マスタ１００が要求帯域を超えた状態でのアクセス要求１５０を発行している状態となったことを示す要求帯域超過信号１５９がアサートされる。
　次にＴ４０４において、マスタ１０１が要求帯域を超えた状態でのアクセス要求１５１を発行している状態となったことを示す要求帯域超過信号１６０がアサートされる。したがって、このとき、マスタ１００はアクセス要求１５０をアサートしているが要求帯域超過信号１５９もアサートされ、マスタ１０１はアクセス要求１５１をアサートしているが要求帯域超過信号１６０もアサートされている。また、マスタ１０２はアクセス要求１５２をアサートしていない。よって、アクセス要求判定部３００によりリフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求はいずれも発行されていないとみなされ、先行リフレッシュ要求信号１６４がアサートされる。また、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２もアサートされる。
　次にＴ４０５において、アクセス要求調停部１０５によってリフレッシュ要求許可信号１６６がアサートされる。このとき、先行リフレッシュ要求信号１６４がアサートされているので、リフレッシュ要求１６２はアクセス要求調停部１０５において最優先に許可されている。リフレッシュ要求許可信号１６６がアサートされたことによりリフレッシュ発行回数カウンタ１０８の値は１加算されて０から１に変化する。このとき、アクセス要求判定部３００によりリフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求はいずれも発行されていないとみなされている。よって、リフレッシュ発行回数カウンタ１０８の値は１以上であるが、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２はアサートされた状態を保持する。
　次にＴ４０６において、アクセス要求調停部１０５によってリフレッシュ要求許可信号１６６がアサートされる。リフレッシュ要求許可信号１６６がアサートされたことによりリフレッシュ発行回数カウンタ１０８の値は１加算されて１から２に変化する。しかし、リフレッシュ要求発行部１０９に対するマスタ１００、１０１、１０２からのアクセス要求は発行されていないとみなされているため、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２はアサートされた状態を保持する。
　次にＴ４０７において、マスタ１００に対する要求帯域超過信号１５９がネゲートされる。このとき、マスタ１００からのアクセス要求１５０は発行されているため、アクセス要求判定部３００によってリフレッシュ要求発行部１０９においてはマスタ１００からのアクセス要求１５０がアサートされているものとみなす。そのため、先行リフレッシュ要求信号１６４はネゲートされる。また、Ｔ４０７においてはリフレッシュ発行回数カウンタ１０８の値は３であり１以上となっているのでリフレッシュ要求１６２もネゲートされる。
　次にＴ４０８において、１サイクル前の状態においてリフレッシュ周期カウンタ１０７の値が１になるので、リフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に初期化される。リフレッシュ周期カウンタ１０７の値が初期化されたことにより、リフレッシュ発行回数カウンタ１０８の値は１減算され３から２に変化する。このとき、リフレッシュ発行回数カウンタ１０８の値は１以上であり、かつリフレッシュ要求発行部１０９においてはマスタ１００からのアクセス要求が発行されているものと判断するため、リフレッシュ要求１６２はネゲートされた状態を保持する。
　次にＴ４０９においても、Ｔ４０８と同様にリフレッシュ発行回数カウンタ１０８の値は１減算され２から１に変化するが、リフレッシュ発行回数カウンタ１０８の値は１以上であり、かつリフレッシュ要求発行部１０９においてはマスタ１００からのアクセス要求が発行されているものと判断するため、リフレッシュ要求１６２はネゲートされた状態を保持する。
　次にＴ４１０において、１サイクル前の状態においてリフレッシュ周期カウンタ１０７の値が１になるので、リフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に初期化される。リフレッシュ周期カウンタ１０７の値が初期化されたことにより、リフレッシュ発行回数カウンタ１０８の値は１減算され１から０に変化する。リフレッシュ発行回数カウンタ１０８の値が０に変化したことにより、リフレッシュ要求１６２がアサートされる。
　同図に示すように、Ｔ４０４～Ｔ４０７においては、マスタ１００および１０１からのアクセス要求１５０および１５１がアサートされているが、要求帯域超過信号１５９および１６０もアサートされている。その結果、アクセス要求判定部３００により、アクセス要求１５０および１５１はないものとみなされて、リフレッシュ要求発行部１０９により先行リフレッシュ要求信号１６４がアサートされる。これにより、マスタ１００および１０１からのアクセス要求１５０および１５１がある状態においてもリフレッシュコマンド１６３を発行することが可能となる。
　また、Ｔ４０７～Ｔ４１０においては、リフレッシュ発行回数カウンタ１０８の値が１以上であるので、メモリ１０４へのリフレッシュコマンドが発行されない。よって、Ｔ４０７～Ｔ４１０において、アクセス要求を発行しているマスタ１００および１０１からメモリ１０４へのアクセス効率がリフレッシュコマンドの発行によって低下することを緩和できる。
　このように、メモリ制御装置１０３は、通常のリフレッシュコマンドが発行されない期間（Ｔ４０８～Ｔ４１０）までに、当該期間に対応する先行リフレッシュコマンドが発行された回数は、当該期間において通常のリフレッシュコマンドが発行されるべき回数（２回)以上となる。その結果、リフレッシュ不足によるメモリ１０４のデータの揮発を防止できる。
　以上のように、本実施形態のメモリ制御装置１０３は、マスタ１００～１０２それぞれに対応する使用帯域と対応する要求帯域とに基づいて、先行リフレッシュコマンドを発行するので、各マスタ１００～１０２からのアクセス要求１５０～１５２が少なくとも１つアサートされている場合に、リフレッシュ周期に同期して発生するリフレッシュコマンドの発行による当該マスタ１００～１０２からメモリ１０４へのアクセス効率の低下を緩和できる。
　なお、本実施形態では、比較器３０１はリフレッシュ発行回数カウント信号１６８が０であれば出力をアサートし、０以外であれば出力をネゲートする例を示したが、比較器３０１がアサートする値は０または１のように範囲を持たせても良い。さらに、当該範囲はマスタの数やメモリのリフレッシュ周期等に応じて、自由に設定させて良い。
　（第２の実施形態）
　本発明の第２の実施形態におけるメモリ制御装置は、リフレッシュ発行回数カウンタ１０８によってカウントされた値が基準値より大きい予め定められた閾値以上の場合、先行リフレッシュコマンドをメモリ１０４へ発行しない。
　本実施形態におけるメモリ制御装置の構成は、第１の実施形態におけるメモリ制御装置１０３の構成とほぼ同じであるが、リフレッシュ要求発行部の構成が異なる。以下、本実施形態におけるメモリ制御装置が、第１の実施形態におけるメモリ制御装置と異なる点を中心に説明する。
　図６は、本実施形態のリフレッシュ要求発行部の詳細な構成を示すブロック図である。同図に示すリフレッシュ要求発行部５０９は、第１の実施形態で示したリフレッシュ要求発行部１０９と比較して、さらに比較器５０４および組み合わせ回路５０５を備える。なお、アクセス要求判定部３００、比較器３０１、組み合わせ回路３０２およびリフレッシュコマンド生成部３０３は図４におけるものと同様のものである。また、先行リフレッシュ要求信号１６４も図４と同様である。
　比較器５０４は、リフレッシュ発行回数カウント信号１６８が基準値より大きい予め定められた閾値（例えば、２）未満のとき出力をアサートし、閾値以上のとき出力をネゲートする。
　組み合わせ回路５０５は、比較器５０４の出力とアクセス要求判定部３００の出力との論理積をとる。また、組み合わせ回路３０２は、組み合わせ回路５０５の出力と比較器３０１の出力との論理和をとり、その結果をリフレッシュ要求１６２としてアクセス要求調停部１０５へ出力する。
　これにより、リフレッシュ要求発行部５０９は、リフレッシュ発行回数カウント信号１６８が２以上であるときにはアクセス要求判定部３００の判定結果によらずリフレッシュ要求１６２をネゲートする。
　図７は、第２の実施形態におけるメモリ制御装置の動作の一例を示すタイミングチャートである。なお、同図において、アクセス要求１５０～１５２および要求帯域超過信号１５９～１６１は、図５と同様である。これはリフレッシュ発行回数カウンタ１０８の値が０である場合と、リフレッシュ発行回数カウンタ１０８の値が１以上２未満でありかつアクセス要求判定部３００によりマスタからのアクセス要求が発行されていないと判断された場合とはリフレッシュ要求１６２をアサートし、それ以外の場合はネゲートするものである。
　まず、Ｔ６００において、マスタ１００および１０１からメモリ１０４に対するアクセス要求１５０および１５１がアサートされる。また、対応する要求帯域超過信号１５９および１６０はネゲートされている。したがって、先行リフレッシュ要求信号１６４はネゲートされている。また、リフレッシュ発行回数カウンタ１０８の値は０であるので、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２の値はアサートされている。また、Ｔ６００ではリフレッシュ周期カウンタの値は初期値であるリフレッシュ周期に対応した値となっている。
　次にＴ６０１において、アクセス要求調停部１０５によってリフレッシュ要求許可信号１６６がアサートされる。リフレッシュ要求許可信号１６６がアサートされたことにより、リフレッシュ発行回数カウンタ１０８の値は１加算されて０から１に変化する。マスタ１００および１０１からのアクセス要求１５０および１５１がアサートされた状態でリフレッシュ発行回数カウンタ１０８の値が１に変化したことにより、リフレッシュ要求１６２はネゲートされる。
　次にＴ６０２において、１サイクル前の状態においてリフレッシュ周期カウンタ１０７の値が１になるのでＴ６０２ではリフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に初期化される。リフレッシュ周期カウンタ１０７の値が初期化されたことにより、リフレッシュ発行回数カウンタ１０８の値は１減算され１から０に変化する。また、リフレッシュ発行回数カウンタ１０８の値が０に変化したことにより、リフレッシュ要求１６２はアサートされる。
　次にＴ６０３において、マスタ１０１が要求帯域を超えた状態でのアクセス要求１５１を発行している状態となったことを示す要求帯域超過信号１６０がアサートされる。また、マスタ１０２はアクセス要求１５２をアサートしていない。なお、Ｔ６０３以前に、マスタ１００が要求帯域を越えた状態でのアクセス要求１５０を発行している状態となったことを示す要求帯域超過信号１５９がアサートされている。
　よって、アクセス要求判定部３００によりリフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求はいずれも発行されていないとみなされるので、先行リフレッシュ要求信号１６４がアサートされる。また、リフレッシュ発行回数カウンタ１０８の値は０であるので、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２もアサートされる。
　次にＴ６０４において、アクセス要求調停部１０５によってリフレッシュ要求許可信号１６６がアサートされる。リフレッシュ要求許可信号１６６がアサートされたことによりリフレッシュ発行回数カウンタ１０８の値は１加算されて０から１に変化する。このとき、Ｔ６０３と同様に、アクセス要求判定部３００によりリフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求はいずれも発行されていないとみなされている。よって、先行リフレッシュ要求信号１６４はアサートされた状態を保持する。また、リフレッシュ発行回数カウンタ１０８の値は１であるので、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２はアサートされた状態を保持する。
　次にＴ６０５において、アクセス要求調停部１０５によってリフレッシュ要求許可信号１６６がアサートされる。リフレッシュ要求許可信号１６６がアサートされたことによりリフレッシュ発行回数カウンタ１０８の値は１加算されて２に変化する。リフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求は発行されていないとみなされているので、先行リフレッシュ要求信号１６４はアサートされた状態を保持する。一方、リフレッシュ発行回数カウンタ１０８の値が１以上２未満の条件を満たさないため、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２はネゲートされる。
　次にＴ６０６において、１サイクル前の状態においてリフレッシュ周期カウンタ１０７の値が１になるのでＴ６０６ではリフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に対応する値に初期化される。リフレッシュ周期カウンタ１０７の値が初期化されたことにより、リフレッシュ発行回数カウンタ１０８の値は１減算され２から１に変化する。このとき、リフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求はいずれも発行されていないと判断されており、かつリフレッシュ発行回数カウンタ１０８の値が１以上２未満の条件を満たすため、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２がアサートされる。
　次にＴ６０７において、アクセス要求調停部１０５によってリフレッシュ要求許可信号１６６がアサートされる。リフレッシュ要求許可信号１６６がアサートされたことによりリフレッシュ発行回数カウンタ１０８の値は１加算されて２に変化する。リフレッシュ要求発行部１０９に対するマスタ１００～１０２からのアクセス要求は発行されていないとみなされ、先行リフレッシュ要求信号１６４はアサートされた状態を保持する。一方、リフレッシュ発行回数カウンタ１０８の値が１以上２未満の条件を満たさないため、リフレッシュ要求発行部１０９からのリフレッシュ要求１６２は再びネゲートされる。
　次にＴ６０８において、マスタ１００に対する要求帯域超過信号１５９がネゲートされる。マスタ１００からのアクセス要求１５０が発行されており、かつ要求帯域超過信号１５９がネゲートされているため、アクセス要求判定部３００によってリフレッシュ要求発行部１０９においてはマスタ１００からのアクセス要求１５０がアサートされているものと判断する。そのため、先行リフレッシュ要求信号１６４はネゲートされる。また、リフレッシュ発行回数カウンタ１０８の値は２であるので、リフレッシュ要求１６２はネゲートされたままの状態を保持する。
　次にＴ６０９においても、Ｔ６０８と同様にリフレッシュ発行回数カウンタ１０８の値は１減算され２から１に変化する。リフレッシュ発行回数カウンタ１０８の値は１以上２未満であるが、マスタ１００からのアクセス要求１５０が発行されているのでリフレッシュ要求１６２はネゲートされた状態を保持する。
　次にＴ６１０において、１サイクル前の状態においてリフレッシュ周期カウンタ１０７の値が１になるのでＴ６１０ではリフレッシュ周期カウンタ１０７の値は初期値であるリフレッシュ周期に対応する値に初期化される。リフレッシュ周期カウンタ１０７の値が初期化されたことにより、リフレッシュ発行回数カウンタ１０８の値は１減算され１から０に変化する。リフレッシュ発行回数カウンタ１０８の値が０に変化したことにより、リフレッシュ要求１６２がアサートされる。
　以上のように、本実施形態のメモリ制御装置は、リフレッシュ発行回数カウンタ１０８の値が閾値以上の場合、メモリ１０４へのリフレッシュコマンドの発行を禁止する。これにより、メモリ制御装置は、閾値に１を加算した値とリフレッシュ周期とを乗算した時間に、少なくとも１回はメモリ１０４へリフレッシュコマンドを発行する。その結果、長時間にわたりメモリ１０４がリフレッシュされないことによるメモリのデータの揮発を防止できる。
　なお、本実施形態では比較器５０４における閾値が２である場合を一例として示したが、マスタの数やメモリのリフレッシュ周期等に応じて３以上の数を設定しても良い。さらに、第１の実施形態と同様に、比較器３０１がアサートする値は０のみに限られない。
　また、上述したメモリ制御装置を各種情報処理装置およびシステムに適応してもよい。
　（第３の実施形態）
　図８は、第３の実施形態におけるシステムの構成を示すブロック図である。
　図８に示したシステムは、システムＬＳＩ７００と、ＤＶＤドライブ等の入力装置７０１と、液晶ディスプレイ等の表示装置７０２と、メモリ７０３とを備える。
　システムＬＳＩ７００は、マイコン回路７０４、動画像復号化回路７０５、出力装置インタフェース回路７０６、入力装置インタフェース（Ｉ／Ｆ）回路７０７およびメモリ制御装置７０８を備える。このメモリ制御装置７０８は、第１の実施形態で示したメモリ制御装置１０３または第２の実施形態で示したメモリ制御装置のいずれかである。
　マイコン回路７０４、動画像復号化回路７０５、出力装置インタフェース回路７０６および入力装置インタフェース回路７０７はそれぞれ、メモリ制御装置７０８に接続されている。また、マイコン回路７０４は、動画像復号化回路７０５、出力装置インタフェース回路７０６、入力装置インタフェース回路７０７に接続されており、接続先の各回路の制御を行うことができる。
　出力装置インタフェース回路７０６は、表示装置７０２に、入力装置インタフェース回路７０７は入力装置７０１に、メモリ制御装置７０８はメモリ７０３に、それぞれ接続されている。
　図８に示したシステムは、マイコン回路７０４がメモリ７０３に格納されたプログラムを読み込みながら実行することにより、動画像復号化回路７０５、出力装置インタフェース回路７０６および入力装置インタフェース回路７０７を制御する。これにより、入力装置インタフェース回路７０７が入力装置７０１から動画ストリームデータをメモリ７０３にロードし、メモリ７０３に読み込まれた動画ストリームデータを動画像復号化回路７０５によりデコードして画像データを作成してメモリ７０３に書き込み、メモリ７０３に書き込まれた画像データを出力装置インタフェース回路７０６が読み出し表示装置７０２に表示する。
　なお、入力装置インタフェース回路７０７は第１マスタ装置として機能し、動画像復号化回路７０５は第２マスタ装置として機能し、出力装置インタフェース回路７０６は第３マスタ装置として機能する。
　このとき、動画像復号化回路７０５、出力装置インタフェース回路７０６および入力装置インタフェース回路７０７は、それぞれの処理において局所的にメモリ７０３へのアクセスが頻発するケースや、逆に一定期間メモリ７０３へのアクセスが発生しないというケースが存在する。例えば、出力装置インタフェース回路７０６においては、表示装置７０２の表示周波数に応じて局所的にメモリ７０３よりデータの読み出しを行い、表示装置７０２への表示画像分のデータをメモリ７０３より読み出した後は次の画像読み出しまでの期間メモリ７０３へのアクセス要求は発行しない。すなわち、要求帯域以上にアクセス要求を発行するケースやアクセス要求が発行されない期間が続くケースが存在する。そのようなマスタが、メモリ制御装置７０８を用いてメモリ７０３にアクセスするため、効率の良いリフレッシュ動作をメモリに対して行うことができる。
　以上、第３の実施形態によると複数のマスタのアクセス状態において、効率良くメモリに対するリフレッシュ動作を実施することができ、システム性能を高めることができる。
　（第４の実施形態）
　第３の実施形態では、例えばＤＶＤドライブといった入力装置７０１と、例えば液晶ディスプレイ表示装置７０２とを備えるシステムの例を示したが、本発明を携帯電話機に適用しても良く、携帯電話機に適用した場合の構成を示すブロック図を図９に表す。
　同図に示すシステムは、機能部８０１および携帯電話機Ｍを含む。機能部８０１は、カメラおよびメモリカードを含み、符号化データを保持する。携帯電話機Ｍは、表示装置７０２、メモリ７０３、システムＬＳＩ８００およびアンテナ８１０を備える。
　システムＬＳＩ８００は、マイコン回路７０４、動画像復号化回路７０５、出力装置インタフェース回路７０６、高周波送受信装置インタフェース回路８０７、外部入力装置インタフェース回路８０９およびメモリ制御装置７０８を含む。このメモリ制御装置７０８は、第１および第２の実施形態のいずれかのメモリ制御装置である。マイコン回路７０４、動画像復号化回路７０５、出力装置インタフェース回路７０６、高周波送受信装置インタフェース回路８０７および外部入力装置インタフェース回路８０９がメモリ制御装置７０８に接続されている。マイコン回路７０４は、動画像復号化回路７０５、出力装置インタフェース回路７０６、高周波送受信装置インタフェース回路８０７、外部入力装置インタフェース回路８０９に接続されており、接続先の各回路の制御を行うことができる。
　出力装置インタフェース回路７０６は表示装置７０２に、高周波送受信装置インタフェース回路８０７はアンテナ８１０に、外部入力装置インタフェース回路８０９は機能部８０１に、メモリ制御装置７０８はメモリ７０３に接続されている。
　図９に示したシステムは、マイコン回路７０４がメモリ７０３に格納されたプログラムを読み込みながら実行することにより、動画像復号化回路７０５、出力装置インタフェース回路７０６、高周波送受信装置インタフェース回路８０７および外部入力装置インタフェース回路８０９を制御する。これにより、外部入力装置インタフェース回路８０９が機能部８０１から、または高周波送受信装置インタフェース回路８０７がアンテナ８１０から動画ストリームデータをメモリ７０３にロードし、メモリ７０３に読み込まれた動画ストリームデータを動画像復号化回路７０５によりデコードして画像データを作成してメモリ７０３に書き込み、メモリ７０３に書き込まれた画像データを出力装置インタフェース回路７０６が読み出し表示装置７０２に表示する。
　なお、高周波送受信装置インタフェース回路８０７および外部入力装置インタフェース回路８０９は、第１マスタ装置として機能する。
　このとき、第３の実施形態と同様に、動画像復号化回路７０５、出力装置インタフェース回路７０６、高周波送受信装置インタフェース回路８０７および外部入力装置インタフェース回路８０９は、それぞれの処理において局所的にメモリ７０３へのアクセスが頻発するケースや、逆に一定期間メモリ７０３へのアクセスが発生しないというケースが存在する。よって、第４の実施形態においても、メモリ制御装置７０８を用いてメモリ７０３にアクセスするため、効率良くメモリに対するリフレッシュ動作を実施することができ、システム性能を高めることができる。
　なお、本発明をテレビジョン受像機に適用しても良い。その場合、機能部はメモリカード等が適用され、アンテナ８１０は衛星アンテナ、地上波アンテナおよびケーブル等になると考えられる。このアンテナ８１０は、例えばデジタル放送波を受信する。また、高周波送受信装置インタフェース回路８０７は、アンテナ８１０により受信されたデジタル放送波から分離された符号化データをメモリ７０３に書き込む。この符号化データは画像を含むデータである。
　さらに、本発明をデジタルカメラに適用することも可能である。図１０は、本発明をデジタルカメラに適用した場合の構成を示すブロック図である。デジタルカメラＣは、表示装置７０２、メモリ７０３、システムＬＳＩ９００およびＣＣＤ９１０を備える。その場合、入力装置としてメモリカード９０１およびＣＣＤ（Charge Coupled Device）９１０等が挙げられ、これらのインタフェースとして、システムＬＳＩ９００は、外部入力装置インタフェース回路８０９およびＣＣＤインタフェース回路９０７を備える。このＣＣＤ９１０は被写体を撮影して撮影データを出力する撮像素子であり、ＣＣＤインタフェース回路９０７はＣＣＤ９１０から出力された撮影データをメモリ７０３に書き込む。なお、ＣＣＤインタフェース回路９０７は第４マスタ装置として機能する。
　以上、本発明の第１～４の実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構成される形態も、本発明の範囲内に含まれる。
　例えば、第１の実施形態および第２の実施形態においてマスタの数を３マスタとしているがマスタの数は２マスタ以上の任意の数でよい。また、第１～３の実施形態においてメモリの数を１つとしているがメモリの数は任意の数でよい。さらに、第１～３の実施形態におけるメモリはＳＤＲ－ＳＤＲＡＭ、ＤＤＲ－ＳＤＲＡＭ、ＦＣＲＡＭ等リフレッシュ動作を必要とするメモリに対しても適用できることは言うまでもない。
　以上説明してきた通り、本発明に係るメモリ制御装置は、複数のマスタ装置と、複数のマスタ装置が共有するメモリとに接続され、複数のマスタ装置から発行されたアクセス要求に応じてマスタ装置からメモリへのアクセスを制御するメモリ制御装置であって、ＤＶＤレコーダ、携帯電話機、テレビジョン受像機およびデジタルカメラ等として有用である。

Claims (9)

  1. 　アクセス要求を発行する複数のマスタ装置と、前記複数のマスタ装置が共有するメモリとに接続され、前記アクセス要求に応じて前記メモリへのアクセスを制御するメモリ制御装置であって、
    　前記複数のマスタ装置毎に、当該マスタ装置から発行されたアクセス要求による単位時間当たりのメモリアクセスデータ量である使用帯域を監視する監視部と、
    　前記複数のマスタ装置毎に、予め定められた要求帯域を保持する保持部と、
    　前記複数のマスタ装置毎に、対応する使用帯域が対応する要求帯域に達したか否かを判定する帯域判定部と、
    　前記帯域判定部によるマスタ装置毎の判定結果に基づいて、リフレッシュ周期のタイミングと無関係に先行リフレッシュコマンドを前記メモリへ発行する制御部と
    　を備えるメモリ制御装置。
  2. 　前記制御部は、
    　使用帯域が対応する要求帯域に達していると判定されたとき、対応するマスタ装置が前記アクセス要求をアサートしていないとみなし、
    　前記複数のマスタ装置すべてが前記アクセス要求をアサートしていないとみなされるとき、前記先行リフレッシュコマンドを前記メモリへ発行する
    　請求項１記載のメモリ制御装置。
  3. 　前記制御部は、
    　前記メモリをリフレッシュする通常のリフレッシュコマンドを周期的に前記メモリへ発行するための通常リフレッシュ制御部と、
    　前記リフレッシュ周期毎に1デクリメントし、前記通常のリフレッシュコマンドの発行時に１インクリメントし、前記先行リフレッシュコマンド発行時に１インクリメントするリフレッシュ発行回数カウンタとを備え、
    　前記通常リフレッシュ制御部は、
    　前記リフレッシュ発行回数カウンタのカウント値が基準値になったとき前記通常のリフレッシュコマンドを発行し、
    　前記リフレッシュ発行回数カウンタのカウント値が前記基準値以外の値になったとき前記通常のリフレッシュコマンドを発行しない
    　請求項２記載のメモリ制御装置。
  4. 　前記制御部は、
    　前記リフレッシュ発行回数カウンタによってカウントされた値が前記基準値より大きい予め定められた閾値以上の場合、前記先行リフレッシュコマンドの発行を禁止する
    　請求項３記載のメモリ制御装置。
  5. 　前記制御部は、
    　前記メモリをリフレッシュする通常のリフレッシュ要求を周期的に発行するリフレッシュ要求発行部と、
    　前記複数のマスタ装置毎に対応する使用帯域と対応する要求帯域との差分と前記リフレッシュ要求による単位時間当たりのメモリアクセスデータ量であるリフレッシュ要求帯域とに基づいて、前記通常のリフレッシュ要求と前記複数のマスタ装置から発行された各アクセス要求とを調停し、調停した結果に応じてコマンドを前記メモリへ発行する調停部と
    　を備える請求項１記載のメモリ制御装置。
  6. 　請求項１～５のいずれか１項に記載のメモリ制御装置と前記複数のマスタ装置とを有する半導体集積回路と、
    　前記半導体集積回路に接続されたリフレッシュ動作を必要とする前記メモリとを備え、
    　前記複数のマスタ装置は、
    　外部から入力された符号化データを前記メモリに書き込む第１マスタ装置と、
    　前記メモリに書き込まれた前記符号化データを復号して、復号した前記符号化データである復号データを前記メモリに書き込む第２マスタ装置と、
    　前記復号データを前記メモリから取得し、取得した前記復号データを表示装置に出力する第３マスタ装置とを含む
    　情報処理装置。
  7. 　前記第１マスタ装置は、デジタル放送波から分離された前記符号化データを前記メモリに書き込む
    　請求項６記載の情報処理装置。
  8. 　前記符号化データは、画像を含むデータである
    　請求項７記載の情報処理装置。
  9. 　前記情報処理装置はさらに、
    　被写体を撮影して撮影データを出力する撮像素子と、
    　出力された前記撮影データを前記メモリに書き込む第４マスタ装置とを備え、
    　前記第２マスタ装置はさらに、
    　前記メモリから前記撮影データを取得し、取得した前記撮影データを符号化して、符号化した前記撮影データである符号化撮影データを前記メモリへ書き込み、
    　前記第３マスタ装置はさらに、
    　前記撮影データを前記メモリから取得し、取得した前記撮影データを前記表示装置に出力し、
    　前記第１マスタ装置は、
    　前記符号化撮影データを前記メモリから取得し、取得した前記符号化撮影データを記録媒体に記録する
    　請求項６記載の情報処理装置。
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