KR100564633B1

KR100564633B1 - 향상된 동작 성능을 가지는 반도체 메모리 장치 및 이에대한 액세스 제어 방법

Info

Publication number: KR100564633B1
Application number: KR1020040077594A
Authority: KR
Inventors: 하민열; 정현택; 표석수
Original assignee: 삼성전자주식회사
Priority date: 2004-09-25
Filing date: 2004-09-25
Publication date: 2006-03-28
Also published as: US20060069855A1; CN100545940C; CN1770320A; US7187608B2

Abstract

향상된 동작 성능을 가지는 반도체 메모리 장치 및 이에 대한 액세스 제어 방법을 제안한다. 본 발명에 따른 반도체 메모리 장치는 복수의 메모리 블록들, 리프레쉬 상태 검출기 및 제어부를 구비하는 것을 특징으로 한다. 복수의 메모리 블록들은 각각 복수의 메모리 셀들을 포함하고 리프레쉬 시작 신호와 리프레쉬 어드레스 신호에 응답하여 복수의 메모리 셀들의 리프레쉬 동작을 수행한다. 리프레쉬 상태 검출기는 복수의 메모리 블록들의 리프레쉬 동작 상태를 감시하고, 리프레쉬 정보 신호를 출력한다. 제어부는 리프레쉬 시작 신호와 리프레쉬 어드레스 신호를 주기적으로 발생하여 복수의 메모리 셀들의 리프레쉬 동작을 제어하고, 독출 또는 기입 명령을 수신할 때 리프레쉬 시작 신호와 리프레쉬 정보 신호에 기초하여 복수의 메모리 블록들의 독출 또는 기입 동작을 제어한다. 본 발명에 따른 반도체 메모리 장치 및 이에 대한 액세스 제어 방법은 불필요하게 발생되는 캐쉬 메모리의 라이트-백 동작 횟수를 감소시키고, 리프레쉬 동작으로 인한 상기 반도체 메모리 장치의 외부 액세스 지연 시간을 없앨 수 있는 장점이 있다.

Description

향상된 동작 성능을 가지는 반도체 메모리 장치 및 이에 대한 액세스 제어 방법{Semiconductor memory device having improved operation performance and access control method of the same}

도 1은 본 발명에 따른 반도체 메모리 장치의 블록도이다.

도 2는 도 1에 도시된 리프레쉬 상태 검출기를 상세하게 나타내는 도면이다.

도 3은 도 1에 도시된 메인 컨트롤러의 상세한 블록도이다.

도 4는 도 3에 도시된 캐쉬 정보 컨트롤러를 상세히 나타내는 도면이다.

도 5는 도 3에 도시된 메모리 블록 컨트롤러를 상세히 나타내는 도면이다.

도 6은 도 3에 도시된 캐쉬 메모리 컨트롤러를 상세히 나타내는 도면이다.

도 7은 도 1에 도시된 캐쉬 메모리를 상세히 나타내는 도면이다.

도 8은 도 7에 도시된 제어 신호 발생기를 상세히 나타내는 도면이다.

도 9는 도 1에 도시된 메모리 블록을 상세히 나타내는 도면이다.

도 10은 도 9에 도시된 제어 신호 발생기를 상세히 나타내는 도면이다.

본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 메모리 장치에 관한 것이다.

최근 가장 일반적으로 사용되고 있는 반도체 메모리 장치로서 DRAM(dynamic RAM)과 SRAM(static RAM)이 있다. 상기 DRAM은 고집적도(high density)를 실현할 수 있고, 저렴한 비용(low cost)으로 제조될 수 있는 반면에 상기 SRAM에 비하여 그 동작 속도가 느리다. 상기 SRAM은 상기 DRAM에 비하여 동작 속도가 빠른 반면에, 집적도가 낮고(low density), 그 제조 비용이 많이 든다. 이러한 특징들로 인하여 DRAM은 고속 동작이 요구되지 않는 시스템에서, SRAM은 고속 동작을 필요로 하는 시스템에서 각각 사용되고 있다. 예를 들어, DRAM은 범용 계산기, 개인 컴퓨터, 워크스테이션(work station) 등과 같은 장치들의 주 메모리나 비디오 메모리로서 사용되고, SRAM은 슈퍼컴퓨터의 주 메모리나 범용 계산기의 캐쉬 메모리, 마이크로 프로세서의 내장 캐쉬 메모리로서 널리 사용되고 있다.

한편, DRAM의 메모리 셀들은 각각 적은 비용으로 고집적도를 실현할 수 있는 1개의 트랜지스터와 1개의 데이터 저장용 캐패시터를 포함하는 구조로 되어 있다. 그러나 이러한 메모리 셀의 구조는 데이터의 손실을 유발하기 쉽다. 좀 더 상세히 설명하면, 상기 트랜지스터에서 발생되는 누설 전류로 인하여 상기 캐패시터에 충전된 초기의 전하량이 감소될 수 있다. 그 결과 메모리 셀에 저장된 데이터가 손실될 수 있다. 이러한 데이터의 손실을 막기 위해, DRAM은 메모리 셀의 데이터를 독출하고, 그 독출된 데이터에 대응하는 전하량을 갖도록 상기 캐패시터를 재충전하는 리프레쉬(refresh) 동작을 주기적으로 수행한다. 그러나 DRAM이 리프레쉬 동작과 기입 또는 독출 동작을 동시에 수행할 수 없기 때문에, 상기 DRAM이 리프레쉬 동작을 수행하는 동안에는 외부의 장치가 상기 DRAM을 액세스하는 것이 불가능하다. 결과적으로 DRAM의 리프레쉬 동작이 상기 DRAM의 성능을 저하시키는 주요 요인으로 작용하게 된다.

DRAM의 리프레쉬 동작으로 인한 외부 액세스 지연을 막기 위해 일반적으로 사용되는 SRAM 캐쉬 메모리를 구비한 메모리 장치에서는 상기 캐쉬 메모리에 독출 요청된 DRAM의 데이터를 미리 독출하여 저장하고, 그 저장된 데이터를 외부에 출력한다. 또, 외부로부터 기입 요청이 있을 때 상기 캐쉬 메모리가 외부의 데이터를 수신하여 저장하고, 그 저장된 데이터를 다시 상기 DRAM에 기입한다. 상기 DRAM의 데이터 독출/기입 동작들이 상기 캐쉬 메모리를 매개로 하여 간접적으로 이루어지게 되므로, 외부 장치는 지연 없이 상기 DRAM을 액세스 할 수 있고, 상기 DRAM은 항상 주기적으로 리프레쉬 동작을 수행할 수 있다. 이와 관련된 종래의 반도체 메모리 장치의 일례가 미국 특허 제5,999,474호에 기재되어 있다.

그러나 종래의 반도체 메모리 장치의 캐쉬 메모리는 DRAM이 리프레쉬 동작을 수행하지 않을 때에도 동작하여, 상기 반도체 메모리 장치의 동작 성능을 저하시키는 문제점을 내포하고 있다. 이러한 문제는 반도체 메모리 장치의 DRAM 블록 수를 증가시키는 경우 더욱 심각하게 나타난다. 복수의 DRAM 블록들을 포함하는 반도체 메모리 장치에서 상기 캐쉬 메모리는 현재 독출 요청된 DRAM 블록의 데이터를 저장하기 위해, 이전의 독출 요청에 따라 저장되었던 데이터를 대응하는 DRAM 블록에 재기입하는 라이트-백(write-back) 동작을 수행해야 한다. 이와 마찬가지로, 상기 캐쉬 메모리는 현재 기입 요청에 따른 DRAM 블록에 기입될 데이터를 저장하기 위 해, 이전의 기입 요청에 의해 저장되었던 데이터를 대응하는 DRAM 블록에 기입하는 라이트-백 동작을 수행해야 한다. 이처럼 DRAM 블록들의 리프레쉬 동작 여부와 상관없이 DRAM 블록들의 기입/독출 동작들이 상기 캐쉬 메모리를 통하여 간접적으로 이루어지므로, 상기 캐쉬 메모리에 저장된 데이터가 현재 독출 또는 기입 요청된 DRAM 블록에 대응하지 않을 경우 상기 캐쉬 메모리는 빈번하게 상기 라이트-백 동작을 수행해야 한다. 그 결과 상기 반도체 메모리 장치의 동작 성능을 크게 저하시키는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 메모리 블록들의 리프레쉬 동작에 따라 캐쉬 메모리가 선택적으로 동작하도록 제어함으로써, 상기 캐쉬 메모리의 라이트-백 동작 횟수를 감소시키고, 리프레쉬 동작에 의한 외부 액세스 지연을 방지하는 반도체 메모리 장치를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 메모리 블록들의 리프레쉬 동작에 따라 캐쉬 메모리가 선택적으로 동작하도록 제어함으로써, 상기 캐쉬 메모리의 라이트-백 동작 횟수를 감소시키고, 리프레쉬 동작에 의한 외부 액세스 지연을 방지하는 반도체 메모리 장치의 액세스 제어 방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 복수의 메모리 블록들, 리프레쉬 상태 검출기 및 제어부를 구비하는 것을 특징으로 한다. 복수의 메모리 블록들은 각각 복수의 메모리 셀들을 포함하고 리프레쉬 시작 신호와 리프레쉬 어드레스 신호에 응답하여 복수의 메모리 셀들의 리프레쉬 동작을 수행한다. 리프레쉬 상태 검출기는 복수의 메모리 블록들의 리프레쉬 동작 상태를 감시하고, 리프레쉬 정보 신호를 출력한다. 제어부는 리프레쉬 시작 신호와 리프레쉬 어드레스 신호를 주기적으로 발생하여 복수의 메모리 셀들의 리프레쉬 동작을 제어하고, 독출 또는 기입 명령을 수신할 때 리프레쉬 시작 신호와 리프레쉬 정보 신호에 기초하여 복수의 메모리 블록들의 독출 또는 기입 동작을 제어한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 액세스 제어 방법은, (a) 독출 또는 기입 명령이 수신될 때, 복수의 메모리 블록들이 리프레쉬 동작을 수행하는지의 여부를 판단하는 단계; (b) 상기 복수의 메모리 블록들이 상기 리프레쉬 동작을 수행하지 않을 때, 독출 또는 기입 요청된 메모리 블록의 독출 또는 기입 동작을 제어하는 단계; (c) 상기 복수의 메모리 블록들이 상기 리프레쉬 동작을 수행할 때, 독출 또는 기입 요청된 메모리 블록의 유효한 데이터가 캐쉬 메모리에 저장되었는지의 여부를 판단하는 단계; (d) 상기 독출 또는 기입 요청된 메모리 블록의 유효한 데이터가 캐쉬 메모리에 저장된 경우, 상기 캐쉬 메모리의 독출 또는 기입 동작을 제어하는 단계; (e) 상기 독출 또는 기입 요청된 메모리 블록의 유효한 데이터가 캐쉬 메모리에 저장되지 않은 경우, 상기 캐쉬 메모리에 저장된 데이터가 해당 메모리 블록에 재 기입되거나 또는 상기 재 기입 동작 중 수신된 차기의 독출 또는 기입 요청에 의해 상기 캐쉬 메모리의 독출 또는 기입 동작이 수행될 때까지 상기 해당 메모리 블록의 리프레쉬 동작을 지연시키는 단계; 및 (f) 상기 독출 요청된 메모리 블록의 데이터가 상기 캐쉬 메모리에 저장되어 다음 독출 요청에 따른 독출 동작이 상기 캐쉬 메모리에 의해 수행될 수 있을 때까지 상기 독출 요청된 메모리 블록의 리프레쉬 동작을 지연시키거나 또는 상기 기입 요청된 데이터가 상기 캐쉬 메모리에 저장될 수 있을 때까지 상기 기입 요청된 메모리 블록의 리프레쉬 동작을 지연시키는 단계를 포함하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명에 따른 반도체 메모리 장치(100)의 블록도이다. 도 1을 참고하면, 상기 반도체 메모리 장치(100)는 복수의 메모리 블록들(M1∼Mn)(n은 정수), 리프레쉬 상태 검출기(110), 제어부(120), 어드레스 버퍼(130), 및 입출력 드라이버(140)를 포함한다. 상기 복수의 메모리 블록들(M1∼Mn) 각각은 설정된 수의 메모리 셀들(미도시)을 포함한다. 상기 복수의 메모리 블록들(M1∼Mn) 각각은 리프레쉬 시작 신호(RFSS)와 리프레쉬 어드레스 신호(RFA)에 응답하여 상기 메모리 셀들의 리프레쉬 동작을 수행하고, 리프레쉬 상태 신호들(RFSE1∼RFSEn)을 각각 출력한다. 좀 더 상세하게는 상기 리프레쉬 시작 신호(RFSS)가 인에이블될 때 상기 복수의 메모리 블록들(M1∼Mn)이 리프레쉬 동작을 수행한다. 또, 상기 복수의 메모리 블록들 (M1∼Mn)은 메모리 독출 제어 신호들(MR1∼MRn)에 응답하여 인에이블되어 독출 동작을 수행하고, 메모리 기입 제어 신호들(MW1∼MWn) 또는 메모리 재 기입 제어 신호들(CWB1∼CWBn)에 응답하여 인에이블되어 기입 동작을 수행한다.

상기 리프레쉬 상태 검출기(110)는 상기 리프레쉬 상태 신호들(RFSE1∼RFSEn)에 응답하여 리프레쉬 정보 신호(RFSE)를 출력한다. 좀 더 상세하게는, 상기 리프레쉬 상태 신호들(RFSE1∼RFSEn)이 모두 인에이블될 때 상기 리프레쉬 상태 검출기(110)가 상기 리프레쉬 정보 신호(RFSE)를 인에이블시킨다.

상기 제어부(120)는 메인 컨트롤러(121), 리프레쉬 컨트롤러(122), 캐쉬 메모리(123), 및 멀티플렉서들(124, 125)을 포함한다. 상기 메인 컨트롤러(121)는 클럭 신호(CLK)와 독출 명령(Ren) 또는 기입 명령(Wen)을 수신할 때, 상기 리프레쉬 시작 신호(RFSS), 리프레쉬 제어 신호(CRFS), 상기 리프레쉬 정보 신호(RFSE)에 기초하여 메모리 제어 신호들을 출력한다. 여기에서, 상기 메모리 제어 신호들은 재 기입 어드레스 신호(CWBRC), 상기 메모리 독출 제어 신호들(MR1∼MRn), 상기 메모리 기입 제어 신호들(MW1∼MWn), 상기 메모리 재 기입 제어 신호들(CWB1∼CWBn)을 포함한다. 또, 상기 메모리 제어 신호들은 캐쉬 독출 제어 신호(CR), 캐쉬 기입 제어 신호(CW), 캐쉬 재 기입 제어 신호(CWB), 캐쉬 라이트 히트 신호(CWH), 캐쉬 메모리 히트 신호(CH), 독출 제어 신호(REN), 기입 제어 신호(WEN), 제1 및 제2 스트로브 신호들(CASB, RASB), 센스 앰프 제어 신호(SENB), 프리차지 제어 신호(PRCB)를 더 포함한다. 도 1에서 도시되지 않았지만, 상기 독출 제어 신호(REN), 상기 기입 제어 신호(WEN), 상기 제1 및 제2 스트로브 신호들(CASB, RASB), 상기 센스 앰 프 제어 신호(SENB), 및 상기 프리차지 제어 신호(PRCB)는 상기 캐쉬 메모리(123)와 상기 메모리 블록들(M1∼Mn)에 각각 제공된다.

상기 메인 컨트롤러(121)는 상기 리프레쉬 시작 신호(RFSS)가 인에이블될 때 상기 독출 명령(Ren)을 수신하면, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 데이터인지의 여부를 판단한다. 상기 메인 컨트롤러(121)는 그 판단 결과에 따라 상기 캐쉬 메모리(123) 또는 상기 복수의 메모리 블록들(M1∼Mn) 중 독출 요청된 메모리 블록의 독출 동작을 제어한다. 좀 더 상세하게는, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 데이터일 때, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)의 독출 동작을 제어한다. 이 때 상기 복수의 메모리 블록들(M1∼Mn)은 모두 리프레쉬 동작을 수행한다.

또, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 데이터가 아닐 때, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)에 변경되어(modified) 저장된 모든 데이터가 상기 복수의 메모리 블록들(M1∼Mn) 중 대응하는 메모리 블록에 재 기입(write-back)되거나, 또는 재 기입 과정 중 발생된 차기의 독출 요청에 의해 상기 캐쉬 메모리(123)로부터 데이터가 독출될 때까지 상기 대응하는 메모리 블록이 리프레쉬 동작을 보류(hold)하도록 제어한다. 한편, 상기 캐쉬 메모리(123)의 재기입 동작이 수행될 때, 상기 메인 컨트롤러(121)는 상기 독출 요청된 메모리 블록의 리프레쉬 동작을 보류하고, 요청된 데이터가 상기 독출 요청된 메모리 블록으로부터 독출되도록 제어한다. 또, 상기 캐쉬 메모리(123)의 재 기입 동작이 완료된 후, 상기 메인 컨트롤러(121)는 상기 복수의 메모리 블록들(M1∼Mn) 중 상기 독출 요청된 메모리 블록의 데이터가 상기 캐쉬 메모리(123)에 기입되어 다음 독출 요청에 따른 독출 동작이 상기 캐쉬 메모리(123)에 의해 수행될 수 있을 때까지 상기 독출 요청된 메모리 블록이 리프레쉬 동작을 보류하도록 제어한다. 이 때, 상기 대응하는 메모리 블록과 상기 독출 요청된 메모리 블록을 제외한 나머지 메모리 블록들은 리프레쉬 동작을 수행한다. 예를 들어, 상기 독출 요청된 메모리 블록이 M1이고, 상기 대응하는 메모리 블록이 M2일 때, 상기 메모리 블록들(M1, M2)이 리프레쉬 동작을 보류하는 동안, 상기 메모리 블록들(M3∼Mn)은 리프레쉬 동작을 수행한다.

상기 대응하는 메모리 블록(M2)은 상기 재 기입 동작을 완료하거나 또는 상기 재 기입 동작 중 발생된 차기의 독출 요청에 의해 상기 캐쉬 메모리(123)로부터 데이터가 독출될 때, 리프레쉬 동작을 수행한다. 또한, 상기 독출 요청된 메모리 블록(M1)의 데이터가 상기 캐쉬 메모리(123)에 기입되어 다음 독출 요청에 따른 독출 동작이 상기 캐쉬 메모리(123)에 의해 수행될 수 있을 때, 상기 독출 요청된 메모리 블록(M1)이 리프레쉬 동작을 수행한다.

상기 메인 컨트롤러(121)는 상기 리프레쉬 시작 신호(RFSS)가 디세이블될 때 상기 독출 명령(Ren)을 수신하면, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 갱신된 데이터인지의 여부를 판단한다. 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 갱신된 데이터일 때, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)의 독출 동작을 제어한다. 또, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 갱신된 데이터가 아 닐 때, 상기 메인 컨트롤러(121)는 상기 복수의 메모리 블록들(M1∼Mn) 중 독출 요청된 메모리 블록의 독출 동작을 제어한다.

또, 상기 리프레쉬 시작 신호(RFSS)가 인에이블될 때 상기 기입 명령(Wen)을 수신하면, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터인지의 여부를 판단한다. 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터일 때, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)의 기입 동작을 제어한다. 또, 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터가 아닐 때, 상기 메인 컨트롤러(121)는 기입 요청된 메모리 블록이 리프레쉬 동작을 보류하고, 기입 동작을 수행하도록 제어한다. 이 때, 상기 기입 요청된 메모리 블록을 제외한 나머지 메모리 블록들은 리프레쉬 동작을 수행한다. 상기 기입 요청된 메모리 블록은 기입 동작을 완료한 후 리프레쉬 동작을 수행한다.

또, 상기 메인 컨트롤러(121)는 상기 리프레쉬 시작 신호(RFSS)가 디세이블될 때 상기 기입 명령(Wen)을 수신하면, 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터인지의 여부를 판단한다. 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터일 때, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)의 기입 동작을 제어한다. 또, 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터가 아닐 때, 상기 메인 컨트롤러(121)는 상기 복수의 메모리 블록들(M1∼Mn) 중 기입 요청된 메모리 블록의 기입 동작을 제어한다.

한편, 상기 리프레쉬 제어 신호(CRFS)가 인에이블될 때 상기 독출 명령(Ren)을 수신하면, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 변경되어 저장된 데이터인지의 여부를 판단한다. 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 변경되어 저장된 데이터일 때, 상기 메인 컨트롤러(121)는 상기 캐쉬 메모리(123)가 요청된 데이터를 출력할 때까지 리프레쉬 동작을 보류하고 독출 동작을 수행하도록 제어한다. 상기 캐쉬 메모리(123)는 요청된 데이터를 출력한 후 리프레쉬 동작을 수행한다. 또, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 데이터가 아닐 때, 상기 메인 컨트롤러(121)는 상기 복수의 메모리 블록들(M1∼Mn) 중 상기 독출 요청된 메모리 블록의 독출 동작을 제어한다. 또, 상기 리프레쉬 제어 신호(CRFS)가 인에이블될 때 상기 기입 명령(Wen)을 수신하면, 상기 메인 컨트롤러(121)는 상기 복수의 메모리 블록들(M1∼Mn) 중 기입 요청된 메모리 블록의 기입 동작을 제어한다.

상기 리프레쉬 컨트롤러(122)는 상기 클럭 신호(CLK)에 응답하여 주기적으로 리프레쉬 제어 신호(CRFS)와 리프레쉬 어드레스 신호(RFA)를 발생한다. 상기 캐쉬 메모리(123)는 바람직하게 상기 복수의 메모리 블록들(M1∼Mn) 각각에 포함되는 상기 메모리 셀들의 수와 동일한 메모리 셀들(미도시)을 포함한다. 상기 캐쉬 메모리(123)는 상기 리프레쉬 제어 신호(CRFS)와 상기 리프레쉬 어드레스 신호(RFA)에 응답하여 상기 메모리 셀들의 리프레쉬 동작을 수행하고, 상기 리프레쉬 시작 신호(RFSS)를 출력한다. 바람직하게, 상기 캐쉬 메모리(123)는 상기 리프레쉬 제어 신 호(CRFS)가 인에이블될 때 상기 리프레쉬 동작을 수행한다.

또, 상기 캐쉬 메모리(123)는 상기 캐쉬 독출 제어 신호(CR) 또는 상기 캐쉬 기입 제어 신호(CW)에 응답하여 독출 동작을 수행하거나 또는 기입 동작을 수행한다. 좀 더 상세하게는, 상기 캐쉬 독출 제어 신호(CR)가 인에이블될 때 상기 캐쉬 메모리(123)가 캐쉬 독출 데이터(CDAT)를 출력한다. 또, 상기 캐쉬 기입 제어 신호(CW)가 인에이블될 때 상기 캐쉬 메모리(123)는 입력 데이터(IDAT)와 메모리 독출 데이터(MDAT) 중 하나를 기입한다. 여기에서, 상기 메모리 독출 데이터(MDAT)는 상기 복수의 메모리 블록들(M1∼Mn) 중 하나로부터 독출된 데이터이다.

상기 멀티플렉서(124)는 상기 기입 제어 신호(WEN)에 응답하여 상기 입력 데이터(IDAT)와 상기 메모리 독출 데이터(MDAT) 중 하나를 출력한다. 좀 더 상세하게는, 상기 기입 제어 신호(WEN)가 인에이블될 때 상기 멀티플렉서(124)가 상기 입력 데이터(IDAT)를 출력하고, 상기 기입 제어 신호(WEN)가 디세이블될 때 상기 멀티플렉서(124)가 상기 메모리 독출 데이터(MDAT)를 출력한다. 상기 멀티플렉서(125)는 상기 캐쉬 메모리 히트 신호(CH)에 응답하여 상기 캐쉬 독출 데이터(CDAT)와 상기 메모리 독출 데이터(MDAT) 중 하나를 상기 입출력 드라이버(140)에 출력한다. 좀 더 상세하게는, 상기 캐쉬 메모리 히트 신호(CH)가 인에이블될 때 상기 멀티플렉서(125)가 상기 캐쉬 독출 데이터(CDAT)를 출력하고, 상기 캐쉬 메모리 히트 신호(CH)가 디세이블될 때 상기 멀티플렉서(125)가 상기 메모리 독출 데이터(MDAT)를 출력한다.

상기 어드레스 버퍼(130)는 상기 클럭 신호(CLK)에 응답하여 뱅크 어드레스 신호(BA)와 로우/칼럼 어드레스 신호(RC_ADD)를 포함하는 외부 어드레스 신호(EX_ADD)를 수신한다. 바람직하게, 상기 뱅크 어드레스 신호(BA)는 J(J는 정수)개의 비트들을 포함하고, 상기 로우/칼럼 어드레스 신호(RC_ADD)는 K(K는 J보다 큰 정수)개의 비트들을 포함한다. 상기 어드레스 버퍼(130)는 상기 뱅크 어드레스 신호(BA)를 상기 메인 컨트롤러(121)에 출력하고, 상기 로우/칼럼 어드레스 신호(RC_ADD)를 상기 메인 컨트롤러(121)와 상기 캐쉬 메모리(123), 및 상기 복수의 메모리 블록들(M1∼Mn)에 각각 출력한다. 상기 입출력 드라이버(140)는 외부 입력 데이터(DQ_I)를 수신하고 수신된 상기 외부 입력 데이터(DQ_I)를 상기 입력 데이터(IDAT)로서 상기 멀티플렉서(124)와 상기 복수의 메모리 블록들(M1∼Mn)에 각각 출력한다. 또, 상기 입출력 드라이버(140)는 상기 멀티플렉서(125)로부터 수신되는 상기 메모리 독출 데이터(MDAT)와 상기 캐쉬 독출 데이터(CDAT) 중 하나를 외부 출력 데이터(DQ_O)로서 출력한다.

도 2는 도 1에 도시된 리프레쉬 상태 검출기(110)를 상세하게 나타내는 도면이다. 도 2를 참고하면, 상기 리프레쉬 상태 검출기(110)는 n(n은 정수)개의 제1 AND 게이트들(111)과 제2 AND 게이트(112)를 포함한다. 상기 제1 AND 게이트들(111)은 클럭 신호(CLK)와 상기 리프레쉬 상태 신호들(RFSE1∼RFSEn)에 각각 응답하여 로직 신호들(R1∼Rn)을 인에이블시키거나 또는 디세이블시켜 출력한다. 좀 더 상세하게는, 상기 리프레쉬 상태 신호들(RFSE1∼RFSEn)과 상기 클럭 신호(CLK)가 모두 인에이블될 때 상기 제1 AND 게이트들(111)이 상기 로직 신호들(R1∼Rn)을 인에이블시킨다. 상기 제2 AND 게이트(112)는 상기 로직 신호들(R1∼Rn)이 모두 인에 이블될 때 리프레쉬 정보 신호(RFSE)를 인에이블시켜 출력한다. 또, 상기 리프레쉬 상태 신호들(RFSE1∼RFSEn)과 상기 클럭 신호(CLK) 중 하나가 '로우' 상태일 때 상기 제1 AND 게이트들(111)이 상기 로직 신호들(R1∼Rn)을 디세이블시켜 출력한다. 상기 제2 AND 게이트(112)는 상기 로직 신호들(R1∼Rn) 중 적어도 하나가 디세이블될 때 상기 리프레쉬 정보 신호(RFSE)를 디세이블시킨다. 여기에서, 상기 리프레쉬 정보 신호(RFSE)가 인에이블될 때, 상기 메인 컨트롤러(121)는 상기 복수의 메모리 블록들(M1∼Mn)의 리프레쉬 동작이 수행되었음을 인식한다.

도 3은 도 1에 도시된 메인 컨트롤러(121)의 상세한 블록도이다. 도 3을 참고하면, 상기 메인 컨트롤러(121)는 캐쉬 정보 컨트롤러(200), 메모리 블록 컨트롤러(300), 및 캐쉬 메모리 컨트롤러(400)를 포함한다. 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 메모리(123)에 저장된 데이터가 어떤 메모리 블록의 데이터이고, 또 그 데이터가 유효한 것인지에 관한 정보를 저장한다. 캐쉬 독출 제어 신호(CR)와 캐쉬 기입 제어 신호(CW) 중 하나가 인에이블될 때, 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 또는 기입 요청된 메모리 블록의 데이터인지의 여부를 판단하고, 그 판단 결과와 로우/칼럼 어드레스 신호(RC_ADD)에 응답하여 캐쉬 리드(read) 히트 신호(CRH), 캐쉬 라이트(write) 히트 신호(CWH), 캐쉬 메모리 히트 신호(CH), 및 캐쉬 어드레스 히트 신호(CAH)를 출력한다. 좀 더 상세하게는, 상기 캐쉬 메모리(123)에 저장된 데이터가 독출 요청된 메모리 블록의 데이터일 때 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 어드레스 히트 신호(CAH)를 인에이블시킨다. 상기 캐쉬 메모리(123)에 저장된 데이터가 유효 할 때, 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 리드 히트 신호(CRH)와 상기 캐쉬 메모리 히트 신호(CH)를 발생시킨다. 또, 상기 캐쉬 메모리(123)에 저장된 데이터가 기입 요청된 메모리 블록의 데이터일 때 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 어드레스 히트 신호(CAH)를 인에이블시킨다. 또, 상기 캐쉬 메모리(123)에 저장된 데이터가 유효할 때, 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 라이트 히트 신호(CWH)와 상기 캐쉬 메모리 히트 신호(CH)를 발생시킨다. 또, 상기 캐쉬 메모리(123)에 또 다른 메모리 블록의 데이터(MDAT) 또는 새로운 입력 데이터(IDAT)가 기입될 때, 상기 캐쉬 정보 컨트롤러(200)는 상기 또 다른 메모리 블록의 데이터(MDAT) 또는 상기 새로운 입력 데이터(IDAT)와 관련된 새로운 정보로 업데이트(update) 된다. 또, 상기 캐쉬 정보 컨트롤러(200)는 캐쉬 재 기입 제어 신호(CWB), 캐쉬 재 기입 어드레스 신호(CWBRC), 뱅크 어드레스 신호(BA), 리프레쉬 제어 신호(CRFS), 및 클럭 신호(CLK)를 더 수신하고, 재 기입 뱅크 어드레스 신호(CBA)와 정보 비트들(SR1∼SRM)을 더 출력한다. 또, 상기 캐쉬 정보 컨트롤러(200)는 리셋 신호(RST)에 응답하여 리셋 된다.

상기 메모리 블록 컨트롤러(300)는 독출 제어 신호(REN)와 기입 제어 신호(WEN) 중 하나가 인에이블될 때, 상기 클럭 신호(CLK), 캐쉬 재 기입 제어 신호(CWB), 리프레쉬 시작 신호(RFSS), 및 리프레쉬 정보 신호(RFSE)에 응답하여, 메모리 독출 제어 신호들(MR1∼MRn) 또는 메모리 기입 제어 신호들(MW1∼MWn) 또는 메모리 재 기입 제어 신호들(CWB1∼CWBn)을 출력한다.

상기 캐쉬 메모리 컨트롤러(400)는 독출 명령(Ren)을 수신할 때 상기 독출 제어 신호(REN)를 인에이블시키고, 기입 명령(Wen)을 수신할 때 상기 기입 제어 신호(WEN)를 인에이블시킨다. 또, 상기 캐쉬 메모리 컨트롤러(400)는 상기 클럭 신호(CLK)에 응답하여, 제1 및 제2 스트로브 신호들(CASB, RASB), 센스 앰프 제어 신호(SENB), 프리차지 제어 신호(PRCB)를 출력한다. 상기 독출 제어 신호(REN) 또는 상기 기입 제어 신호(WEN)가 인에이블될 때, 상기 캐쉬 메모리 컨트롤러(400)는 상기 리프레쉬 제어 신호(CRFS), 상기 리프레쉬 시작 신호(RFSS), 상기 리프레쉬 정보 신호(RFSE)에 응답하여 캐쉬 독출 제어 신호(CR) 또는 캐쉬 기입 제어 신호(CW) 또는 상기 캐쉬 재 기입 제어 신호(CWB)를 출력한다.

도 4는 도 3에 도시된 캐쉬 정보 컨트롤러(200)를 상세히 나타내는 도면이다. 도 4를 참고하면, 상기 캐쉬 정보 컨트롤러(200)는 어드레스 비교 회로(210), 제1 및 제2 유효 비트 체크 회로들(220, 230), 및 출력 로직 회로(240)를 포함한다. 상기 어드레스 비교 회로(210)는 어드레스 레지스터(211), 어드레스 비교기(212), 및 논리 회로(213)를 포함한다. 상기 논리 회로(213)는 인버터(214)와 AND 게이트(215)를 포함한다. 상기 논리 회로(213)는 캐쉬 어드레스 히트 신호(CAH)와 캐쉬 기입 제어 신호(CW)에 응답하여, 레지스터 제어 신호(CTL)를 출력한다. 좀 더 상세하게는, 상기 캐쉬 어드레스 히트 신호(CAH)가 디세이블되고, 상기 캐쉬 기입 제어 신호(CW)가 인에이블될 때 상기 레지스터 제어 신호(CTL)를 인에이블시킨다.

상기 어드레스 레지스터(211)는 상기 레지스터 제어 신호(CTL)가 인에이블될 때 현재 수신되는 뱅크 어드레스 신호(BA)를 저장하고, 저장된 뱅크 어드레스 신호(BA)를 이전의 뱅크 어드레스 신호(BA_P)로서 출력한다. 여기에서, 상기 어드레스 레지스터(211)는 상기 캐쉬 메모리(123)의 재 기입 동작시 상기 이전의 뱅크 어드레스 신호(BA_P)를 재 기입 뱅크 어드레스 신호(CBA)로서 메모리 블록 컨트롤러(300)에 출력한다. 상기 어드레스 비교기(212)는 상기 이전의 뱅크 어드레스 신호(BA_P)와 현재의 뱅크 어드레스 신호(BA)를 비교하고, 그 비교 결과에 따라 캐쉬 어드레스 히트 신호(CAH)를 출력한다. 좀 더 상세하게는, 상기 이전의 뱅크 어드레스 신호(BA_P)와 상기 현재의 뱅크 어드레스 신호(BA)가 동일할 때 상기 어드레스 비교기(212)는 상기 캐쉬 어드레스 히트 신호(CAH)를 인에이블시킨다. 또, 상기 이전의 뱅크 어드레스 신호(BA_P)와 상기 현재의 뱅크 어드레스 신호(BA)가 동일하지 않을 때 상기 어드레스 비교기(212)는 상기 캐쉬 어드레스 히트 신호(CAH)를 디세이블시킨다.

상기 제1 및 제2 유효 비트 체크 회로들(220, 230)에는 캐쉬 메모리(123)에 저장된 데이터와 관련된 정보들이 저장된다. 상기 복수의 메모리 블록들(M1∼Mn) 중 하나의 메모리 독출 데이터(MDAT)가 상기 캐쉬 메모리(123)에 저장된 경우, 상기 캐쉬 메모리(123)에 저장된 데이터가 유효한지의 여부를 나타내는 정보가 상기 제1 유효 비트 체크 회로(220)에 저장된다. 상기 제1 유효 비트 체크 회로(220)는 제1 유효 비트 레지스터부(221), 제1 선택부(222), 및 제1 논리 회로(223)를 포함한다. 상기 제1 논리 회로(223)는 AND 게이트(224), 인버터(225), 및 OR 게이트(226)를 포함한다. 상기 AND 게이트(224)는 상기 독출 제어 신호(REN)와 캐쉬 기입 제어 신호(CW)가 모두 인에이블될 때 제1 업데이트 신호(VBR)를 인에이블시켜 출력한다. 상기 인버터(225)는 캐쉬 어드레스 히트 신호(CAH)를 반전시켜 그 반전된 신 호를 출력하고, 상기 OR 게이트(226)는 상기 리셋 신호(RST)와 상기 인버터(225)의 출력 신호에 응답하여 리셋 제어 신호(RES)를 출력한다. 결과적으로, 상기 캐쉬 어드레스 히트 신호(CAH)가 디세이블되거나 또는 상기 리셋 신호(RST)가 인에이블될 때 상기 리셋 제어 신호(RES)가 인에이블된다.

상기 제1 유효 비트 레지스터부(221)는 상기 캐쉬 메모리(123)의 (도 7을 참고하여 좀 더 상세히 논의될) 메모리 셀 그룹들(mc1_i∼mc64_i)(i = 1, 2, 3, 4)과 동일한 수의 제1 레지스터들(미도시)을 포함한다. 상기 제1 레지스터들에는 상기 제1 업데이트 신호(VBR) 또는 상기 리셋 제어 신호(RES)에 의해 '1' 또는 '0'의 값을 가지는 비트들이 각각 저장된다. 이를 좀 더 상세히 설명하면, 상기 제1 업데이트 신호(VBR)가 인에이블될 때 상기 제1 유효 비트 레지스터부(221)는 상기 클럭 신호(CLK)와 상기 로우/칼럼 어드레스 신호(RC_ADD)에 응답하여 상기 제1 업데이트 신호(VBR)를 상기 제1 레지스터들에 순차적으로 저장한다. 그 결과 상기 제1 레지스터들에 저장된 비트들은 로직 '1'의 값을 갖는다. 여기에서, 상기 로우/칼럼 어드레스 신호(RC_ADD)에 의해 상기 제1 레지스터들이 하나씩 순차적으로 인에이블되어 상기 제1 업데이터 신호(VBR)를 저장한다.

또, 상기 리셋 제어 신호(RES)가 인에이블될 때 상기 제1 유효 비트 레지스터부(221)의 상기 제1 레지스터들에 저장된 비트들의 값들이 모두 '0'으로 리셋 된다. 여기에서, 상기 제1 레지스터들의 비트 값들이 '1'일 때 상기 캐쉬 메모리(123)의 대응하는 메모리 셀 그룹들에 저장된 데이터들이 각각 유효한 것을 나타내고, 상기 제1 레지스터들의 비트 값들이 '0'일 때 상기 캐쉬 메모리(123)의 대응하 는 메모리 셀 그룹들에 저장된 데이터들이 각각 무효한 것을 나타낸다. 상기 제1 선택부(222)는 상기 로우/칼럼 어드레스 신호(RC_ADD)에 응답하여 상기 제1 유효 비트 레지스터부(221)의 상기 제1 레지스터들에 저장된 비트들을 순차적으로 선택하여 제1 유효 비트 신호(VR)로서 출력한다.

한편, 외부로부터 수신된 입력 데이터(IDAT)가 상기 캐쉬 메모리(123)에 저장된 경우, 상기 캐쉬 메모리(123)에 저장된 데이터가 유효한지의 여부를 나타내는 정보가 상기 제2 유효 비트 체크 회로(230)에 저장된다. 상기 제2 유효 비트 체크 회로(230)는 제2 유효 비트 레지스터부(231), 제2 선택부(232), 제2 논리 회로(233), 및 변경 비트 판단부(238)를 포함한다. 상기 제2 논리 회로(233)는 멀티플렉서(234), AND 게이트들(235, 236), 및 NOR 게이트(237)를 포함한다. 상기 멀티플렉서(234)는 캐쉬 재 기입 제어 신호(CWB)에 응답하여 재 기입 어드레스 신호(CWBRC)와 상기 로우/칼럼 어드레스 신호(RC_ADD) 중 하나를 선택하여 출력한다. 바람직하게, 상기 캐쉬 재 기입 제어 신호(CWB)가 인에이블될 때 상기 멀티플렉서(234)가 상기 재 기입 어드레스 신호(CWBRC)를 출력하고, 상기 캐쉬 재 기입 제어 신호(CWB)가 디세이블될 때 상기 멀티플렉서(234)가 상기 로우/칼럼 어드레스 신호(RC_ADD)를 출력한다.

상기 AND 게이트(235)는 상기 캐쉬 독출 제어 신호(CR)와 상기 캐쉬 재 기입 제어 신호(CWB)에 응답하여 로직 신호(A1)를 출력하고, 상기 AND 게이트(236)는 상기 독출 제어 신호(REN), 캐쉬 라이트 히트 신호(CWH), 및 리프레쉬 제어 신호(CRFS)에 응답하여 로직 신호(A2)를 출력한다. 상기 NOR 게이트(237)는 상기 로직 신호들(A1, A2)에 응답하여 제2 업데이트 신호(VBW)를 출력한다. 좀 더 상세하게는, 상기 캐쉬 독출 제어 신호(CR)와 상기 캐쉬 재 기입 제어 신호(CWB)가 모두 인에이블될 때 상기 AND 게이트(235)가 상기 로직 신호(A1)를 인에이블시킨다. 또, 상기 독출 제어 신호(REN), 상기 캐쉬 라이트 히트 신호(CWH), 및 상기 리프레쉬 제어 신호(CRFS)가 모두 인에이블될 때 상기 AND 게이트(236)가 상기 로직 신호(A2)를 인에이블시킨다. 상기 NOR 게이트(237)는 상기 로직 신호들(A1, A2)이 모두 디세이블될 때 상기 제2 업데이트 신호(VBW)를 인에이블시킨다. 그 외의 경우에는 상기 NOR 게이트(237)가 상기 제2 업데이트 신호(VBW)를 디세이블시킨다. 결과적으로, 상기 캐쉬 독출 제어 신호(CR)와 상기 캐쉬 재 기입 제어 신호(CWB) 중 하나가 디세이블되고, 상기 독출 제어 신호(REN), 상기 캐쉬 라이트 히트 신호(CWH), 및 상기 리프레쉬 제어 신호(CRFS) 중 하나가 디세이블될 때, 상기 제2 업데이트 신호(VBW)가 인에이블된다.

상기 제2 유효 비트 레지스터부(231)는 상기 메모리 셀 그룹들(mc1_i∼mc64_i)과 동일한 수의 제2 레지스터들(미도시)을 포함한다. 상기 제2 레지스터들에는 상기 제2 업데이트 신호(VBW) 또는 상기 리셋 신호(RST)에 의해 '1' 또는 '0'의 값을 가지는 비트들이 각각 저장된다. 이를 좀 더 상세히 설명하면, 상기 제2 업데이트 신호(VBW)가 인에이블될 때, 상기 제2 유효 비트 레지스터부(231)는 상기 클럭 신호(CLK)와 상기 로우/칼럼 어드레스 신호(RC_ADD)에 응답하여 상기 제2 업데이트 신호(VBW)를 상기 제2 레지스터들에 순차적으로 저장한다. 그 결과 상기 제2 레지스터들에 저장된 비트들은 로직 '1'의 값을 갖는다. 또, 상기 제2 업데이트 신호(VBW)가 디세이블될 때 상기 제2 유효 비트 레지스터부(231)는 상기 클럭 신호(CLK)와 상기 재 기입 어드레스 신호(CWBRC)에 응답하여 상기 제2 업데이트 신호(VBW)를 상기 제2 레지스터들에 순차적으로 저장한다. 그 결과 상기 제2 레지스터들에 저장된 비트들은 로직 '0'의 값을 갖는다. 또, 상기 리셋 신호(RST)가 인에이블될 때 상기 제2 유효 비트 레지스터부(231)의 상기 제2 레지스터들에 저장된 비트들의 값들이 '0'으로 리셋 된다. 여기에서, 상기 제2 레지스터들의 비트 값들이 '1'일 때 상기 캐쉬 메모리(123)에 저장된 데이터가 유효한 것을 나타내고, 상기 제2 레지스터들의 비트 값들이 '0'일 때 상기 캐쉬 메모리(123)에 저장된 데이터가 무효한 것을 나타낸다. 한편, 상기 제2 유효 비트 레지스터부(231)는 상기 제2 레지스터들에 저장된 전체 비트들을 정보 비트들(SR1∼SRM)로서 출력한다.

상기 제2 선택부(232)는 상기 로우/칼럼 어드레스 신호(RC_ADD)에 응답하여 상기 제2 유효 비트 레지스터부(231)의 상기 제2 레지스터들에 저장된 비트들을 순차적으로 선택하여 제2 유효 비트 신호(VW)로서 출력한다. 상기 변경 비트 판단부(238)는 상기 제2 유효 비트 레지스터부(231)로부터 상기 정보 비트들(SR1∼SRM)을 수신하고, 상기 정보 비트들(SR1∼SRM) 중 변경된 비트들이 존재하는지의 여부를 판단하고, 그 판단 결과에 따라 변경 비트 신호(MDF)를 출력한다. 좀 더 상세하게는, 상기 정보 비트들(SR1∼SRM) 중 적어도 하나의 값이 변경된 경우 상기 변경 비트 판단부(238)가 상기 변경 비트 신호(MDF)를 인에이블시킨다.

상기 출력 로직 회로(240)는 AND 게이트들(241, 242)과 OR 게이트(243)를 포함한다. 상기 AND 게이트(241)는 상기 제1 유효 비트 신호(VR)와 상기 캐쉬 어드레 스 히트 신호(CAH)에 응답하여 캐쉬 리드 히트 신호(CRH)를 출력한다. 좀 더 상세하게는, 상기 제1 유효 비트 신호(VR)와 상기 캐쉬 어드레스 히트 신호(CAH)가 모두 로직 '하이' 상태일 때 상기 AND 게이트(241)가 상기 캐쉬 리드 히트 신호(CRH)를 인에이블시킨다. 상기 AND 게이트(242)는 상기 제2 유효 비트 신호(VW)와 상기 캐쉬 어드레스 히트 신호(CAH)에 응답하여 캐쉬 라이트 히트 신호(CWH)를 출력한다. 좀 더 상세하게는, 상기 제2 유효 비트 신호(VW)와 상기 캐쉬 어드레스 히트 신호(CAH)가 모두 로직 '하이' 상태일 때 상기 AND 게이트(242)가 상기 캐쉬 라이트 히트 신호(CWH)를 인에이블시킨다. 상기 OR 게이트(243)는 상기 캐쉬 리드 히트 신호(CRH)와 상기 캐쉬 라이트 히트 신호(CWH)에 응답하여 상기 캐쉬 메모리 히트 신호(CH)를 출력한다. 좀 더 상세하게는, 상기 캐쉬 리드 히트 신호(CRH)와 상기 캐쉬 라이트 히트 신호(CWH) 중 하나가 인에이블될 때 상기 OR 게이트(243)가 상기 캐쉬 메모리 히트 신호(CH)를 인에이블시킨다.

도 5는 도 3에 도시된 메모리 블록 컨트롤러(300)를 상세히 나타내는 도면이다. 도 5를 참고하면, 상기 메모리 블록 컨트롤러(300)는 제어 로직 회로(310), 제1 및 제2 디코딩 회로들(320, 330)을 포함한다. 상기 제어 로직 회로(310)는 인버터들(311, 312, 313, 314), NOR 게이트(315), AND 게이트들(316, 317), 및 OR 게이트들(318, 319)을 포함한다.

상기 인버터(311)는 리프레쉬 시작 신호(RFSS)를 반전시키고, 상기 NOR 게이트(315)는 상기 인버터(311)의 출력 신호와 캐쉬 재 기입 제어 신호(CWB)에 응답하여 로직 신호(C1)를 출력한다. 상기 인버터(313)는 상기 로직 신호(C1)를 반전시키 고, 상기 OR 게이트(318)는 상기 로직 신호(C1)와 리프레쉬 정보 신호(RFSE)에 응답하여 기입 선택 신호(WCTL)를 출력한다. 결과적으로, 상기 리프레쉬 정보 신호(RFSE)와 상기 캐쉬 재 기입 제어 신호(CWB) 중 하나가 인에이블되거나 또는 상기 리프레쉬 시작 신호(RFSS)와 상기 캐쉬 재 기입 제어 신호(CWB)가 동시에 인에이블될 때 상기 기입 선택 신호(WCTL)가 인에이블된다.

또, 상기 인버터(312)는 캐쉬 메모리 히트 신호(CH)를 반전시키고, 상기 AND 게이트(316)는 상기 인버터(312)의 출력 신호와 독출 제어 신호(REN)에 응답하여 로직 신호(C2)를 출력한다. 상기 AND 게이트(317)는 상기 독출 제어 신호(REN), 캐쉬 라이트 히트 신호(CWH), 및 리프레쉬 제어 신호(CRFS)에 응답하여 로직 신호(C3)를 출력한다. 상기 인버터(314)는 상기 로직 신호(C3)를 반전시키고, 상기 OR 게이트(319)는 상기 로직 신호(C2)와 상기 인버터(314)의 출력 신호에 응답하여 독출 선택 신호(RCTL)를 출력한다. 결과적으로, 상기 독출 제어 신호(REN)가 인에이블되고 상기 캐쉬 메모리 히트 신호(CH)가 디세이블될 때 상기 독출 선택 신호(RCTL)가 인에이블된다. 또, 상기 독출 제어 신호(REN), 상기 캐쉬 라이트 히트 신호(CWH), 및 상기 리프레쉬 제어 신호(CRFS) 중 적어도 하나가 디세이블되는 경우에도 상기 독출 선택 신호(RCTL)가 인에이블된다.

상기 제1 디코딩 회로(320)는 제1 디코더(321), 제1 AND 게이트들(322), 및 제2 AND 게이트들(323)을 포함한다. 상기 제1 디코더(321)는 뱅크 어드레스 신호(BA)를 디코딩하고, 그 결과로서 복수의 제1 디코딩 신호들(BA1∼BAn)(n은 정수)을 출력한다. 상기 제1 AND 게이트들(322)은 상기 독출 선택 신호(RCTL)와 상기 복수 의 제1 디코딩 신호들(BA1∼BAn)에 각각 응답하여 복수의 메모리 독출 제어 신호들(MR1∼MRn)(n은 정수)을 각각 출력한다. 상기 제1 AND 게이트들(322)은 상기 독출 선택 신호(RCTL)와 상기 복수의 제1 디코딩 신호들(BA1∼BAn)이 인에이블될 때 상기 복수의 메모리 독출 제어 신호들(MR1∼MRn)을 각각 인에이블시킨다. 상기 복수의 메모리 독출 제어 신호들(MR1∼MRn) 중 하나가 인에이블될 때 상기 복수의 메모리 블록들(M1∼Mn) 중 하나가 독출 동작을 수행한다. 상기 제2 AND 게이트들(323)은 기입 제어 신호(WEN), 상기 기입 선택 신호(WCTL), 및 상기 복수의 제1 디코딩 신호들(BA1∼BAn)에 응답하여 복수의 메모리 기입 제어 신호들(MW1∼MWn)(n은 정수)을 각각 출력한다. 상기 제2 AND 게이트들(323)은 상기 기입 제어 신호(WEN), 상기 기입 선택 신호(WCTL), 및 상기 복수의 제1 디코딩 신호들(BA1∼BAn)이 인에이블될 때 상기 복수의 메모리 기입 제어 신호들(MW1∼MWn)을 인에이블시킨다. 상기 복수의 메모리 기입 제어 신호들(MW1∼MWn) 중 하나가 인에이블될 때 상기 복수의 메모리 블록들(M1∼Mn) 중 하나가 기입 동작을 수행한다.

상기 제2 디코딩 회로(330)는 제2 디코더(331)와 제3 AND 게이트들(332)을 포함한다. 상기 제2 디코더(331)는 재 기입 뱅크 어드레스 신호(CBA)를 디코딩하고, 그 결과로서 복수의 제2 디코딩 신호들(CBA1∼CBAn)(n은 정수)을 출력한다. 상기 제3 AND 게이트들(332)은 캐쉬 재 기입 제어 신호(CWB)와 상기 복수의 제2 디코딩 신호들(CBA1∼CBAn)에 응답하여 복수의 메모리 재 기입 제어 신호들(CWB1∼CWBn)(n은 정수)을 각각 출력한다. 상기 제3 AND 게이트들(332)은 상기 캐쉬 재 기입 제어 신호(CWB)와 상기 복수의 제2 디코딩 신호들(CBA1∼CBAn)이 인에이블될 때 상기 복수의 메모리 재 기입 제어 신호들(CWB1∼CWBn)을 각각 인에이블시킨다. 상기 복수의 메모리 재 기입 제어 신호들(CWB1∼CWBn) 중 하나가 인에이블될 때 상기 복수의 메모리 블록들(M1∼Mn) 중 하나가 재 기입 동작을 수행한다.

도 6은 도 3에 도시된 캐쉬 메모리 컨트롤러(400)를 상세히 나타내는 도면이다. 도 6을 참고하면, 상기 캐쉬 메모리 컨트롤러(400)는 커맨드 레지스터(410), 제어 신호 발생기(420), 제1 제어 로직 회로(430), 및 제2 제어 로직 회로(440)를 포함한다. 상기 커맨드 레지스터(410)는 클럭 신호(CLK)에 응답하여 외부로부터 수신되는 독출 명령(Ren)을 저장하고, 그 저장된 신호를 상기 독출 제어 신호(REN)로서 출력한다. 또, 상기 커맨드 레지스터(410)는 클럭 신호(CLK)에 응답하여 외부로부터 수신되는 기입 명령(Wen)을 저장하고, 그 저장된 신호를 상기 기입 제어 신호(WEN)로서 출력한다. 상기 제어 신호 발생기(420)는 상기 클럭 신호(CLK)에 응답하여 제1 및 제2 스트로브 신호들(CASB, RASB), 센스 앰프 제어 신호(SENB), 및 프리차지 제어 신호(PRCB)를 발생한다.

상기 제1 제어 로직 회로(430)는 카운터(431), 멀티플렉서(432), 인버터들(433, 450), AND 게이트들(434, 435, 436), OR 게이트(437), 및 NOR 게이트들(438, 439)을 포함한다. 상기 제1 제어 로직 회로(430)는 로직 신호(L1), 캐쉬 어드레스 히트 신호(CAH), 변경 비트 신호(MDF, 도 4참고), 리프레쉬 제어 신호(CRFS), 및 상기 제2 유효 비트 레지스터부(231, 도 4참고)로부터 수신되는 정보 비트들(SR1∼SRM)에 응답하여 캐쉬 재 기입 제어 신호(CWB)와 로직 신호(LGS)를 출력한다.

상기 제2 제어 로직 회로(440)는 인버터들(441, 442), AND 게이트들(443, 444, 445, 446), 및 OR 게이트들(447, 448, 449)을 포함한다. 상기 제2 제어 로직 회로(440)는 독출 또는 기입 제어 신호(REN 또는 WEN), 리프레쉬 시작 신호(RFSS), 및 리프레쉬 정보 신호(RFSE)에 응답하여 캐쉬 기입 제어 신호(CW)를 출력한다. 또, 상기 제2 제어 로직 회로(440)는 리프레쉬 제어 신호(CRFS), 상기 독출 제어 신호(REN), 캐쉬 라이트 또는 리드 히트 신호(CWH 또는 CRH), 및 상기 로직 신호(LGS)에 응답하여 캐쉬 독출 제어 신호(CR)를 출력한다.

다음으로, 상기 제1 및 제2 제어 로직 회로들(430, 440)의 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 OR 게이트(447)는 상기 독출 제어 신호(REN)와 상기 기입 제어 신호(WEN) 중 하나가 인에이블될 때 상기 로직 신호(L1)를 인에이블시킨다. 상기 AND 게이트(434)는 상기 로직 신호(L1)와 상기 캐쉬 어드레스 히트 신호(CAH)가 모두 인에이블될 때 로직 신호(L6)를 인에이블시킨다. 상기 OR 게이트(437)는 상기 로직 신호(L6), 리셋 신호(RST), 및 카운팅 결과 신호(F) 중 하나가 인에이블될 때 로직 신호(R)를 인에이블시킨다. 상기 NOR 게이트들(438, 439)은 RS 플립플롭으로서 동작한다. 즉, 상기 NOR 게이트들(438, 439)은 상기 로직 신호(R)와 상기 AND 게이트(435)로부터 수신되는 로직 신호(S)에 응답하여 상기 캐쉬 재 기입 제어 신호(CWB)를 인에이블시키거나 또는 디세이블시킨다. 좀 더 상세하게는, 상기 로직 신호(S)가 인에이블될 때 상기 NOR 게이트들(438, 439)이 상기 캐쉬 재 기입 제어 신호(CWB)를 인에이블시키고, 상기 로직 신호(R)가 인에이블될 때 NOR 게이트들(438, 439)이 상기 캐쉬 재 기입 제어 신호(CWB)를 디세이블시킨다. 상기 인버터(433)는 상기 캐쉬 어드레스 히트 신호(CAH)를 반전시켜, 반전된 캐쉬 어드 레스 히트 신호(CAHB)를 출력한다. 상기 AND 게이트(435)는 리프레쉬 정보 신호(RFSE), 상기 반전된 캐쉬 어드레스 히트 신호(CAHB), 및 상기 변경 비트 신호(MDF)가 모두 인에이블될 때 상기 로직 신호(S)를 인에이블시킨다.

상기 인버터(450)는 상기 캐쉬 재 기입 제어 신호(CWB)를 반전시키고, 반전된 캐쉬 재 기입 제어 신호(CWBB)를 출력한다. 상기 카운터(431)는 상기 반전된 캐쉬 재 기입 제어 신호(CWBB)에 응답하여, 리셋되거나 또는 리셋 해제된다. 좀 더 상세하게는, 상기 반전된 캐쉬 재 기입 제어 신호(CWBB)가 인에이블될 때 상기 카운터(431)가 리셋되고, 상기 반전된 캐쉬 재 기입 제어 신호(CWBB)가 디세이블될 때 상기 카운터(431)가 리셋 해제되어 카운팅 동작을 수행한다. 상기 카운터(431)가 상기 카운팅 동작을 수행하는 동안, 상기 리프레쉬 제어 신호(CRFS)가 인에이블되면, 상기 카운터(431)는 상기 리프레쉬 제어 신호(CRFS)에 응답하여 카운팅 동작을 일시적으로 보류(hold)한다. 이 후, 상기 리프레쉬 제어 신호(CRFS)가 디세이블되면, 상기 카운터(431)는 상기 카운팅 동작을 계속 수행한다. 상기 카운터(431)가 카운팅 동작을 수행할 때, 설정된 비트의 재 기입 어드레스 신호(CWBRC)를 순차적으로 발생시킨다. 상기 카운터(431)는 설정된 비트의 상기 재 기입 어드레스 신호(CWBRC)를 모두 발생시킨 후 동작을 정지하고 상기 카운팅 결과 신호(F)를 출력한다.

상기 멀티플렉서(432)는 상기 재 기입 어드레스 신호(CWBRC)에 응답하여 상기 캐쉬 정보 컨트롤러(200)의 제2 유효 비트 레지스터부(231)로부터 수신되는 정보 비트들(SR1∼SRM)을 1비트씩 순차적으로 선택하고, 선택된 비트를 출력 비트 신 호(MX)로서 순차적으로 출력한다. 상기 AND 게이트(436)는 상기 출력 비트 신호(MX), 상기 캐쉬 어드레스 히트 신호의 반전 신호(CAHB), 및 상기 캐쉬 재 기입 제어 신호(CWB)에 응답하여 상기 로직 신호(LGS)를 출력한다. 여기에서, 상기 출력 비트 신호(MX), 상기 캐쉬 어드레스 히트 신호의 반전 신호(CAHB), 및 상기 캐쉬 재 기입 제어 신호(CWB)가 모두 인에이블될 때, 상기 AND 게이트(436)는 상기 로직 신호(LGS)를 인에이블시킨다.

상기 AND 게이트(443)는 상기 캐쉬 라이트 히트 신호(CWH), 상기 리프레쉬 제어 신호(CRFS), 및 상기 독출 제어 신호(REN)에 응답하여 로직 신호(L2)를 출력한다. 상기 AND 게이트(443)는 상기 캐쉬 라이트 히트 신호(CWH), 상기 리프레쉬 제어 신호(CRFS), 및 상기 독출 제어 신호(REN)가 모두 인에이블될 때 상기 로직 신호(L2)를 인에이블시킨다. 상기 인버터(441)는 상기 리프레쉬 제어 신호(CRFS)를 반전시킨다. 상기 AND 게이트(444)는 상기 독출 제어 신호(REN), 상기 인버터(441)의 출력 신호, 및 상기 캐쉬 리드 히트 신호(CRH)에 응답하여 로직 신호(L3)를 출력한다. 상기 AND 게이트(444)는 상기 리프레쉬 제어 신호(CRFS)가 디세이블되고, 상기 독출 제어 신호(REN)와 상기 캐쉬 리드 히트 신호(CRH)가 인에이블될 때 상기 로직 신호(L3)를 인에이블시킨다.

상기 인버터(442)는 상기 리프레쉬 정보 신호(RFSE)를 반전시킨다. 상기 AND 게이트(445)는 상기 인버터(442)의 출력 신호와 상기 기입 제어 신호(WEN)에 응답하여 로직 신호(L4)를 출력한다. 상기 AND 게이트(445)는 상기 리프레쉬 정보 신호(RFSE)가 디세이블되고, 상기 기입 제어 신호(WEN)가 인에이블될 때 상기 로직 신 호(L4)를 인에이블시킨다. 상기 OR 게이트(447)는 상기 기입 제어 신호(WEN)와 상기 독출 제어 신호(REN) 중 하나가 인에이블될 때 상기 로직 신호(L1)를 인에이블시킨다. 상기 AND 게이트(446)는 상기 리프레쉬 시작 신호(RFSS)와 상기 로직 신호(L1)가 모두 인에이블될 때 로직 신호(L5)를 인에이블시킨다. 상기 OR 게이트(448)는 상기 로직 신호들(L4, L5) 중 하나가 인에이블될 때 상기 캐쉬 기입 제어 신호(CW)를 인에이블시킨다. 결과적으로, 상기 리프레쉬 시작 신호(RFSS)가 인에이블되고, 상기 기입 제어 신호(WEN) 또는 상기 독출 제어 신호(REN)가 인에이블될 때 상기 캐쉬 기입 제어 신호(CW)가 인에이블된다. 또, 상기 리프레쉬 정보 신호(RFSE)가 디세이블되고 상기 기입 제어 신호(WEN)가 인에이블될 때 상기 캐쉬 기입 제어 신호(CW)가 인에이블된다. 여기에서, 독출 또는 기입 요청된 메모리 블록의 데이터가 캐쉬 메모리(123)에 저장된 경우, 상기 캐쉬 어드레스 히트 신호(CAH)가 인에이블되므로, 상기 캐쉬 메모리(123)에 저장된 데이터가 해당 메모리 블록에 재 기입될 필요가 없다. 따라서, 상기 제1 제어 로직 회로(430)가 상기 캐쉬 재 기입 제어 신호(CWB)를 디세이블 상태로 유지한다.

한편, 상기 OR 게이트(449)는 상기 로직 신호들(L2, L3, LGS) 중 하나가 인에이블될 때 상기 캐쉬 독출 제어 신호(CR)를 인에이블시킨다. 결과적으로, 상기 캐쉬 라이트 히트 신호(CWH), 상기 리프레쉬 제어 신호(CRFS), 및 상기 독출 제어 신호(REN)가 모두 인에이블될 때 상기 캐쉬 독출 제어 신호(CR)가 인에이블된다. 또, 상기 리프레쉬 제어 신호(CRFS)가 디세이블되고, 상기 독출 제어 신호(REN)와 상기 캐쉬 리드 히트 신호(CRH)가 인에이블될 때 상기 캐쉬 독출 제어 신호(CR)가 인에이블된다. 또, 상기 로직 신호(LGS)가 인에이블될 때에도 상기 캐쉬 독출 제어 신호(CR)가 인에이블된다.

도 7은 도 1에 도시된 캐쉬 메모리(123)를 상세히 나타내는 도면이다. 도 7을 참고하면, 상기 캐쉬 메모리(123)는 제어 신호 발생기(510), 멀티플렉서(520), 메모리 셀 어레이(530), 로우 디코더(540), 워드라인 드라이버(550), 및 칼럼 디코더(560)를 포함한다. 또, 상기 캐쉬 메모리(123)는 센스 앰프 회로(570), 프리차지 회로(580), 및 버스 드라이버(590)를 더 포함한다. 상기 제어 신호 발생기(510)는 제1 스트로브 신호(CASB), 캐쉬 기입 제어 신호(CW), 캐쉬 독출 제어 신호(CR), 리프레쉬 제어 신호(CRFS), 독출 제어 신호(REN), 캐쉬 라이트 히트 신호(CWH), 및 클럭 신호(CLK)에 응답하여, 어드레스 선택 신호(CRFSS), 디코딩 제어 신호(CASBc), 및 리프레쉬 시작 신호(RFSS)를 출력한다.

여기에서, 도 8을 참고하여, 상기 제어 신호 발생기(510)의 구성 및 구체적인 동작을 설명한다. 상기 제어 신호 발생기(510)는 제1 로직 회로(511)와 제2 로직 회로(512)를 포함한다. 상기 제1 로직 회로(511)는 NOR 게이트들(521, 522)과 인버터(523)를 포함한다. 상기 제1 로직 회로(511)는 상기 제1 스트로브 신호(CASB), 상기 캐쉬 기입 제어 신호(CW), 및 상기 캐쉬 독출 제어 신호(CR)에 응답하여 상기 디코딩 제어 신호(CASBc)를 출력한다. 좀 더 상세하게는, 상기 제1 스트로브 신호(CASB)가 인에이블되고 상기 캐쉬 기입 제어 신호(CW)와 상기 캐쉬 독출 제어 신호(CR) 중 하나가 인에이블될 때 상기 제1 로직 회로(511)가 상기 디코딩 제어 신호(CASBc)를 인에이블시킨다. 상기 제2 로직 회로(512)는 RS 플립플롭 (531), NAND 게이트(532), AND 게이트(533), 및 D 플립플롭(534)을 포함한다. 상기 제2 로직 회로(512)는 상기 리프레쉬 제어 신호(CRFS), 독출 제어 신호(REN), 캐쉬 라이트 히트 신호(CWH), 및 클럭 신호(CLK)에 응답하여 상기 어드레스 선택 신호(CRFSS)와 상기 리프레쉬 시작 신호(RFSS)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 RF 플립플롭(531)은 상기 어드레스 선택 신호(CRFSS)를 입력 단자(R)를 통하여 수신하고 상기 리프레쉬 제어 신호(CRFS)를 입력 단자(S)를 통하여 수신한다. 상기 RF 플립플롭(531)은 상기 어드레스 선택 신호(CRFSS), 상기 리프레쉬 제어 신호(CRFS), 및 클럭 신호(CLK)에 응답하여 출력 신호(Q1)를 출력한다. 상기 NAND 게이트(532)는 상기 리프레쉬 제어 신호(CRFS), 상기 독출 제어 신호(REN), 및 상기 캐쉬 라이트 히트 신호(CWH)에 응답하여 로직 신호(G1)를 출력한다. 상기 리프레쉬 제어 신호(CRFS), 상기 독출 제어 신호(REN), 및 상기 캐쉬 라이트 히트 신호(CWH)가 모두 디세이블될 때 상기 NAND 게이트(532)는 상기 로직 신호(G1)를 인에이블시킨다. 상기 AND 게이트(533)는 상기 출력 신호(Q1)와 상기 논리 신호(G1)에 응답하여 상기 어드레스 선택 신호(CRFSS)를 출력한다. 상기 D 플립플롭(534)은 상기 어드레스 선택 신호(CRFSS)를 입력 단자(D)를 통하여 수신한다. 상기 D 플립플롭(534)은 상기 어드레스 선택 신호(CRFSS)와 상기 클럭 신호(CLK)에 응답하여 상기 리프레쉬 시작 신호(RFSS)를 출력한다.

예를 들어, 상기 리프레쉬 제어 신호(CRFS), 상기 독출 제어 신호(REN), 및 상기 캐쉬 라이트 히트 신호(CWH)가 모두 인에이블될 때, 상기 RS 플립플롭(531)이 상기 출력 신호(Q1)를 인에이블시키고, 상기 NAND 게이트(532)가 상기 로직 신호 (G1)를 인에이블시킨다. 상기 AND 게이트(533)는 상기 출력 신호(Q1)와 상기 로직 신호(G1)에 응답하여 상기 어드레스 선택 신호(CRFSS)를 인에이블시킨다. 상기 D 플립플롭(534)은 상기 클럭 신호(CLK)와 상기 어드레스 선택 신호(CRFSS)에 응답하여 상기 리프레쉬 시작 신호(RFSS)를 인에이블시킨다.

차기 클럭 사이클에서, 상기 RS 플립플롭(531)이 상기 어드레스 선택 신호(CRFSS)에 응답하여 상기 출력 신호(Q1)를 디세이블시키고, 그 결과 상기 AND 게이트(533)는 상기 어드레스 선택 신호(CRFSS)를 디세이블시킨다. 상기 D 플립플롭(534)은 상기 어드레스 선택 신호(CRFSS)에 응답하여 상기 리프레쉬 시작 신호(RFSS)를 디세이블시킨다.

다시 도 7을 참고하면, 상기 멀티플렉서(520)는 상기 어드레스 선택 신호(CRFSS)에 응답하여 로우 어드레스 신호(R_ADD)와 리프레쉬 어드레스 신호(RFA) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 어드레스 선택 신호(CRFSS)가 인에이블될 때 상기 멀티플렉서(520)가 상기 리프레쉬 어드레스 신호(RFA)를 출력하고, 상기 어드레스 선택 신호(CRFSS)가 디세이블될 때 상기 멀티플렉서(520)가 상기 로우 어드레스 신호(R_ADD)를 선택하여 출력한다. 여기에서, 상기 로우 어드레스 신호(R_ADD)는 어드레스 버퍼(130, 도 1 참고)로부터 수신되는 로우/칼럼 어드레스 신호(RC_ADD)의 일부 하위 비트들을 포함한다. 예를 들어, 상기 로우/칼럼 어드레스 신호(RC_ADD)가 8비트일 때, 상기 로우 어드레스 신호(R_ADD)는 상기 로우/칼럼 어드레스 신호(RC_ADD)의 하위 6비트를 포함한다.

상기 메모리 셀 어레이(530)는 복수의 메모리 셀 그룹들(mc1_i∼mc64_i)(i = 1, 2, 3, 4)을 포함한다. 상기 복수의 메모리 셀 그룹들(mc1_i∼mc64_i) 각각은 설정된 수의 메모리 셀들(미도시)을 포함한다. 또, 상기 복수의 메모리 셀 그룹들(mc1_i∼mc64_i)은 워드 라인들(W1∼W64)과 비트 라인 그룹들(E1∼E4)을 각각 공유한다. 예를 들어, 상기 메모리 셀 그룹들(mc1_1∼mc1_4)은 상기 워드 라인(W1)을 공유하고, 상기 메모리 셀 그룹들(mc64_1∼mc64_4)은 상기 워드 라인(W64)을 공유한다. 또, 상기 메모리 셀 그룹들(mc1_1∼mc64_1)은 상기 비트 라인 그룹(E1)의 비트 라인들을 공유하고, 상기 메모리 셀 그룹들(mc1_4∼mc64_4)은 상기 비트 라인 그룹(E4)의 비트 라인들을 공유한다.

상기 로우 디코더(540)는 제2 스트로브 신호(RASB)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 로우 디코더(540)는 인에이블될 때 상기 멀티플렉서(520)로부터 수신되는 상기 로우 어드레스 신호(R_ADD) 또는 상기 리프레쉬 어드레스 신호(RFA)를 디코딩하고 그 결과에 따라 상기 워드라인 드라이버(550)를 제어한다. 그 결과 상기 워드라인 드라이버(550)가 상기 워드 라인들(W1∼W64) 중 일부를 활성화시킨다. 상기 칼럼 디코더(560)는 상기 디코딩 제어 신호(CASBc)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 칼럼 디코더(560)는 인에이블될 때 상기 칼럼 어드레스 신호(C_ADD)를 디코딩하고, 비트 라인 그룹들(E1∼E4) 중 하나에 포함되는 비트 라인들을 인에이블시킨다. 여기에서, 상기 칼럼 어드레스 신호(C_ADD)는 상기 로우/칼럼 어드레스 신호(RC_ADD)의 일부 상위 비트들을 포함한다. 예를 들어, 상기 로우/칼럼 어드레스 신호(RC_ADD)가 8비트일 때, 상기 칼럼 어드레스 신호(C_ADD)는 상기 로우/칼럼 어드레스 신호(RC_ADD)의 상위 2비트를 포함한다.

상기 센스 앰프 회로(570)는 센스 앰프 제어 신호(SENB)에 응답하여 상기 메모리 셀 어레이(530)의 입력 또는 출력 데이터를 증폭시킨다. 상기 프리차지 회로(580)는 프리차지 제어 신호(PRCB)에 응답하여 상기 비트 라인 그룹들(E1∼E4)의 비트 라인들을 프리차지한다. 상기 버스 드라이버(590)는 캐쉬 기입 제어 신호(CW)에 응답하여 메모리 독출 데이터(MDAT) 또는 입력 데이터(IDAT) 중 수신되는 데이터를 상기 메모리 셀 어레이(530)에 출력하고, 캐쉬 독출 제어 신호(CR)에 응답하여 상기 메모리 셀 어레이(530)로부터 수신되는 캐쉬 독출 데이터(CDAT)를 출력한다.

상기 캐쉬 메모리(123)는 메인 컨트롤러(121)의 제어에 따라 독출 동작 또는 기입 동작 또는 리프레쉬 동작을 수행한다. 상기 캐쉬 메모리(123)가 리프레쉬 동작을 수행할 때, 상기 제어 신호 발생기(510)는 상기 디코딩 제어 신호(CASBc)를 디세이블시킨다. 그 결과 상기 칼럼 디코더(560)는 디세이블되고, 상기 로우 디코더(540)가 인에이블된다. 상기 로우 디코더(540)는 상기 리프레쉬 어드레스 신호(RFA)에 응답하여, 상기 워드 라인 드라이버(550)가 상기 워드 라인들(W1∼W64)을 하나씩 순차적으로 활성화시키도록 제어한다. 결국 하나의 워드 라인을 공유하는 메모리 셀들씩 순차적으로 리프레쉬 된다. 또, 상기 캐쉬 메모리(123)가 독출 또는 기입 동작을 수행할 때, 상기 제어 신호 발생기(510)는 상기 디코딩 제어 신호(CASBc)를 인에이블시킨다. 그 결과 상기 칼럼 디코더(560)가 인에이블된다.

도 9는 도 1에 도시된 메모리 블록(M1)을 상세히 나타내는 도면이다. 메모리 블록들(M2∼Mn)의 구성 및 구체적인 동작은 상기 메모리 블록(M1)과 실질적으로 동 일하다. 도 9를 참고하면, 상기 메모리 블록(M1)은 제어 신호 발생기(610), 멀티플렉서들(620, 630, 710), 메모리 셀 어레이(640), 로우 디코더(650), 워드 라인 드라이버(660), 및 칼럼 디코더(670)를 포함한다. 또, 상기 메모리 블록(M1)은 센스 앰프 회로(680), 프리차지 회로(690), 및 버스 드라이버(700)를 더 포함한다. 상기 제어 신호 발생기(610)는 제1 및 제2 스트로브 신호들(CASB, RASB), 메모리 기입 제어 신호(MW1) 또는 메모리 재 기입 제어 신호(CWB1), 메모리 독출 제어 신호(MR1), 리프레쉬 시작 신호(RFSS), 리프레쉬 정보 신호(RFSE), 센스 앰프 제어 신호(SENB), 및 프리차지 제어 신호(PRCB)에 응답하여, 제1 및 제2 디코딩 제어 신호들(CASB1, RASB1), 리프레쉬 상태 신호(RFSE1), 센스 앰프 제어 신호(SENB1), 프리차지 제어 신호(PRCB1)를 각각 출력한다.

도 10을 참고하여, 상기 제어 신호 발생기(610)의 구성 및 구체적인 동작을 설명한다. 상기 제어 신호 발생기(610)는 제1 내지 제5 로직 회로들(611∼615)을 포함한다. 상기 제1 로직 회로(611)는 NOR 게이트들(721, 722)과 인버터(723)를 포함한다. 상기 제1 로직 회로(611)는 제1 스트로브 신호(CASB), 메모리 기입 제어 신호(MW1), 및 메모리 독출 제어 신호(MR1)에 응답하여 상기 제1 디코딩 제어 신호(CASB1)를 출력한다. 좀 더 상세하게는, 상기 NOR 게이트(721)는 상기 메모리 기입 제어 신호(MW1)와 상기 메모리 독출 제어 신호(MR1)에 응답하여 로직 신호(D1)를 출력한다. 상기 NOR 게이트(721)는 상기 메모리 기입 제어 신호(MW1)와 상기 메모리 독출 제어 신호(MR1)가 모두 디세이블될 때에만 상기 로직 신호(D1)를 인에이블시킨다. 상기 NOR 게이트(722)는 상기 제1 스트로브 신호(CASB)와 상기 로직 신호 (D1)가 모두 디세이블될 때 로직 신호(D2)를 디세이블시키고, 상기 인버터(723)는 상기 로직 신호(D2)를 반전시켜 그 반전된 신호를 상기 제1 디코딩 제어 신호(CASB1)로서 출력한다. 결과적으로, 상기 제1 스트로브 신호(CASB)가 인에이블되고, 상기 메모리 독출 제어 신호(MR1)와 상기 메모리 기입 제어 신호(MW1) 중 하나가 인에이블될 때 상기 제1 로직 회로(611)가 상기 제1 디코딩 제어 신호(CASB1)를 인에이블시킨다.

상기 제2 로직 회로(612)는 NOR 게이트들(731, 732)과 AND 게이트(733)를 포함한다. 상기 제2 로직 회로(612)는 상기 리프레쉬 시작 신호(RFSS), 상기 리프레쉬 정보 신호(RFSE), 및 상기 로직 신호(D1)에 응답하여 리프레쉬 상태 신호(RFSE1)를 출력한다. 좀 더 상세하게는, 상기 NOR 게이트들(731, 732)이 상기 리프레쉬 시작 신호(RFSS)와 상기 리프레쉬 정보 신호(RFSE)에 응답하여 로직 신호(D3)를 출력한다. 상기 NOR 게이트들(731, 732)은 상기 리프레쉬 시작 신호(RFSS)가 인에이블될 때 상기 로직 신호(D3)를 인에이블시키고, 상기 리프레쉬 정보 신호(RFSE)가 인에이블될 때 상기 로직 신호(D3)를 디세이블시킨다. 상기 AND 게이트(733)는 상기 로직 신호들(D1, D3)이 모두 인에이블될 때 상기 리프레쉬 상태 신호(RFSE1)를 인에이블시킨다.

상기 제3 로직 회로(613)는 AND 게이트들(741, 742, 743)과 인버터들(744, 745, 746)을 포함한다. 상기 제3 로직 회로(613)는 상기 리프레쉬 상태 신호(RFSE1), 상기 제2 스트로브 신호(RASB), 상기 센스 앰프 제어 신호(SENB), 및 상기 프리차지 제어 신호(PRCB)에 응답하여 제1 내부 로직 신호들(HDY1, HDY2, HDY3) 을 출력한다. 상기 제4 로직 회로들(614)은 NOR 게이트들(751, 752, 753)과 인버터들(754, 755, 756)을 포함한다. 상기 제4 로직 회로(614)는 상기 로직 신호(D1), 상기 센스 앰프 제어 신호(SENB), 상기 제2 스트로브 신호(RASB), 및 상기 프리차지 제어 신호(PRCB)에 응답하여 제2 내부 로직 신호들(HMY1, HMY2, HMY3)을 출력한다. 상기 제5 로직 회로(615)는 OR 게이트들(761, 762, 763)을 포함한다. 상기 OR 게이트(761)는 상기 제1 내부 로직 신호(HDY3)와 상기 제2 내부 로직 신호(HMY3)에 응답하여 상기 프리차지 제어 신호(PRCB1)를 출력한다. 상기 OR 게이트(762)는 상기 제1 내부 로직 신호(HDY2)와 상기 제2 내부 로직 신호(HMY2)에 응답하여 상기 센스 앰프 제어 신호(SENB1)를 출력한다. 상기 OR 게이트(763)는 상기 제1 내부 로직 신호(HDY1)와 상기 제2 내부 로직 신호(HMY1)에 응답하여 상기 제2 디코딩 제어 신호(RSAB1)를 출력한다.

다시 도 9를 참고하면, 상기 멀티플렉서(620)는 상기 리프레쉬 상태 신호(RFSE1)와 메모리 재 기입 제어 신호(CWB1)에 응답하여 재 기입 로우 어드레스 신호(CWBR), 로우 어드레스 신호(R_ADD), 및 리프레쉬 어드레스 신호(RFA) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 리프레쉬 상태 신호(RFSE1)가 인에이블되고, 상기 메모리 재 기입 제어 신호(CWB1)가 디세이블될 때 상기 멀티플렉서(620)가 상기 리프레쉬 어드레스 신호(RFA)를 출력한다. 또, 상기 리프레쉬 상태 신호(RFSE1)가 디세이블되고, 상기 메모리 재 기입 제어 신호(CWB1)가 인에이블될 때 상기 멀티플렉서(620)가 상기 재 기입 로우 어드레스 신호(CWBR)를 출력한다. 또, 상기 리프레쉬 상태 신호(RFSE1)와 상기 메모리 재 기입 제어 신호(CWB1)가 모 두 디세이블될 때 상기 멀티플렉서(620)가 상기 로우 어드레스 신호(R_ADD)를 출력한다.

여기에서, 상기 로우 어드레스 신호(R_ADD)는 상기 어드레스 버퍼(130, 도 1 참고)로부터 수신되는 로우/칼럼 어드레스 신호(RC_ADD)의 일부 하위 비트들을 포함한다. 예를 들어, 상기 로우/칼럼 어드레스 신호(RC_ADD)가 8비트일 때, 상기 로우 어드레스 신호(R_ADD)는 상기 로우/칼럼 어드레스 신호(RC_ADD)의 하위 6비트를 포함한다. 또, 상기 재 기입 로우 어드레스 신호(CWBR)는 상기 캐쉬 메모리 컨트롤러(400, 도 6 참고)의 카운터(431)로부터 수신되는 재 기입 어드레스 신호(CWBRC)의 일부 하위 비트들을 포함한다. 예를 들어, 상기 재 기입 어드레스 신호(CWBRC)가 8비트일 때, 상기 재 기입 로우 어드레스 신호(CWBR)는 상기 재 기입 어드레스 신호(CWBRC)의 하위 6비트를 포함한다.

상기 멀티플렉서(630)는 상기 메모리 재 기입 제어 신호(CWB1)에 응답하여 칼럼 어드레스 신호(C_ADD)와 재 기입 칼럼 어드레스 신호(CWBC) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 메모리 재 기입 제어 신호(CWB1)가 인에이블될 때 상기 멀티플렉서(630)가 상기 재 기입 칼럼 어드레스 신호(CWBC)를 출력하고, 상기 메모리 재 기입 제어 신호(CWB1)가 디세이블될 때 상기 멀티플렉서(630)가 상기 칼럼 어드레스 신호(C_ADD)를 출력한다.

여기에서, 상기 칼럼 어드레스 신호(C_ADD)는 상기 로우/칼럼 어드레스 신호(RC_ADD)의 일부 상위 비트들을 포함한다. 예를 들어, 상기 로우/칼럼 어드레스 신호(RC_ADD)가 8비트일 때, 상기 칼럼 어드레스 신호(C_ADD)는 상기 로우/칼럼 어드 레스 신호(RC_ADD)의 상위 2비트를 포함한다. 또, 상기 재 기입 칼럼 어드레스 신호(CWBC)는 상기 재 기입 어드레스 신호(CWBRC)의 일부 상위 비트들을 포함한다. 예를 들어, 상기 재 기입 어드레스 신호(CWBRC)가 8비트일 때, 상기 재 기입 칼럼 어드레스 신호(CWBC)는 상기 재 기입 어드레스 신호(CWBRC)의 상위 2비트를 포함한다.

상기 메모리 셀 어레이(640)의 구성은 도 7의 상기 메모리 셀 어레이(530)와 실질적으로 동일하다. 따라서 이와 관련된 구체적인 설명은 생략된다. 상기 로우 디코더(650)는 상기 제2 디코딩 신호(RASB1)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 로우 디코더(650)는 인에이블될 때 상기 멀티플렉서(620)로부터 수신되는 상기 재 기입 로우 어드레스 신호(CWBR) 또는 상기 로우 어드레스 신호(R_ADD) 또는 상기 리프레쉬 어드레스 신호(RFA)를 디코딩하고 그 결과에 따라 상기 워드라인 드라이버(660)를 제어한다. 그 결과 상기 워드라인 드라이버(660)가 상기 워드 라인들(W1∼W64) 중 일부를 활성화시킨다.

상기 칼럼 디코더(670)는 상기 제1 디코딩 제어 신호(CASB1)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 칼럼 디코더(670)는 인에이블될 때 상기 멀티플렉서(630)로부터 수신되는 상기 칼럼 어드레스 신호(C_ADD) 또는 상기 재 기입 칼럼 어드레스 신호(CWBC)를 디코딩하고, 비트 라인 그룹들(E1∼E4) 중 하나에 포함되는 비트 라인들을 인에이블시킨다. 상기 센스 앰프 회로(680)는 상기 센스 앰프 제어 신호(SENB1)에 응답하여 상기 메모리 셀 어레이(640)의 입력 또는 출력 데이터들을 증폭시킨다. 상기 프리차지 회로(690)는 상기 프리차지 제어 신호(PRCB1) 에 응답하여 상기 비트 라인 그룹들(E1∼E4)의 비트 라인들을 프리차지 한다. 상기 멀티플렉서(710)는 기입 제어 신호(WEN)에 응답하여 입력 데이터(IDAT)와 캐쉬 독출 데이터(CDAT) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 기입 제어 신호(WEN)가 인에이블될 때 상기 멀티플렉서(710)가 상기 입력 데이터(IDAT)를 출력한다. 또, 상기 기입 제어 신호(WEN)가 디세이블될 때 상기 멀티플렉서(710)가 상기 캐쉬 독출 데이터(CDAT)를 출력한다. 상기 버스 드라이버(700)는 메모리 기입 제어 신호(MW1)에 응답하여 상기 멀티플렉서(710)로부터 수신되는 상기 입력 데이터(IDAT) 또는 상기 캐쉬 독출 데이터(CDAT)를 상기 메모리 셀 어레이(640)에 출력하고, 메모리 독출 제어 신호(MR1)에 응답하여 상기 메모리 셀 어레이(640)로부터 수신되는 메모리 독출 데이터(MDAT)를 출력한다.

상기 메모리 블록(M1)은 상기 캐쉬 메모리(123)와 유사하게 상기 메인 컨트롤러(121)의 제어에 따라 독출 동작 또는 기입 동작 또는 리프레쉬 동작을 수행한다. 상기 메모리 블록(M1)이 리프레쉬 동작을 수행할 때, 상기 제어 신호 발생기(610)는 상기 제1 디코딩 제어 신호(CASB1)를 디세이블시키고, 상기 제2 디코딩 제어 신호(RASB1)를 인에이블시킨다. 그 결과 상기 칼럼 디코더(670)는 디세이블되고, 상기 로우 디코더(650)가 인에이블된다. 상기 로우 디코더(650)는 상기 리프레쉬 어드레스 신호(RFA)에 응답하여, 상기 워드 라인 드라이버(660)가 상기 워드 라인들(W1∼W64)을 하나씩 순차적으로 활성화시키도록 제어한다. 결국 하나의 워드 라인을 공유하는 메모리 셀들씩 순차적으로 리프레쉬 된다. 또, 상기 메모리 블록(M1)이 독출 또는 기입 동작을 수행할 때, 상기 제어 신호 발생기(610)는 상기 제1 및 제2 디코딩 제어 신호들(CASB1, RASB1)을 모두 인에이블시킨다. 그 결과 상기 칼럼 디코더(670)와 상기 로우 디코더(650)가 모두 인에이블된다.

다음으로, 상기 반도체 메모리 장치(100)의 전체적인 동작 과정을 설명한다. 먼저, 상기 반도체 메모리 장치(100)의 상기 캐쉬 메모리(123)와 메모리 블록들(M1∼Mn)은 상기 리프레쉬 컨트롤러(122)로부터 주기적으로 발생되는 리프레쉬 제어 신호(CRFS)와 리프레쉬 어드레스 신호(RFA)에 응답하여 설정된 리프레쉬 시간 동안 한 워드 라인씩 순차적으로 리프레쉬 동작을 수행한다. 이를 좀 더 상세히 설명하면 다음과 같다. 예를 들어, 상기 캐쉬 메모리(123)와 상기 메모리 블록들(M1∼Mn)이 각각 20개의 워드 라인들을 포함하고, 상기 설정된 리프레쉬 시간이 100㎲인 것으로 가정하자. 이 경우, 한 워드 라인을 공유하는 메모리 셀들을 리프레쉬 하는데 걸리는 시간은 5㎲이다. 다시 말하면, 5㎲ 동안 상기 캐쉬 메모리(123)와 상기 메모리 블록들(M1∼Mn)이 첫 번째 워드 라인에 연결된 메모리 셀들의 리프레쉬 동작을 수행하고, 다음의 5㎲ 동안 두 번째 워드 라인에 연결된 메모리 셀들의 리프레쉬 동작을 수행한다. 상기 캐쉬 메모리(123)와 상기 메모리 블록들(M1∼Mn)은 이렇게 순차적으로 5㎲마다 하나의 워드 라인 단위로 메모리 셀들의 리프레쉬 동작을 수행하고, 마지막 워드 라인에 연결된 메모리 셀들까지 리프레쉬 동작을 수행한다. 여기에서, 리프레쉬 과정은 상기 캐쉬 메모리(123), 상기 메모리 블록들(M1∼Mn)의 순서로 진행된다. 즉, 상기 캐쉬 메모리(123)가 리프레쉬 제어 신호(CRFS)와 리프레쉬 어드레스 신호(RFA)에 응답하여 워드 라인(W1)을 공유하는 메모리 셀들의 리프레쉬 동작을 수행하고, 리프레쉬 시작 신호(RFSS)를 인에이이블시킨다. 이 후, 상기 메모리 블록들(M1∼Mn)이 상기 리프레쉬 시작 신호(RFSS)와 상기 리프레쉬 어드레스 신호(RFA)에 응답하여 워드 라인(W1)을 공유하는 메모리 셀들의 리프레쉬 동작을 동시에 각각 수행한다. 또, 상기 캐쉬 메모리(123)가 리프레쉬 제어 신호(CRFS)와 리프레쉬 어드레스 신호(RFA)에 응답하여 워드 라인(W2)을 공유하는 메모리 셀들의 리프레쉬 동작을 수행하고, 리프레쉬 시작 신호(RFSS)를 인에이이블시킨다. 이 후, 상기 메모리 블록들(M1∼Mn)이 상기 리프레쉬 시작 신호(RFSS)와 상기 리프레쉬 어드레스 신호(RFA)에 응답하여 워드 라인(W2)을 공유하는 메모리 셀들의 리프레쉬 동작을 동시에 각각 수행한다. 상기 캐쉬 메모리(123)와 상기 메모리 블록들(M1∼Mn)은 마지막 워드 라인까지 상술한 동작을 반복한다.

한편, 상기 메모리 블록들(M1∼Mn)이 리프레쉬 동작을 수행할 때(즉, 리프레쉬 시작 신호(RFSS)가 인에이블될 때), 메인 컨트롤러(121)가 특정 메모리 블록에 대한 데이터의 독출 또는 기입 명령(Ren 또는 Wen)을 수신하는 경우, 상기 반도체 메모리 장치(100)의 동작 과정은 다음과 같다. 상기 메인 컨트롤러(121)의 캐쉬 정보 컨트롤러(200)는 상기 독출 또는 기입 명령(Ren 또는 Wen)과 함께 수신되는 뱅크 어드레스 신호(BA)를 이전의 뱅크 어드레스 신호(BA_P)와 동일한지의 여부와, 캐쉬 메모리(123)에 저장된 데이터가 유효한지의 여부를 판단한다. 상기 뱅크 어드레스 신호(BA)와 상기 뱅크 어드레스 신호(BA_P)가 동일하고, 상기 캐쉬 메모리(123)에 저장된 데이터가 유효할 때, 상기 캐쉬 정보 컨트롤러(200)는 캐쉬 어드레스 히트 신호(CAH), 캐쉬 리드 또는 라이트 히트 신호(CRH 또는 CWH), 및 캐쉬 메모리 히트 신호(CH)를 인에이블시킨다. 또, 상기 메인 컨트롤러(121)의 캐쉬 메모 리 컨트롤러(400)는 캐쉬 독출 또는 기입 제어 신호(CR 또는 CW)를 인에이블시킨다. 또, 상기 캐쉬 메모리 컨트롤러(400)는 제1 및 제2 스트로브 신호들(CASB, RASB), 센스 앰프 제어 신호(SENB), 프리차지 제어 신호(PRCB), 독출 또는 기입 제어 신호(REN 또는 WEN)를 인에이블시킨다. 그 결과 상기 캐쉬 메모리(123)가 상기 캐쉬 독출 또는 기입 제어 신호(CR 또는 CW)에 응답하여 독출 또는 기입 동작을 수행한다. 이 때, 메모리 블록들(M1∼Mn)은 상기 리프레쉬 시작 신호(RFSS)에 응답하여 리프레쉬 동작을 수행한다.

또, 상기 뱅크 어드레스 신호(BA)와 상기 뱅크 어드레스 신호(BA_P)가 동일하지 않을 때, 상기 캐쉬 정보 컨트롤러(200)는 캐쉬 어드레스 히트 신호(CAH), 캐쉬 리드 또는 라이트 히트 신호(CRH 또는 CWH), 및 캐쉬 메모리 히트 신호(CH)를 디세이블시킨다. 상기 캐쉬 메모리 컨트롤러(400)는 캐쉬 독출 제어 신호(CR)와 캐쉬 재 기입 제어 신호(CWB)를 인에이블시키고, 재 기입 어드레스 신호(CWBRC)를 출력한다. 또, 상기 캐쉬 메모리 컨트롤러(400)는 제1 및 제2 스트로브 신호들(CASB, RASB), 센스 앰프 제어 신호(SENB), 프리차지 제어 신호(PRCB), 독출 제어 신호(REN)를 인에이블시킨다.

또, 상기 메인 컨트롤러(121)의 메모리 블록 컨트롤러(300)는 상기 재 기입 어드레스 신호(CWBRC)에 응답하여 메모리 재 기입 제어 신호들(CWB1∼CWBn) 중 하나를 인에이블시킨다. 예를 들어, 상기 캐쉬 메모리(123)에 저장된 데이터가 메모리 블록(M2)의 데이터일 경우, 상기 메모리 블록 컨트롤러(300)는 상기 메모리 재 기입 제어 신호(CWB2)만을 인에이블시키고, 상기 메모리 재 기입 제어 신호들 (CWB1, CWB3∼CWBn)은 디세이블시킨다. 또, 상기 메모리 블록 컨트롤러(300)는 상기 뱅크 어드레스 신호(BA)에 응답하여 메모리 독출 제어 신호들(MR1∼MRn) 중 하나 또는 메모리 기입 제어 신호들(MW1∼MWn) 중 하나를 인에이블시킨다.

예를 들어, 상기 메인 컨트롤러(121)가 메모리 블록(M1)에 대한 독출 명령(Ren)을 수신한 경우, 상기 메모리 블록 컨트롤러(300)는 상기 메모리 독출 제어 신호(MR1)만을 인에이블시키고, 상기 메모리 독출 제어 신호들(MR2∼MRn)은 디세이블시킨다. 그 결과 상기 캐쉬 메모리(123)가 상기 캐쉬 독출 제어 신호(CR)에 응답하여 독출 동작을 수행한다. 상기 메모리 블록(M2)은 상기 메모리 재 기입 제어 신호(CWB2)에 응답하여, 리프레쉬 동작을 보류하고 상기 캐쉬 메모리(123)로부터 독출된 캐쉬 독출 데이터(CDAT)는 기입한다. 또, 상기 메모리 블록(M1)은 상기 메모리 독출 제어 신호(MR1)에 응답하여, 리프레쉬 동작을 보류하고 독출 동작을 수행하고, 상기 메모리 블록(M1)으로부터 독출된 메모리 독출 데이터(MDAT)는 입출력 드라이버(140)를 통하여 외부에 출력된다. 이 때, 상기 메모리 블록들(M3∼Mn)은 상기 리프레쉬 시작 신호(RFSS)에 응답하여 리프레쉬 동작을 수행한다. 상기 메모리 블록(M2)이 상기 재 기입 동작을 완료하거나 또는 상기 재 기입 동작 중 차기의 독출 요청에 의해 상기 캐쉬 메모리(123)로부터 데이터가 독출될 때, 상기 메모리 블록 컨트롤러(300)는 상기 메모리 재 기입 제어 신호(CWB2)를 디세이블시켜 상기 메모리 블록(M2)이 리프레쉬 동작을 수행하도록 제어한다.

또, 상기 캐쉬 메모리 컨트롤러(400)는 상기 캐쉬 메모리(123)의 재 기입 동작이 완료되면, 캐쉬 기입 제어 신호(CW)를 인에이블시켜, 상기 캐쉬 메모리(123) 가 상기 메모리 블록(M1)으로부터 독출된 메모리 독출 데이터(MDAT)를 기입하도록 한다. 상기 캐쉬 메모리(123)가 상기 메모리 독출 데이터(MDAT)를 기입하는 동안, 상기 메모리 독출 데이터(MDAT)는 입출력 드라이버(140)를 통하여 외부에 출력된다.

상기 메모리 블록(M1)으로부터 독출 요청된 데이터가 독출된 후 차기의 독출 요청에 의해 상기 메모리 블록들(M3∼Mn) 중 하나 또는 상기 캐쉬 메모리(123)로부터 데이터가 독출될 때 또는 상기 메모리 블록(M1)의 데이터가 상기 캐쉬 메모리(123)에 기입되어 다음 독출 요청에 따른 독출 동작이 상기 캐쉬 메모리(123)에 의해 수행될 수 있을 때, 상기 메모리 블록 컨트롤러(300)는 상기 메모리 독출 제어 신호(MR1)를 디세이블시켜 상기 메모리 블록(M1)이 리프레쉬 동작을 수행하도록 제어한다. 이 후, 상기 캐쉬 메모리 컨트롤러(400)가 상기 캐쉬 기입 제어 신호(CW)를 디세이블시키고, 상기 캐쉬 독출 제어 신호(CR)를 인에이블시킨다. 상기 캐쉬 메모리(123)는 상기 캐쉬 독출 제어 신호(CR)에 응답하여 독출 동작을 수행한다.

또, 상기 메인 컨트롤러(121)가 상기 메모리 블록(M1)에 대한 기입 명령(Wen)을 수신하고, 상기 뱅크 어드레스 신호(BA)와 상기 뱅크 어드레스 신호(BA_P)가 동일하지 않을 때, 상기 메인 컨트롤러(121)는 상술한 것과 같이, 상기 캐쉬 메모리(123)에 저장된 데이터를 독출하고, 그 독출된 데이터가 해당 메모리 블록에 재 기입되도록 제어한다. 예를 들어, 상기 캐쉬 메모리(123)에 상기 메모리 블록(M2)의 데이터가 저장된 경우, 상기 메모리 블록(M2)은 재 기입 동작을 완료하거나 또는 상기 재 기입 동작 중 발생된 차기의 기입 요청에 의해 상기 캐쉬 메모리 (123)에 외부의 입력 데이터(IDAT)가 기입될 때까지 리프레쉬 동작을 보류하고, 상기 메모리 블록들(M3∼Mn)은 리프레쉬 동작을 수행한다. 또, 상기 메모리 블록(M1)은 상기 메모리 기입 제어 신호(WR1)에 응답하여, 리프레쉬 동작을 보류하고 기입 동작을 수행한다.

상기 메모리 블록(M1)에 기입 요청된 데이터가 기입된 후 차기의 기입 요청에 의해 상기 메모리 블록들(M3∼Mn) 중 하나 또는 상기 캐쉬 메모리(123)에 데이터가 기입될 때 또는 상기 캐쉬 메모리(123)의 상기 재 기입 동작이 완료되어 외부의 입력 데이터(IDAT)가 상기 캐쉬 메모리(123)에 기입될 때, 상기 메모리 블록 컨트롤러(300)는 상기 메모리 기입 제어 신호(WR1)를 디세이블시켜 상기 메모리 블록(M1)이 리프레쉬 동작을 수행하도록 제어한다.

이 후, 상기 캐쉬 메모리(123)의 상기 재 기입 동작이 완료되면, 상기 캐쉬 메모리 컨트롤러(400)는 캐쉬 기입 제어 신호(CW)를 인에이블시키고, 상기 캐쉬 메모리(123)가 상기 캐쉬 기입 제어 신호(CW)에 응답하여 입력 데이터(IDAT)를 기입한다.

또, 상기 메모리 블록들(M1∼Mn)이 리프레쉬 동작을 수행하지 않을 때(즉, 상기 리프레쉬 시작 신호(RFSS)가 디세이블될 때) 상기 메인 컨트롤러(121)가 상기 독출 또는 기입 명령(Ren 또는 Wen)을 수신하는 경우, 상기 메모리 블록 컨트롤러(300)는 상기 메모리 블록들(M1∼Mn) 중 해당 메모리 블록의 독출 또는 기입 동작을 제어한다.

또, 상기 캐쉬 메모리(123)가 리프레쉬 동작을 수행할 때(즉, 상기 리프레쉬 제어 신호(CRFS)가 인에이블될 때), 상기 메인 컨트롤러(121)가 상기 독출 명령(Ren)을 수신하고, 상기 캐쉬 메모리(123)에 독출 요청된 메모리 블록의 유효한 데이터가 저장된 경우가 고려된다. 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 라이트 히트 신호(CWH)를 인에이블시키고, 상기 캐쉬 메모리 컨트롤러(400)는 독출 제어 신호(REN), 캐쉬 독출 제어 신호(CR), 및 캐쉬 재 기입 제어 신호(CWB)를 인에이블시킨다. 또, 상기 캐쉬 메모리 컨트롤러(400)는 재 기입 어드레스 신호(CWBRC)를 출력한다.

상기 리프레쉬 제어 신호(CRFS), 상기 캐쉬 라이트 히트 신호(CWH), 및 상기 독출 제어 신호(REN)에 응답하여, 상기 캐쉬 메모리(123)가 리프레쉬 동작을 일시적으로 보류하고, 상기 캐쉬 기입 제어 신호(CR)에 응답하여 독출 동작을 수행한다. 상기 캐쉬 메모리(123)로부터 독출된 독출 데이터(CDAT)는 상기 입출력 드라이버(140)를 통하여 외부로 출력됨과 동시에 해당 메모리 블록에 재기입된다. 이 후, 상기 캐쉬 정보 컨트롤러(200)는 상기 캐쉬 라이트 히트 신호(CWH)를 디세이블시키고, 상기 캐쉬 메모리 컨트롤러(400)는 독출 제어 신호(REN), 캐쉬 독출 제어 신호(CR), 및 캐쉬 재 기입 제어 신호(CWB)를 디세이블시킨다. 그 결과 상기 캐쉬 메모리(123)가 리프레쉬 동작을 수행한다.

상술한 것과 같이, 상기 반도체 메모리 장치(100)의 상기 캐쉬 메모리(123)는 상기 메모리 블록들(M1∼Mn)이 리프레쉬 동작을 수행할 때 동작하고, 상기 메모리 블록들(M1∼Mn)이 리프레쉬 동작을 수행하지 않을 때에는 동작을 정지한다. 따라서 상기 캐쉬 메모리(123)의 재 기입 동작이 감소될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명에 따른 반도체 메모리 장치 및 이에 대한 액세스 제어 방법은 메모리 블록들의 리프레쉬 동작에 따라 캐쉬 메모리가 선택적으로 동작하도록 제어함으로써, 불필요하게 발생되는 캐쉬 메모리의 라이트-백 동작 횟수를 감소시키고, 리프레쉬 동작으로 인한 상기 반도체 메모리 장치의 외부 액세스 지연 시간을 없앨 수 있는 효과가 있다.

Claims

반도체 메모리 장치에 있어서,

각각 복수의 메모리 셀들을 포함하고 리프레쉬 시작 신호와 리프레쉬 어드레스 신호에 응답하여 상기 복수의 메모리 셀들의 리프레쉬 동작을 수행하는 복수의 메모리 블록들;

상기 복수의 메모리 블록들의 리프레쉬 동작 상태를 감시하고, 리프레쉬 정보 신호를 출력하는 리프레쉬 상태 검출기; 및

상기 리프레쉬 시작 신호와 상기 리프레쉬 어드레스 신호를 주기적으로 발생하여 상기 복수의 메모리 셀들의 리프레쉬 동작을 제어하고, 독출 또는 기입 명령 을 수신할 때 상기 리프레쉬 시작 신호와 상기 리프레쉬 정보 신호에 기초하여 상기 복수의 메모리 블록들의 독출 또는 기입 동작을 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제어부는,

복수의 메모리 셀들을 포함하고 리프레쉬 제어 신호와 상기 리프레쉬 어드레스 신호에 응답하여 상기 복수의 메모리 셀들의 리프레쉬 동작을 수행하고, 상기 리프레쉬 시작 신호를 출력하는 캐쉬 메모리; 및

상기 독출 또는 기입 명령을 수신할 때 상기 리프레쉬 제어 신호, 상기 리프레쉬 시작 신호, 및 상기 리프레쉬 정보 신호에 기초하여 상기 캐쉬 메모리와 상기 복수의 메모리 블록들의 독출 또는 기입 동작과 리프레쉬 동작을 제어하는 메인 컨트롤러를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 복수의 메모리 블록들은 상기 리프레쉬 시작 신호가 인에이블 될 때 상기 리프레쉬 동작을 수행하고,

상기 메인 컨트롤러는 상기 리프레쉬 시작 신호가 인에이블 될 때 상기 독출 또는 기입 명령을 수신하면, 상기 캐쉬 메모리에 저장된 데이터가 독출 또는 기입 요청된 메모리 블록의 데이터인지의 여부를 판단하고, 그 판단 결과에 따라 상기 캐쉬 메모리 또는 상기 독출 또는 기입 요청된 메모리 블록의 독출 또는 기입 동작 을 제어하는 것을 특징으로 반도체 메모리 장치.
제3항에 있어서,

상기 캐쉬 메모리와 상기 복수의 메모리 블록들 각각은 리프레쉬 동작시 하나의 워드 라인씩 순차적으로 해당 워드 라인에 연결된 메모리 셀들을 리프레쉬 하고, 상기 캐쉬 메모리가 하나의 워드 라인에 연결된 메모리 셀들을 리프레쉬 한 후, 상기 복수의 메모리 블록들이 동시에 또는 각각 하나의 워드 라인에 연결된 메모리 셀들을 리프레쉬 하는 것을 특징으로 반도체 메모리 장치.
제3항에 있어서,

상기 메인 컨트롤러가 상기 독출 명령을 수신할 때 상기 캐쉬 메모리에 저장된 데이터가 상기 독출 요청된 메모리 블록의 데이터이면, 상기 메인 컨트롤러는 상기 캐쉬 메모리로부터 데이터를 독출하여 외부에 출력함과 동시에 모든 상기 복수의 메모리 블록들이 리프레쉬 동작들을 수행하도록 제어하고,

상기 캐쉬 메모리에 저장된 데이터가 상기 독출 요청된 메모리 블록의 데이터가 아닐 때, 상기 메인 컨트롤러는 상기 캐쉬 메모리에 저장된 모든 데이터가 해당 메모리 블록에 재 기입(write-back) 되거나 또는 상기 재 기입 동작 중 발생된 차기의 독출 요청에 의해 상기 캐쉬 메모리로부터 데이터가 독출될 때까지 상기 해당 메모리 블록의 리프레쉬 동작을 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,

상기 캐쉬 메모리에 저장된 데이터가 해당 메모리 블록에 재 기입되는 동안, 상기 메인 컨트롤러는 상기 독출 요청된 메모리 블록으로부터 상기 독출 요청된 데이터가 독출되도록 제어하고,

상기 캐쉬 메모리의 재 기입 동작이 완료되면 상기 메인 컨트롤러는 상기 독출 요청된 메모리 블록의 데이터가 상기 캐쉬 메모리에 저장되도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 메인 컨트롤러는 상기 독출 요청된 메모리 블록으로부터 상기 독출 요청된 데이터가 독출된 후 차기의 독출 요청에 의해 상기 캐쉬 메모리로부터 데이터가 독출될 때까지 또는 상기 독출 요청된 메모리 블록의 데이터가 상기 캐쉬 메모리에 저장되어 다음의 독출 요청에 따른 독출 요청이 상기 캐쉬 메모리에 의해 수행될 수 있을 때까지 상기 독출 요청된 메모리 블록의 리프레쉬 동작을 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,

상기 해당 메모리 블록과 상기 독출 요청된 메모리 블록의 리프레쉬 동작들이 지연될 때, 나머지 메모리 블록들은 리프레쉬 동작들을 각각 수행하는 것을 특 징으로 하는 반도체 메모리 장치.
제3항에 있어서,

상기 메인 컨트롤러가 상기 기입 명령을 수신할 때 상기 캐쉬 메모리에 저장된 데이터가 상기 기입 요청된 메모리 블록의 데이터이면, 상기 메인 컨트롤러는 외부 데이터를 상기 캐쉬 메모리에 기입함과 동시에 모든 상기 복수의 메모리 블록들이 리프레쉬 동작들을 각각 수행하도록 제어하고,

상기 캐쉬 메모리에 저장된 데이터가 상기 기입 요청된 메모리 블록의 데이터가 아닐 때, 상기 메인 컨트롤러는 상기 캐쉬 메모리에 저장된 모든 데이터가 해당 메모리 블록에 재 기입 되거나 또는 상기 재 기입 동작 중 발생된 차기의 기입 요청에 의해 상기 캐쉬 메모리에 데이터가 기입될 때까지 상기 해당 메모리 블록의 리프레쉬 동작을 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,

상기 캐쉬 메모리에 저장된 데이터가 해당 메모리 블록에 재 기입되는 동안, 상기 메인 컨트롤러는 상기 기입 요청된 메모리 블록에 상기 기입 요청된 데이터가 기입되도록 제어하고,

상기 캐쉬 메모리의 재 기입 동작이 완료되면 상기 메인 컨트롤러는 상기 기입 요청된 데이터가 상기 캐쉬 메모리에 저장되도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서,

상기 메인 컨트롤러는 상기 기입 요청된 메모리 블록에 상기 기입 요청된 데이터가 기입된 후 차기의 기입 요청에 의해 상기 캐쉬 메모리에 데이터가 기입될 때까지 상기 기입 요청된 메모리 블록의 리프레쉬 동작을 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,

상기 해당 메모리 블록과 상기 기입 요청된 메모리 블록의 리프레쉬 동작들이 지연될 때, 나머지 메모리 블록들은 리프레쉬 동작들을 각각 수행하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 복수의 메모리 블록들은 상기 리프레쉬 시작 신호가 인에이블 될 때 상기 리프레쉬 동작을 수행하고,

상기 메인 컨트롤러는 상기 리프레쉬 시작 신호가 디세이블 될 때 상기 독출 또는 기입 명령을 수신하면, 상기 캐쉬 메모리를 디세이블 시키고, 해당 메모리 블록의 독출 또는 기입 동작을 제어하는 것을 특징으로 반도체 메모리 장치.
제2항에 있어서,

상기 캐쉬 메모리는 상기 리프레쉬 제어 신호가 인에이블 될 때 상기 리프레쉬 동작을 수행하고,

상기 메인 컨트롤러는 상기 리프레쉬 제어 신호가 인에이블 될 때 상기 독출 기입 명령을 수신하면, 독출 요청된 메모리 블록의 유효 데이터가 상기 캐쉬 메모리에 저장된 경우, 상기 유효 데이터를 독출하여 외부에 출력할 때까지 상기 캐쉬 메모리의 리프레쉬 동작을 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서,

상기 메인 컨트롤러는 상기 캐쉬 메모리로부터 독출된 상기 유효 데이터가 대응하는 메모리 블록에 재 기입되도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 제어부는 상기 리프레쉬 제어 신호와 상기 리프레쉬 어드레스 신호를 주기적으로 발생하는 리프레쉬 컨트롤러를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 제어부는,

상기 기입 제어 신호에 응답하여 입력 데이터와 상기 복수의 메모리 블록들 중 하나로부터 독출되는 데이터 중 어느 하나를 선택하여 상기 캐시 메모리에 출력 하는 제1 멀티플렉서; 및

캐쉬 메모리 히트(hit) 신호에 응답하여 상기 캐쉬 메모리로부터 독출되는 데이터와 상기 복수의 메모리 블록들 중 하나로부터 독출되는 데이터 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제17항에 있어서,

외부 데이터를 수신하고, 수신된 상기 외부 데이터를 상기 입력 데이터로서 상기 제1 멀티플렉서와 상기 복수의 메모리 블록들에 출력하고, 상기 제2 멀티플렉서로부터 수신되는 데이터를 외부에 출력하는 입출력 드라이버; 및

클럭 신호에 응답하여 뱅크 어드레스 신호와 로우 및 칼럼 어드레스 신호들을 포함하는 외부 어드레스 신호들을 수신하고, 상기 뱅크 어드레스 신호를 상기 메인 컨트롤러에 출력하고, 상기 로우 및 칼럼 어드레스 신호들을 상기 캐쉬 메모리, 상기 복수의 메모리 블록들, 및 상기 메인 컨트롤러에 각각 출력하는 어드레스 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 복수의 메모리 블록들은 상기 리프레쉬 동작이 완료되었음을 나타내는 리프레쉬 상태 신호들을 각각 출력하고,

상기 리프레쉬 상태 검출기는 상기 리프레쉬 상태 신호들과 클럭 신호에 응 답하여 상기 리프레쉬 정보 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제19항에 있어서,

상기 복수의 메모리 블록들은 상기 리프레쉬 동작이 완료될 때 상기 리프레쉬 상태 신호들을 각각 인에이블시키고,

상기 리프레쉬 상태 검출기는 상기 리프레쉬 상태 신호들이 모두 인에이블 될 때 상기 클럭 신호에 응답하여 상기 리프레쉬 정보 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 메인 컨트롤러는,

상기 캐쉬 메모리에 저장된 데이터에 대한 정보를 포함하고, 상기 독출 또는 기입 명령이 수신될 때 상기 캐쉬 메모리에 저장된 데이터가 독출 또는 기입 요청된 메모리 블록의 데이터인지의 여부를 판단하고, 그 판단 결과에 따라 캐쉬 히트 신호들을 출력하는 캐쉬 정보 컨트롤러;

상기 캐쉬 히트 신호들, 상기 리프레쉬 시작 신호, 상기 리프레쉬 정보 신호, 및 리프레쉬 제어 신호에 기초하여 상기 복수의 메모리 블록들의 독출 또는 기입 동작 또는 재 기입 동작을 제어하는 메모리 블록 컨트롤러; 및

상기 캐쉬 히트 신호들, 상기 리프레쉬 시작 신호, 상기 리프레쉬 정보 신호, 및 상기 리프레쉬 제어 신호에 기초하여 상기 캐쉬 메모리의 독출 또는 기입 동작을 제어하는 캐쉬 메모리 컨트롤러를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제21항에 있어서,

상기 캐쉬 히트 신호들은 캐쉬 어드레스 히트 신호, 캐쉬 리드(read) 히트 신호, 캐쉬 라이트(write) 히트 신호, 및 캐쉬 메모리 히트 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 캐쉬 메모리는,

복수의 메모리 셀 그룹들을 포함하고, 상기 복수의 메모리 셀 그룹들 각각이 하나의 워드 라인을 공유하고, 복수의 비트 라인들에 연결되는 설정된 수의 메모리 셀들을 포함하는 메모리 셀 어레이;

제1 스트로브 신호, 상기 리프레쉬 제어 신호, 캐쉬 독출 또는 기입 제어 신호, 상기 독출 제어 신호, 상기 캐쉬 라이트 히트 신호에 응답하여 어드레스 선택 신호, 디코딩 제어 신호, 및 상기 리프레쉬 시작 신호를 출력하는 제어 신호 발생기;

상기 디코딩 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 칼럼 어드레스 신호에 응답하여 상기 복수의 메모리 셀 그룹들 중 하나의 비트 라인들을 인에이블시키는 칼럼 디코더;

상기 어드레스 선택 신호에 응답하여 로우 어드레스 신호와 상기 리프레쉬 어드레스 중 하나를 선택하여 출력하는 멀티플렉서; 및

상기 제2 스트로브 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 멀티플렉서로부터 수신되는 어드레스 신호에 응답하여, 워드 라인 드라이버가 복수의 워드 라인들 중 하나를 활성화시키도록 제어하는 로우 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서, 상기 캐쉬 정보 컨트롤러는,

이전의 뱅크 어드레스 신호와 현재의 뱅크 어드레스 신호를 비교하고 그 비교 결과에 따라 상기 캐쉬 어드레스 히트 신호를 출력하는 어드레스 비교 회로;

상기 복수의 메모리 셀 그룹들과 동일한 수의 제1 레지스터들을 포함하고, 상기 독출 명령과 함께 수신되는 로우 및 칼럼 어드레스 신호들에 응답하여 제1 유효 비트 신호를 출력하는 제1 유효 비트 체크 회로;

상기 복수의 메모리 셀 그룹들과 동일한 수의 제2 레지스터들을 포함하고, 상기 제2 레지스터들에 저장된 전체 비트들을 정보 비트들로서 출력하고, 상기 독출 명령 또는 상기 기입 명령과 함께 수신되는 상기 로우 및 칼럼 어드레스 신호들에 응답하여 제2 유효 비트 신호를 출력하는 제2 유효 비트 체크 회로; 및

상기 캐쉬 어드레스 히트 신호와 상기 제1 및 제2 유효 비트 신호들에 응답하여 상기 캐쉬 리드 히트 신호, 상기 캐쉬 라이트 히트 신호, 및 상기 캐쉬 메모리 히트 신호를 출력하는 출력 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제24항에 있어서, 상기 어드레스 비교 회로는,

상기 캐쉬 메모리의 기입 동작시 상기 캐쉬 어드레스 히트 신호의 반전 신호에 응답하여 뱅크 어드레스 신호를 저장하고, 그 저장된 뱅크 어드레스 신호를 상기 이전의 뱅크 어드레스 신호로서 출력하는 어드레스 레지스터; 및

상기 어드레스 레지스터로부터 수신되는 상기 이전의 뱅크 어드레스 신호와 외부로부터 수신되는 상기 현재의 뱅크 어드레스 신호를 비교하고, 상기 두 뱅크 어드레스 신호들이 서로 일치할 때 상기 캐쉬 어드레스 히트 신호를 인에이블시키는 어드레스 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제25항에 있어서,

상기 어드레스 레지스터는 상기 캐쉬 메모리의 기입 동작시 상기 캐쉬 어드레스 히트 신호의 반전 신호가 인에이블될 때 현재 수신되는 뱅크 어드레스 신호를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
제24항에 있어서,

상기 제1 레지스터들은 상기 복수의 메모리 블록들 중 하나의 모든 데이터가 상기 캐쉬 메모리에 저장될 때 상기 제1 레지스터들에 저장된 상기 제1 유효 비트 신호의 값들을 제1 로직 값들로 업데이트 하고, 리셋 신호 또는 상기 캐쉬 어드레스 히트 신호의 반전 신호가 인에이블 될 때, 제1 유효 비트 신호들의 값들을 제2 로직 값들로 업데이트 하고,

상기 제2 레지스터들은 외부 데이터가 상기 캐쉬 메모리에 저장될 때, 상기 제2 레지스터들에 저장된 상기 제2 유효 비트 신호들의 값들을 제1 로직 값들로 업데이트 하고, 상기 리셋 신호가 인에이블 되거나 또는 상기 캐쉬 메모리에 저장된 데이터가 해당 메모리 블록에 재 기입될 때, 상기 제2 유효 비트 신호들의 값들을 상기 제2 로직 값들로 업데이트 하는 것을 특징으로 하는 반도체 메모리 장치.
제27항에 있어서,

상기 제1 로직 값들로 업데이트 된 상기 제1 및 제2 유효 비트 신호들은 상기 캐쉬 메모리에 저장된 데이터가 유효한 것을 나타내고, 상기 제2 로직 값들로 업데이트 된 상기 제1 및 제2 유효 비트 신호들은 상기 캐쉬 메모리에 저장된 데이터가 무효한 것을 나타내는 것을 특징으로 하는 반도체 메모리 장치.
제27항에 있어서,

상기 출력 로직 회로는 상기 캐쉬 어드레스 히트 신호가 인에이블 된 상태에서, 상기 제1 로직 값을 가지는 상기 제1 유효 비트 신호를 수신할 때 상기 캐쉬 리드 히트 신호를 인에이블시키고, 상기 제1 로직 값을 가지는 상기 제2 유효 비트 신호를 수신할 때 상기 캐쉬 라이트 히트 신호를 인에이블시키고, 상기 캐쉬 리드 히트 신호와 상기 캐쉬 라이트 히트 신호 중 하나가 인에이블될 때 상기 캐쉬 메모리 히트 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 복수의 메모리 블록들 각각은,

복수의 메모리 셀 그룹들을 포함하고, 상기 복수의 메모리 셀 그룹들 각각이 하나의 워드 라인을 공유하고, 복수의 비트 라인들에 연결되는 설정된 수의 메모리 셀들을 포함하는 메모리 셀 어레이;

제1 및 제2 스트로브 신호들, 상기 리프레쉬 시작 신호, 상기 리프레쉬 정보 신호, 및 메모리 독출 제어 신호 또는 메모리 기입 제어 신호 또는 메모리 재 기입 제어 신호에 응답하여, 제1 및 제2 디코딩 제어 신호들, 및 리프레쉬 상태 신호를 출력하는 제어 신호 발생기;

상기 제1 디코딩 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 칼럼 어드레스 신호와 재 기입 칼럼 어드레스 신호 중 하나에 응답하여 상기 복수의 메모리 셀 그룹들 중 하나의 비트 라인들을 인에이블시키는 칼럼 디코더;

상기 제2 디코딩 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 재 기입 로우 어드레스 신호, 로우 어드레스 신호, 및 리프레쉬 어드레스 신호 중 하나에 응답하여 워드 라인 드라이버가 복수의 워드 라인들 중 하나를 활성화시키도록 제어하는 로우 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제30항에 있어서,

메모리 재 기입 제어 신호에 응답하여 상기 칼럼 어드레스 신호와 상기 재 기입 칼럼 어드레스 신호 중 하나를 선택하여 상기 칼럼 디코더에 출력하는 제1 멀티플렉서;

상기 메모리 재 기입 제어 신호와 상기 리프레쉬 상태 신호에 응답하여, 상기 재 기입 로우 어드레스 신호, 상기 로우 어드레스 신호, 및 상기 리프레쉬 어드레스 신호 중 하나를 선택하여 상기 로우 디코더에 출력하는 제2 멀티플렉서;

상기 메모리 독출 제어 신호에 응답하여 상기 메모리 셀 어레이의 독출 데이터를 출력하고, 상기 메모리 기입 제어 신호에 응답하여 상기 메모리 셀 어레이에 외부 데이터 또는 캐쉬 독출 데이터를 출력하는 버스 드라이버; 및

상기 기입 제어 신호에 응답하여 상기 외부 데이터와 상기 캐쉬 독출 데이터 중 하나를 선택하여 상기 버스 드라이버에 출력하는 제3 멀티플렉서를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제30항에 있어서, 상기 메모리 블록 컨트롤러는,

상기 리프레쉬 시작 신호, 상기 리프레쉬 정보 신호, 및 캐쉬 재 기입 제어신호에 응답하여 상기 기입 선택 신호를 출력하고, 상기 캐쉬 메모리 히트 신호, 독출 제어 신호, 상기 캐쉬 라이트 히트 신호, 및 상기 리프레쉬 제어 신호에 응답하여 독출 선택 신호를 출력하는 제어 로직 회로;

상기 독출 선택 신호와 뱅크 어드레스 신호에 응답하여 복수의 메모리 독출 제어 신호들을 출력하고, 상기 기입 선택 신호, 상기 기입 제어 신호, 및 상기 뱅 크 어드레스 신호에 응답하여 복수의 메모리 기입 제어 신호들을 출력하는 제1 디코딩 회로; 및

상기 캐쉬 재 기입 제어 신호와 재 기입 뱅크 어드레스 신호에 응답하여 복수의 메모리 재 기입 제어 신호들을 출력하는 제2 디코딩 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제32항에 있어서,

상기 제1 디코딩 회로는,

상기 뱅크 어드레스 신호를 디코딩하고, 복수의 제1 디코딩 신호들을 출력하는 제1 디코더;

상기 복수의 제1 디코딩 신호들과 상기 독출 선택 신호에 응답하여 상기 메모리 독출 제어 신호들을 각각 출력하는 복수의 제1 AND 게이트들; 및

상기 복수의 제1 디코딩 신호들, 상기 기입 선택 신호, 및 상기 기입 제어 신호에 응답하여 상기 메모리 기입 제어 신호들을 각각 출력하는 복수의 제2 AND 게이트들을 포함하고,

상기 제2 디코딩 회로는,

상기 재 기입 뱅크 어드레스 신호를 디코딩하고, 복수의 제2 디코딩 신호들을 출력하는 제2 디코더; 및

상기 복수의 제2 디코딩 신호들과 상기 캐쉬 재 기입 제어 신호에 응답하여 상기 복수의 메모리 재 기입 제어 신호들을 출력하는 제3 AND 게이트들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제24항에 있어서, 상기 캐쉬 메모리 컨트롤러는,

클럭 신호에 응답하여 상기 독출 또는 기입 명령을 수신하여 저장하고, 저장된 상기 독출 또는 기입 명령을 상기 독출 제어 신호 또는 상기 기입 제어 신호로서 출력하는 커맨드 레지스터;

상기 클럭 신호에 응답하여 상기 제1 및 제2 스트로브 신호들, 센스 앰프 제어 신호, 및 프리차지 제어 신호를 출력하는 제어 신호 발생기;

상기 캐쉬 어드레스 히트 신호, 상기 리프레쉬 제어 신호, 리프레쉬 정보 신호, 및 상기 정보 비트들에 응답하여 캐쉬 재 기입 제어 신호, 재 기입 어드레스 신호, 및 로직 제어 신호를 출력하는 제1 제어 로직 회로; 및

상기 독출 또는 기입 제어 신호, 상기 리프레쉬 제어 신호, 리프레쉬 시작 신호, 상기 리프레쉬 정보 신호, 상기 로직 제어 신호, 상기 캐쉬 리드 또는 라이트 히트 신호에 응답하여 상기 제1 로직 신호와 캐쉬 독출 제어 신호 또는 캐쉬 기입 제어 신호를 출력하는 제2 제어 로직 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치의 액세스 제어 방법에 있어서,

(a) 독출 또는 기입 명령이 수신될 때, 복수의 메모리 블록들이 리프레쉬 동작을 수행하는지의 여부를 판단하는 단계;

(b) 상기 복수의 메모리 블록들이 상기 리프레쉬 동작을 수행하지 않을 때, 독출 또는 기입 요청된 메모리 블록의 독출 또는 기입 동작을 제어하는 단계;

(c) 상기 복수의 메모리 블록들이 상기 리프레쉬 동작을 수행할 때, 독출 또는 기입 요청된 메모리 블록의 유효한 데이터가 캐쉬 메모리에 저장되었는지의 여부를 판단하는 단계;

(d) 상기 독출 또는 기입 요청된 메모리 블록의 유효한 데이터가 캐쉬 메모리에 저장된 경우, 상기 캐쉬 메모리의 독출 또는 기입 동작을 제어하는 단계;

(e) 상기 독출 또는 기입 요청된 메모리 블록의 유효한 데이터가 캐쉬 메모리에 저장되지 않은 경우, 상기 캐쉬 메모리에 저장된 데이터가 해당 메모리 블록에 재 기입되거나 또는 상기 재 기입 동작 중 수신된 차기의 독출 또는 기입 요청에 의해 상기 캐쉬 메모리의 독출 또는 기입 동작이 수행될 때까지 상기 해당 메모리 블록의 리프레쉬 동작을 지연시키는 단계; 및

(f) 상기 독출 요청된 메모리 블록의 데이터가 상기 캐쉬 메모리에 저장되어 다음 독출 요청에 따른 독출 동작이 상기 캐쉬 메모리에 의해 수행될 수 있을 때까지 상기 독출 요청된 메모리 블록의 리프레쉬 동작을 지연시키거나 또는 상기 기입 요청된 데이터가 상기 캐쉬 메모리에 저장될 수 있을 때까지 상기 기입 요청된 메모리 블록의 리프레쉬 동작을 지연시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액세스 제어 방법.
제35항에 있어서, 상기 (b) 단계는,

(b1) 상기 캐쉬 메모리에 독출 요청된 메모리 블록의 유효한 데이터가 저장된 경우, 상기 캐쉬 메모리가 리프레쉬 동작을 수행하는지의 여부를 판단하는 단계;

(b2) 상기 캐쉬 메모리가 리프레쉬 동작을 수행하지 않을 때 상기 캐쉬 메모리의 독출 동작을 제어하는 단계; 및

(b3) 상기 캐쉬 메모리가 리프레쉬 동작을 수행할 때 상기 캐쉬 메모리가 상기 유효한 데이터를 출력할 때까지 상기 캐쉬 메모리의 리프레쉬 동작을 보류시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액세스 제어 방법.
제35항에 있어서, 상기 (d) 단계는,

(d1) 상기 복수의 메모리 블록들 모두 상기 리프레쉬 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액세스 제어 방법.
제35항에 있어서,

(g) 상기 해당 메모리 블록과 상기 독출 요청된 메모리 블록의 리프레쉬 동작들이 지연되는 동안 나머지 메모리 블록들은 리프레쉬 동작을 각각 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액세스 제어 방법.