KR100672029B1 - Ｄｒａｍ히든 리프레쉬 동작 시 발생되는 동작 시간 지연을감소시킬 수 있는 장치와 방법 - Google Patents

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Abstract

DRAM 히든 리프레쉬 동작 시 발생되는 동작 시간 지연을 감소시킬 수 있는 장치와 방법이 개시된다. 상기 장치는 다수의 메모리 셀들을 구비하는 메모리 뱅크, 상기 메모리 뱅크에 접속되는 제1데이터 버스, 상기 메모리 뱅크에 접속되는 제2데이터 버스, 상기 제2데이터 버스에 접속되는 캐쉬 메모리, 및 상기 제2데이터 버스에 접속되는 래치를 구비한다. 상기 제2데이터 버스는 메모리 기입 명령에 응답하여 i(i는 자연수)번째 주기 동안에는 상기 캐쉬 메모리로부터 독출된 상기 제1데이터를 상기 래치로 전송하고, (i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터를 상기 메모리 뱅크로 전송한다. 또한, 상기 제2데이터 버스는 캐쉬 메모리 기입 명령에 응답하여 i(i는 자연수)번째 주기 동안에는 상기 메모리 뱅크로부터 독출된 상기 제1데이터를 상기 래치로 전송하고, (i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터를 상기 캐쉬 메모리로 전송한다.
히든 리프레쉬, 캐쉬

Description

ＤＲＡＭ히든 리프레쉬 동작 시 발생되는 동작 시간 지연을 감소시킬 수 있는 장치와 방법{Apparatus and method for reducing operation time delay generated DRAM hidden refresh operation}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1a와 도 1b는 캐쉬 메모리를 사용하여 DRAM 히든 리프레쉬 동작을 수행할 수 있는 반도체 장치의 동작시간의 일반적인 타이밍 도를 나타낸다.
도 2는 본 발명에 따라 래치를 사용하여 DRAM 히든 리프레쉬를 구현한 구조의 개념도를 나타낸다.
도 3은 도 2의 개념도에 따라 구현된 반도체 장치의 일 실시예를 나타내는 블락도를 나타낸다.
도 4는 도 2의 개념도에 따라 구현된 반도체 장치의 다른 실시예를 나타내는 블락도를 나타낸다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 장치가 메모리 기입 명령을 수행하는 방법을 설명하기 위한 개념도이다.
도 6a 내지 도 6c는 메모리 기입 명령과 캐쉬 메모리 리프레쉬 명령이 충돌하는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
도 7a 내지 도 7c는 메모리 기입 명령과 메모리 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
도 8a 내지 도 8b는, 동일한 메모리 뱅크에 대하여, 메모리 기입 명령과 메모리 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
도 9a 내지 도 9c는 본 발명에 따른 반도체 장치가 캐쉬 메모리 기입 명령을 수행하는 방법을 설명하기 위한 개념도이다.
도 10a 내지 도 10c는 본 발명에 따른 반도체 장치가 연속적으로 발생된 캐쉬 메모리 기입 명령을 수행하는 방법을 설명하기 위한 개념도이다.
도 11a와 도 11b는 캐쉬 메모리 기입 명령과 메모리 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
도 12a와 도 12b는 캐쉬 메모리 기입 명령 후 메모리 기입 명령이 발생된 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
도 13a와 도 13c는 캐쉬 메모리 기입 명령과 캐쉬 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
도 14는 도 2 내지 도 4에 도시된 반도체 장치의 동작 시간을 나타내는 타이밍 도를 나타낸다.
본 발명은 반도체 장치와 데이터 전송방법에 관한 것으로, 보다 상세하게는 래치(latch)를 사용하여 DRAM 히든 리프레쉬 동작을 수행할 수 있는 반도체 장치와 상기 반도체 장치에서의 데이터 전송방법에 관한 것이다.
하나의 커패시터와 하나의 트랜지스터를 단위 저장 장치로 하는 각 DRAM 셀은 상기 커패시터에 저장된 전하(또는 데이터)를 유지하기 위하여 주기적으로 리프레쉬되어야 한다. 따라서 DRAM들을 구비하는 반도체 장치는 리프레쉬 동작으로 인하여 데이터 엑세스 시간(data access time)이 지연된다.
상기 리프레쉬 동작으로 인한 데이터 엑세스 시간을 줄이기 위하여 DRAM들을 구비하는 반도체 장치는 히든 리프레쉬 동작(hidden refresh operation)을 수행한다. 상기 히든 리프레쉬 동작은 다수의 메모리 뱅크들 중에서 하나의 메모리 뱅크에서는 리프레쉬 동작이 수행됨과 동시에 상기 메모리 뱅크들 중 나머지 뱅크들에서는 정상적인 데이터 엑세스 동작(예컨대, 기입/독출)이 수행되는 것을 의미한다.
도 1a와 도 1b는 캐쉬 메모리를 사용하여 DRAM 히든 리프레쉬 동작을 수행할 수 있는 반도체 장치의 동작시간의 일반적인 타이밍 도를 나타낸다.
히든 리프레쉬 동작은 전방 기입 동작(Write-forward operation)과 후방 기입 동작(Write-back operation)이 있다. 상기 전방 기입 동작은 비트 라인 쌍이 등화(equalize)되고 대응되는 메모리 셀의 워드라인(WL)이 활성화 된 후, 한 주기(T) 동안 메모리 뱅크(3)에 저장된 데이터를 드라이버(5)를 이용하여 캐쉬 메모리(7)로 옮겨놓고, 다음에 외부 장치가 메모리 뱅크(3)를 엑세스하는 경우 상기 캐쉬 메모리(7)에 저장된 데이터를 사용하게 하는 동작을 말한다.
상기 후방 기입 동작은 한 주기(T)동안 캐쉬 메모리(7)에 새로운 데이터를 저장하기 위하여 상기 캐쉬 메모리(7)에 저장된 데이터를 드라이버(5)를 이용하여 메모리 뱅크(3)로 옮겨 놓는 동작을 말한다.
상기 반도체 장치(1)는 한 주기(T) 내에 캐쉬 메모리(7)로부터 독출된 데이터를 대응되는 메모리 뱅크(3)에 기입한다. 따라서 한 주기(T) 내에 캐쉬 메모리(7)로부터 독출된 데이터를 대응되는 메모리 뱅크(3)에 기입해야 하므로, 동작 시간이 지연된다. 상기 동작 시간 지연은 고속 동작을 지향하는 히든 리프레쉬 동작에 치명적인 결함이 되었다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 DRAM 히든 리프레쉬 동작을 수행할 수 있는 반도체 장치에서 발생되는 동작 시간 지연을 감소시킬 수 있는 장치와 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 반도체 장치는 다수의 메모리 셀들을 구비하는 메모리 뱅크; 상기 메모리 뱅크에 접속되며, 상기 메모리 뱅크를 엑세스하기 위한 메모리 엑세스 명령에 기초하여 상기 메모리 뱅크로/로부터 입출력되는 데이터가 전송되는 제1데이터 버스; 상기 메모리 뱅크에 접속되는 제2데이터 버스; 상기 제2데이터 버스에 접속되는 캐쉬 메모리; 및 상기 제2데이터 버스에 접속되는 래치를 구비한다.
상기 제2데이터 버스는 상기 캐쉬 메모리에 저장된 제1데이터를 상기 메모리 뱅크에 저장하기 위한 메모리 기입 명령에 응답하여 i(i는 자연수)번째 주기 동안에는 상기 캐쉬 메모리로부터 독출된 상기 제1데이터를 상기 래치로 전송하고, (i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터를 상기 메모리 뱅크로 전송한다.
또는, 상기 제2데이터 버스는 상기 메모리 뱅크에 저장된 제1데이터를 상기 캐쉬 메모리에 저장하기 위한 캐쉬 메모리 기입 명령에 응답하여 i(i는 자연수)번째 주기 동안에는 상기 메모리 뱅크로부터 독출된 상기 제1데이터를 상기 래치로 전송하고, (i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터를 상기 캐쉬 메모리로 전송한다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 각각이 다수의 메모리 셀들을 구비하는 다수의 메모리 뱅크들; 다수의 메모리 셀들을 구비하는 캐쉬 메모리; 상기 다수의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크로부터 독출된 데이터 또는 상기 캐쉬 메모리로부터 독출된 데이터를 저장하기 위한 래치; 및 상기 메모리 뱅크들 각각과 상기 캐쉬 메모리와 상기 래치가 접속된 데이터 버스를 구비한다.
상기 기술적 과제를 달성하기 위한 데이터 전송 방법은 데이터 전송 명령을 수신하는 단계; 및 상기 데이터 전송 명령, 예컨대 메모리 기입 명령 또는 캐쉬 메모리 기입 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 제1데이터 저장장치에 저장된 데이터를 데이터 버스를 통하여 래치로 전송하고, 제(i+1)번째 주기 동안에는 상기 래치에 저장된 데이터를 상기 데이터 버스를 통하여 제2데이터 저장 장치로 전송하는 단계를 구비한다. 따라서 제1데이터 저장장치에 저장된 데이터를 제2데이터 저장장치로 옮겨 기입하기 위해서는 두 사이클이 필요하다.
상기 제1데이터 저장장치는 메모리 뱅크이고 상기 제2데이터 저장장치는 캐쉬 메모리이다. 또는 상기 제1데이터 저장장치는 캐쉬 메모리고 상기 제2데이터 저장장치는 메모리 뱅크이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따라 래치를 사용하여 DRAM 히든 리프레쉬를 구현한 구조의 개념도를 나타낸다. 도 2를 참조하면, 반도체 장치(집적회로, 또는 칩; 200)는 제1데이터 버스(210-1), 제2데이터 버스(210-2), 다수개의 메모리 뱅크들(2201, 2202, 2203, 2204,..., 220n; 여기서 n은 자연수), 컨트롤러(230), 래치(250), 및 캐쉬 메모리(270)를 구비한다.
상기 다수개의 메모리 뱅크들(2201, 2202, 2203, 2204,..., 220n; 여기서 n은 자연수)각각은 데이터를 저장하기 위한 다수의 데이터 저장소자들(예컨대, DRAM 셀들)을 구비한다. 상기 반도체 장치(200)는 제1데이터 버스(210-1)와 제2데이터 버스(210-2)를 갖는 이중 입출력 버스 구조로 구현된다.
도 3은 도 2의 개념도에 따라 구현된 반도체 장치의 일 실시예를 나타내는 블락도를 나타낸다.
도 3에 도시된 반도체 장치(300)는 다수개의 메모리 뱅크들(2201, 2203, 2204, 220n), 제1데이터 버스(210-1), 및 제2데이터 버스(210-2), 컨트롤러(230), 복수의 래치(250-1과 250-2), 및 캐쉬 메모리(270)를 구비한다.
각 메모리 뱅크(2201,...,2203)와 외부 장치(미도시)는 대응되는 메모리 엑세스 명령(예컨대, 데이터 기입 명령 또는 데이터 독출 명령)에 응답하여 제1데이터 버스(210-1)를 통하여 데이터를 주고받는다.
각 메모리 뱅크(2201,...,2203), 래치(250-1), 및 캐쉬 메모리(270)는 제2데이터 버스(210-2)에 접속된다. 각 메모리 뱅크(2204,...,220n)와 래치(250-2)는 대응되는 다른 제2데이터 버스(210-2)에 접속된다. 각 메모리 뱅크(2201,...,2203), 래치(250-1), 및 캐쉬 메모리(270)는 제2데이터 버스(210-2)를 통하여 데이터를 주고받는다.
도 4는 도 2의 개념도에 따라 구현된 반도체 장치의 다른 실시예를 나타내는 블락도를 나타낸다.
도 4에 도시된 반도체 장치(400)는 다수의 메모리 뱅크들(2201,...,2203, 2204,...,220n, n은 자연수), 제1데이터 버스(210-1), 제2데이터 버스(210-2), 컨트롤러(230), 캐쉬 메모리(270), 복수의 제1래치(401-1과 403-1), 및 복수의 제2래치(401-2와 403-2)를 구비한다.
각 메모리 뱅크(2201,...,2203, 2204,...,220n)와 대응되는 외부 장치(미도 시)는 대응되는 메모리 엑세스 명령(예컨대, 데이터 기입 명령 또는 데이터 독출 명령)에 따라 대응되는 제1데이터 버스(210-1)를 통하여 서로 데이터를 주고받는다.
상기 각 메모리 뱅크(2201,...,2203, 2204,...,220n), 상기 캐쉬 메모리(270), 상기 제1래치(401-1)와 상기 제2래치(401-2)는 대응되는 제2데이터 버스(210-2)에 접속된다. 따라서 상기 각 메모리 뱅크(2201,...,2203, 2204,...,220n), 상기 캐쉬 메모리(270), 상기 제1래치(401-1)와 상기 제2래치(401-2)는 대응되는 제2데이터 버스(210-2)를 통하여 데이터를 서로 주고받는다.
각 제1래치(401-1과 403-1)는 캐쉬(또는 캐쉬 메모리) 기입 동작(또는 전방 기입(write-forward)동작이라고도 한다)시에 제2데이터 버스(210-2)를 통하여 입출력되는 데이터를 저장하기 위한 래치이다. 즉, 상기 각 제1래치(401-1과 403-1)는 대응되는 메모리 뱅크로부터 독출되고 캐쉬 메모리(270)로 기입되기 위한 데이터를 저장한다.
상기 각 제2래치(401-2와 403-2)는 메모리 기입 동작(또는 후방 기입(write-back)동작이라고도 한다)시에 제2데이터 버스(210-2)를 통하여 입출력되는 데이터를 저장하기 위한 래치이다. 상기 각 제2래치(401-2와 403-2)는 상기 캐쉬 메모리(270)로부터 독출되고 대응되는 메모리 뱅크(2201,...,2203, 2204,...,220n)로 기입되기 위한 데이터를 저장한다.
컨트롤러(230)는 캐쉬 메모리 기입 명령에 따른 캐쉬 메모리 기입 동작, 메모리 기입 명령에 따른 메모리 기입 동작, 및 메모리 엑세스 명령에 따른 메모리 엑세스 동작을 수행하기 위하여 다수의 메모리 뱅크들(2201, 2203, 2204, 220n), 캐쉬 메모리(270), 복수의 제1래치(401-1과 403-1), 및 복수의 제2래치(401-2와 403-2)의 동작을 제어한다.
상기 메모리 엑세스 동작은 메모리 엑세스 명령에 응답하여 외부 장치가 대응되는 어드레스에 의하여 선택된 메모리 뱅크로 소정의 데이터를 기입하거나, 상기 외부 장치가 소정의 데이터를 대응되는 메모리 뱅크로부터 독출하는 동작을 의미한다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 장치가 메모리 기입 동작을 수행하는 방법을 설명하기 위한 개념도이다.
도 5a 내지 도 5c를 참조하여 메모리 기입 동작(Write-back)을 설명하면 다음과 같다. 캐쉬 메모리(270)에 새로운 데이터를 저장하기 위하여 상기 캐쉬 메모리(270)에 저장된 데이터를 제1메모리 뱅크(2201)로 옮겨 기입하기 위한 메모리 기입 명령(WB1)이 컨트롤러(230)로 입력되면(510단계), 상기 컨트롤러(230)는 첫 번째 주기(T11)에서 캐쉬 메모리(270)에 저장된 데이터를 독출(Cache Read; CR)하고, 독출된 데이터를 래치(250-1)에 저장(Latch Write; LW)하는 것을 제어한다(520단계).
상기 컨트롤러(230)는 두 번째 주기(T12)에서 래치(250-1)에 저장된 데이터를 독출(Latch Read; LR)하고, 독출된 데이터를 대응되는 제1메모리 뱅크(2201)에 기입(Memory Write; MW)하는 것을 제어한다(530단계). 상기 메모리 기입 동작이 완 료되기 위해서는 2주기(T11+T12)가 필요하다.
도 6a 내지 도 6c는 메모리 기입 명령과 캐쉬 메모리 리프레쉬 명령이 충돌하는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
캐쉬 메모리(270)가 DRAM 셀들로 구성되는 경우, 상기 DRAM 셀들은 캐쉬 메모리 리프레쉬 명령(C-REF)에 응답하여 리프레쉬(refresh)된다.
메모리 기입 명령(WB1)이 컨트롤러(230)로 입력된 후(610단계), 메모리 기입 동작이 수행되는 도중에 캐쉬 메모리 리프레쉬 명령(C-REF)이 상기 컨트롤러(230)로 입력되면(즉, 메모리 기입 명령(WB1)과 캐쉬 메모리 리프레쉬 명령(C-REF)이 충돌하는 경우; 620단계), 상기 컨트롤러(230)는 메모리 기입 명령(WB1)에 응답하여 첫 번째 주기(T11)에서 캐쉬 메모리(270)에 저장된 데이터를 제2데이터 버스(210-2)를 통하여 독출(CR)하고 독출된 데이터를 상기 제2데이터 버스(210-2)를 통하여 래치(250-1)에 저장(LW)하는 것을 제어하고, 상기 캐쉬 메모리(270)에서 리프레쉬 동작이 수행되는 것을 정지시킨다(630단계).
상기 컨트롤러(230)는 메모리 기입 명령(WB1)에 응답하여 두 번째 주기(T12)에서 래치(250-1)에 저장된 데이터를 제2데이터 버스(210-2)를 통하여 독출(LR)하고 독출된 데이터를 대응되는 제1메모리 뱅크(2201)에 제2데이터 버스(210-2)를 통하여 저장(MW)하는 것을 제어하고, 상기 캐쉬 메모리(270)에서 리프레쉬 동작이 수행되도록 제어한다(640단계).
도 7a 내지 도 7c는 메모리 기입 명령과 메모리 엑세스 명령이 동시에 수행 되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
메모리 기입 명령(WB1)이 컨트롤러(230)로 입력된 후, n번째 메모리 뱅크(220n)를 엑세스하기 위한 메모리 엑세스 명령(ACC_Bn)이 상기 컨트롤러(230)로 입력되면(710단계), 상기 컨트롤러(230)는 첫 번째 주기(T11)에서 캐쉬 메모리(270)로부터 소정의 데이터를 독출하고, 독출된 데이터를 제2데이터 버스(210-2)를 통하여 래치(250-1)에 저장하는 동작을 제어한다(720단계).
그리고 상기 컨트롤러(230)는 두 번째 주기(T12)에서 래치(250-1)에 저장된 데이터를 독출하고 독출된 데이터를 제2데이터 버스(210-2)를 통하여 제1메모리 뱅크(2201)에 기입하는 동작을 제어한다. 또한, 상기 컨트롤러(230)는 두 번째 주기(T12)에서 외부 장치가 제1데이터 버스(210-1)를 통하여 n번째 메모리 뱅크(220n)를 엑세스 하는 동작을 제어한다(730단계).
즉, 본 발명에 따른 반도체 장치(200)는 이중 입출력 버스 구조를 갖기 때문에 대응되는 데이터 버스(210-1과 210-2)를 통하여 메모리 엑세스 명령(ACC_Bn)과 메모리 기입 명령(WB1)을 동시에 처리할 수 있다.
또한, 컨트롤러(230)는 메모리 기입 동작이 종료될 때까지, 캐쉬 메모리(270)가 상기 래치(250-1)로 출력한 데이터를 저장하도록 제어한다. 예컨대, 캐쉬 메모리(270)는 자신에 저장된 제1데이터가 제1메모리 뱅크(2201)로 완전히 옮겨질 때까지 상기 제1데이터를 유지한다.
도 8a 내지 도 8b는, 동일한 메모리 뱅크에 대하여, 메모리 기입 명령과 메 모리 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
메모리 기입명령(WB1)에 응답하여(810단계) 컨트롤러(230)가 첫 번째 주기(T11)에서 캐쉬 메모리(270)로부터 데이터를 독출하고 독출된 데이터를 제2데이터 버스(210-2)를 통하여 래치(250-1)에 저장하는 동작을 제어하는 도중에(820단계), 제1메모리 뱅크(2201)를 엑세스하기 위한 메모리 엑세스 명령(ACC_B1)이 컨트롤러(230)로 입력되면, 상기 컨트롤러(230)는 상기 메모리 엑세스 명령(ACC_B1)을 수행하기 위하여 상기 메모리 기입명령(WB1)에 따른 메모리 기입 동작을 중단시키고 상기 래치(250-1)로 옮겨진 데이터를 초기화한다(또는 버린다)(830단계).
도 9a 내지 도 9c는 본 발명에 따른 반도체 장치가 캐쉬 메모리 기입 명령을 수행하는 방법을 설명하기 위한 개념도이다.
컨트롤러(230)는 제1메모리 뱅크(2201)에 저장된 데이터를 캐쉬 메모리(270)로 옮겨 다음 번 메모리 엑세스 동작을 수행할 때 상기 캐쉬 메모리(270)로 옮겨진 데이터를 사용하도록 하기 위한 캐쉬(캐쉬 메모리) 기입 명령(WF1)을 수신하고(910단계), 제i(i는 자연수)번째 주기(T21)동안에 제1메모리 뱅크(2201)로부터 데이터를 독출하고(MR) 독출된 데이터를 래치(250-1)에 저장(LW)하는 것을 제어한다(920단계).
상기 컨트롤러(230)는 제(i+1)번째 주기(T22)동안 상기 래치(250-1)로부터 데이터를 독출하고(LR) 독출된 데이터가 캐쉬 메모리(270)에 기입(CW)되는 것을 제 어한다(930단계).
도 10a 내지 도 10c는 본 발명에 따른 반도체 장치가 연속적으로 발생된 캐쉬 기입 명령을 수행하는 방법을 설명하기 위한 개념도이다.
컨트롤러(230)는 순차적으로 입력되는 캐쉬 기입 명령들(WF1과 WFn)을 수신하고, 제i번째 주기(T21)동안에는 제1메모리 뱅크(2201)로부터 데이터를 독출하고(MR) 독출된 데이터를 제2데이터 버스(210-2)를 통하여 래치(250-1)에 저장(LW)하는 것을 제어한다(1020단계).
상기 컨트롤러(230)는 제(i+1)번째 주기(T22)동안에는 상기 래치(250-1)로부터 데이터를 독출하고(LR) 독출된 데이터가 제2데이터 버스(210-2)를 통하여 캐쉬 메모리(270)에 기입(CW)되는 것을 제어하는 동시에 제n메모리 뱅크(220n)로부터 데이터를 독출하고 독출된 데이터를 제2데이터 버스(210-2)를 통하여 래치(250-1)에 저장(LW)하는 것을 제어한다(1030단계).
상기 컨트롤러(230)는 제(i+2)번째 주기(T23)동안에는 상기 래치(250-1)로부터 데이터를 독출하고(LR) 독출된 데이터가 제2데이터 버스(210-2)를 통하여 캐쉬 메모리(270)에 기입(CW)되는 것을 제어한다(1040단계).
도 11a와 도 11b는 캐쉬 기입 명령과 메모리 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
컨트롤러(230)가 캐쉬 기입 명령(WF1)에 따라 캐쉬 기입 동작을 수행하는 도중에 메모리 엑세스 명령(ACC_Bn, 또는 ACC_B1)이 상기 컨트롤러(230)로 입력되는 경우(1110단계와 1120단계), 상기 컨트롤러(230)는 상기 캐쉬 기입 명령(WF1)이 수행되는 메모리 뱅크의 어드레스와 상기 메모리 엑세스 명령(ACC_Bn, 또는 ACC_B1)이 수행되는 메모리 뱅크의 어드레스가 동일한지의 여부를 판단한다(1130단계).
상기 캐쉬 기입 명령(WF1)이 수행되는 메모리 뱅크(2201)의 어드레스와 상기 메모리 엑세스 명령(ACC_Bn)이 수행되는 메모리 뱅크(220n)의 어드레스가 서로 다른 경우, 제1데이터 버스(210-1)를 통해 메모리 엑세스 명령에 따른 데이터가 전송되고, 제2데이터 버스(210-2)를 통해 캐쉬 기입 명령에 따른 데이터가 전송된다(1140단계). 여기서 메모리 엑세스 명령(ACC_Bn)은 제n메모리 뱅크를 엑세스하기 위한 명령이다.
즉, 메모리 엑세스 명령에 따라 대응되는 메모리 뱅크로/로부터 입출력되는 데이터는 제1데이터 버스(210-1)를 통하여 입출력되고 캐쉬 기입 명령에 따라 대응되는 메모리 뱅크로/로부터 입출력되는 데이터는 제2데이터 버스(210-2)를 통하여 동시에 입출력될 수 있다.
그러나, 상기 캐쉬 기입 명령(WF1)이 수행되는 메모리 뱅크(2201)의 어드레스와 상기 메모리 엑세스 명령(ACC_B1)이 수행되는 메모리 뱅크(2201)의 어드레스가 동일한 경우, 상기 캐쉬 기입 명령(WF1)에 따른 캐쉬 기입 동작은 종료되고 래치(250-1)에 저장된 데이터는 캐쉬 메모리(270)로 옮겨지지 않고 버려진다(1150단계).
도 12a와 12b는 캐쉬 기입 명령 후 메모리 기입 명령이 발생된 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
컨트롤러(230)가 캐쉬 기입 명령(WF1)에 응답하여 캐쉬 메모리 기입 동작을 수행하는 도중에(1210단계), 메모리 기입 명령(WB1)이 상기 컨트롤러(230)로 입력되는 경우(1220단계), 상기 컨트롤러(230)는 캐쉬 기입 명령(WF1)에 응답하여 제1메모리 뱅크(2201)로부터 독출되어 래치(2501)에 저장된 데이터를 초기화한다(1230단계).
메모리 기입 동작은 캐쉬 메모리(270)에 저장된 데이터를 초기화하고, 상기 캐쉬 메모리(270)에 새로운 데이터를 저장하는 동작이므로, 캐쉬 기입 명령(WF1)에 따른 캐쉬 기입 동작이 수행되는 도중에 메모리 기입 명령(WB1)이 입력되는 경우, 캐쉬 메모리 기입 동작을 더 이상 수행할 필요가 없기 때문에 래치(250-1)에 저장된 데이터를 초기화한다(또는 지운다.).
컨트롤러(230)는 메모리 기입 명령(WB1)에 응답하여 도 5a 내지 도 5c에서 설명한 바와 같이 메모리 기입 동작을 수행한다(1240단계).
도 13a 내지 도 13c는 캐쉬 기입 명령과 캐쉬 메모리 엑세스 명령이 동시에 수행되는 경우, 본 발명에 따른 반도체 장치의 동작을 설명하기 위한 개념도이다.
컨트롤러(230)가 캐쉬 기입 명령(WF1)에 응답하여 캐쉬 기입 동작을 제어하는 도중에(1310단계), 캐쉬 엑세스 명령(ACC_CH)이 상기 컨트롤러(230)로 입력되면(1320단계), 상기 컨트롤러(230)는 상기 캐쉬 기입 명령(WF1)이 수행되는 메모리 뱅크의 어드레스와 상기 캐쉬 엑세스 명령(ACC_CH)이 수행되는 메모리 뱅크의 어드레스가 동일한지의 여부를 판단한다(1330단계).
상기 캐쉬 기입 명령(WF1)이 수행되는 메모리 뱅크(2201)의 어드레스(즉, 래 치(250-1)에 저장된 데이터의 어드레스)와 상기 캐쉬 엑세스 명령(ACC_CH)이 수행될 캐쉬 메모리(270)의 어드레스가 서로 같은 경우, 상기 래치(250-1)는 캐쉬 기입 명령(WF1)에 따라 상기 래치(250-1)에 저장된 데이터를 초기화한다(1340).
그러나, 상기 캐쉬 기입 명령(WF1)이 수행되는 메모리 뱅크(2201)의 어드레스(즉, 래치(250-1)에 저장된 데이터의 어드레스)와 상기 캐쉬 엑세스 명령(ACC_CH)이 수행될 캐쉬 메모리(270)의 어드레스가 서로 다른 경우, 상기 컨트롤러(230)는 캐쉬 엑세스 명령의 종료여부를 판단한다(1350단계).
상기 캐쉬 엑세스 명령이 종료된 경우, 상기 컨트롤러(230)는 래치(250-1)에 저장된 데이터를 제2데이터 버스(210-2)를 통하여 캐쉬 메모리(270)에 기입한다. 그러나, 상기 캐쉬 엑세스 명령이 계속 수행되는 경우, 상기 래치(250-1)는 저장된 데이터를 계속 저장한다(1360). 메모리 기입 동작 또는 캐쉬 메모리 기입 동작보다 캐쉬 리프레쉬 명령에 따른 캐쉬 리프레쉬 동작, 메모리 엑세스 동작의 우선 순위가 높다.
도 14는 도 2 내지 도 4에 도시된 반도체 장치의 동작 시간을 나타내는 타이밍 도를 나타낸다. 도 14를 참조하면, 제i번째 주기(TR)는 대응되는 메모리 뱅크(또는 캐쉬 메모리)로부터 데이터를 독출하고 독출된 데이터가 래치(250-1)에 기입되는 주기를 나타내고, 제(i+1)번째 주기(TW)는 상기 래치(250-1)에 저장된 데이터를 독출하고 독출된 데이터를 캐쉬 메모리(또는 대응되는 메모리)에 저장하는 주기를 나타낸다.
제i번째 주기(TR)는 도 1에 도시된 주기(T)보다 기입시간(ΔT2)만큼 짧고, 제(i+1)번째 주기(TW)는 도 1에 도시된 주기(T)보다 독출시간(ΔT1)만큼 짧다. 상기 독출시간(ΔT1)과 상기 기입시간(ΔT2)은 서로 동일하거나 서로 다를 수 있다. 따라서 본 발명에 따른 반도체 장치 또는 데이터 전송방법은 캐쉬 메모리와 메모리 뱅크사이의 작동 시간 지연을 개선하는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치와 방법은 캐쉬 메모리와 메모리 뱅크사이의 작동 시간 지연을 개선하는 효과가 있다. 따라서 상기 반도체를 구비하는 시스템의 성능이 개선되는 효과가 있다.

Claims (30)

  1. 반도체 장치에 있어서,
    다수의 메모리 셀들을 구비하는 메모리 뱅크;
    상기 메모리 뱅크에 접속되며, 상기 메모리 뱅크를 엑세스하기 위한 메모리 엑세스 명령에 기초하여 상기 메모리 뱅크로/로부터 입출력되는 데이터가 전송되는 제1데이터 버스;
    상기 메모리 뱅크에 접속되는 제2데이터 버스;
    상기 제2데이터 버스에 접속되는 캐쉬 메모리; 및
    상기 제2데이터 버스에 접속되는 래치를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2데이터 버스는 상기 캐쉬 메모리에 저장된 제1데이터를 상기 메모리 뱅크에 저장하기 위한 메모리 기입 명령에 응답하여 i(i는 자연수)번째 주기 동안에는 상기 캐쉬 메모리로부터 독출된 상기 제1데이터를 상기 래치로 전송하고, (i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터를 상기 메모리 뱅크로 전송하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2데이터 버스는 상기 메모리 뱅크에 저장된 제1데이터를 상기 캐쉬 메모리에 저장하기 위한 캐쉬 메모리 기입 명령에 응답하여 i(i는 자연수)번째 주기 동안에는 상기 메모리 뱅크로부터 독출된 상기 제1데이터를 상기 래치로 전송하고, (i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터를 상기 캐쉬 메모리로 전송하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 각각이 다수의 메모리 셀들을 구비하는 다수의 메모리 뱅크들;
    다수의 메모리 셀들을 구비하는 캐쉬 메모리;
    상기 다수의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크로부터 독출된 데이터 또는 상기 캐쉬 메모리로부터 독출된 데이터를 저장하기 위한 래치;
    상기 메모리 뱅크들 각각과 상기 캐쉬 메모리와 상기 래치가 접속된 데이터 버스; 및
    기입 명령에 응답하여 제1주기 동안에는 상기 메모리 뱅크들 중에서 대응되는 메모리 뱅크와 상기 캐쉬 메모리 중 어느 하나로부터 독출된 데이터를 상기 데이터 버스를 통하여 상기 래치에 저장하고, 제2주기 동안에는 상기 래치로부터 독출된 상기 데이터를 상기 데이터 버스를 통하여 상기 메모리 뱅크들 중에서 대응되는 메모리 뱅크와 상기 캐쉬 메모리 중 다른 하나에 저장하는 동작을 제어하기 위한 컨트롤러를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 각각이 다수의 메모리 셀들을 구비하는 다수의 메모리 뱅크들;
    다수의 메모리 셀들을 구비하는 캐쉬 메모리;
    상기 다수의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크로부터 독출된 데이터 또는 상기 캐쉬 메모리로부터 독출된 데이터를 저장하기 위한 래치;
    상기 메모리 뱅크들 각각과 상기 캐쉬 메모리와 상기 래치가 접속된 데이터 버스; 및
    상기 캐쉬 메모리에 저장된 데이터를 상기 메모리 뱅크들 중에서 대응되는 제1메모리 뱅크로 옮기기 위한 메모리 기입 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 상기 캐쉬 메모리로부터 독출된 데이터를 상기 데이터 버스를 통하여 상기 래치에 저장하고, 제(i+1)번째 주기 동안에는 상기 래치로부터 독출된 데이터를 상기 데이터 버스를 통하여 상기 제1메모리 뱅크에 저장하는 동작을 제어하기 위한 컨트롤러를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 캐쉬 메모리를 구성하는 다수의 메모리 셀들 각각이 DRAM 메모리 셀인 경우, 상기 컨트롤러는 상기 메모리 기입 명령이 발생된 후에 발생된 DRAM 메모리 셀들 각각을 리프레쉬하기 위한 캐쉬 리프레쉬 명령에 응답하여 상기 제(i+1)번째 주기 동안에만 상기 DRAM 메모리 셀들 각각을 리프레쉬하도록 상기 캐쉬 메모리를 제어하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 컨트롤러는 상기 메모리 기입 명령이 끝날 때까지 상기 캐쉬 메모리에 저장된 데이터를 유지하도록 상기 캐쉬 메모리를 제어하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 메모리 기입 명령이 발생된 후 상기 제1메모리 뱅크를 엑세스하기 위한 메모리 엑세스 명령이 입력되는 경우, 상기 컨트롤러는 상기 메모 리 기입 명령을 종료하고 상기 래치에 저장된 데이터를 초기화하는 동작을 제어하는 것을 특징으로 하는 반도체 장치.
  10. 각각이 다수의 메모리 셀들을 구비하는 다수의 메모리 뱅크들;
    다수의 메모리 셀들을 구비하는 캐쉬 메모리;
    상기 다수의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크로부터 독출된 데이터 또는 상기 캐쉬 메모리로부터 독출된 데이터를 저장하기 위한 래치;
    상기 메모리 뱅크들 각각과 상기 캐쉬 메모리와 상기 래치가 접속된 데이터 버스; 및
    상기 메모리 뱅크들 중에서 대응되는 제1메모리 뱅크에 저장된 데이터를 상기 캐쉬 메모리로 옮기기 위한 캐쉬 메모리 기입 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 상기 제1메모리 뱅크로부터 독출된 데이터를 상기 데이터 버스를 통하여 상기 래치에 저장하고, 제(i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 데이터를 상기 데이터 버스를 통하여 상기 캐쉬 메모리에 저장하는 동작을 제어하기 위한 컨트롤러를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 반도체 장치는 상기 다수의 메모리 뱅크들 각각에 접속되는 외부 데이터 버스를 더 구비하며,
    상기 컨트롤러는 상기 캐쉬 메모리 기입 명령이 발생된 후에 발생된 상기 다수의 메모리 뱅크들 중에서 대응되는 제2메모리 뱅크를 엑세스하기 위한 메모리 엑세스 명령에 응답하여 상기 제2메모리 뱅크로/로부터 입출력되는 데이터를 상기 외부 데이터 버스를 통하여 전송하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 캐쉬 메모리 기입 명령이 발생된 후에 상기 제1메모리 뱅크를 엑세스하는 명령이 입력된 경우, 상기 컨트롤러는 상기 래치에 저장된 데이터를 초기화하는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 캐쉬 메모리 기입 명령이 발생된 후 상기 캐쉬 메모리에 저장된 데이터를 상기 제1메모리 뱅크로 옮기기 위한 메모리 기입 명령이 발생되는 경우, 상기 컨트롤러는 상기 캐쉬 메모리 기입 명령을 종료하고, 상기 래치에 저장된 데이터를 초기화하고, 제n(n은 자연수)번째 주기 동안에는 상기 캐쉬 메모리로부터 독출된 데이터를 상기 래치에 저장하고, 제(n+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 데이터를 상기 제1메모리 뱅크에 저장하는 동작을 제어하는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서, 상기 캐쉬 메모리 기입 명령이 발생된 후 상기 캐쉬 메모리를 엑세스하기 위한 캐쉬 메모리 엑세스 명령이 발생되는 경우, 상기 컨트롤러는 상기 캐쉬 메모리 엑세스 명령이 종료된 후에 상기 래치에 저장된 데이터를 상기 캐쉬 메모리에 기입하는 것을 특징으로 하는 반도체 장치.
  15. 반도체 장치에 있어서,
    각각이 다수의 메모리 셀들을 구비하는 다수의 메모리 뱅크들;
    다수의 메모리 셀들을 구비하는 캐쉬 메모리;
    캐쉬 메모리 기입 동작 시, 상기 다수의 메모리 뱅크들 중에서 대응되는 메모리 뱅크로부터 독출된 제1데이터를 상기 캐쉬 메모리로 기입하기 위하여 상기 제1데이터를 저장하기 위한 제1래치;
    메모리 기입 동작 시, 상기 캐쉬 메모리로부터 독출된 제2데이터를 상기 다수의 메모리 뱅크들 중에서 대응되는 메모리 뱅크로 기입하기 위하여 상기 제2데이터를 저장하기 위한 2래치; 및
    상기 메모리 뱅크들 각각과 상기 캐쉬 메모리와 상기 제1래치와 상기 제2래치가 접속된 데이터 버스를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 캐쉬 메모리 기입 동작 시, 제i번째 주기 동안에는 상기 다수의 메모리 뱅크들 중에서 대응되는 메모리 뱅크로부터 독출된 제1데이터가 상기 데이터 버스를 통하여 상기 제1래치에 저장되고, 제(i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제1데이터가 상기 데이터 버스를 통하여 상기 캐쉬 메모리에 기입되는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 메모리 기입 동작 시, 제i번째 주기 동안에는 상기 캐쉬 메모리로부터 독출된 상기 제2데이터가 상기 데이터 버스를 통하여 상기 제2래치에 저장되고, 제(i+1)번째 주기 동안에는 상기 래치로부터 독출된 상기 제2데이터가 상기 데이터 버스를 통하여 상기 다수의 메모리 뱅크들 중에서 대응되는 메모리 뱅크로 기입되는 것을 특징으로 하는 반도체 장치.
  18. 데이터 전송 방법에 있어서,
    캐쉬 메모리에 저장된 데이터를 메모리 뱅크로 기입하기 위한 메모리 기입 명령을 수신하는 단계; 및
    상기 메모리 기입 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 상기 캐쉬 메모리에 저장된 상기 데이터를 상기 캐쉬 메모리에 접속된 데이터 버스를 통하여 독출하고 독출된 데이터를 상기 데이터 버스에 접속된 래치에 저장하고, 제(i+1)번째 주기 동안에는 상기 래치에 저장된 데이터를 독출하고 독출된 데이터를 상기 데이터 버스에 접속된 상기 메모리 뱅크에 기입하는 단계를 구비하는 것을 특징으로 데이터 전송 방법.
  19. 제18항에 있어서, 상기 캐쉬 메모리가 다수의 DRAM 메모리 셀들로 구성된 경우 상기 데이터 전송 방법은,
    상기 메모리 기입 명령이 발생된 후 발생된 상기 다수의 DRAM 메모리 셀들 각각을 리프레쉬 하기 위한 캐쉬 메모리 리프레쉬 명령을 수신하는 단계; 및
    상기 제i번째 주기 동안에는 상기 DRAM 메모리 셀들 각각에 대한 리프레쉬 동작을 중단하고, 상기 제(i+1)번째 주기 동안에만 상기 DRAM 메모리 셀들 각각에 대한 리프레쉬 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전 송 방법.
  20. 제18항에 있어서, 상기 데이터 전송 방법은,
    상기 메모리 기입 명령의 수행 완료 여부를 판단하는 단계; 및
    상기 메모리 기입 명령의 수행이 완료될 때까지 상기 캐쉬 메모리에 저장된 데이터를 유지하고, 상기 메모리 기입 명령의 수행이 완료된 후 상기 캐쉬 메모리에 저장된 데이터를 초기화하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전송 방법.
  21. 제18항에 있어서, 상기 데이터 전송 방법은,
    상기 메모리 뱅크를 엑세스하기 위한 외부 엑세스 명령의 발생 여부를 판단하는 단계; 및
    상기 외부 엑세스 명령이 발생된 경우, 상기 메모리 기입 명령의 수행을 종료하고, 상기 래치에 저장된 데이터를 초기화하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전송방법.
  22. 데이터 전송 방법에 있어서,
    다수의 메모리 뱅크들 중에서 대응되는 제1메모리 뱅크에 저장된 데이터를 캐쉬 메모리로 옮기기 위한 캐쉬 메모리 기입 명령을 수신하는 단계;
    상기 캐쉬 메모리 기입 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 상기 메모리 뱅크에 저장된 상기 데이터를 상기 메모리 뱅크에 접속된 데이터 버스를 통하여 독출하고 독출된 데이터를 상기 데이터 버스에 접속된 래치에 저장하는 단계; 및
    상기 캐쉬 메모리 기입 명령에 응답하여 제(i+1)번째 주기 동안에는 상기 래치에 저장된 데이터를 상기 데이터 버스를 통하여 독출하고 독출된 데이터를 상기 데이터 버스에 접속된 상기 캐쉬 메모리에 기입하는 단계를 구비하는 것을 특징으로 하는 데이터 전송 방법.
  23. 제22항에 있어서, 상기 데이터 전송 방법은,
    상기 캐쉬 기입 명령 후 발생된 상기 다수의 메모리 뱅크들 중에서 대응되는 제2메모리 뱅크를 엑세스하기 위한 메모리 엑세스 명령을 수신하는 단계; 및
    상기 다수의 메모리 뱅크들 각각에 접속된 외부 데이터 버스를 통하여 상기 제2메모리로/로부터 입출력되는 데이터를 전송하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전송 방법.
  24. 제22항에 있어서, 상기 데이터 전송 방법은,
    상기 캐쉬 기입 명령이 발생된 후 발생된 상기 제1메모리 뱅크에 데이터를 기입하기 위한 메모리 기입 명령을 수신하는 단계; 및
    상기 래치에 저장된 데이터가 갖는 어드레스와 상기 메모리 기입 명령에 따른 어드레스가 동일한 경우, 상기 캐쉬 메모리에 기입하는 단계를 수행하지 않고 상기 래치에 저장된 데이터를 초기화하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전송 방법.
  25. 제22항에 있어서, 상기 데이터 전송 방법은,
    상기 캐쉬 기입 명령이 발생된 후 발생된 상기 캐쉬 메모리를 엑세스하기 위한 캐쉬 메모리 엑세스 명령을 수신하는 단계; 및
    상기 캐쉬 메모리 엑세스 명령에 기초하여 상기 캐쉬 메모리로/로부터 데이터를 입출력되는 경우 상기 입출력 동작이 종료된 후에 상기 캐쉬 메모리에 기입하는 단계를 수행하는 것을 특징으로 하는 데이터 전송 방법.
  26. 제22항에 있어서, 상기 데이터 전송 방법은,
    상기 캐쉬 기입 명령이 발생된 후 발생된 상기 캐쉬 메모리에 소정의 데이터를 기입하기 위한 캐쉬 메모리 기입 명령을 수신하는 단계; 및
    상기 래치에 저장된 데이터가 갖는 어드레스와 상기 캐쉬 메모리 기입 명령에 따른 어드레스가 동일한 경우, 상기 캐쉬 메모리에 기입하는 단계를 수행하지 않고 상기 래치에 저장된 데이터를 초기화하는 단계를 더 구비하는 것을 특징으로 하는 데이터 전송 방법.
  27. 데이터 전송 방법에 있어서,
    다수의 메모리 뱅크들 중에서 대응되는 제1메모리 뱅크에 저장된 제1데이터 를 캐쉬 메모리로 옮기기 위한 캐쉬 메모리 기입 명령을 수신하는 단계;
    상기 캐쉬 메모리 기입 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 상기 제1메모리 뱅크에 저장된 상기 제1데이터를 독출하고 독출된 상기 제1데이터를 래치에 저장하는 단계;
    상기 캐쉬 메모리에 저장된 제2데이터를 상기 다수의 메모리 뱅크들 중에서 대응되는 제2메모리 뱅크로 옮기기 위한 메모리 기입 명령을 수신하는 단계;
    상기 래치에 저장된 상기 제1데이터를 초기화하는 단계;
    상기 메모리 기입 명령에 응답하여 제n(n은 자연수)번째 주기 동안에는 상기 캐쉬 메모리에 저장된 상기 제2데이터를 독출하고 독출된 상기 제2데이터를 상기 래치에 저장하는 단계; 및
    상기 메모리 기입 명령에 응답하여 제(n+1)번째 주기 동안에는 상기 래치에 저장된 상기 제2데이터를 독출하고 독출된 상기 제2데이터를 상기 제2메모리 뱅크에 기입하는 단계를 구비하는 것을 특징으로 하는 데이터 전송 방법.
  28. 데이터 전송 방법에 있어서,
    데이터 전송 명령을 수신하는 단계; 및
    상기 데이터 전송 명령에 응답하여 제i(i는 자연수)번째 주기 동안에는 제1데이터 저장장치에 저장된 데이터를 데이터 버스를 통하여 래치로 전송하고, 제(i+1)번째 주기 동안에는 상기 래치에 저장된 데이터를 상기 데이터 버스를 통하여 제2데이터 저장장치로 전송하는 단계를 구비하는 것을 특징으로 데이터 전송 방법.
  29. 제28항에 있어서, 상기 제1데이터 저장장치는 메모리 뱅크이고 상기 제2데이터 저장장치는 캐쉬 메모리인 것을 특징으로 하는 데이터 전송방법.
  30. 제28항에 있어서, 상기 제1데이터 저장장치는 캐쉬 메모리고 상기 제2데이터 저장장치는 메모리 뱅크인 것을 특징으로 하는 데이터 전송방법.
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