KR20060114361A - 매 뱅크마다의 다수 로우 캐시들에 대한 방법 및 장치 - Google Patents

매 뱅크마다의 다수 로우 캐시들에 대한 방법 및 장치 Download PDF

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KR20060114361A
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Abstract

메모리 셀들의 로우로부터 직접적으로 데이터가 판독되게 하는 것에 비해 감지 증폭기들의 로우로부터 데이터가 판독되게 하는 판독 동작을 통해 그러한 하나 이상의 로우의 내용들을 판독하기 위한 좀더 빠른 액세스를 가능하도록 하기 위해, 서브어레이와 연관된 감지 증폭기들의 로우에 의한 메모리 장치의 뱅크의 서브어레이내의 메모리 셀들의 적어도 하나의 로우의 내용들의 캐싱을 가능하도록 하기 위한 아이솔레이터들의 세트들의 제공 및 사용.
메모리 장치, 뱅크, 서브어레이, 메모리 셀, 로우, 컬럼, 감지 증폭기, 아이솔레이터, 판독, 기입, 캐싱, 액세스

Description

매 뱅크마다의 다수 로우 캐시들에 대한 방법 및 장치 {METHOD AND APPARATUS FOR MULTIPLE ROW CACHES PER BANK}
DRAM(Dynamic random access memory) 장치들은, 다른 메모리 기술들에 비해, 그 중에서도 특히, SRAM(static random access memory) 장치들에 비해, 좀더 높은 저장 밀도들과 좀더 낮은 전력 소비의 이점들을 제공한다. 그러나, 이들 이점들은, 일정 간격들(regular intervals)에서 그리고 메모리 셀들로부터 데이터를 판독하거나 메모리 셀들에 데이터를 기입하기 위한 각각의 액세스 직전 및 직후의 기간들 모두에서, DRAM 장치들을 구성하는 메모리 셀들을 액세스시에 초래되는 다양한 지연들을 감수하는 희생을 통해 형성된다.
당업자들에게 널리 공지되어 있는 바와 같이, 이들 무수히 많은 지연들은, DRAM 장치들에 그러한 명칭을 부여하는 데이터 저장의 동적인 특징으로부터 발생한다. 각각의 메모리 셀은 데이터의 비트를 표현하는 2진수(0 또는 1)를 전하로서 저장하는 커패시터와 아주 유사하게 기능하도록 구성된 트랜지스터들로 이루어져 있다. 트랜지스터들의 이러한 커패시터형 구성(capacitor-like configuration)은 SRAM 장치의 메모리 셀보다 적은 트랜지스터들과 낮은 전력을 요하므로, DRAM 장치들의 좀더 높은 밀도들 및 좀더 낮은 전력 소비를 가능하게 한다. 그러나, 트랜지스터들의 이와 같은 커패시터형 구성은 시간에 따라 전하를 누설시켜, 시간에 따라 전하가 감쇠되도록 하고 전하를 복구하기 위해 일정 간격들에서 리프레시 동작들을 수행해야 할 필요성을 초래한다. 또한, 이와 같은 커패시터형 구성은, 2진수(0 또는 1)를 표현하는 전하가 메모리 셀로부터 판독될 때에도 전반적으로 자신의 전하를 상실하므로(즉, 문자 그대로 방전하므로), 방금 판독된 2진수(0 또는 1)를 표현하는 전하를 복구하기 위해 후속 동작들이 수행될 것을 요한다. 또한, 2진수(0 또는 1)의 값들이 판독될 때 메모리 셀들로부터 수신되는 방전 전하들의 미세한 진폭 및 일시적 존속 기간으로 인해, 메모리 셀들로부터 수신되는 방전 전하들을 증폭하고 래치하기 위한 감지 증폭기들(sense amplifiers)이 필요하다. 또한, 이와 같은 미세한 진폭은, 방전 전하들을 메모리 셀들로부터 대응되는 감지 증폭기들에 전달 중인 컨덕터들이 방전 전하들을 마스크하거나 압도하지 않을 전압 레벨로 사전 충전될 것을 요하므로, 감지 증폭기들은 메모리 셀들로부터 판독되는 2진수(0 및 1) 값들을 정확하게 수신하고 래치할 수 없다.
DRAM 기술을 이용하는 결과로서 겪게 되는 다양한 지연들을 발생시키는 것은 각각의 메모리 셀에 저장된 전하를 유지하기 위한 리프레시 동작들, 판독 동작을 위한 방전에서 손실된 전하들을 복구하기 위한 동작들, 및 방전 전하들을 전달하기 위해 컨덕터들을 사전 충전하기 위한 동작들 뿐만 아니라 다른 유지 보수 동작들이다. 이들 지연들은, 데이터가 DRAM 장치들에 기입되거나 DRAM 장치들로부터 판독될 수 있는 속도를 제한하는 효과를 가지며, 프로세서들과 같은 컴포넌트들이 훨씬 더 빨라지는 진보를 이루어 왔음에도 불구하고, 이들 커패시터형 메모리 셀들로부터 데이터를 판독하고 커패시터형 메모리 셀들에 데이터를 기입하는 속도의 증가에 서는 거의 발전이 없었다.
SRAM 장치들을 캐시들로서 사용하는 것과 다수 DRAM 장치들의 그룹 중에 상이한 DRAM 장치들에 대해 형성된 액세스들을 인터리빙하는 것을 포함하여, 프로세서들과 DRAM 메모리 장치들 사이의 이처럼 증가하는 속도 불일치(disparity in speed)를 "감추기 위해" 다양한 기술들이 고안되어 왔다. 그러나, 캐시로서 사용하기 위한 SRAM 장치들의 추가는, 대개 훨씬 더 많은 컴포넌트들(그에 의해 증가하는 비용들) 및 사용되는 전력량의 상당한 증가를 추가한다. 또한, 다수 DRAM 장치들로의 액세스들을 인터리빙하는 것은 상당한 복잡도 및 흔히 DRAM 장치들로 이루어진 메모리 시스템에의 더 넓은 메모리 버스들에 대한 필요성을 추가한다. 프로세서들과 DRAM 장치들 사이의 속도 불일치에 대한 영향들을 중화하여 이러한 결함들을 겪지 않는 소정의 다른 방법이 바람직할 것이다.
다음의 상세한 설명의 관점에서, 당업자에게는, 본 발명의 목적들, 특징들, 및 이점들은 명백할 것이다.
도 1은 메모리 셀들의 블록을 이용하는 실시예의 블록도.
도 2는 메모리 셀들의 다수 블록들로 정렬된 메모리 셀들의 뱅크를 이용하는 실시예의 블록도.
도 3은 메모리 시스템을 이용하는 실시예의 블록도.
도 4는 컴퓨터 시스템을 이용하는 실시예의 블록도.
도 5는 실시예의 흐름도.
도 6은 다른 실시예의 흐름도.
설명을 위한 다음의 기재 사항에서는, 본 발명에 대한 완전한 이해를 제공하기 위해 다수 세부 사항들이 기술된다. 그러나, 본 발명을 실시하기 위해 이러한 구체적 세부 사항들이 요구되는 것은 아니라는 것은 당업자에게 명확할 것이다.
다음의 논의는, 메모리 셀들이 로우들 및 컬럼들의 하나 이상의 2차원 어레이들로 구성되어 있는 DRAM 장치들에 중점을 두지만, 다음에서 청구되는 발명이, 인터리브된 뱅크들, 2차원 이상(즉, 2-부분 어드레스들 이상)의 어레이들, 내용-주소화(content-addressable) 등을 포함하여, 임의의 다수 방법들로 구성된 메모리 셀들을 가진 임의 유형의 메모리 장치를 지지하여 실시될 수도 있다는 것을 당업자라면 이해할 수 있을 것이다. 또한, 다음 논의의 적어도 일부는 컴퓨터 시스템들내의 메모리 장치들에 중점을 두지만, 다음에서 청구되는 발명이 메모리 장치들을 가진 다른 전자 장치들과 관련하여 실시될 수도 있다는 것을 당업자라면 이해할 수 있을 것이다.
도 1은 메모리 블록을 이용하는 일 실시예의 간략화된 블록도이다. 메모리 블록(100)은, 적어도 부분적으로, 상위 서브어레이(110), 상위 아이솔레이터 로우(116), 하위 서브어레이(120), 하위 아이솔레이터 로우(126), 및 감지 증폭기 로우(130)로 이루어진다. 메모리 블록(100)은, 메모리 장치내의 메모리 어레이를 구성하는 다수의 메모리 블록들 중 하나이다. 다음으로, 다양한 실시예들에서, 이러한 메모리 장치는, 이들 어레이들 각각이 메모리 장치내의 다수 뱅크들 중 하나가 되도록, 이러한 어레이들 중 하나 이상을 가질 수도 있다.
상위 서브어레이(110) 및 하위 서브어레이(120) 모두는, (메모리 셀들(113 및 123)과 같은) 메모리 셀들의 로우들(112 및 122)로 각각 이루어지고, 이러한 메모리 셀들 각각은 데이터의 단일 2진(0 또는 1) 비트 값을 표현하는 전하를 저장한다. 상위 서브어레이(110)의 메모리 셀들(113) 및 하위 서브어레이(120)의 메모리 셀들(123)은 상위 서브어레이(110)의 로우들(112) 및 하위 서브어레이(120)의 로우들(122)에 걸치는 메모리 셀들의 다수 컬럼들 중 하나를 구성한다. 상위 서브어레이(110)의 각 컬럼 메모리 셀들내의 메모리 셀 각각은, 비트 라인(114)과 같은, 상위 서브어레이(110)에서의 그 컬럼에 대한 공통 비트 라인에 연결되고, 그에 대응하여, 하위 서브어레이(120)의 각 컬럼 메모리 셀들내의 메모리 셀 각각은, 비트 라인(124)과 같은, 하위 서브어레이(120)에서의 그 컬럼에 대한 공통 비트 라인에 연결된다. (비트 라인(114)과 같은)상위 서브어레이(110)내의 각 비트 라인 및 (비트 라인(124)과 같은) 하위 서브어레이(120)내의 대응되는 각 비트 라인 모두는 (감지 증폭기(133)와 같은) 감지 증폭기 로우(130)내의 대응되는 감지 증폭기에 선택적으로 연결되고, 또한, 각각, (아이솔레이터들(118 및 128)과 같은) 아이솔레이터 로우들(116 및 126)내의 대응되는 아이솔레이터들에 의해 서로 전기적으로 절연 상태를 유지한다. 또한, (감지 증폭기(133)와 같은) 감지 증폭기 로우(130)의 감지 증폭기들 각각은, (아이솔레이터(138)와 같은) 대응되는 아이솔레이터를 경유하여 (글로벌 I/O 라인(164)과 같은) 글로벌 I/O 라인에 선택적으로 연결되며, 글로벌 I/O 라인은, 대응되는 감지 증폭기들을, 이 역시, 메모리 블록(100)이 그 일부 인 메모리 어레이를 구성하는 다른 메모리 블록들에서의 그들의 카운터파트들(counterparts)과 연결하는데 사용된다.
로우들(112 및 122) 각각은, 워드 라인들(144) 중 하나를 경유하여 로우 어드레스 디코더(140)에 개별적으로 연결된다. 워드 라인들(144)을 통해, 로우 어드레스 디코더는 로우들(112 및 122) 중에서 액세스될 하나의 로우를 선택할 수 있다. 아이솔레이터들(118, 128 및 138)과 같은, 상위 아이솔레이터 로우(116), 하위 아이솔레이터 로우(126) 및 감지 증폭기 로우(130)내의 아이솔레이터들은, 각각, 아이솔레이터 제어 라인들(154) 각각을 경유하여 아이솔레이터 제어 로직(150)에 연결된다. 아이솔레이터 제어 로직(150)은 상위 아이솔레이터 로우(116) 및 하위 아이솔레이터 로우(126)내 아이솔레이터들의 사용을 조정하여, 로우 어드레스 디코더(140)를 통해 상위 서브어레이(110) 또는 하위 서브어레이(120) 중 어느 하나에서 메모리 셀들의 로우가 액세스될 것으로 선택될 때, 로우(130)의 감지 증폭기들을 상위 서브어레이(110) 또는 하위 서브어레이(120)내 메모리 셀들의 컬럼들에 대한 비트 라인들 중 하나 또는 다른 하나에 선택적으로 연결한다. 다른 시점들에서, 아이솔레이터 제어 로직은 상위 아이솔레이터 로우(116) 및 하위 아이솔레이터 로우(126)내 아이솔레이터들의 사용을 조정하여 로우(130)의 감지 증폭기들을 상위 서브어레이(110) 및 하위 서브어레이(120)의 비트 라인들 중 하나 또는 모두로부터 분리함으로써, 그 비트 라인들이 메모리 셀들의 또다른 로우에 액세스하기 위한 준비로서 사전 충전될 때, 액세스된 일 로우로부터 감지 증폭기들내로 래치된 데이터가 변경되지 않는다는 것을 보장한다. 또한, 아이솔레이터 제어 로직(150) 은, 감지 증폭기 로우(130)의 감지 증폭기들을 글로벌 I/O 라인들에 선택적으로 연결하는 아이솔레이터들의 사용도 조정한다.
일부 실시예들에서는, 로우 어드레스 디코더(140)와 아이솔레이터 제어 로직(150) 모두가 상태 로직(160)에도 연결된다. 상태 제어 로직(160)은, 어느 한 쪽의 로우들(112 및 122) 중에서 어떤 로우가 그로부터의 데이터가 감지 증폭기 로우(130)의 감지 증폭기들로 복사된 로우인지에 관한 정보를 저장하는 것에 의해, 로우 어드레스 디코더(140)와 아이솔레이터 제어 로직(150)간의 조정이, 특정 로우로부터의 데이터가 감지 증폭기 로우(130)의 감지 증폭기들로 복사되었던 경우들을 그 데이터에 대한 액세스들을 가속하는데 이용할 수 있게 한다. 다양한 아이솔레이터들을 제어하기 위한 아이솔레이터 제어 로직(150)의 능력들, 임의의 소정 로우로의 액세스를 선택하고 제어하기 위한 로우 어드레스 디코더(140)의 능력들, 및 감지 증폭기 로우(130)의 감지 증폭기들에 의해 어떤 데이터가 래치되었는지를 추적하기 위한 상태 제어 로직(160)의 능력들간의 이러한 조정은, 감지 증폭기 로우(130)의 감지 증폭기들이 상위 서브어레이(110)나 하위 서브어레이(120)내 메모리 셀들의 로우들 중 하나로부터 판독된 데이터의 로우-범위 캐시(row-wide-cache)의 형태로 기능할 수 있게 하는 방식으로, 감지 증폭기 로우(130)의 감지 증폭기들을 동작시키고, 선택적으로 분리/연결하는데 이용될 수도 있다. 로우 어드레스 디코더(140), 아이솔레이터 제어 로직(150) 및 상태 로직(160)의 다양한 이들 능력들은, 그러한 데이터에 관련된 판독 동작들 및/또는 다른 동작들이 발생할 수 있게 하는 동시에, 데이터가 감지 증폭기 로우(130)의 감지 증폭기들로 복사된 로우를 폐쇄하기 위한 사전 충전(precharge)과 같은 동작들에 의해 부여되는 시간 지연들을 숨기는데도(그리고 그에 의해, 시간 지연들이 초래되는 것을 방지하는데도) 이용될 수 있다. 이런 식으로 이용되는 감지 증폭기들의 로우를 가진 메모리 장치내의 어레이를 구성하는 (메모리 블록(100)과 같은) 메모리 블록 각각에 의해, 다수의 메모리 블록들을 가진 대용량 메모리 장치가 상당한 사이즈의 로우-범위 캐시 시스템 형태로 제공될 수 있다.
상위 서브어레이(110)나 하위 서브어레이(120)내 로우로부터의 데이터가 요청되며 (어쩌면 상태 로직(160)에 의해 지시되는 바와 같이) 그 로우의 내용들이 현재까지는 감지 증폭기 로우(130)의 감지 증폭기들내에 래치되어 있지 않은 메모리 판독 동작에서, 로우 어드레스 디코더(140)는 워드 라인들(144) 중 적합한 하나를 활성화하여 상위 서브어레이(110)나 하위 서브어레이(120)내의 판독되어야 할 로우를 선택한다. 그에 의해, 선택된 로우의 메모리 셀들은 그 메모리 셀들내에 보유되어 있는 전하들을, (선택된 로우가 상위 서브어레이(110)내에 존재한다면) 상위 서브어레이(110)를 상위 아이솔레이터 로우(116)로 연결하는 비트 라인들상으로 또는 (선택된 로우가 하위 서브어레이(120)내에 존재한다면) 하위 서브어레이(120)를 하위 아이솔레이터 로우(126)로 연결하는 비트 라인들상으로 방전한다. 또한, 아이솔레이터 제어 로직(150)은 아이솔레이터 제어 라인들(154) 중 적합한 하나를 동작시켜, (이 역시, 선택된 로우가 상위 서브어레이(110)내에 또는 하위 서브어레이(120)내에 존재하는지에 따라) 상위 아이솔레이터 로우(116) 또는 하위 아이솔레이터 로우(126)내 아이솔레이터들이 감지 증폭기 로우(130)의 감지 증폭기 들을, 선택된 로우의 메모리 셀들로부터의 전하들이 방전되는 비트 라인들에 연결하게 한다. 이 시간 동안, 상위 아이솔레이터 로우(116) 또는 하위 아이솔레이터 로우(126) 중 다른 하나의 아이솔레이터들은, 감지 증폭기들에, 선택된 로우의 메모리 셀들로부터의 전하들의 전달에 사용되지 않는 비트 라인들에 연결되는 과도한 용량성 부하가 불필요하게 가해지는 것을 방지하기 위해, 선택된 로우가 위치하지 않는 서브어레이인, 상위 서브어레이(110) 또는 하위 서브어레이(120) 중 어느 하나의 비트 라인들로부터 감지 증폭기 로우(130)의 감지 증폭기들을 분리하도록 동작된다. 감지 증폭기 로우(130)의 감지 증폭기들은 선택된 로우의 메모리 셀들로부터의 방전 전하들을 수신하고 래치하는 것에 의해, 선택된 로우의 메모리 셀들에 저장된 데이터를 래치한다. 아이솔레이터 제어 로직(150)은 또한 감지 증폭기 로우(130)내 아이솔레이터들에 대한 아이솔레이터 제어 라인들(154) 중 적합한 하나를 동작시켜 감지 증폭기 로우(130)의 감지 증폭기들을 대응되는 글로벌 I/O 라인들에 연결하는 것에 의해, 감지 증폭기 로우(130)의 감지 증폭기들에 래치된 데이터가 메모리 장치에 의해 출력될 수 있게 한다.
상위 서브어레이(110) 또는 하위 서브어레이(120)내의 로우로부터의 데이터가 요청되고 (어쩌면 상태 로직(160)에 의해 지시되는 바와 같이) 그 로우의 내용들이 감지 증폭기 로우(130)의 감지 증폭기들내에 현재 이미 래치되어 있는 경우의 메모리 판독 동작에서는, 요청된 로우로부터 대응되는 비트 라인들을 통해 감지 증폭기 로우(130)의 감지 증폭기들로 데이터가 전달되기를 대기하는 지연은 완전히 방지될 수 있다. 아이솔레이터 제어 로직(150)은 아이솔레이터 제어 라인들(154) 중 적합한 하나를 동작시켜, 감지 증폭기 로우(130)내 아이솔레이터들이 감지 증폭기 로우(130)의 감지 증폭기들을 대응되는 글로벌 I/O 라인들에 연결하게 하는 것에 의해, 감지 증폭기 로우(130)의 감지 증폭기들에 래치된 데이터가 메모리 장치에 의해 출력될 수 있게 한다.
또한, 감지 증폭기 로우(130)의 감지 증폭기들내에 아직까지 래치되지 않은 내용들을 가진 로우로부터 데이터가 요청됨으로써, 데이터가 메모리 장치에 의해 출력될 수 있기 전에, 데이터가 그 로우로부터 그러한 감지 증폭기들로 전달되어야 하는 메모리 판독 동작에 수반하여, 방금 판독된 로우는 사전 충전 동작(precharge operation)에 의해 폐쇄될 수도 있다. 사전 충전 동작 동안, 그 로우의 메모리 셀들의 내용들을 감지 증폭기들로 전달하는데 사용되는 비트 라인들은, 그러한 감지 증폭기들에 의해 래치된 데이터가 상실되지 않도록, (사전 충전 동작에 의해 폐쇄되고 있는 로우가 상위 서브어레이(110)내에 또는 하위 서브어레이(120)내에 존재하는지에 따라) 상위 아이솔레이터 로우(116) 또는 하위 아이솔레이터 로우(126)의 아이솔레이터들을 통해 그러한 감지 증폭기들로부터 분리될 수도 있다. 그 데이터에 대한 감지 증폭기들로부터의 액세스들이 계속해서 발생하는 동안 그리고 메모리 블록(100)내의 다른 로우가 액세스를 위해 선택되기 전에, 데이터가 막 복사된 로우에 연결되어 있는 비트 라인들의 사전 충전을 수행하는 (그에 의해 그 로우를 폐쇄하는) 이런 능력을 이용하는 것(다시 말해, 우선적 사전 충전(preemptive precharge)을 수행하는 것)은, 메모리 블록(100)내에서 나중에 새로운 로우가 선택되었을 때, 새로운 로우가 액세스될 수 있기 전에, 사전 충전 동작이 수행되기를 대기할 필요가 없을 것이기 때문에, 바람직한 것으로 생각될 수도 있다. 새로운 로우가 액세스될 수 있기 전에 일 로우를 폐쇄하기 위해 사전 충전 동작의 지연이 초래되어야 하는 이런 상황을, 새로운 페이지로의 액세스가 형성되어야 할 때 여전히 "잘못된" 로우가 개방되어 있는 것을 나타내기 위한 방안으로서, 흔히 "페이지 미스(page miss)"라고 한다. 다시 말해, 상술된 아이솔레이터들의 사용은 적어도 일부의 사전 충전 동작들 및 데이터를 액세스하기 위한 동작들이 병렬로 발생할 수 있게 함으로써, 일부의 페이지 미스 시간 손실들이 초래되는 것을 방지하기 위한 방법을 제공한다. 이러한 우선적 사전 충전을 이용하는 것에 의해, 새로운 로우를 활성화하는 것으로부터의 좀더 작은 지연이 대개는, 초래되어야 하는 최장의 나머지 지연(여전히 개방 중인 로우들이 존재하지 않는다는 것을 나타내기 위한 방안으로서 흔히 "페이지 공백(page empty)"이라고 하는 상황)이 될 수도 있다.
소정 로우가 메모리 블록(100)이 그 일부인 뱅크의 현재적 개방 로우(open row)이고 소정 로우의 내용들이 이미 감지 증폭기 로우(130)내의 감지 증폭기들로 복사된 (양자의 조건들이 어쩌면 상태 로직(160)에 의해 지시되는) 경우의 상위 서브어레이(110)내 소정 로우로의 예시적 메모리 기입 동작에서, 기입 동작은 소정 로우를 개방하기 위한 로우 활성화 동작(row activate operation)이 선행되지 않는 상태에서 수행될 수도 있다. 아이솔레이터 제어 로직(150)은, 기입 동작으로부터 수신되는 데이터를 래치하기 위해, 감지 증폭기 로우(130)내의 아이솔레이터들을 동작시켜 감지 증폭기 로우(130)의 감지 증폭기들을 글로벌 I/O 라인들(164) 중 대응되는 것들에 연결할 수도 있다. 아이솔레이터 제어 로직(150)은 상위 아이솔레 이터 로우(116)내 아이솔레이터들을 동작시켜 (비트 라인(114)과 같은) 상위 서브어레이(110)내의 비트 라인들을 감지 증폭기 로우(130)의 감지 증폭기들에 연결할 수도 있고, 로우 어드레스 디코더(140)는 워드 라인들(144) 중 소정 로우에 대응되는 일 워드 라인을 동작시켜, 기입 동작으로부터 수신되는 데이터가 그 비트 라인들을 통해 소정 로우의 메모리 셀들에도 기입되게 할 수 있다. 기입 동작으로부터 수신되는 데이터가 소정 로우의 메모리 셀들에도 복사될 뿐만 아니라 감지 증폭기 로우(130)내의 감지 증폭기들에 의해 래치될 경우, 그러한 메모리 셀들과 그러한 감지 증폭기들 모두의 내용들은, 결과적으로, 서로 일관성있게 유지된다. 그에 비해, 기입 동작으로부터 수신되는 데이터가 소정 로우의 메모리 셀들로는 복사되지 않을 경우, 메모리 셀들의 내용들과 감지 증폭기 로우(130)내의 감지 증폭기들의 내용들은 일관성을 상실하는데, 이는 그러한 감지 증폭기들의 내용들이 이제는 그러한 메모리 셀들의 내용들보다 좀더 최신 정보이기 때문이다. 기입 동작으로부터의 데이터를 그러한 감지 증폭기들에만 저장하는 것에 의해 제공되는 이점은, 데이터가 그러한 감지 증폭기들내에만 저장되는 데에는 데이터를 그러한 메모리 셀들내에도 저장하는 것보다 시간이 덜 걸린다는 것, 즉, 데이터를 그러한 메모리 셀들내에 저장하는 단계를 포함하는 기입 동작을 위해 필요한 것보다 전반적 타이밍들이 좀더 짧은 "미니 기입(mini write)" 동작의 형태라는 것이다. 그러나, 데이터를 그러한 감지 증폭기들에만 저장하는 것으로부터 발생하는 단점은, 그러한 감지 증폭기들에 의해 수행되는 캐시형 기능은, 그러한 감지 증폭기들은 일시적 저장만을 제공할 수 있다는 것을 그리고 그러한 감지 증폭기들의 좀더 최신 내용들은, 그러 한 감지 증폭기들의 좀더 최신 내용들이 상실되는 것을 방지하기 위해, 결국은 그러한 감지 증폭기들로부터 그러한 메모리 셀들로 복사되어야 한다는 것을 의미한다는 점이다.
다시 말해, 기입 동작으로부터 수신되는 데이터가 감지 증폭기 로우(130)내의 감지 증폭기들에만 저장되고 기입 동작이 지시되는 로우의 메모리 셀들내에는 저장되지 않을 경우, 그 데이터는 감지 증폭기들에 "포스팅(posting)"되었을 뿐만 아니라, 감지 증폭기들의 내용들이, 기입 동작이 지시된 로우의 메모리 셀들의 내용들보다 좀더 최신 정보인 결과로서, "오염된(dirty)" 것으로 설명될 수 있게 하며, 궁극적으로는, 감지 증폭기들내에 포스팅된 오염된 내용들을 기입 동작이 지시된 로우의 메모리 셀들로 복사하기 위해 "후 기입(writeback)" 동작이 수행되어야 할 것이다. 그에 비해, 이런 데이터가 이러한 기입 동작으로부터 수신되어, 감지 증폭기들과 기입 동작이 지시되는 로우의 메모리 셀들 모두에 저장되는 경우, 이러한 거동은 감지 증폭기들과 메모리 셀들의 내용들에 대한 일관성(coherency)을 가져와, 기입 동작의 수행 동안, 그러한 메모리 셀들의 일종의 "연속 기입(write-through)" 업데이트가 발생한 것으로 나타낼 수 있다.
소정 로우가 메모리 블록(100)이 그 일부인 뱅크의 현재적 개방 로우는 아니지만 소정 로우의 내용들이 이미 감지 증폭기 로우(130)내의 감지 증폭기들로 복사된 (양자의 조건들이 어쩌면 상태 로직(160)에 의해 지시되는) 경우의 상위 서브어레이(110)내 소정 로우로의 또 하나의 예시적 메모리 기입 동작에서는, 기입 동작에 미니 로우 활성화 명령으로 선행될 수도 있다. 그러한 미니 로우 활성화 명령 은, 소정 로우의 메모리 셀들이 액세스되도록 준비할 필요는 없지만, 소정 로우가 이제는 개방 로우이도록, 로우 어드레스 디코더(140)의 설정을 변경하는데 사용됨으로써, 메모리 셀들의 이러한 준비가 발생하는데 과도한 지연이 초래되는 것을 방지할 수 있다. 아이솔레이터 제어 로직(150)은, 기입 동작으로부터 수신되는 데이터를 래치하기 위해, 감지 증폭기 로우(130)내 아이솔레이터들을 동작시켜 감지 증폭기 로우(130)의 감지 증폭기들을 글로벌 I/O 라인들(164) 중 대응되는 라인들에 연결할 수 있다. 아이솔레이터 제어 로직(150)은 상위 아이솔레이터(116) 내의 아이솔레이터를 동작시켜 (비트 라인(114)과 같은) 상위 서브 어레이(110) 내의 비트 라인들을 감지 증폭기 로우(130)의 감지 증폭기에 연결하고 로우 어드레스 디코더(140)가 워드 라인들(144) 중 소정 로우에 대응되는 워드 라인을 동작시켜 기입 동작으로부터 수신되는 데이터가 그러한 비트 라인들을 통해 소정 로우의 메모리 셀들에도 기입되게 함으로써, 그러한 감지 증폭기들과 그러한 메모리 셀들의 내용들의 일관성을 유지할 수 있다. 다른 방법으로, 기입 동작으로부터 수신되는 데이터가 그러한 감지 증폭기들에만 저장되고 그러한 메모리 셀들에는 저장되지 않는 미니 기입 동작(mini write operation)이 수행된다면, 그러한 감지 증폭기들의 내용들은 오염되고, 오염된 내용들을 보존하기 위해 궁극적으로는, 그러한 메모리 셀들로의 후 기입 동작이 필요할 것이다.
소정 로우가 메모리 블록(100)이 그 일부인 뱅크의 현재적 개방 로우가 아니며 소정 로우의 내용들이 아직까지 감지 증폭기 로우(130)내의 감지 증폭기들로 복사되지 않은 (양자의 조건들이 어쩌면 상태 로직(160)에 의해 지시되는) 경우의 상 위 서브어레이(110)내 소정 로우로의 또 다른 예시적 메모리 기입 동작에서는, 기입 동작에 로우 활성화 명령이 선행될 수도 있다. 그러한 로우 활성화 명령은, 소정 로우가 이제는 개방 로우이도록 로우 어드레스 디코더(140)의 설정을 변경하는데 뿐만 아니라, 소정 로우의 메모리 셀들이 액세스되도록 준비하는데도 사용될 수 있다. 아이솔레이터 제어 로직(150)은, 기입 동작으로부터 수신되는 데이터를 래치하기 위해, 감지 증폭기 로우(130)내 아이솔레이터들을 동작시켜 감지 증폭기 로우(130)의 감지 증폭기들을 글로벌 I/O 라인들(164) 중 대응되는 라인들에 연결할 수 있다. 아이솔레이터 제어 로직(150)은 상위 아이솔레이터 로우(116)내 아이솔레이터들을 동작시켜 상위 서브어레이(110)내의 비트 라인들을 감지 증폭기 로우(130)의 감지 증폭기들에 연결할 수도 있고, 로우 어드레스 디코더(140)는 워드 라인들(144) 중 소정 로우에 대응되는 워드 라인을 동작시켜 기입 동작으로부터 수신되는 데이터가 그러한 비트 라인들을 통해 연속 기입 방식으로 소정 로우의 메모리 셀들에도 기입되게 할 수 있다. 다른 방법으로, 미니 기입 동작이 수행된다면, 그러한 감지 증폭기들의 내용들은 오염되고, 오염된 내용들을 보존하기 위해서는, 궁극적으로, 그러한 메모리 셀들로의 후 기입 동작이 필요할 것이다.
후 기입 동작들이 필요할 때 수행되기 위해, 감지 증폭기 로우(130)의 감지 증폭기들의 내용들의 오염 여부에 관한 현재 정보가 보유되어야 하고, 일부 실시예들에서는, 그 정보가 상태 로직(160)내에, 어쩌면 상위 서브어레이(110) 및 하위 서브어레이(120)로부터의 어떤 로우가 감지 증폭기 로우(130)의 감지 증폭기들로 복사된 내용들을 갖는지에 관한 정보와 함께, 보유될 수도 있다. 일부 실시예들에 서는, 후 기입 동작이 발생하는 타이밍이, 어쩌면 메모리 블록(100)이 후 기입 동작이 수행되기에 충분한 시간 동안 액세스되지 않을 때를 판정하고자 하는 알고리즘에 기초해, 메모리 블록(100)이 그 일부인 메모리 장치내의 로직에 의해 제어될 수도 있다. 다른 방법으로, 후 기입 동작의 발생은, 메모리 컨트롤러와 같은, 메모리 장치 외부의 로직에 의해 제어될 수도 있다. 또한, 후 기입 동작들은 때때로, 감지 증폭기들이 다른 로우의 내용들을 래치하는데 이용될 수 있도록 하기 위해, 감지 증폭기 로우(130)의 감지 증폭기들로부터 일 로우를 위한 오염된 내용들을 제거해야 할 필요성에 의해 요구될 수도 있다.
감지 증폭기 로우(130)의 감지 증폭기들을 글로벌 I/O 라인들에 선택적으로 연결하기 위해 아이솔레이터들을 감지 증폭기 로우(130)에 제공하는 것으로 인해, 감지 증폭기 로우(130)의 감지 증폭기들은, 감지 증폭기 로우(130)의 감지 증폭기들내에 래치된 데이터가 상실되게 하지 않으면서, 다른 메모리 블록내의 감지 증폭기들이 글로벌 I/O 라인들에 연결되어 있는 동안에도 그들의 대응되는 글로벌 I/O 라인들로부터 분리될 수 있고, 그러한 감지 증폭기들내에 래치된 데이터를 글로벌 I/O 라인들로 전송할 수 있거나 글로벌 I/O 라인들로부터 수신되는 데이터를 그러한 감지 증폭기들로 래치할 수 있다. 메모리 블록(100)과 다른 메모리 블록들 모두에서의 감지 증폭기들을 선택적으로 연결하는 아이솔레이터들의 이러한 사용으로 인해, 메모리 블록 각각은 가장 최근에 판독된 로우의 내용들에 대한 사본을 감지 증폭기들 로우의 각 메모리 블록내에 래치할 수 있고, 그에 의해, 메모리 장치에 의해 판독되고 출력될 데이터에 대한 좀더 빠른 액세스를 제공할 수 있다.
도 1의 비트 라인들에 대한 논의 및 예시가 메모리 셀들의 매 컬럼마다 단일 비트 라인의 사용만을 제시할 수도 있지만, 당업자들이라면, 비트 라인들에 대한 이와 같은 논의 및 예시가, 데이터의 비트 및 그것의 보수(complement)가 비트 라인들의 쌍들을 통해 메모리 셀과 다른 컴포넌트들 사이에서 전송되도록, 비트 라인들의 쌍들이 메모리 셀들의 컬럼들에 이용되어 차분 시그널링(differential signaling)을 지원하는 실시예들에도 적용될 수 있다는 것을 쉽게 알 수 있을 것이다. 또한, 명료화를 확보하기 위해, 도 1에는, 메모리 블록(100)내의 상위 서브어레이(110) 및 하위 서브어레이(120)내에 단일 저장 컬럼을 구성하는 컴포넌트들의 조립에 대한 일 실시예를 제공하기 위한 메모리 셀들(113 및 123), 비트 라인들(114 및 124), 아이솔레이터들(118 및 128), 감지 증폭기(133) 및 아이솔레이터(138)가 구체적으로 도시되어 있다는 것에 주의해야 한다. 단일 컬럼의 컴포넌트들에 대한 이 예시가 결코, 메모리 블록(100)이 단 하나의 컬럼을 가진다는 것을 제시하는 것으로 해석되어서는 안되고, 적당한 임의의 실시예는 다수 컬럼들을 가질 것이므로, 컴포넌트들의 예시적 조립은 다수 컬럼들을 제공하기 위해 수차례 반복될 것이다.
메모리 블록(100)에 대한 논의 및 예시는 상위 및 하위 서브어레이 모두가 존재하는 구성에 중점을 두지만, 당업자들이라면, 메모리 블록의 여타 가능한 다수 실시예들이 단 하나의 서브어레이 또는 2 이상의 서브어레이들을 이용할 수도 있다는 것을 쉽게 알 수 있을 것이다. 또한, 명료화를 위해, "상위" 및 "하위"라는 용어들의 사용은, 2개의 서브어레이들이 존재하는 메모리 블록들의 구현들을 논의함 에 있어서 "상위" 및 "하위"라는 용어들을 사용해 2개 서브어레이들 사이를 구별하는 업계의 관행에서 이루어진 것일 뿐이라는 것이 설명되어야 한다. "상위" 및 "하위"라는 용어들이 도 1에 도시된 2개 서브어레이들의 상대적인 물리적 위치 또는 방향의 어떤 형태를 지시하는 것으로 해석되어서는 안된다. 다시 말해, "상위" 및 "하위"라는 용어들의 이러한 사용은, 2개 서브어레이들 사이를 구별함에 있어 "제1" 및 "제2"와 같은 용어들을 사용하는 것과 같은 것이다.
여러 가능한 실시예들에서, 상위 서브어레이(110)는 256개의 로우들(112)로 이루어질 수 있고, 하위 서브어레이(120)는 256개의 로우들(122)로 이루어질 것이다. 이러한 실시예들에서, 메모리 블록(100)과 같은, 32개의 메모리 블록들이 메모리 장치의 각 메모리 뱅크를 구성할 것이고, 메모리 장치는 8개의 이러한 메모리 뱅크들로 이루어질 것이다. 그러나, 당업자들이라면, 다음에서 청구되는 본 발명의 정신 및 범위를 벗어나지 않으면서, 다양하고 상이한 양들의 매 서브어레이마다의 로우들, 매 메모리 블록마다의 서브어레이들, 매 뱅크마다의 메모리 블록들, 및 매 메모리 장치마다의 뱅크들이 이용될 수 있다는 것을 쉽게 알 수 있을 것이다.
여러 가능한 실시예들에서, 아이솔레이터(138)와 같은, 감지 증폭기 로우(130)내 아이솔레이터들은 논리적 OR 게이트 장치들로서 구현될 수도 있다. 그러나, 당업자들이라면, 다음에서 청구되는 본 발명의 정신 및 범위를 벗어나지 않으면서, 감지 증폭기 로우(130)내의 감지 증폭기들에 연결되는 다양한 아이솔레이터들이 임의 갯수의 가능한 논리 게이트 회로들 또는 다른 전자 회로들에 의해 구현될 수도 있다는 것을 쉽게 알 수 있을 것이다.
도 2는 메모리 뱅크를 이용하는 일 실시예의 간략화된 블록도이다. 뱅크(200)는, 적어도 부분적으로, 대응되는 감지 증폭기들(230a-d)과 아이솔레이터들(216a-d), 아이솔레이터들(238a-d), 글로벌 I/O 라인들(264), 및 컬럼 데이터 멀티플렉서(268)를 갖춘 서브어레이들(210a-d)로 이루어진 메모리 뱅크이다. 뱅크(200)는 메모리 장치를 구성하는 다수의 메모리 뱅크들 중 하나이다. 메모리 장치들의 설계 분야 당업자들이라면, 도 2가 비교적 단순한 메모리 뱅크의 일 형태를 도시하며, 다음에서 청구되는 본 발명의 정신 및 범위를 벗어나지 않으면서, 컴포넌트들의 정확한 배열 및 구성이 감소되거나, 증가되거나, 변경될 수 있는 다른 실시예들이 가능할 수도 있다는 것을 쉽게 알 수 있을 것이다. 예를 들어, 논의의 단순화를 위해, 뱅크(200)는 단지 4개의 메모리 서브어레이들을 가지며 (도 1에서 도시된 바와 같이) 그러한 서브어레이들 각각은 감지 증폭기들의 로우를 다른 서브어레이와 공유하지 않는 것으로 도시되어 있지만, 당업자들이라면, 뱅크(200)의 가능한 여타 실시예들이 상이한 갯수들의 뱅크들로 이루어질 수 있거나 그리고/또는 아이솔레이터들의 로우들이 2 이상의 서브어레이들에 의해 공유될 수도 있다는 것을 쉽게 이해할 수 있을 것이다.
서브어레이들(210a-d)은 각각 로우들 및 컬럼들로 구성된 메모리 셀들로 이루어진다. 서브어레이들(210a-d)에서의 메모리 셀들의 컬럼 각각은 그 컬럼에 대한 비트 라인에 연결되고, 이들 비트 라인들 각각은 대응되는 아이솔레이터들(216a-d)을 통해 대응되는 감지 증폭기들(230a-d)에 선택적으로 연결될 수 있다. 또한, 감지 증폭기들(230a-d) 각각은 대응되는 아이솔레이터들(238a-d)을 경유하여 대응되는 글로벌 I/O 라인들(264)로 선택적으로 연결된다. 다음에, 감지 증폭기들(230a-d)은 대응되는 아이솔레이터들(238a-d)과 글로벌 I/O 라인들(264)의 조합을 통해 컬럼 데이터 멀티플렉서(268)에 연결된다. 컬럼 데이터 멀티플렉서(268)는, 데이터가 글로벌 I/O 라인들(264) 중 선택된 라인들에 의해 출력되거나 선택된 라인들로 입력될 수 있도록 하기 위해, 글로벌 I/O 라인들(264) 중에서, 뱅크(200)가 그 일부인 메모리 장치 외부의 다른 로직에 선택적으로 연결되는 라인 또는 라인들을 선택하는데 이용된다.
서브어레이들(210a-d) 각각에서의 메모리 셀들의 로우들은 워드 라인들을 통해 로우 어드레스 디코더(240)에 개별적으로 연결되고, 그러한 워드 라인들을 동작시켜 서브어레이들(210a-d) 각각에서 액세스될 하나의 로우를 선택한다. 아이솔레이터들(216a-d)은, 다양한 시점들에서, 아이솔레이터들(216a-d)을 동작시켜 감지 증폭기들(230a-d) 중 대응되는 감지 증폭기들을 서브어레이들(210a-d) 중 대응되는 서브어레이들의 비트 라인들로 선택적으로 연결하는 아이솔레이터 제어 로직(250)에 개별적으로 연결된다. 다른 시점들에서, 아이솔레이터 제어 로직은, 감지 증폭기들(216a-d)내에 래치된 데이터가 사전 충전 동작에 의해 변경되지 않는다는 것을 보장하기 위해, 비트 라인들이 충전될 때, 아이솔레이터들(216a-d) 중 하나 이상을 동작시켜 감지 증폭기들(230a-d) 중 대응되는 감지 증폭기들을 서브어레이들(210a-d) 중 하나 이상에서의 메모리 셀들의 각 컬럼에 대한 대응되는 비트 라인들로부터 분리한다. 또한, 아이솔레이터 제어 로직(250)은 아이솔레이터들(238a-d)을 동작시켜 감지 증폭기들(230a-d)을 글로벌 I/O 라인들(264) 중 대응되는 라인들에 선택 적으로 연결한다.
일부 실시예들에서, 로우 어드레스 디코더(240)와 아이솔레이터 제어 로직(250) 모두는 부가적으로 상태 로직(260)에도 연결된다. 상태 제어 로직(260)은, 서브어레이들(210a-d) 각각의 어떤 로우가 감지 증폭기들(230a-d) 중 대응되는 감지 증폭기들로 데이터가 복사된 로우인지에 관한 정보를 저장하는 것에 의해, 로우 어드레스 디코더(240)와 아이솔레이터 제어 로직(250)간의 사용 조정이, 서브어레이들(210a-d) 각각의 특정 로우로부터의 데이터가 감지 증폭기들(230a-d)로 복사되었던 시기들을 그 데이터에 대한 액세스들을 가속하는데 이용할 수 있게 한다. 다양한 아이솔레이터들을 제어하기 위한 아이솔레이터 제어 로직(250)의 능력들, 임의의 소정 로우로의 액세스를 선택하고 제어하기 위한 로우 어드레스 디코더(240)의 능력들, 및 감지 증폭기 로우(230a-d) 각각에 의해 어떤 데이터가 래치되었는지를 추적하기 위한 상태 제어 로직(260)의 능력들간의 이러한 조정은, 감지 증폭기들(230a-d) 각각이 서버어레이들(210a-d) 각각의 메모리 셀들의 로우들 중 하나로부터 판독된 데이터의 로우-범위 캐시의 형태로 기능할 수 있게 하는 방식으로, 감지 증폭기들(230a-d) 각각을 동작시키고, 선택적으로 분리/연결하는데 이용될 수도 있다. 로우 어드레스 디코더(240), 아이솔레이터 제어 로직(250), 및 상태 로직(260)의 다양한 이 능력들은, 그러한 데이터에 관련된 판독 동작들 및/또는 다른 동작들이 발생할 수 있게 하는 동시에, 로우로부터의 데이터가 감지 증폭기들(210a-d) 중 대응되는 감지 증폭기로 복사된, 서브어레이들(210a-d) 중 어느 하나의 로우를 폐쇄하기 위한 사전 충전과 같은 동작들에 의해 부여되는 시간 지연들 을 숨기는데도 (그리고 그에 의해, 시간 지연들이 초래되는 것을 방지하는데도) 이용될 수 있다. (뱅크(200)의 경우, 각각이 단일 서브어레이에 대응되는) 감지 증폭기들의 다수 세트들에 의해, 다수의 뱅크(200)들을 가진 대용량 메모리 장치가 상당한 사이즈의 로우-범위 캐시 시스템 형태로 제공될 수 있다.
예를 들어, 서브어레이(210a)내의 로우로부터의 데이터가 요청되며 (어쩌면 상태 로직(260)에 의해 지시되는 바와 같이) 그 로우의 내용들이 현재까지는 감지 증폭기들(230a)내에 래치되어 있지 않은 경우의 메모리 판독 동작에서, 로우 어드레스 디코더(240)는 서브어레이(210a)내의 소정 로우를 선택한다. 이 시간 동안, 아이솔레이터 제어 로직(250)은, 아이솔레이터들(216a)이, 감지 증폭기들(230a)을 선택된 로우의 메모리 셀들에 연결되어 있는 비트 라인들에 연결하게 한다. 선택된 로우의 메모리 셀들은 그 메모리 셀들내에 저장되어 있는 전하들을 그러한 비트 라인들상으로 방전한다. 감지 증폭기들(230a)은 선택된 로우의 메모리 셀들로부터 방전 전하들을 수신하고 래치하는 것에 의해, 선택된 로우의 메모리 셀들에 저장된 데이터를 래치한다. 아이솔레이터 제어 로직(250)은 부가적으로, 감지 증폭기들(230a)을 글로벌 I/O 라인들(264)에 연결하는 것에 의해, 감지 증폭기들(230a)에 의해 래치된 데이터가 글로벌 I/O 라인들(264)을 통해 컬럼 데이터 멀티플렉서(268)로 전송되게 하는데, 컬럼 데이터 멀티플렉서(268)에서는, 멀티플렉서(268)로 전송된 데이터의 서브세트가 메모리 장치에 의해 선택되어 출력된다.
또한, 예를 들어, (어쩌면 상태 로직(260)에 의해 지시되는 바와 같이) 로우의 내용들이 현재적으로 이미 감지 증폭기들(230a)내에 래치되어 있는 경우의 서브 어레이(210a)내 로우로부터의 메모리 판독 동작에서는, 요청된 로우로부터 감지 증폭기들(230a)로 데이터가 전달되기를 대기하는 지연이 완전히 방지될 수 있다. 아이솔레이터 제어 로직(250)은 아이솔레이터들(238a)을 동작시켜 감지 증폭기들(230a)을 글로벌 I/O 라인들(264)에 연결하는 것에 의해, 감지 증폭기들(230a)내에 래치된 데이터가 글로벌 I/O 라인들(264)을 통해 컬럼 데이터 멀티플렉서(268)로 전송될 수 있게 하는데, 컬럼 데이터 멀티플렉서(268)에서는, 멀티플렉서(268)로 전송된 데이터의 서브세트가 메모리 장치에 의해 선택되어 출력된다.
또한, 예를 들어, 아직까지 감지 증폭기들(230a)에 의해 래치되지 않은 내용들을 가진, 서브어레이(210a)내의 로우로부터 데이터가 요청됨으로써, 뱅크(200)가 그 일부인 메모리 장치에 의해 데이터가 출력될 수 있기 전에 데이터가 그 로우로부터 감지 증폭기들(230a)로 전달되어야 하는 메모리 판독 동작에 수반하여, 방금 판독된 로우는 사전 충전 동작에 의해 폐쇄될 수도 있다. 사전 충전 동작 동안, 그 로우의 메모리 셀들의 내용들을 감지 증폭기들(230a)로 전달하는데 사용되는 비트 라인들은, 감지 증폭기들(230a)에 의해 래치된 데이터가 상실되지 않도록, 아이솔레이터들(216a)에 의해 그러한 감지 증폭기들로부터 분리될 수도 있다. 그 데이터에 대한 감지 증폭기들(230a)로부터의 액세스들이 계속해서 발생하는 동안 그리고 서브어레이(210a)내의 다른 로우가 액세스를 위해 선택되기 전에, 데이터가 복사된 로우에 연결되어 있는 비트 라인들의 사전 충전을 수행하는 이런 능력을 이용하는 것은, 페이지 미스와 연관된 지연이 초래되는 것을 방지하기 때문에, 바람직한 것으로 생각될 수도 있다. 이와 같이, 사전 충전 동작들 및 데이터에 액세스하 기 위한 동작들이 병렬로 발생할 수 있으며, 있을 수 있는 페이지 미스 순간이 페이지 공백으로 변환된다.
소정 로우가 뱅크(200)의 현재적 개방 로우이고 소정 로우의 내용들이 이미 감지 증폭기들(230a)로 복사된 (양자의 조건들이 어쩌면 상태 로직(260)에 의해 지시되는) 경우의 서브어레이(210a)내 소정 로우로의 예시적 메모리 기입 동작에서, 기입 동작은 소정 로우를 개방하기 위한 로우 활성화 동작이 선행되지 않는 상태에서 수행될 수도 있다. 아이솔레이터 제어 로직(250)은, 기입 동작으로부터 수신되는 데이터를 래치하기 위해, 아이솔레이터들(238a)을 동작시켜 감지 증폭기들(230a)을 글로벌 I/O 라인들(264) 중 대응되는 라인들에 연결할 수도 있다. 아이솔레이터 제어 로직(250)은 또한 아이솔레이터들(216a)을 동작시켜 서브어레이(210a)내의 비트 라인들을 감지 증폭기들(230a)에 연결할 수 있고, 로우 어드레스 디코더(240)는 소정 로우에 대응되는 워드 라인을 동작시켜, 기입 동작으로부터 수신되는 데이터가 그 비트 라인들을 통해 소정 로우의 메모리 셀들에도 기입되게 함으로써 일관성을 유지할 수도 있다. 그에 비해, 기입 동작으로부터 수신되는 데이터가 소정 로우의 메모리 셀들로는 복사되지 않을 경우, 그러한 메모리 셀들의 내용들과 감지 증폭기들(230a)의 내용들은 일관성을 상실하며, 궁극적으로는, 감지 증폭기들(230a)의 내용들을 그러한 메모리 셀들로 복사하기 위해 후 기입 동작이 수행되어야 하겠지만, 그 대신, 기입 동작의 전반적인 타이밍은, 좀더 짧은 전체 타이밍들의 미니 기입 동작을 수행할 수 있는 기회를 제공하며, 감소될 수도 있다.
소정 로우가 현재적으로 개방 로우 뱅크(200)는 아니지만 소정 로우의 내용 들이 이미 감지 증폭기들(230a)로 복사된 (양자의 조건들이 어쩌면 상태 로직(160)에 의해 지시되는) 경우의 서브어레이(210a)내 소정 로우로의 또 하나의 예시적 메모리 기입 동작에서, 기입 동작에는 미니 로우 활성화 명령이 선행될 수도 있다. 그러한 미니 로우 활성화 명령은, 소정 로우의 메모리 셀들이 액세스되도록 준비할 필요는 없지만, 소정 로우가 이제는 개방 로우이도록, 로우 어드레스 디코더(240)의 설정을 변경하는데 사용됨으로써, 메모리 셀들의 이러한 준비가 발생하는데 과도한 지연이 초래되는 것을 방지할 수도 있다. 아이솔레이터 로직(250)은, 기입 동작으로부터 수신되는 데이터를 래치하기 위해, 아이솔레이터들(238a)을 동작시켜 감지 증폭기들(230a)을 글로벌 I/O 라인들(264) 중 대응되는 라인들에 연결할 수 있다. 아이솔레이터 제어 로직(250)은 또한 아이솔레이터들(216a)을 동작시켜 서브어레이(210a)내의 비트 라인들을 감지 증폭기들(230a)에 연결할 수도 있고, 로우 어드레스 디코더(240)는 소정 로우에 대응되는 워드 라인을 동작시켜, 기입 동작으로부터 수신되는 데이터가 그러한 비트 라인들을 통해 소정 로우의 메모리 셀들에도 기입되게 함으로써, 감지 증폭기들(230a)과 그러한 메모리 셀들의 내용들간에 일관성을 유지할 수도 있다. 다른 방법으로, 기입 동작으로부터 수신되는 데이터가 감지 증폭기들(230a)에만 저장되고 그러한 메모리 셀들에는 저장되지 않는 미니 기입 동작이 수행된다면, 감지 증폭기들(230a)의 내용들은 오염되고, 감지 증폭기들(230a)의 오염된 내용들을 보존하기 위해 궁극적으로는, 그러한 메모리 셀들로의 후 기입 동작이 필요할 것이다.
소정 로우가 뱅크(200)의 현재적 개방 로우가 아니며 소정 로우의 내용들이 아직까지 감지 증폭기들(230a)로 복사되지 않은 (양자의 조건들이 어쩌면 상태 로직(260)에 의해 지시되는) 경우의 서브어레이(210a)내 소정 로우로의 또 다른 예시적 메모리 기입 동작에서, 기입 동작에는 로우 활성화 명령이 선행될 수도 있다. 그러한 로우 활성화 명령은, 소정 로우가 이제는 개방 로우이도록, 로우 어드레스 디코더(240)의 설정을 변경하는데 뿐만 아니라, 소정 로우의 메모리 셀들이 액세스되도록 준비하는데도 사용될 수 있다. 아이솔레이터 로직(250)은, 기입 동작으로부터 수신되는 데이터를 래치하기 위해, 아이솔레이터들(238a)을 동작시켜 감지 증폭기들(230a)을 글로벌 I/O 라인들(264) 중 대응되는 라인들에 연결할 수 있다. 아이솔레이터 제어 로직(250)은 또한 아이솔레이터들(216a)을 동작시켜 서브어레이(210a)내의 비트 라인들을 감지 증폭기들(230a)에 연결할 수도 있고, 로우 어드레스 디코더(240)는 소정 로우에 대응되는 워드 라인을 동작시켜, 기입 동작으로부터 수신되는 데이터가 그러한 비트 라인들을 통해 연속 기입 방식으로 소정 로우의 메모리 셀들에도 기입되게 할 수 있다. 다른 방법으로, 기입 동작으로부터의 데이터가 그러한 메모리 셀들에는 저장되지 않도록, 미니 기입 동작이 수행된다면, 그러한 감지 증폭기들의 내용들은 오염되고, 오염된 내용들을 보존하기 위해, 궁극적으로는, 그러한 메모리 셀들로의 후 기입 동작이 필요할 것이다.
후 기입 동작들이 필요할 때 수행되기 위해, 감지 증폭기들(230a-d)의 내용들의 오염 여부에 관한 현재 정보가 보유되어야 하고, 일부 실시예들에서는, 그 정보가 상태 로직(260)내에, 어쩌면 서브어레이들(210a-d) 각각으로부터의 어떤 로우가 감지 증폭기들(230a-d)의 대응되는 감지 증폭기들로 복사된 내용들을 갖는지에 관한 정보와 함께, 보유될 수도 있다. 일부 실시예들에서는, 후 기입 동작이 발생하는 타이밍이, 어쩌면 후 기입 동작이 수행될 필요가 있는 모든 뱅크(200) 또는 서브어레이들(210a-d) 중 어느 하나가 후 기입 동작이 수행되기에 충분한 시간 동안 액세스되지 않을 때를 판정하고자 하는 알고리즘에 기초해, 뱅크(200)가 그 일부인 메모리 장치내의 로직에 의해 제어될 수도 있다. 다른 방법으로, 후 기입 동작의 발생은, 메모리 컨트롤러와 같은, 메모리 장치 외부의 로직에 의해 제어될 수도 있다. 또한, 후 기입 동작들은 때때로, 감지 증폭기들이 다른 로우의 내용들을 래치하는데 이용될 수 있도록 하기 위해, 감지 증폭기들(230a-d) 중 하나로부터 일 로우를 위한 오염된 내용들을 제거해야 할 필요성에 의해 요구될 수도 있다.
도 3은 메모리 시스템을 이용하는 일 실시예의 간략화된 블록도이다. 메모리 시스템(300)은, 적어도 부분적으로, 메모리 버스(380)를 통해 함께 연결되어 있는 메모리 컨트롤러(370) 및 메모리 장치(390)로 이루어진다. 메모리 시스템들의 설계 분야 당업자들이라면, 도 3이 비교적 단순한 메모리 시스템의 일 형태를 도시하며, 다음에서 청구되는 본 발명의 정신 및 범위를 벗어나지 않으면서, 컴포넌트들의 정확한 배열 및 구성이 감소되거나, 증가되거나, 변경될 수 있는 다른 실시예들이 가능하다는 것을 쉽게 알 수 있을 것이다. 예를 들어, 수반되는 논의의 단순화를 위해, 메모리 시스템(300)은 단 하나의 메모리 버스(380) 및 단 하나의 메모리 장치(390)를 갖는 것으로 도시되어 있지만, 당업자들이라면, 메모리 시스템(300)의 가능한 여타 실시예들이 다수의 메모리 버스들 및/또는 장치들로 이루어질 수도 있다는 것을 쉽게 이해할 수 있을 것이다.
메모리 컨트롤러(370)는, 메모리 컨트롤러(370)에 연결되어 있는 (나타내지 않은) 외부 장치들에 메모리 장치(390)로의 액세스를 제공하는 것의 일부로서, 메모리 장치(390)에 의해 수행되는 기능들을 제어한다. 구체적으로, 메모리 컨트롤러(370)에 연결되어 있는 외부 장치는 메모리 컨트롤러(370)로 메모리 장치(390)내에 데이터를 저장하기 위한 그리고 메모리 장치(390)로부터 저장된 데이터를 검색하기 위한 명령들을 발행한다. 메모리 컨트롤러(370)는 이 명령들을 수신하고 이 명령들을, 메모리 장치(390)와 메모리 버스(380)간의 인터페이스를 구성하는 메모리 버스(380) 및/또는 제어 로직(391)과 데이터 버퍼(397)의 조합과 호환 가능한 타이밍 및 프로토콜들을 가진 포맷으로 메모리 장치(390)로 전달한다. 사실상, 메모리 컨트롤러(370)는 외부 장치들로부터의 판독 및 기입 명령들에 응답하여 메모리 장치(390)내의 메모리 셀들에 대해 형성된 액세스들을 조정한다. 다양한 실시예들에서, 메모리 컨트롤러(370)는, 이러한 기능들을 지지하여, 정기적인 리프레시 동작들의 개시 및/또는 액세스들 사이에서의 사전 충전 동작들의 발생을 포함하여, 메모리 장치(390)내에 저장된 데이터가 보존될 것을 보장하기 위해 수행되어야 하는 다양한 유지 보수 동작들도 조정한다.
메모리 버스(380)는 메모리 컨트롤러(370) 및 메모리 장치(390)를 다같이 연결하는 다양한 제어, 어드레스 및 데이터 신호 라인들로 이루어진다. 메모리 버스(380)의 여러 가능한 실시예들을 구성하는 다양한 신호 라인들의 정확한 수와 특징들은, 다른 것들 중에서도, FPM(fast page mode) 메모리 장치들, EDO(extended data out), 듀얼-포트 VRAM(video RAM), WRAM(window RAM), SDR(single data rate) DRAM, DDR(double data rate) DRAM, RAMBUSTM DRAM 등과 같은, DRAM 장치들인 메모리 장치들의 공지 유형들과 호환 가능한 메모리 인터페이스들을 포함하여, 임의의 가능한 다수 메모리 인터페이스들과 호환 가능하도록 구성될 수도 있다. 일부 실시예들에서, 다양한 신호 라인들상의 활동이 클록 신호에 의해 조정되어야 할 경우, 신호 라인들 중 하나 이상, 어쩌면 제어 신호 라인들은 메모리 컨트롤러(370)와 메모리 장치(390) 사이에서 클록 신호를 전송하는 기능을 한다. 일부 실시예들에서, 하나 이상의 제어 신호들 및 어드레스 신호들은, 제어 신호들 및 어드레스 신호들이 상이한 시점들에서 메모리 컨트롤러(370)와 메모리 장치(390) 사이에서 신호들을 전달하기 위한 공통 컨덕터들을 통해 전송되도록, 공통 신호 라인들로 멀티플렉싱될 수도 있다. 또한, 일부 실시예들에서는, 하나 이상의 어드레스 신호들 및 데이터 신호들이 공통 신호 라인들로 멀티플렉싱될 수도 있다. 또 다른 실시예들에서는, 어드레스들, 명령들 및/또는 데이터가 패킷들로 전송될 수도 있다.
다양한 실시예들에서, 메모리 장치(390)는, 메모리 버스(390)와 상호 운용 가능하도록 구성된 제어 로직(391) 및 데이터 버퍼(397)로 이루어진 인터페이스를 갖춘 DRAM 메모리 장치이다. 일부 실시예들에서, 메모리 장치(390)는 단일 집적 회로이다. 다른 실시예들에서, 메모리 장치(390)는, SIMM(single inline memory module), SIPP(single inline pin package), DIMM(dual inline memory module) 등과 같은, 분리형 메모리 모듈의 다수 집적 회로들로 이루어진다.
메모리 장치(390)의 메모리 셀들은, 뱅크들(399a-399d)과 같은, 다수 뱅크들 로 분류되는데, 각각의 뱅크는, 앞서 도 1 및 도 2와 관련하여 상세하게 설명된 바와 같이, 다수의 서브어레이들로 이루어지고, 각 서브어레이내의 메모리 셀들은 로우들 및 컬럼들로 구성된다. 일부 실시예들에서, 제어 로직(391)은 메모리 컨트롤러(370)로부터 메모리 버스(380)를 통해 적어도 일부의 명령들 및 어드레스들을 수신하고, 뱅크들(399a-399d) 중 하나 이상의 하나 이상의 특정 부분들에 액세스하기 위해, 그 명령들을 뱅크 컨트롤러들(393a-d), 컬럼 어드레스 디코더(394) 및/또는 뱅크 선택 로직(392)을 통해 전달한다. 일반적으로, 메모리 장치(390)내의 메모리 셀에 대한 액세스를 획득하기 위해, 그 메모리 셀의 어드레스는 메모리 컨트롤러(370)에 의해 메모리 버스(380)를 통해 메모리 장치(390)의 제어 로직(391)으로 전송되는 3개 부분들, 즉, 소정 메모리 셀의 뱅크, 로우 및 컬럼으로 이루어진다. 뱅크 컨트롤러들(393a-d) 중 적어도 하나에는 제어 로직(391)에 의해, 뱅크들(399a-d) 중 대응되는 하나의 적절한 서브어레이 및 로우를 선택하기 위해 디코딩되어야 하는 로우 어드레스가 제공된다. 뱅크 컨트롤러들(393a-d)은 뱅크들(399a-d) 각각내의 적합한 서브어레이들내 아이솔레이터들 및/또는 감지 증폭기들도 제어하여 소정 서브어레이의 적합한 로우에서 수행되고 있는 모든 형태의 액세스 동작을 수행한다. 도 1 및 도 2를 참조하여 논의된 것과 달리, 메모리 셀들의 로우들과 감지 증폭기들의 로우들간의 아이솔레이터들은, 액세스 동작들을 수행하는 것의 일부로서 메모리 셀들과 감지 증폭기들 사이에서의 데이터 전달을 용이하게 위해, 메모리 셀들을 감지 증폭기들에 선택적으로 연결하는데 사용되는 한편, 다른 시점들에서는, 감지 증폭기들에 의해 저장된 데이터가 손실되지 않는 상태에 서, 메모리 셀들로부터 아이솔레이터들로 데이터를 전달 중인 비트 라인들이 사전 충전될 수 있도록 하기 위해, 그와 같은 메모리 셀들을 그러한 감지 증폭기들로부터 선택적으로 분리하는데도 사용된다. 이 또한, 도 1 및 도 2를 참조하여 논의된 것과는 달리, 그러한 감지 증폭기들과 결국은 그러한 감지 증폭기들이 선택적으로 연결되는 I/O 선택 멀티플렉서(395)에 이르는 글로벌 I/O 라인들간의 다른 아이솔레이터들은, 궁극적으로 메모리 장치(390)와 메모리 컨트롤러(370) 사이의 데이터 전달을 가능하게 한다. 다른 시점들에서, 감지 증폭기들과 글로벌 I/O 라인들 사이의 아이솔레이터들은, 감지 증폭기들에 의해 일 서브어레이로부터 저장된 데이터가, 다른 서브어레이에 대응되는 감지 증폭기들이 그와 같은 I/O 라인들을 통한 데이터 전달에 참여함에 따라 상실되는 것을 방지하기 위해, 그러한 감지 증폭기들을 그러한 글로벌 I/O 라인들로부터 분리하는데 사용된다. 뱅크 선택 로직(392)에는 제어 로직(391)에 의해 어드레스의 뱅크 선택 부분이 제공되고, 뱅크 선택 로직(392)은 뱅크 컨트롤러들(393a-d) 중 적합한 하나에 방금 설명된 기능들을 수행할 것을 지시한다. 컬럼 어드레스 디코더(394)에는 제어 로직(391)에 의해 액세스될 적합한 컬럼(들)을 지시하는 어드레스의 컬럼 어드레스 부분이 제공되고, 뱅크 선택 로직(393)과 함께, 컬럼 어드레스 디코더는 I/O 선택 멀티플렉서(395)를 동작시켜 적합한 컬럼(들)을 선택한다. 데이터 버퍼(397)는, 다양한 데이터 전달 타이밍들을 지지하여, 필요에 따라, 메모리 컨트롤러(370)와 메모리 장치(390)의 I/O 선택 멀티플렉서(395) 사이에서 전달 중인 데이터를 래치한다.
일부 실시예들에서, 메모리 컨트롤러(370) 및/또는 제어 로직(391)은, 각각, 메모리 장치의 뱅크들(399a-d)에 대응되는 뱅크 상태 버퍼들(379a-d 및/또는 398a-d)을 보유하는데, 여기에는, 각 뱅크내 메모리 셀들의 하나 이상의 로우들의 상태에 관한 정보의 다양한 유형들이 저장된다. 구체적으로, 상태 버퍼들(379a-d 및/또는 398a-d) 각각은, 뱅크들(399a-d) 중 대응되는 뱅크 각각의 서브어레이 각각에서 어떤 로우가 그 서브어레이에 연결되어 있는 감지 증폭기들에 의해 판독되고 캐싱되었는지(즉, 그 로우의 내용들이 그 서브어레이에 연결되어 있는 감지 증폭기들로 복사되었는지)에 대한 지시를 저장한다. 타이밍, 프로토콜, 주고받기(handshaking) 준비들 등을 포함하여, 메모리 버스(380)의 다양한 특징들에 따라, 뱅크 상태 버퍼들(379a-d 및 398a-d) 모두의 제공은 불필요한 것으로 인식될 수도 있지만, 메모리 컨트롤러(370) 및 제어 로직(391) 모두가, 어떤 로우들이 감지 증폭기들 등에 의해 캐싱되는지에 대한 국부적 지시(local indication)를 각각 보유하는 것이 바람직하게 생각될 수도 있다. 메모리 컨트롤러(370) 및/또는 제어 로직(391)은, 뱅크들(399a-d) 중 하나의 소정 로우로부터의 데이터가 감지 증폭기들에 의해 그것이 캐싱된 곳으로부터 단순히 판독될 수 있는지 아니면, 소정 로우의 데이터에 대한 액세스 동작이 발생할 수 있기 전에, 사전 충전, 로우 활성화, 미니 로우 활성화 등을 위한 시간을 허용하기 위한 지연들과 같은, 추가 지연들이 초래되어야 하는지를 포함하여, 어떤 명령들 및/또는 동작들이 소정 데이터 부분을 검색하는데 필요한지를 판정하기 위해, 각각, 뱅크 상태 버퍼들(379a-d 및/또는 398a-d)의 내용들에 의존할 수도 있다.
메모리 컨트롤러(370)는 메모리 장치(390)내의 개방 로우들 및 캐싱 로우들 의 상태에 관한 데이터를, 뱅크 상태 버퍼들(379a-d)과 같은, 저장 장치의 소정 형태에 보유하지만, 제어 로직(391)은 대응되는 뱅크들의 상태 버퍼들(398a-d)을 갖지 않는 경우의 실시예들에서, 메모리 컨트롤러(370)는, 메모리 장치(390)내에 보유 중인 상태 정보의 이러한 결핍을 보완하기 위한 방법으로서, 다양한 동작들이 메모리 장치(390)내에서 수행되는 방식을 좀더 직접적으로 제어하기 위해, 판독, 기입, 로우 활성화, 및/또는 다른 명령들의 상이한 변경들을 메모리 장치(390)로 전송할 수도 있다. 예를 들어, 메모리 장치(390)는 소정 로우를 위한 데이터가 좀더 빠른 액세스를 위해 감지 증폭기들로부터 이용 가능할 수도 있다는 것을 판정하는데 필요한 상태 정보가 부족할 것이므로, 소정 로우의 메모리 셀들로부터 아니라, 감지 증폭기들로부터 소정 로우의 데이터를 직접적으로 판독할 것을 메모리 장치(390)에 지시하기 위해 메모리 컨트롤러(370)에 의해 전송되는 판독 명령의 상이한 버전들이 존재할 수도 있다. 다른 일례로서, 소정 로우의 실제 메모리 셀들을 실제로 활성화하여 그러한 메모리 셀들이 판독 및/또는 기입을 위해 액세스 가능하게 하는 대신, 소정 로우에 대응되는 특정 감지 증폭기들의 데이터가 판독 및/또는 기입을 위해 액세스 가능하도록, 로우 어드레스 디코더의 설정을 단순히 변경할 것을 메모리 장치(390)에 지시하기 위해 메모리 컨트롤러(370)에 의해 전송되는 로우 어드레스 명령의 상이한 버전들이 존재할 수도 있다. 더 나아가, 제어 로직(391) 또한 감지 증폭기들의 내용들의 오염 여부에 관한 정보를 보유하고 있지 않다면, 메모리 장치(390)에 뱅크들(399a-d) 중 하나의 감지 증폭기들에만 데이터를 기입하고 그러한 감지 증폭기들에 연결되어 있는 로우의 메모리 셀들에는 기입하지 않을 것을 지시하기 위해 메모리 컨트롤러(370)에 의해 전송되는 기입 명령의 상이한 버전들이 존재할 수도 있다. 또한, 감지 증폭기들의 오염된 내용들을 로우의 메모리 셀들로 복사하기 위한 후 기입 동작들이 발생하는 때를 직접적으로 제어하기 위해 메모리 컨트롤러(370)에 의해 전송되는 명시적 후 기입 명령이 존재할 수도 있다.
다양한 실시예들에서 뱅크(399a)내 로우로부터 데이터를 검색하기 위한 판독 동작을 수행하는 일례로서, 메모리 컨트롤러(370)는, 판독될 뱅크(399a)의 소정 로우가 이미 뱅크(399a)내의 개방 로우인지를 그리고 그 로우의 데이터가 여전히 그 로우가 일부인 뱅크(399a)내의 서브어레이에 연결되어 있는 감지 증폭기들내에 캐싱되어 있는지의 여부를 판정하기 위해, 뱅크(399a)에 관한 정보를 위한 뱅크 상태 버퍼(379a)의 내용들을 점검할 수도 있다. 소정 로우가 실제로 뱅크(399a)를 위한 개방 로우이고 소정 로우로부터의 데이터가 실제로 그러한 감지 증폭기들내에 캐싱되어 있다면, 메모리 컨트롤러(370)는 메모리 버스(380)를 통해, 그러한 감지 증폭기들로부터 데이터를 검색하기 위한 판독 명령을 메모리 장치(390)로 전송하기만 하면 될 수도 있다. 일부 실시예들에서, 이러한 판독 명령은, 그러한 감지 증폭기들로부터 판독하는데 필요한 비교적 짧은 시간을 이용하기 위해, 직접적으로, 메모리 셀들의 로우로부터 데이터가 검색되는 좀더 전통적인 판독 명령에 의해 가능한 것보다 전반적으로 좀더 짧은 타이밍들을 가진 "미니 판독" 명령일 수도 있다. 메모리 컨트롤러(370)가, 소정 로우가 이미 개방 상태이며 여전히 감지 증폭기들에 의해 캐싱되고 있다고 판정했을 때, 선행하는 사전 충전 또는 로우 활성화없이, 판독 명령을 전송하는 경우의 실시예들에서, 제어 로직(391)은 이번에도, 소정 로우 가 뱅크(399a)내의 개방 로우인지 그리고 여전히 감지 증폭기들에 의해 캐싱되고 있는지를 판정하기 위해, 뱅크 상태 버퍼(398a)의 내용들을 점검할 수 있다. 제어 로직(391)이, 소정 로우가 개방 로우이고 캐싱되어 있다고 판정하면, 제어 로직(391)은 판독 명령만을 수신하는 것을 허용할 수도 있고, 소정 로우의 메모리 셀들로부터 직접적으로 데이터를 판독하는 대신에, 데이터가 캐싱된 감지 증폭기들로부터 직접적으로 소정 로우의 데이터를 판독할 수도 있고, 메모리 장치(390)는, 그에 따라, 좀더 빨리, 어쩌면 미니 판독 명령의 좀더 짧은 타이밍들에 따라, 그 데이터를 메모리 컨트롤러(370)에 공급할 수 있을 것이다.
그러나, 뱅크(399a)로부터 판독될 소정 로우가 뱅크(399a)를 위한 개방 로우는 아니지만, 소정 로우로부터의 데이터가 여전히 소정 로우가 그 일부인 서브어레이에 연결되어 있는 감지 증폭기들내에 캐싱되어 있다면, 일부 실시예들에서, 메모리 컨트롤러(370)는 부가적으로, 뱅크(399a)내의 다른 로우가 뱅크(399a)를 위한 개방 로우인지의 여부를 판정하기 위해, 뱅크 상태 버퍼(379a)의 내용들을 점검할 수도 있다. 이런 실시예들에서, 다른 로우가 뱅크(399a)를 위한 개방 로우인 것으로 밝혀지면, 메모리 컨트롤러(370)는, 소정 로우를 개방하기 위한 로우 활성화 명령을 전송하기 전에, 그 로우를 폐쇄하기 위한 사전 충전 명령을 전송할 수도 있다. 다른 방법으로, 다른 실시예들에서는, 소정 로우의 데이터가 그러한 감지 증폭기들내에 이미 캐싱되어 있다는 사실로 인해 뱅크(399a)내의 다른 로우가 개방인지의 여부에 대한 점검이 이루어지지 않을 수도 있는데, 이는 소정 로우의 데이터가 그러한 감지 증폭기들에 캐싱되어 있다는 사실은 개방일 수도 있는 다른 로우를 폐쇄하기 위한 사전 충전 명령을 수행할 필요성을 미연에 방지하는 것으로 보여지기 때문이다. 이러한 다른 실시예들에서, 메모리 컨트롤러(370)는, 뱅크(399a)내의 다른 로우가 개방인지의 여부에 상관없이, 사전 충전 명령을 전송하지 않으면서 소정 로우를 개방하기 위한 로우 활성화 명령을 전송할 수도 있다. 개방일 수도 그렇지 않을 수도 있는 다른 로우를 폐쇄하기 위해 사전 충전 명령이 전송되는지에 상관없이, 소정 로우를 개방하기 위한 로우 활성화 명령을 전송한 후, 메모리 컨트롤러(370)는 그러한 감지 증폭기들로부터 필요한 데이터를 검색하기 위한 판독 명령을 메모리 장치(390)로 전송한다. 일부 실시예들에서, 이러한 판독 명령에 선행하는 로우 활성화 명령은, 이러한 로우 활성화 명령의 전송과 그러한 감지 증폭기들로부터 필요한 데이터를 검색하는 판독 명령이 교환되는데 필요한 시간이, 필요한 데이터가 소정 로우의 메모리 셀들로부터 직접적으로 검색되는데 필요한 시간보다 짧은 "미니 로우 활성화" 명령일 수도 있다. 메모리 컨트롤러(370)가, 소정 로우가 뱅크(399a)내의 개방 로우는 아니지만 여전히 감지 증폭기들에 의해 캐싱되고 있다고 판정했을 때, 선행하는 사전 충전 명령없이, 판독 명령에 수반되는 로우 활성화 명령을 전송하는 경우의 실시예들에서, 제어 로직(391)은 이번에도, 소정 로우가 뱅크(399a)내의 개방 로우인지를 그리고 소정 로우가 여전히 감지 증폭기들에 의해 캐싱되고 있는지의 여부 및/또는 뱅크(399a)내의 다른 로우가 개방 로우인지의 여부를 판정하기 위해, 뱅크 상태 버퍼(398a)의 내용들을 점검할 수도 있다. 제어 로직(391)이, 소정 로우가 캐싱되고 있지만 개방 로우는 아니라고 판정하면, 제어 로직(391)은, 선행하는 사전 충전 명령없이 소정 로우를 개방하기 위한 로우 활성화 명령을 수신하는 것을 수용할 수도 있고, 그 데이터를 캐싱 중인 감지 증폭기들로의 액세스가 가능하도록 로우 어드레스 디코더의 설정을, 어쩌면 미니 로우 활성화 명령의 좀더 짧은 타이밍들에 따라, 단순히 변경하는 것에 의해, 캐싱되고 있는 소정 로우의 데이터를 이용할 수도 있다. 그 다음, 제어 로직(391)은 판독 명령을 수용할 수도 있고, 소정 로우의 메모리 셀들로부터 직접적으로 데이터를 판독하는 대신에, 그러한 감지 증폭기들로부터 직접적으로 소정 로우의 데이터를 판독할 수도 있다.
다른 방법으로, 소정 로우로부터의 데이터가, 소정 로우가 그 일부인 서브어레이에 연결되어 있는 감지 증폭기들내에 캐싱되어 있지 않다면, 일부 실시예들에서, 메모리 컨트롤러(370)는 부가적으로, 뱅크(399a)내의 소정 로우 이외의 로우가 뱅크(399a)를 위한 개방 로우인지의 여부를 판정하기 위해, 뱅크 상태 버퍼(379a)의 내용들을 점검할 수도 있다. 이런 실시예들에서, 다른 로우가 뱅크(399a)를 위한 개방 로우인 것으로 밝혀지면, 메모리 컨트롤러는 그 로우를 폐쇄하기 위해 사전 충전 명령을 전송할 수도 있다. 다른 방법으로, 사전 충전 명령이 전송되는지의 여부는, 뱅크(399a)를 위한 개방 로우인 것으로 밝혀진 다른 로우가, 소정 로우로부터 데이터를 판독하는데 사용되어야 할 동일한 감지 증폭기들을 사용하는 서브어레이내에 존재하는지의 여부에 의존할 수도 있다. 개방 로우와 소정 로우에 의한 감지 증폭기들의 사용에 대한 이러한 충돌이 존재하는 것으로 밝혀지면, 개방 로우를 폐쇄하고 그러한 감지 증폭기들이 이용될 수 있게 하기 위해, 개방 로우를 폐쇄하기 위한 사전 충전 명령이 필요할 것이다. 이들 다양한 실시예들에서 사전 충전 명령이 필요한지 그리고/또는 전송되어야 하는지에 상관없이, 소정 로우에 저장된 데이터를 판독하는 것은, 메모리 컨트롤러(370)가 뱅크(399a)의 소정 로우를 개방하기 위해 로우 활성화 명령을 전송할 것을 필요로 할 것이다. 그러한 로우 활성화 명령의 전송 및 소정 로우의 메모리 셀들이 판독을 위해 준비되기에 충분한 시간이 지난 후에, 메모리 컨트롤러(370)는, 소정 로우의 메모리 셀들로 하여금 그러한 메모리 셀들내에 저장된 전하들을, 그러한 메모리 셀들을 아이솔레이터들에 연결하는 비트 라인들로 방전하게 하는 판독 명령을 전송할 것인데, 아이솔레이터들은 부가적으로 그러한 비트 라인들을, 판독 명령에 응답하여, 소정 로우의 메모리 셀들내에 저장된 데이터가 감지 증폭기들로 전달되는 한편 메모리 장치(390)에 의해 메모리 컨트롤러(370)로도 전달되도록, 소정 로우로부터의 방전 전하들이 래치되는 감지 증폭기들에도 연결한다. 소정 로우 이외의 로우가 개방이고 제어 로직(391)이 선행하는 사전 충전 명령없이 메모리 컨트롤러(370)로부터 로우 활성화 명령을 수신하는 경우, 제어 로직(391)은, 현재의 개방 로우 및 로우 활성화 명령이 수신된 소정 로우가 동일한 감지 증폭기들을 공유하는지의 여부를 판정하기 위해, 뱅크들의 상태 버퍼(398a)의 내용들을 점검할 수도 있다. 이 점검이 이들 2개 로우들 사이의 이러한 충돌을 드러내지 않으면, 제어 로직(391)은 선행하는 사전 충전 명령없이 로우 활성화 명령을 수용할 수도 있고, 활성화될 소정 로우가 현재적으로 캐싱되어 있지 않다는 것을 지시하는 뱅크 상태 버퍼(398a)내의 상태 정보를 사용해 소정 로우의 실제 메모리 셀들이 로우 활성화 명령에 응답하여 액세스되도록 준비되어야 한다고 판정한다. 마찬가지로, 그 다음, 제어 로직(391)은 소정 로우내의 데이터가 여전히 캐싱되어 있지 않다고 지시하는 동일한 상태 정보를 사용해, 그 로우를 위한 후속의 판독 동작은, 설명된 바와 같이, 소정 로우의 메모리 셀들로부터 직접적으로 데이터를 획득하는 것에 의해 응답되어야 한다고 판정한다.
다양한 실시예들에서, 메모리 컨트롤러(370)는, 데이터를 액세스하기 위한 다른 동작들 사이에서의 뱅크들(399a-d) 중 하나 이상내 로우들에 대한 사전 충전 동작들을 포함하여, 다양한 동작들을 수행할 수도 있다. 다양한 실시예들에서, 메모리 컨트롤러(370)는, 데이터가 다른 로우들로부터 판독되어야 할 것을 예상하여, 로우가 우선적으로 폐쇄되어야 하는 경우들을 예측하기 위해 하나 이상의 페이지 폐쇄 알고리즘들(page closing algorithms)을 이용할 수도 있다. 특정 로우를 폐쇄하기 위한 원인에 상관없이, (앞서 상당히 자세하게 논의된 바와 같이) 메모리 셀들과 감지 증폭기들의 로우들에 대한 입력들 사이에 아이솔레이터들을 준비하는 것은, 그러한 감지 증폭기들에 저장된 데이터가 사전 충전 동작의 결과로서 상실되지 않도록, 그러한 감지 증폭기들을 분리하면서, 메모리 셀들과 증폭기들 사이에서 데이터를 전송하는 비트 라인들에 영향을 미치는 사전 충전 동작들을 수행할 수 있게 하고, 그에 의해, 감지 증폭기들의 이러한 로우들이 메모리 셀들의 전체 로우의 캐시로서 동작하게 하는 것을 지원한다. 실제로, 감지 증폭기들의 로우들내의 이러한 데이터 보존은 메모리 컨트롤러(370)가, 각 로우의 데이터가 감지 증폭기들의 로우에 래치된 후에, 각 로우가 사전 충전 동작에 의해 즉각적으로 폐쇄되는 페이지 폐쇄 알고리즘을 이용할 수 있게 한다. 판독 동작들이 관련될 경우, 이것은, 액세스를 위한 다른 로우를 개방하기 위해 로우 활성화 명령을 전송하기 전에 수행 될 사전 충전 동작을 대기하는 지연이 초래될 필요가 없는 페이지 공백 조건을 초래하기 위해, ("캐시 미스"라고도 할 수 있는) 로우의 데이터가 아직 감지 증폭기들의 로우에 저장되지 않은 로우로부터 데이터를 검색하기 위한 모든 판독 동작을 초래할 것이다. 로우를 판독한 후에 (그리고, 어쩌면, 기입한 후에도) 모든 로우를 폐쇄하는 이런 정책이 이용되어야 한다면, 이런 실시예들에서는, 별도의 판독(또는 기입)과 사전 충전 명령들을 단일 명령으로 조합하는 이점들을 획득하기 위해, 자동 사전 충전 명령을 갖춘 판독 및/또는 자동 사전 충전 명령을 갖춘 기입이 이용될 수도 있다. 로우들에 액세스하는 것에 후속하여 로우들을 폐쇄하기 위해 로우들을 사전 충전하는 것이 예측 알고리즘 또는 덜 복잡한 다른 알고리즘들의 결과로서 발생하는지의 여부에 상관없이, 다른 로우들로부터의 데이터를 캐싱하는데 사용되는 감지 증폭기들의 데이터 손실없이 메모리 장치(390)의 뱅크들(399a-d)내 일부 로우들에 대해 사전 충전 동작들을 수행하는 능력은 다른 동작들을 수행할 때 지연들이 거의 초래되지 않거나 지연들이 전혀 초래되지 않는 상태에서 이러한 사전 충전 동작들 중 적어도 일부를 수행하기 위한 기회를 제공한다.
다양한 실시예들에서 뱅크(399a)내 소정 로우에 데이터를 저장하기 위해 기입 동작을 수행하는 일례로서, 메모리 컨트롤러(370)는, 기입될 소정 로우가 이미 뱅크(399a)내의 개방 로우인지를 그리고 그 로우의 데이터가 현재에도 여전히, 그 로우가 일부인 뱅크(399a)내의 서브어레이에 연결되어 있는 감지 증폭기들내에 캐싱되어 있는지의 여부를 판정하기 위해, 뱅크(399a)에 관한 정보를 위한 뱅크 상태 버퍼(379a)의 내용들을 점검할 수도 있다. 소정 로우가 실제로 뱅크(399a)를 위한 개방 로우이고 소정 로우로부터의 현재 데이터가 실제로 그러한 감지 증폭기들내에 캐싱되어 있다면, 메모리 컨트롤러(370)는 메모리 버스(380)를 통해, 그러한 감지 증폭기들에 데이터를 저장하기 위한 기입 명령을 메모리 장치(390)로 전송하기만 하면 될 수도 있다. 일부 실시예들에서, 이러한 기입 명령은, 그러한 감지 증폭기들에 데이터를 기입하는데 필요한 비교적 짧은 시간을 이용하기 위해, (감지 증폭기들에 기입되는 이외에 또는 감지 증폭기들에 기입되는 대신에) 데이터가 메모리 셀들에 기입되는 좀더 전통적인 기입 명령에 의해 가능한 것보다 전반적으로 좀더 짧은 타이밍들을 가진 "미니 기입" 명령일 수도 있다. 그러나, 데이터를 그러한 감지 증폭기들에 기입하는 것은, 그러한 감지 증폭기들에 저장된 데이터가 그러한 메모리 셀들의 데이터보다 좀더 최신화되는 결과만을 초래할 것이고, 더 나아가, 그러한 감지 증폭기들로부터의 업데이트된 데이터를 그러한 메모리 셀들로 복사하기 위한 후 기입 동작을 후속적으로 수행해야 할 필요성을 초래할 것이며, 이것은 그러한 감지 증폭기들의 내용들의 오염 상태에 관한 상태 정보를 뱅크 상태 버퍼(379a)내에 유지할 것을 필요로 할 수도 있다. 메모리 컨트롤러(370)가, (뱅크 상태 버퍼(379a)를 점검하는 것에 의해) 소정 로우가 이미 개방 상태이며 여전히 감지 증폭기들에 의해 캐싱되고 있다고 판정했을 때, 선행하는 사전 충전 또는 로우 활성화 명령없이, 기입 명령을 전송하는 경우의 이런 실시예들에서, 제어 로직(391)은 이번에도, 소정 로우가 뱅크(399a)내의 개방 로우인지 그리고 여전히 감지 증폭기들에 의해 캐싱되고 있는지를 판정하기 위해, 뱅크 상태 버퍼(398a)의 내용들을 점검할 수도 있다. 제어 로직(391) 또한 (메모리 컨트롤러(370)가 그랬던 것처럼), 소정 로우가 개방 로우이고 캐싱되어 있다고 판정하면, 제어 로직(391)은 기입 명령만을 수신하는 것을 허용할 수도 있고, 데이터를 소정 로우의 메모리 셀들에도 기입하는 대신에, 데이터가 캐싱된 감지 증폭기들에만 소정 로우의 데이터를 기입할 수도 있으며, 제어 로직(391)이, 후속적인 후 기입 동작을 수행하기 위한 준비로서, 그러한 감지 증폭기들의 내용들에 대한 결과적 오염 상태를 뱅크들의 상태 버퍼(398a)에 기록할 수 있음에도 불구하고, 메모리 장치(390)는 좀더 빨리 기입 동작을 완결할 수 있을 것이다.
다른 방법으로, 뱅크(399a)에 기입될 소정 로우가 뱅크(399a)를 위한 개방 로우는 아니지만 (소정 로우는 사전 충전 동작을 통해 이미 폐쇄되었을 수도 있지만), 소정 로우로부터의 데이터가 여전히 소정 로우가 그 일부인 서브어레이에 연결되어 있는 감지 증폭기들내에 캐싱되어 있다면, 일부 실시예들에서, 메모리 컨트롤러(370)는 부가적으로, 뱅크(399a)내의 다른 로우가 뱅크(399a)를 위한 개방 로우인지의 여부를 판정하기 위해, 뱅크 상태 버퍼(379a)의 내용들을 점검할 수도 있다. 이런 실시예들에서, 다른 로우가 뱅크(399a)를 위한 개방 로우인 것으로 밝혀지면, 메모리 컨트롤러(370)는, 소정 로우를 개방하기 위한 로우 활성화 명령을 전송하기 전에, 그 로우를 폐쇄하기 위한 사전 충전 명령을 전송할 수도 있다. 다른 방법으로, 다른 실시예들에서는, 소정 로우의 데이터가 그러한 감지 증폭기들내에 이미 캐싱되어 있다는 사실로 인해 뱅크(399a)내의 다른 로우가 개방인지의 여부에 대한 점검이 이루어지지 않을 수도 있는데, 소정 로우의 데이터가 그러한 감지 증폭기들에 캐싱되어 있다는 사실은 개방일 수도 있는 다른 로우를 폐쇄하기 위한 사 전 충전 명령을 수행할 필요성을 미연에 방지하는 것으로 보여지기 때문이다. 이러한 다른 실시예들에서, 메모리 컨트롤러(370)는, 뱅크(399a)내의 다른 로우가 개방인지의 여부에 상관없이, 사전 충전 명령을 먼저 전송하지 않으면서 로우 활성화 명령을 전송할 수도 있다. 다른 로우를 폐쇄하기 위해 사전 충전 명령이 전송되는지의 여부에 상관없이, 소정 로우를 개방하기 위해 로우 활성화 명령을 전송한 후, 메모리 컨트롤러(370)는 적어도 그러한 감지 증폭기들에 기입되는 데이터를 저장하기 위한 기입 명령을 메모리 장치(390)로 전송한다. 일부 실시예들에서, 로우 활성화 및 기입 명령들은, 소정 로우의 메모리 셀들을 실제로 기입되도록 준비할 로우 활성 명령 및 기입 동작의 데이터를 실제로 그러한 메모리 셀들에 기입할 기입 명령 모두를 수행하는데 필요한 것보다 짧은 시간으로, 단순히 그러한 감지 증폭기들이 데이터를 저장하는데 이용되게 한 다음 기입 동작의 데이터를 그러한 감지 증폭기들에 저장하기 위한 "미니 로우 활성화" 및 "미니 기입" 명령일 수도 있다. 또한, 메모리 컨트롤러(370)가, 소정 로우가 뱅크(399a)내의 개방 로우는 아니지만 여전히 감지 증폭기들에 의해 캐싱되고 있다고 판정했을 때, 선행하는 사전 충전 명령없이, 기입 명령에 수반되는 로우 활성화 명령을 전송하는 경우의 이러한 실시예들에서도, 제어 로직(391)은, 소정 로우가 뱅크(399a)내의 개방 로우인지를 그리고 소정 로우가 여전히 감지 증폭기들에 의해 캐싱되고 있는지의 여부 및/또는 뱅크(399a)내의 다른 로우가 개방 로우인지의 여부를 판정하기 위해, 뱅크 상태 버퍼(398a)의 내용들을 점검할 수도 있다. 제어 로직(391)이 (메모리 컨트롤러(370)가 그랬던 것처럼), 소정 로우가 캐싱되고 있지만 개방 로우는 아니라고 판정하면, 제어 로직(391)은, 선행하는 사전 충전 명령없이 소정 로우를 개방하기 위한 로우 활성 명령을 수신하는 것을 수용할 수도 있고, 그 데이터를 캐싱 중인 감지 증폭기들로의 액세스가 가능하도록 로우 어드레스 디코더의 설정을, 어쩌면 미니 로우 활성화 명령의 좀더 짧은 타이밍들에 따라, 단순히 변경하는 것에 의해, 캐싱되고 있는 소정 로우의 데이터를 이용할 수도 있다. 그 다음, 제어 로직(391)은 기입 명령을 수용할 수도 있고, 어쩌면 미니 기입 명령의 좀더 짧은 타이밍들에 따라, 소정 로우의 메모리 셀들에는 데이터를 기입하지 않으면서, 그러한 감지 증폭기들에만 데이터를 기입할 수도 있다. 그러나, 앞서 지적된 바와 같이, 그러한 감지 증폭기들이 소정 로우의 데이터보다 최신인 데이터를 저장하도록 미니 기입 명령이 수행될 경우, 그러한 감지 증폭기들의 이러한 결과적 오염 상태에 관한 정보가 뱅크 상태 버퍼들(379a 및/또는 398a)에 기록될 수도 있다.
감지 증폭기들로부터, 메모리 장치(390)의 I/O 선택 멀티플렉서(395)와 같은, 메모리 장치의 다른 부분들로 데이터를 전송하는데 사용되는 그러한 감지 증폭기들과 글로벌 I/O 라인들 사이에 아이솔레이터들을 준비하는 것은 그러한 메모리 장치의 동작에 상당한 융통성을 제공한다. 구체적으로, 다른 DRAM 메모리 장치들에서 발견된 다른 로우를 개방하기 전에 뱅크내의 모든 개방 로우를 항상 폐쇄해야 한다는 요구 사항을 엄격하게 고수해야 할 필요성은 메모리 장치(390)의 동작에서 빈번하게 무시될 수 있다. 액세스될 새로운 로우가, 이미 개방되어 있는 다른 로우와 하나 이상의 서브어레이들의 블록에서 동일한 감지 증폭기들을 공유하지만 않는다면, 전송을 위해 대기하는 지연의 초래 및 사전 충전 명령의 수행이 발생하지 않아도, 새로운 로우가 개방될 수 있다. 실질적으로, (뱅크내 하나 이상의 서브어레이들의 매 블록에 대한 1개 로우까지의) 뱅크내 다수 로우들이, 다른 로우로부터의 데이터 판독을 가능하게 하기 위해 후속적으로 폐쇄될 필요없이, 실제로 개방될 수 있다. 이러한 개방 로우를 판독하는 것과 이러한 다른 개방 로우를 판독하는 것 사이에서 전환하는 것은, 다음으로 전송되는 판독 명령에 의해 판독될 새로운 로우의 로우 어드레스를 전송하는 것과 다를 바가 없는, (앞서 설명된 바와 같은) "미니 로우 활성화" 명령의 전송 정도만을 요할 것이다.
도 4는 컴퓨터 시스템을 이용하는 실시예의 간략화된 블록도이다. 컴퓨터 시스템(400)은, 적어도 부분적으로, CPU(central processing unit;410), 시스템 로직(420), 및 메모리 장치(490)로 이루어진다. 시스템 로직(420)은 CPU(410)에 연결되고, CPU(410)에, 시스템 로직(420)이 연결되어 있기도 한 메모리 장치(490)로의 액세스를 제공하는 것을 포함하여, 시스템 로직(420)내의 메모리 컨트롤러(470)를 사용해, CPU(410)를 지원하는 다양한 기능들을 수행한다. CPU(410), 시스템 로직(420) 및 메모리 장치(490)는, CPU(410)에 의한 머신 판독 가능 명령어들의 실행과 데이터 및 명령어들의 메모리 장치(490)내 저장을 지원할 수 있는 컴퓨터 시스템(400)에 대한 코어 형태를 구성한다.
다양한 실시예들에서, CPU(410)는, 널리 공지되고 사용되는 "x86" 명령어 세트의 적어도 일부를 실행할 수 있는 CPU를 포함하여, CPU의 다양한 유형들 중 하나일 수 있고, 다른 여러 실시예들에서는, 하나 이상의 CPU가 존재할 수도 있다. 다양한 실시예들에서, 메모리 장치(490)는, SDRAM(synchronous dynamic RAM)의 FPM(fast page mode), EDO(extended data out), SDR(single data rate) 또는 DDR(double data rate) 형태들, RAMBUSTM 인터페이스를 이용하는 다양한 기술들의 RAM 등을 포함하여, DRAM(dynamic random access memory)의 다양한 유형들 중 하나일 수 있고, 메모리 컨트롤러(470)는 로직(420)에 메모리 유형에 적합한 인터페이스를 제공한다. 메모리 장치(490)의 메모리 셀들 중 적어도 일부는 뱅크들(499a-d)로 분할되는데, 뱅크들 각각은 2차원 메모리 어레이의 로우들 및 컬럼들로 구성된 메모리 셀들로 이루어진다. 메모리 장치(490)내의 메모리 셀들 중 일부에 액세스하기 위해서는, 그 부분이 메모리 컨트롤러(470)에 의해 뱅크, 로우 및 컬럼 어드레스들의 조합으로써 어드레싱되어야 한다. 당업자들은, 메모리 셀들의 4개 뱅크들, 즉, 뱅크들(499a-499d)을 갖춘 단일 메모리 장치(490)의 묘사가, 컴퓨터 시스템의 일부일 수 있는 메모리 시스템의 일례일 뿐이며, 다음에서 청구되는 본 발명의 정신 및 범위를 벗어나지 않으면서, 좀더 많은 메모리 장치들이 그리고/또는 메모리 장치들내에 상이한 갯수의 뱅크들이 사용될 수 있다는 것을 알 수 있을 것이다.
일부 실시예들에서, 시스템 로직(420)은 CPU(410)에 연결되어, CPU(410)에, 그에 의해, 저장 매체(461)에 의해 전달되는 데이터 및/또는 명령어들이 액세스될 수 있는 저장 장치(460)로의 액세스를 제공한다. 저장 매체(461)는, CD 또는 DVD ROM, 자기 또는 광 디스켓, 광자기 디스크, 테이프, 반도체 메모리, 종이 또는 다른 재료상의 문자들 또는 천공들 등을 포함하여, 당업자들이라면 이해할 수 있는 광범위한 유형들 및 기술들 중 하나일 수 있다. 일부 실시예들에서는, 비휘발성 메모리 장치(430)가 시스템 로직(420)(또는 컴퓨터 시스템(400)의 다른 부분)에 연결되어, 컴퓨터 시스템(400)이 "리셋"되거나 초기화될 때(예를 들어, 컴퓨터 시스템(400)이 "턴온"되거나 시동될 때), 컴퓨터 시스템(400)을 정상적으로 동작하도록 준비하는데 필요한 태스크들을 수행하기 위해 실행되는 일련의 초기 명령어들을 제공한다. 이런 실시예들의 일부 변형들에서, 컴퓨터 시스템(400)의 초기화 또는 리셋시에, CPU(410)는, CPU(410)에 메모리 장치(490)로의 액세스를 제공하는 메모리 컨트롤러(470)의 정상적인 사용을 준비시키기 위해 실행될 명령어들을 검색하기 위해 비휘발성 메모리 장치(430)에 액세스한다. 저장 장치(460) 및 저장 장치(460)에 의해 사용될 수 있는 임의 형태 저장 매체(461)로의 액세스를 제공하는 시스템 로직(420)의 정상적인 사용을 준비시키기 위해 실행되는 것도 이들과 동일한 검색 명령어들일 수 있다.
일부 실시예들에서, 저장 매체(461)는, CPU(410)로 하여금 메모리 장치(490)에 대한 하나 이상의 테스트들을 수행하게 하여 메모리 장치(490)가 어떤 유형의 DRAM 장치일 수 있는지 그리고/또는 메모리 장치(490)가 어떤 기능들을 지원할 수 있는지를 판정하도록 하기 위해, CPU(410)에 의해 실행될 머신-액세스 가능 명령어들을 전달한다. 이런 테스트들은 메모리 장치(490)의 부분들에 대해 시도되는 일련의 액세스들 및 수신되는 응답들의 특징에 대한 관찰을 포함할 수도 있다. 다른 방법으로, 이런 테스트들은 메모리 장치의 유형을 식별하는 코드를 문의하는 단계 또는 하나 이상의 사양들의 존재를 식별하는 단계를 포함할 수 있거나, 이런 테스 트들은, 메모리 장치의 유형, 다양한 파라미터들, 및/또는 다양한 사양들의 존재나 부재를 식별하는, 메모리 장치(490)내의 비휘발성 메모리 부분에 저장된 데이터를 판독하는 단계를 수반할 수도 있다. 메모리 장치(490)가 감지 증폭기들의 사용을 캐시의 형태로 지원할 수 있고 그리고/또는 메모리 장치(490)가 (여기의 다른 부분에서 충분히 설명된 바와 같이) 캐시의 형태로 이용되는 감지 증폭기들내에 오염된 내용들을 수용하는 것을 지원할 수 있다고 판정되면, CPU(410)는, 이러한 캐싱 능력을 이용하도록 메모리 컨트롤러(470)를 프로그램하거나 구성하게 될 수도 있다. 메모리 컨트롤러(470)가 그렇게 프로그램되는 경우의 실시예들에서, 메모리 컨트롤러(470)는, 메모리 장치(490)의 뱅크들(499a-d) 각각을 구성하는 서브어레이들내의 다양한 로우들의 상태에 관한 데이터를 보유하기 위한 뱅크 상태 버퍼(479)와 같은 저장 장치로의 액세스를 갖거나 그런 저장 장치를 포함할 수도 있다. 뱅크 상태 버퍼(479)와 같은 특정 버퍼에 저장되어 있는지에 상관없이, 이런 데이터는 뱅크들(499a-d) 각각내의 로우들 중 어떤 것이 그러한 로우들 각각이 상주하는 서브어레이들에 연결되어 있는 감지 증폭기들의 로우에 의해 캐싱되는지에 대한 지시를 제공할 수도 있다. 메모리 컨트롤러(470)는, 뱅크들(499a-d) 중 소정의 하나에서 액세스될 로우가 감지 증폭기들의 로우에 의해 캐싱되어 있는지의 여부, 감지 증폭기들의 그 로우의 내용들이 오염되어 있는지의 여부, 액세스될 로우가 이미 개방 상태인지의 여부, 및/또는 각 뱅크내의 상이한 로우가 개방 상태인지의 여부를 판정하기 위해 이런 데이터에 액세스할 수도 있다.
앞서 논의된 바와 같이, 액세스될 로우가 캐싱되어 있고 이미 개방인 것으로 판정되면, 캐시로서 기능 중인 감지 증폭기들의 데이터는 판독 명령(또는 미니 판독 명령)만의 전송 또는 기입 명령(또는 미니 기입 명령)만의 전송으로써 그리고 자동 사전 충전과 함께 또는 자동 사전 충전없이 판독되거나 기입될 수도 있다. 그러나, 액세스될 로우가 캐싱되어 있기는 하지만 아직 개방은 아닌 것으로 판정되면, 캐시로서 기능 중인 감지 증폭기들의 데이터는 로우 활성화 명령(어쩌면 미니 로우 활성화 명령)과 판독 또는 기입 명령(어쩌면 자동 사전 충전을 갖추거나 갖추지 않은 미니 판독 또는 기입 명령) 모두의 전송으로써 판독되거나 기입될 수도 있다. 이런 경우, 개방인 것으로 밝혀진 다른 로우가 존재한다면, 로우 활성화 명령의 전송에는 다른 로우를 폐쇄하기 위한 사전 충전 명령의 전송이 선행될 수도 있다. 다른 방법으로, 액세스될 로우가 로우 감지 증폭기들에 의해 캐싱되어 있지 않은 것으로 판정되면, 로우의 메모리 셀들의 데이터 자체는, 로우 활성화 명령이 완결되기에 적합한 시간을 대기하는 것이 수반되는 로우 활성화 명령의 전송 이후에, 로우의 메모리 셀들내의 데이터가 그로부터 데이터가 판독되거나 그곳으로 데이터가 기입될 감지 증폭기들의 로우로 복사되게 하는 판독 또는 기입 명령의 전송에 의해, 판독되거나 기입될 수도 있다.
도 5는, 메모리 장치의 소정 뱅크내의 소정 로우로부터 데이터를 판독하기 위한 동작들의 실시예들의 흐름도이다. 510에서는, 소정 로우의 내용들이 이미 소정 뱅크내의 대응되는 감지 증폭기들로 복사되었는지의 여부에 대한 판정이 내려진다. 일부 실시예들에서는, 이 판정이, 메모리의 어떤 서브어레이들 또는 블록들의 어떤 로우들이 감지 증폭기들로 복사되었는지, 어떤 로우가 각각의 뱅크에서 개방 상태인지, 그리고/또는 다양한 로우들로부터 감지 증폭기들로 복사된 내용들의 오염 여부에 관해 저장된 정보를 점검하는 메모리 컨트롤러에 의해 이루어진다. 다른 실시예들에서, 이 판정은 나중에, 명령들이 수신됨에 따라, 다양한 동작들이 좀더 짧은 시간에 완결될 수 있게 하기 위해서는 어떤 동작 과정이 취해져야 하는지를 판정하기 위해, 이 또한 저장된 정보를 점검하는 메모리 장치내의 로직에 의해서도 이루어질 수 있다. 소정 로우의 내용들이 이미 감지 증폭기들로 복사되었다면, 520에서는, 소정 로우가 소정 뱅크내의 개방 로우인지의 여부에 관한 판정이 내려진다. 소정 로우가 소정 뱅크의 개방 로우라면, 데이터가 소정 로우의 메모리 셀들 자체로부터 판독된다면 가능했을 시간보다 좀더 짧은 시간내에 데이터가 그러한 감지 증폭기들에서 판독될 수 있도록 하기 위해, 소정 로우의 내용들을 저장 중인 감지 증폭기들과 글로벌 I/O 라인들 사이의 아이솔레이터들이 동작되어 그러한 감지 증폭기들을 그러한 글로벌 I/O 라인들에 연결하는 미니 판독 동작이 수행된다. 그러나, 소정 로우가 소정 뱅크의 개방 로우가 아니라면, 522에서는 미니 로우 활성화 명령이 수행되어, 소정 뱅크의 로우 어드레스 디코더에 대한 설정을 변경함으로써, 소정 로우의 내용들을 저장 중인 감지 증폭기들이 524에서, 방금 설명된 바와 같이, 미니 판독 명령에 의한 판독을 위해 액세스될 수 있게 한다. 일부 실시예들에서, 미니 로우 활성화 및 미니 판독 명령들은, 수행에 시간이 덜 걸리는 로우 활성화 및 판독 명령들의 변경들을 통지하기 위해 메모리 컨트롤러에 의해 전송되는 별도의 상이한 명령들일 수 있는 한편, 다른 실시예들에서는, 메모리 장치내의 로직이, 미니 로우 활성화 또는 미니 판독 명령이 로우 활성화 또는 판독 명 령의 다른 형태 대신에 수행될 수 있는지의 여부를 판정하기 위해, 소정 뱅크내의 소정 로우의 상태에 관한 저장 정보를 자동적으로 점검한다.
다른 방법으로, 510에서, 소정 로우의 내용들이 감지 증폭기들로 복사되지 않았다고 판정되면, 530에서는, 소정 로우에 대응되는 감지 증폭기들의 현재 내용들의 오염 여부에 관한 판정이 이루어진다. 대응되는 그러한 감지 증폭기들의 내용들이 오염되지 않았다면, 540에서는, 소정 로우의 메모리 셀들에 연결되어 있는 비트 라인들이 이미 사전 충전되었는지의 여부에 관한 판정이 내려진다. 비트 라인들이 이미 사전 충전되었다면, 544에서는, (감지 증폭기들이 이런 준비를 요한다면) 감지 증폭기들이 소정 로우로부터 데이터를 수신하는 것을 준비하기 위한 감지 증폭기들의 가능한 사전 충전 및 소정 로우의 메모리 셀들이 액세스되도록 준비하기 위한 로우 활성화 동작이 수행된다. 그러한 비트 라인들이 아직 사전 충전되지 않았다면, 544에서 감지 증폭기들의 가능한 사전 충전 및 로우 활성화 동작이 수행되기 전에, 542에서는, 그러한 비트 라인들을 사전 충전하기 위한 사전 충전 동작이 수행된다. 그러나, 530에서, 대응되는 감지 증폭기들의 내용들이 오염되어 있는 것으로 판정되면, 542에서 그와 같은 비트 라인들이 사전 충전되고, 544에서 가능한 감지 증폭기 사전 충전 및 로우 활성화 동작 모두가 발생하기 바로 전에, 532에서는, 후 기입 동작이 수행되어 그러한 감지 증폭기들의 오염된 내용들을 오염된 내용들이 속하는 로우로 복사한다. 이러한 후 기입 동작에서, 오염된 내용들이 속하는 로우에 연결되어 있는 감지 증폭기들과 (소정 로우의 메모리 셀들에 연결되어 있는 비트 라인들과 동일할 수도 있는) 비트 라인들 사이의 아이솔레이터들은, 그 러한 감지 증폭기들과 그러한 비트 라인들을 다같이 연결하도록 동작되어, 오염된 내용들이 감지 증폭기들에 의해 오염된 내용들이 속하는 로우의 메모리 셀들로 전송될 수 있게 하고, 대응되는 워드 라인이 래칭을 발생시키도록 동작될 때, 그 로우의 메모리 셀들에 의해 래치될 수 있게 한다. 일부 실시예들에서는, 후 기입 동작이 메모리 컨트롤러에 의해 전송되는 명령에 의해 개시될 수 있는 한편, 다른 실시예들에서는, 후 기입 동작이, 현재적으로 오염된 내용들을 저장하고 있는 감지 증폭기들을 사용하는 것을 수반할 로우 활성화 명령을 수신한 결과로서, 메모리 장치내의 로직에 의해 자동적으로 발생될 수도 있다. 544에서의 감지 증폭기들의 가능한 사전 충전 및 소정 로우의 활성화 이후에, 546에서는 판독 동작이 수행된다.
도 6은 메모리 장치의 소정 뱅크내의 소정 로우에 데이터를 기입하기 위한 동작들의 실시예들의 흐름도이다. 610에서는, 소정 로우의 내용들이 이미 소정 뱅크내의 대응되는 감지 증폭기들로 복사되었는지의 여부에 대한 판정이 내려진다. 일부 실시예들에서는, 이 판정이, 메모리의 어떤 서브어레이들 또는 블록들의 어떤 로우들이 감지 증폭기들로 복사되었는지, 어떤 로우가 각각의 뱅크에서 개방 상태인지, 그리고/또는 다양한 로우들로부터 감지 증폭기들로 복사된 내용들의 오염 여부에 관해 저장된 정보를 점검하는 메모리 컨트롤러에 의해 이루어진다. 다른 실시예들에서, 이 판정은 나중에, 명령들이 수신됨에 따라, 다양한 동작들이 좀더 짧은 시간에 완결될 수 있게 하기 위해서는 어떤 동작 과정이 취해져야 하는지를 판정하기 위해, 이 또한 저장된 정보를 점검하는 메모리 장치내의 로직에 의해서도 이루어질 수 있다. 소정 로우의 내용들이 이미 감지 증폭기들로 복사되어 있다면, 620에서는, 소정 로우가 소정 뱅크내의 개방 로우인지의 여부에 관한 판정이 내려진다. 소정 로우가 소정 뱅크의 개방 로우라면, 데이터가 소정 로우의 메모리 셀들 자체로도 기입된다면 가능했을 시간보다 좀더 짧은 시간내에 데이터가 그러한 감지 증폭기들에만 기입될 수 있도록 하기 위해, 소정 로우의 내용들을 저장 중인 감지 증폭기들과 글로벌 I/O 라인들 사이의 아이솔레이터들이 동작되어 그러한 감지 증폭기들을 그러한 글로벌 I/O 라인들에 연결하는 미니 기입 동작이 수행된다. 624에서는, 그 내용들이 이제는 소정 로우의 메모리 셀들 자체의 내용들보다 최신이므로, 그러한 감지 증폭기들이 이제는 오염된 내용들을 가진다는 것을 지시하는 정보도 저장되고, 다양한 실시예들에서, 이러한 오염 상태 정보는 메모리 장치내에 그리고/또는 메모리 장치를 동작 중인 메모리 컨트롤러내에 보유된다. 그러나, 소정 로우가 소정 뱅크의 개방 로우가 아니라면, 622에서는 미니 로우 활성화 명령이 수행되어, 소정 뱅크의 로우 어드레스 디코더에 대한 설정을 변경함으로써, 소정 로우의 내용들을 저장 중인 감지 증폭기들이 624에서, 방금 설명된 바와 같이, 미니 기입 명령에 의한 기입을 위해 액세스될 수 있게 한다. 일부 실시예들에서, 미니 로우 활성화 및 미니 기입 명령들은, 수행에 시간이 덜 걸리는 로우 활성화 및 기입 명령들의 변경들을 통지하기 위해 메모리 컨트롤러에 의해 전송되는 별도의 상이한 명령들일 수 있는 한편, 다른 실시예들에서는, 메모리 장치내의 로직이, 미니 로우 활성화 또는 미니 기입 명령이 로우 활성화 또는 기입 명령의 다른 형태 대신에 수행될 수 있는지의 여부를 판정하기 위해, 소정 뱅크내의 소정 로우의 상태에 관한 저장 정보를 자동적으로 점검한다.
다른 방법으로, 610에서, 소정 로우의 내용들이 감지 증폭기들로 복사되지 않았다고 판정되면, 630에서는, 소정 로우에 대응되는 감지 증폭기들의 현재 내용들의 오염 여부에 관한 판정이 이루어진다. 대응되는 그러한 감지 증폭기들의 내용들이 오염되어 있지 않다면, 640에서는, 소정 로우의 메모리 셀들에 연결되어 있는 비트 라인들이 이미 사전 충전되었는지의 여부에 관한 판정이 내려진다. 그러한 비트 라인들이 이미 사전 충전되었다면, 644에서는, (감지 증폭기들이 이런 준비를 요한다면) 감지 증폭기들이 소정 로우로부터 데이터를 수신하는 것을 준비하기 위한 감지 증폭기들의 가능한 사전 충전 및 소정 로우의 메모리 셀들이 액세스되도록 준비하기 위한 로우 활성화 동작이 수행된다. 그러한 비트 라인들이 아직 사전 충전되지 않았다면, 644에서 감지 증폭기들의 가능한 사전 충전 및 로우 활성화 동작이 모두가 수행되기 전에, 642에서는, 그러한 비트 라인들을 사전 충전하기 위한 사전 충전 동작이 수행된다. 그러나, 630에서, 대응되는 감지 증폭기들의 내용들이 오염되어 있는 것으로 판정되면, 642에서 그와 같은 비트 라인들이 사전 충전되고, 644에서 가능한 감지 증폭기 사전 충전 및 로우 활성화 동작 모두가 발생하기 바로 전에, 632에서는, 후 기입 동작이 수행되어 그러한 감지 증폭기들의 오염된 내용들을 그 내용들이 속하는 로우로 복사한다. 일부 실시예들에서는, 후 기입 동작이 메모리 컨트롤러에 의해 전송되는 명령에 의해 개시될 수 있는 한편, 다른 실시예들에서는, 후 기입 동작이, 현재적으로 오염된 내용들을 저장하고 있는 감지 증폭기들을 사용하는 것을 수반할 로우 활성화 명령을 수신한 결과로서, 메모리 장치내의 로직에 의해 자동적으로 발생될 수도 있다. 644에서의 감지 증폭기들 의 가능한 사전 충전 및 소정 로우의 활성화 이후에, 646에서는 로우 복사 동작이 수행되고, 그에 의해, 소정 로우의 메모리 셀들에 연결되어 있는 비트 라인들과 그러한 감지 증폭기들 사이의 아이솔레이터들로서, 소정 뱅크내의 소정 로우에 대응되는 워드 라인이 동작될 때, 메모리 셀들의 내용들이 그러한 비트 라인들을 통해 그리고 그러한 감지 증폭기들로 복사되게 하는 아이솔레이터들은, 소정 로우의 메모리 셀들이 그 내용들을 그러한 비트 라인들로 방전하게 한다. 소정 로우의 내용들이 이제는 감지 증폭기들내에 포함되어 있으므로, 624에서는, 앞서 설명된 바와 같이, 미니 기입 동작이 발생한다.

Claims (22)

  1. 로우(row)들 및 컬럼(column)들로 구성되는 메모리 셀들의 제1 서브어레이(subarray);
    메모리 셀들의 컬럼에 각각 연결되는 제1 복수의 비트 라인들;
    상기 제1 복수의 비트 라인들을 제1 로우의 감지 증폭기들에 선택적으로 연결하기 위한 제1 세트의 서브어레이 아이솔레이터(isolator)들;
    상기 제1 로우의 감지 증폭기들을 복수의 글로벌 I/O 라인들에 선택적으로 연결하기 위한 제1 세트의 공통 아이솔레이터들; 및
    상기 제1 세트의 서브어레이 아이솔레이터들에 대한 동작을 조정하여 상기 제1 서브어레이 내의 임의의 로우의 메모리 셀들의 데이터가 상기 제1 로우의 감지 증폭기들에 복사되고 그에 의해 래치되도록 하고, 상기 제1 세트의 공통 아이솔레이터들의 동작을 조정하여 상기 제1 로우의 감지 증폭기들에 의해 래치된 데이터가 상기 복수의 글로벌 I/O 라인들에 전송되도록 하며, 상기 제1 세트의 서브어레이 아이솔레이터들의 동작을 조정하여 상기 제1 로우의 감지 증폭기들에 의해 래치된 데이터가 상기 제1 복수의 비트 라인들을 사전 충전하기 위해 수행되는 사전 충전 동작에 의해 손실되는 것을 방지하기 위한 아이솔레이터 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    로우들 및 컬럼들로 구성되는 메모리 셀들의 제2 서브어레이;
    메모리 셀들의 컬럼에 각각 연결되는 제2 복수의 비트 라인들;
    상기 제2 복수의 비트 라인들을 제2 로우의 감지 증폭기들에 선택적으로 연결하며, 상기 아이솔레이터 제어 로직에 의해, 상기 제2 서브어레이 내의 임의의 로우의 데이터가 상기 제2 로우의 감지 증폭기들에 복사되고 그에 의해 래치되게 하도록 동작될 수 있는 제2 세트의 서브어레이 아이솔레이터들; 및
    상기 제2 로우의 감지 증폭기들을 상기 복수의 글로벌 I/O 라인들에 선택적으로 연결하기 위한 제2 세트의 공통 아이솔레이터들
    을 더 포함하며,
    상기 제2 세트의 공통 아이솔레이터들은 상기 아이솔레이터 제어 로직에 의해, 상기 제2 로우의 감지 증폭기들에 의해 래치된 데이터가 상기 복수의 글로벌 I/O 라인들에 전송되게 하고, 상기 제1 세트의 공통 아이솔레이터들이, 상기 아이솔레이터 제어 로직에 의해, 상기 제1 로우의 감지 증폭기들 내에 래치된 데이터가 상기 복수의 글로벌 I/O 라인들에 전송되게 하도록 동작될 때, 상기 제2 로우의 감지 증폭기들에 의해 래치된 데이터가 손실되는 것을 방지하도록 동작될 수 있는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 서브어레이들, 상기 제1 및 제2 세트들의 서브어레이 아이솔레이터들, 상기 제1 및 제2 세트들의 감지 증폭기들, 및 상기 제1 및 제2 세트들 의 공통 아이솔레이터들로 이루어진 제1 메모리 뱅크; 및
    제2 메모리 뱅크를 더 포함하는 메모리 장치.
  4. 제1항에 있어서,
    데이터가 상기 제1 서브어레이 내의 로우로부터 상기 제1 복수의 비트 라인들 및 상기 제1 세트의 서브어레이 아이솔레이터들 모두를 통해, 상기 데이터가 래치되는 상기 제1 로우의 감지 증폭기들에 복사되고 상기 제1 로우의 감지 증폭기들 내에 래치된 데이터는 상기 제1 세트의 공통 아이솔레이터들을 통해 상기 복수의 글로벌 I/O 라인들에 전송되는 판독 명령을 수신하도록 구성되는 제어 로직을 더 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 로직은, 또한, 데이터가 상기 제1 서브어레이 내의 로우로부터 이미 복사되고 상기 제1 로우의 감지 증폭기들에 의해 래치되어 있으며, 상기 제1 세트의 공통 아이솔레이터들을 동작시키는 것에 응답하여 상기 제1 로우의 감지 증폭기들에 의해 래치된 데이터가 상기 제1 로우의 감지 증폭기들에 의해 상기 제1 세트의 공통 아이솔레이터들을 통해 상기 복수의 글로벌 I/O 라인들에 전송되도록 하는 미니 판독 명령을 수신하도록 더 구성되는 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 로직은, 또한, 상기 제1 서브어레이 내의 로우로부터 상기 제1 로우의 감지 증폭기들 내에 래치된 데이터가, 판독 명령의 수신시에, 상기 제1 세트의 공통 아이솔레이터들을 통해 상기 복수의 글로벌 I/O 라인들에 전송되어야 한다는 것을 신호하기 위해, 상기 제1 서브어레이 내의 상기 로우를 식별하는 로우 어드레스가 상기 제어 로직에 의해 수신되는 미니 로우 활성화 명령을 수신하도록 더 구성되는 메모리 장치.
  7. 메모리 장치 내의 메모리 셀들의 뱅크 내의 로우들의 상태에 관한 데이터가 저장되는 제1 저장 위치;
    상기 제1 저장 위치에 연결되어, 상기 제1 저장 위치 내의 데이터를 점검하여 데이터가 판독될 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 이미 캐싱되어 있는지의 여부를 판정하고 상기 특정 로우가 상기 뱅크 내의 개방 로우인지를 점검하는 제어 로직; 및
    상기 제어 로직을 상기 메모리 장치에 연결하여, 명령들이 상기 제어 로직으로부터 상기 메모리 장치에 전송되도록 하는 메모리 버스
    를 포함하는 제어 장치.
  8. 제7항에 있어서,
    상기 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 이미 캐싱되어 있으며 상기 특정 로우가 상기 뱅크 내의 개방 로우이면, 상기 로우의 감지 증폭기들에 의해 캐싱된 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 미니 판독 명령이 상기 제어 로직에 의해 상기 메모리 장치에 전송되는 제어 장치.
  9. 제7항에 있어서,
    상기 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 이미 캐싱되어 있지만 상기 특정 로우가 상기 뱅크 내의 개방 로우가 아니라면, 상기 특정 로우가 상기 뱅크 내의 개방 로우가 되도록 하기 위해 그리고 상기 로우의 감지 증폭기들에 의해 캐싱된 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 미니 로우 활성화 명령 및 미니 판독 명령이 상기 제어 로직에 의해 상기 메모리 장치에 전송되는 제어 장치.
  10. 제7항에 있어서,
    상기 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 아직 캐싱되어 있지 않지만 상기 특정 로우가 상기 뱅크 내의 개방 로우라면, 상기 특정 로우의 메모리 셀들의 내용들이 임의의 로우의 감지 증폭기들에 복사되어 상기 로우의 감지 증폭기들에 의해 캐싱되도록 하기 위해, 그리고 상기 특정 로우로부터 복사되고 상기 로우의 감지 증폭기들에 의해 캐싱된 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 판독 명령이 상기 제어 로직에 의해 상기 메모리 장치에 전송되는 제어 장치.
  11. 제7항에 있어서,
    상기 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 아직 캐싱되어 있지 않으며 상기 특정 로우가 상기 뱅크 내의 개방 로우가 아니라면, 상기 특정 로우가 상기 뱅크의 개방 로우가 되고 판독 동작을 위해 준비되도록 하기 위해, 상기 특정 로우의 메모리 셀들의 내용들이 임의의 로우의 감지 증폭기들에 복사되어 상기 로우의 감지 증폭기들에 의해 캐싱되도록 하기 위해, 그리고 상기 특정 로우로부터 복사되고 상기 로우의 감지 증폭기들에 의해 캐싱되는 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 로우 활성화 명령 및 판독 명령이 상기 제어 로직에 의해 상기 메모리 장치에 전송되는 제어 장치.
  12. 프로세서;
    복수의 메모리 셀들이 로우들로 구성되는 적어도 하나의 뱅크를 가진 메모리 장치;
    상기 프로세서에 연결되고, 상기 프로세서로부터의 데이터에 대한 요청에 응답하여 데이터가 판독될 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 이미 캐싱되어 있는지의 여부를 판정하고, 상기 특정 로우가 상기 뱅크 내의 개방 로우인지를 점검하기 위해 메모리 컨트롤러가 액세스하는 제1 저장 위치를 갖는 메모리 컨트롤러 ; 및
    명령들이 제어 로직으로부터 상기 메모리 장치에 전송되도록 하기 위해, 상기 제어 로직을 상기 메모리 장치에 연결하는 메모리 버스
    를 포함하는 컴퓨터 시스템.
  13. 제12항에 있어서,
    상기 제어 로직은, 상기 프로세서가 데이터를 요청한 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 이미 캐싱되어 있으며 상기 특정 로우가 상기 뱅크 내의 개방 로우이면, 상기 로우의 감지 증폭기들에 의해 캐싱된 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 미니 판독 명령을 상기 메모리 장치에 전송하는 컴퓨터 시스템.
  14. 제12항에 있어서,
    상기 제어 로직은, 상기 프로세서가 데이터를 요청한 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 이미 캐싱되어 있지만 상기 특정 로우가 상기 뱅크 내의 개방 로우가 아니면, 상기 특정 로우가 상기 뱅크 내의 개방 로우가 되도록 하기 위해, 그리고 상기 로우의 감지 증폭기들에 의해 캐싱된 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 미니 로우 활성화 명령 및 미니 판독 명령을 상기 메모리 장치에 전송하는 컴퓨터 시스템.
  15. 제12항에 있어서,
    상기 제어 로직은, 상기 프로세서가 데이터를 요청한 특정 로우의 내용들이 임의의 로우의 감지 증폭기들에 의해 아직 캐싱되어 있지 않으며 상기 특정 로우가 상기 뱅크 내의 개방 로우가 아니면, 상기 특정 로우가 상기 뱅크의 개방 로우가 되고 판독 동작을 위해 준비되도록 하기 위해, 상기 특정 로우의 메모리 셀들의 내용들이 임의의 로우의 감지 증폭기들에 복사되어 상기 로우의 감지 증폭기들에 의해 캐싱되도록 하기 위해, 그리고 상기 특정 로우로부터 복사되고 상기 로우의 감지 증폭기들에 의해 캐싱되는 데이터가 상기 메모리 장치에 의해 출력되도록 하기 위해, 로우 활성화 명령 및 판독 명령을 상기 메모리 장치에 전송하는 컴퓨터 시스템.
  16. 다수 로우들 및 컬럼들로 구성되는 메모리 셀들의 서브어레이 내의 메모리 셀들의 특정 로우의 내용들이 임의의 로우의 감지 증폭기들 내에 이미 캐싱되어 있는지의 여부를 판정하는 단계;
    상기 메모리 셀들의 특정 로우가 상기 서브어레이가 위치하는 메모리 장치의 뱅크의 개방 로우인지의 여부를 판정하는 단계;
    상기 특정 로우의 내용들이 상기 로우의 감지 증폭기들에 복사되어 있으며 상기 특정 로우가 상기 메모리 장치의 뱅크의 개방 로우이면, 상기 로우의 감지 증폭기들에 복사된 상기 메모리의 특정 로우의 내용들의 일부를 상기 로우의 감지 증폭기들로부터 판독하기 위해, 미니 판독 명령을 상기 메모리 장치에 전송하는 단계; 및
    상기 메모리의 특정 로우의 내용들 중 일부를 수신하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 특정 로우의 내용들이 상기 로우의 감지 증폭기들에 복사되어 있지만 상기 특정 로우가 상기 메모리 장치의 뱅크의 개방 로우가 아니면, 상기 특정 로우가 상기 메모리 장치의 뱅크들의 개방 로우가 되도록 하기 위해, 미니 로우 활성화 명령을 상기 메모리 장치에 전송하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 특정 로우가 상기 메모리 장치의 뱅크의 개방 로우가 되도록 하기 위해 로우 활성화 명령을 상기 메모리 장치에 전송하는 단계, 상기 로우 활성화 명령이 완결되기를 대기하는 단계, 임의의 세트의 아이솔레이터들로 하여금 상기 특정 로우의 내용들이 상기 로우의 감지 증폭기들에 복사되는 것을 허용하고, 상기 로우의 감지 증폭기들로부터 상기 특정 로우의 내용들 중 일부를 판독하도록 하기 위해, 판독 명령을 상기 메모리 장치에 전송하는 단계를 더 포함하는 방법.
  19. 미니 판독 명령의 수신에 응답하여, 제1 서브어레이의 제1 로우의 메모리 셀들로부터 제1 로우의 감지 증폭기들에 복사된 데이터가, 상기 제1 로우의 감지 증폭기들에 의해 제1 세트의 아이솔레이터들을 통해, 상기 제1 로우의 감지 증폭기들을 임의의 세트의 글로벌 I/O 라인들을 통해 상기 서브어레이가 그 일부인 메모리 장치의 출력에 더 연결하는 상기 세트의 글로벌 I/O 라인들에 출력되도록, 상기 제 1 로우의 감지 증폭기들에 연결되는 상기 제1 세트의 아이솔레이터들을 동작시키는 단계; 및
    사전 충전 명령의 수신에 응답하여, 상기 제1 로우의 감지 증폭기들에 의해 캐싱된 데이터가 상실되는 것을 방지하기 위해 제1 세트의 비트 라인들을 사전 충전하기 위한 사전 충전 동작이 수행되는 동안, 상기 제1 로우의 감지 증폭기들을 상기 제1 세트의 비트 라인들로부터 분리하도록, 상기 제1 세트의 비트 라인들과 상기 제1 로우의 감지 증폭기들 사이에 연결되어 있는 제2 세트의 아이솔레이터들을 동작시키는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    제2 로우의 메모리 셀들로부터 복사된 데이터를 캐싱하는 제2 로우의 감지 증폭기들이 상기 세트의 글로벌 I/O 라인들을 통해 상기 메모리 장치의 출력으로 연결될 수 있게 하고, 상기 제1 로우의 감지 증폭기들 내에 저장된 데이터가 상실되지 않게 하면서, 상기 제2 로우의 감지 증폭기들로부터 상기 메모리 장치의 출력으로 데이터를 전송할 수 있게 하는 동안, 상기 제1 로우의 감지 증폭기들을 상기 세트의 글로벌 I/O 라인들로부터 분리하도록, 상기 제1 세트의 아이솔레이터들을 동작시키는 단계를 더 포함하는 방법.
  21. 전자 장치 내의 프로세서에 의해 수행될 경우, 상기 전자 장치가,
    메모리 장치가 임의의 로우의 감지 증폭기들 내의 임의의 로우의 메모리 셀들의 내용들을 캐싱할 수 있는지의 여부를 점검하게 하고;
    임의의 로우의 감지 증폭기들로부터의 후속적인 데이터 판독이 가능하도록 하기 위해, 그 내용들이 상기 로우의 감지 증폭기들 내에 캐싱된 것으로 판정된 로우를 활성화하기 위한 미니 로우 활성화 명령을 전송하도록, 메모리 컨트롤러를 프로그래밍하게 하며;
    상기 로우의 감지 증폭기들에 의해 캐싱되고 있는 상기 로우의 메모리 셀들로부터 직접적으로 데이터를 판독하는 대신에 상기 로우의 감지 증폭기들 내에 캐싱되는 데이터를 판독하기 위한 미니 판독 명령을 전송하도록, 메모리 컨트롤러를 프로그램하게 하는
    코드를 포함하는 머신-액세스 가능 매체.
  22. 제21항에 있어서,
    상기 전자 장치가,
    상기 로우의 감지 증폭기들 내에 캐싱된 데이터가 상실되는 것을 방지하기 위해 비트 라인들을 사전 충전하기 위한 사전 충전 동작이 수행되는 동안, 그렇지 않은 경우 상기 로우의 감지 증폭기들을 서브어레이 내의 메모리 셀들의 컬럼들에 연결하는 비트 라인들로부터 상기 로우의 감지 증폭기들이 분리되게 하는 사전 충전 명령을 전송하도록 하는 머신-액세스 가능 매체.
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