JPH03266290A - ダイナミックｒａｍ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミックＲＡＭ制御装置に関するものであ
り、特に、アクセス速度を向上させるのに好適なダイナ
ミックＲＡＭ制御装置に関する。

（従来の技術） 読み書き可能なＩＣメモリとしてスタティックＲＡＭ　
（ＳＲＡＭ）と　ダイナミックＲＡＭ（ＤＲＡＭ）とが
知られている。ＤＲＡＭにはＳＲＡＭと比較して次のよ
うな欠点がある。すなわち、ＤＲＡＭに記憶データを保
持するためにはメモリーセルのリフレッシュ動作やプリ
チャージ動作が必要となる。そして、これらの動作の制
御は複雑であり、データの読み書き（アクセス）に時間
がかかるということがある。しかしながら、このような
欠点を有するものの、ＤＲＡＭはＳＲＡＭと比較すると
、その集積度が高いため、低コストで大きな記憶容量を
得られるという利点があり、主記憶装置として広く使用
されている。

そして、ページ・モード、ニブル・モード、およびスタ
ティック・カラム・モード等の高速アクセス・モードを
オプション・モードとしてＤＲＡＭに組込むことにより
、アクセスに時間がかかるというという前記欠点を補う
ようにしている。

また、ＣＰＵと主記憶装置（ＤＲＡＭ）との間に高速メ
モリ（キャッシュ・メモリ）を配置し、ＣＰＵは該キャ
ッシュ・メモリから必要なデータを読出すようにした高
速アクセス手段も知られている。必要なデータがキャッ
シュ・メモリにない場合は主記憶装置とキャッシュ・メ
モリとの間で、連続して１６バイトのデータが転送され
るようになっていて高速アクセスを可能にしている。そ
の結果、通常、キャッシュ・メモリへのアクセス時間は
ＣＰＵのマシン・サイクル時間と同程度までに短縮され
ている。

（発明が解決しようとする課題） 上記の高速アクセス方式には次のような問題点があった
。

まず、ＤＲＡＭに組込まれる前記高速アクセス・モード
においては、連続する小さなメモリ・スペース部分にデ
ータを読み書きする時には、行アドレスのストローブ信
号をアクティブにすることによって所望のメモリ・セル
に対してデータを読み書きできるという原理か利用され
ている。

換言すれば、該高速アクセス・モードは行アドレスは変
化させないで複数のメモリ中セルにデータを読み書きす
る場合に限って採用される連続アクセス・モードである
といえる。ところが、通常、ＣＰＵから主記憶装置に対
してはランダム・アクセスでデータが読み書きされるた
めに、連続する小さなメモリ中スペース部分にデータを
読み書きするのに適した前記高速アクセス・モードをい
つも使用できるとは限らない。したがって、ＣＰＵから
主記憶装置に対してはアクセス速度の低いノーマル・ア
クセス・モードが使用されているのが現状である。

ＤＲＡＭに対する高速アクセスがてきないと、ＣＰＵの
マシンやサイクルが高速化されているという昨今の技術
背景があるにもかかわらず、その能力を十分に活用でき
ないという問題点がある。

一方、キャッシュ・メモリを用いたアクセス手段では、
キャッシュ・メモリが高価であり、経済的にアクセス速
度を向上させることができないという問題点がある。

本発明の目的は、高速アクセス・モードおよびノーマル
・アクセス・モードを予定の条件下で自動的に使い分け
でき、高価なキャッシュ・メモリ等を使用せずに主記憶
装置に高速で読み書きできるＤＲＡＭの制御装置を提供
することにある。

（課題を解決するための手段および作用）上記の課題を
解決し、目的を達成するための本発明は、ＣＰＵから送
出された前回のアクセス・サイクルでの行アドレスおよ
び今回のアクセス・サイクルでの行アドレスを比較し、
両アドレスが一致した場合は高速アクセス・モードで動
作する制御手段を付勢させ、両アドレスが一致しなかっ
た場合はノーマル・アクセス・モードで動作する制御手
段を付勢させるように構成した点に特徴がある。

上記構成を有する本発明では、行アドレスが変化しない
条件下では高速アクセス・モードを選択し、行アドレス
が変化した場合にはノーマル・アクセス中モードを選択
してＤＲＡＭに対するアクセスを行うことができる。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第３図はＣＰＵとＤＲＡＭの従来の構成例を示すブロッ
ク図である。

同図において、ＣＰＵ２からアドレスおよびアドレス・
ストローブ信号がＤＲＡＭ制御回路１に供給される。前
記アドレスは行アドレスと列アドレスとに時分割され、
該行および列アドレスはそれぞれ行アドレス・ストロー
ブＲＡＳおよび列アドレスリストローブＣＡＳに応答し
て行アドレス・バッファ３および列アドレス・バッファ
４に各々ラッチされる。各アドレス・バッファ３および
４にラッチされたアドレスは行デコーダ５および列デコ
ーダ６でデコードされ、該デコードされた行および列ア
ドレスに従ってメモリ・アレイ７のセルの１つが選択さ
れる。該選択されたセルに対して、書き込み／読み出し
信号Ｒ／Ｗに応答してデータの読み書きがなされる。な
お、データの入出力はＩ１０バッファ８を介して行われ
る。

次に、ＤＲＡＭのノーマル・アクセス・モードおよび高
速アクセス・モードの例を説明する。第４図はそれぞれ
のアクセス・モードにおけアドレスのラッチ−タイミン
グを示すタイミング中チャートである。高速アクセス・
モードとしてはベージ・モードの例を示す。

同図（ａ）のノーマル・アクセス・モードにおけるタイ
ミングでは、行アクセス中ストローブＲＡＳが立ち下が
ってアクティブ状態になると、所定の遅延時間後に列ア
ドレス・ストローブＣＡＳが立ち下がる。各アドレス・
ストローブＲＡＳ、ＣＡＳの立ち下りで行アドレスおよ
び列アドレスがラッチされる。

該ノーマル・アクセス・モードにおいて、データの読み
出しサイクル時間ｔ１は、行アドレス−ストローブＲＡ
Ｓのアクセス時間ｔ２、プリチャージ時間ｔ３、および
論理レベルを変化させるための若干の遷移維持間を合計
した時間である。

一方、第４図（ｂ）の高速アクセス嗜モード（ベージ・
モード）では、行アクセス・ストローブＲＡＳは立ち下
ったまま（アクティブのまま）の状態で保持し、列アド
レス・ストローブＣＡＳのみをクロック入力する。この
ように、最初のアクセス・サイクルでは行アドレスと列
アドレスとをストローブするが、次のアクセス・サイク
ルからは列アドレス・ストロ−・ブＣＡＳを用いて列ア
ドレスのみをストローブする。その結果、同一行アドレ
ス上の記憶データを高速で読み書きできる。

すなわち、該高速アクセス・モードにおいて、データの
読み出しは、行アドレス中ストローブＲＡＳの１サイク
ルよりも短い、列アドレス・ストローブＣＡＳの１サイ
クルの時間ｔ４で終了させられる。第４図（ａ）および
（ｂ）から明らかなように、高速アクセス・モードのア
クセス・サイクルｔ４はノーマルψモードのアクセスや
サイクルｔ１の１／２程度に短縮できる。

次に、前記高速アクセス・モードおよびノーマル・アク
セス・モードを自動的に切換えられるようにした本発明
の実施例を示す。第１図は実施例の構成を示すブロック
図であり、第２図は本実施例の動作を示すタイミング・
チャートである。第１図において第３図と同符号は同一
または同等部分を示す。

第１図において、ＣＰＵ２から出力されるアドレスの上
位には行アドレスが割り当てられ、下位には列アドレス
が割り当てられる。ＣＰＵ２からは、該行アドレスおよ
び列アドレス、ならびにアドレス・ストローブ信号が高
速アクセス・モード制御部１０およびノーマル・モード
制御部１１にそれぞれ供給される。

上位アドレスつまり行アドレスは、前記高速アクセス・
モード制御部ユＯに供給されると共に比較器１２および
ラッチ回路１３にも供給される。

ラッチ回路１３はアドレス・ストローブ信号に応答して
上位アドレスをラッチし、ラッチされた上位アドレスは
比較器１２に入力される。

比較器１２では、前回のアクセス・サイクルでラッチさ
れた上位アドレスつまりラッチ回路１３の出力データと
今回のアクセスφサイクルで、ＣＰＵ２から出力された
上位アドレスとが一致しているか否かの比較が行われる
。両方の上位アドレスの一致を示す信号は高速アクセス
・モード制御部１０に供給され、両方の上位アドレスの
不一致を示す信号はノーマル・モード制御部１１に供給
される。

高速アクセス・モード制御部１０およびノーマル・モー
ド制御部１１は前記タイミング・チャートで示したよう
なタイミングでそれぞれ行アドレス・ストローブＲＡＳ
および列アドレス・ストローブＣＡＳをＤＲＡＭ９に８
カする。該高速アクセス拳モード制御部１０およびノー
マルφモード制御部１１は比較器１２での比較結果に応
じて出力される一致／不一致の信号に従ってその一方が
選択されて付勢される。

すなわち、高速アクセス・モード制御部１０が選択され
た場合は、１回のアクセスが終了しても行アドレス・ス
トローブＲＡＳは低レベルに保持したまま固定される。

一方、ノーマル・モード制御部１１が選択された場合は
、１回のアクセスが終了すると、行アドレス・ストロー
ブＲＡＳは高レベルに遷移する。

第２図に示したように、上位アドレスは、アドレス・ス
トローブ信号の立ち下りでラッチ回路１３にラッチされ
る。そして、上位アドレスが変化した時点、およびラッ
チ回路１３の出力Ｑが変化した時点における該上位アド
レスとラッチ回路１３の出力つまり前回のアクセス・サ
イクルの上位アドレスの比較結果に応じて高速アクセス
・モード制御部１０およびノーマル・モード制御部１１
の一方が選択される。すなわち、一致信号が高レベルな
らば高速アクセス・モード制御部１０が選択され、不一
致信号が高レベルならばノーマル・モード制御部１１が
選択される。

なお、本実施例では比較器１２から出力される一致また
は不一致信号が高レベルの場合に、それぞれ高速アクセ
ス中モード制御部１０またはノーマル・モード制御部１
１が選択されるようにしたが、比較結果に応じて前記比
較器１２から低レベルまたは高レベルの信号が出力され
るようにして、該信号が低レベルか高レベルかによって
前記高速アクセス・モード制御部１０またはノーマル・
モード制御部１１をそれぞれ選択するようにしてもよい
。

以上の説明のように、本実施例では、前回および今回の
アクセス・サイクルでの行アドレスを比較し、その結果
に応じて高速アクセス・モードおよびノーマル・アクセ
ス・モードの切換えを自動的に行えるようにした。

（発明の効果） 以上の説明から明らかなように、本発明によれば、主記
憶装置に対するデータの読み書きにおいても、行アドレ
スが変化しない条件下では高速アクセス・モードを選択
してアクセス動作が行われる。したがって、このような
条件下ではアクセス時間が短くなり、全体のアクセス速
度の向上に繋がるため、ＣＰＵの処理能力を十分に活用
できるようになる。

また、高価なキャッシュ−メモリを取り入れたシステム
とは異なり、高速アクセスを可能とするＤＲＡＭ制御装
置を経済的に提供できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は実
施例の動作を示すタイミング・チャート、第３図は従来
技術を示すブロック図、第４図は高速アクセス・モード
およびノーマル・モードにおけるアドレスのラッチ中タ
イミングを示すタイミング・チャートである。

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵから送出されるアドレスの上位に割り当て
   られた行アドレスおよび下位に割り当てられた列アドレ
   スに従ってダイナミックＲＡＭに対して読み書きするダ
   イナミックＲＡＭ制御装置において、ダイナミックＲＡ
   Ｍを高速アクセス・モードでアクセスする第１の制御手
   段と、ダイナミックＲＡＭをノーマル・アクセス・モー
   ドでアクセスする第２の制御手段と、前回のアクセス・
   サイクルでの行アドレスおよび今回のアクセス・サイク
   ルでの行アドレスの一致・不一致を判別する比較手段と
   を具備し、前記両アドレスが一致した場合は前記第１の
   制御手段を付勢させ、両アドレスが一致しなかった場合
   は前記第２の制御手段を付勢させるように構成したこと
   を特徴とするダイナミックＲＡＭ制御