JP2004145991A

JP2004145991A - 半導体記憶装置およびデータ読み出し方法

Info

Publication number: JP2004145991A
Application number: JP2002310869A
Authority: JP
Inventors: Shunsaku Tokito; 時任　俊作
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-10-25
Filing date: 2002-10-25
Publication date: 2004-05-20

Abstract

【課題】複数ポートからの同時読出しとともに高速化を可能にする。
【解決手段】各ポートは、それぞれのタイミングでメモリアレイ１の任意のメモリセルを選択指示するアドレス信号を出力する。遅延量設定手段１０は、これらのポートから入力するアドレス信号、あるいはどのポートからアドレス信号が入力したかに基づいて、アドレス信号に対応して選択されるワード線が活性されてから該当するメモリセルへのデータ読出し信号を発生させるタイミングを規定する遅延量を設定する。タイミング生成手段２０は、遅延量設定手段１０が設定した遅延量に基づいて該当するメモリセルへのデータ読出し信号の発生させるタイミングを制御し、調整されたタイミング信号を内部パルス発生回路２へ出力する。これに合わせて、内部パルス発生回路２が生成したパルス信号に基づいてセンスアンプ４からデータ読出し信号が出力される。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置およびデータ読み出し方法に関し、特に多ポート読出し回路を有する半導体記憶装置およびデータ読み出し方法に関する。
【０００２】
【従来の技術】
近年、クロック周波数の増大や並列処理の採用などによって、マイクロプロセッサの高性能化が進んでいる。これに伴い、キャッシュ・メモリに利用されるＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの半導体記憶装置においても、多ポートからの読出しを可能にする多ポート読出し回路を具備することが一般的になってきている。
【０００３】
従来の多ポートメモリの読出し動作について説明する。図６は、従来の多ポート読出し回路を有する半導体記憶装置のブロック図である。
メモリアレイ１は、スタティック型メモリセルが格子状に配列されている。メモリセルを指定するアドレス（ＡＡ［０］・・・ＡＡ［ｍ］、ＢＡ［０］・・・ＢＡ［ｍ］）がプレデコーダ５に入力し、ＷＬバッファ６によりメモリアレイ１の指定ワード線が選択レベルに立ち上がる。続いて、内部パルス発生回路２によりクロック信号（ＣＫ）に基づいて内部パルスが生成され、Ｒ／Ｗデコーダ３を通してセンスアンプ４がリード信号を出力し、データを読み出す。この指定のワード線が立ち上がってからセンスアンプ４がオンされるタイミングは、内部パルス発生回路２とタイミングセル４１によって決定される遅延量によって決まる。従来、このタイミングは、インバータが直列に接続される遅延回路を用いるなどして、一定の遅延量に決められていた。通常、複数ポートからのアクセス時には単ポートからのアクセスに比べて遅延時間を長く必要とすることから、遅延量は複数ポートの場合に合わせて設定されていた。
【０００４】
また、メモリの読出しを高速化する手法として、センスアンプをオンするタイミングに単一ダミーセルメモリを用いることによって読出しを制御する方法も行なわれている。（例えば、特許文献１参照）
このような読出し制御では、通常のメモリセルと同一の動作特性を持つダミーセルを設け、通常のメモリセルへの指定ワード線が選択レベルになる際、これに対応するダミーセルの読出し信号をもとに通常メモリへの指定ワード線が選択される期間を最小限に設定する。
【０００５】
【特許文献１】
特開２００１−５２４８５号公報
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置およびデータ読み出し方法では、複数ポートから同一アドレスに同時に読出しを行なった場合と、単ポートで読出しを行なった場合とで、読出し時間が変わらないという問題がある。
【０００７】
上記の説明の図６の半導体記憶装置では、遅延回路によって発生する遅延量は一定値に決められており、単ポート読出しの場合も多ポート読出しの場合も同じになる。このため、遅延量が比較的短くてもメモリセルの読出しが可能な単ポート読出しの読出し時間が、複数ポートで同一アドレスに同時に読出しを行なった場合の読出し時間と同じになってしまうという問題がある。このように、従来の半導体装置では、比較的頻度が高い単ポート読出しの読出し時間が、発生頻度の低い複数ポートから同時に同一アドレスの読出しがあった場合のマージンに合わせて遅くなってしまい、半導体記憶装置の高速化が妨げられることになる。
【０００８】
また、ダミーセルを用いる読出し制御方法では、指定ワード線が選択される期間を最小化することはできるが、複数ポートから同一アドレスに同時に読出し要求がきた場合には、読出しを禁止しなければならないという問題がある。このため、複数ポートから同一アドレスに同時に読出しを行なうことができず、単体ポートでの読出しが複数回発生した場合の読出し時間と同じになってしまう。このように、複数ポートで同一アドレスに同時に読出しがあった場合に対応することができないため、半導体記憶装置の読出しの高速化が制限されていた。
【０００９】
本発明はこのような点に鑑みてなされたものであり、複数ポートからの同時読出しを可能にするとともに、読出しの高速化を実現する半導体記憶装置およびデータ読み出し方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明では上記課題を解決するために、複数のワード線および複数のビット線対に接続され、前記複数のビット線対にデータを読み出すことのできるメモリセルを含む半導体記憶装置であって、共通の前記メモリセルから同時にデータが読み出される前記ビット線対の数に応じて、前記ワード線が活性化されてから前記共通のメモリセルよりデータを読み出すまでの時間を設定する読み出し時間設定手段を具備することを特徴とする半導体記憶装置、が提供される。
【００１１】
このような構成の半導体記憶装置のメモリアレイは、複数のワード線と複数のビット線対に接続され、複数のビット線対にデータを読み出すことのできるメモリセルが配列されて構成されており、複数のビット線対から同時に共通のメモリセルのデータを読み出すことができる。読み出し時間設定手段は、共通のメモリセルから同時にデータの読み出しを行なうビット線対の数に応じて、ワード線が活性化されてから共通のメモリセルからデータを読み出すまでの時間を設定する。
【００１２】
また、上記課題を解決するために、複数のワード線および複数のビット線対に接続され、前記複数のビット線対にデータを読み出すことのできるメモリセルを含む半導体記憶装置におけるデータ読み出し方法であって、共通の前記メモリセルから同時にデータが読み出される前記ビット線対の数に応じて、前記ワード線が活性化されてから前記共通のメモリセルよりデータを読み出すまでの時間を決定することを特徴とするデータ読み出し方法、が提供される。
【００１３】
このような手順のデータ読み出し方法では、共通のメモリセルから同時にデータの読み出しを行なうビット線対の数に応じて、ワード線が活性化されてから、共通のメモリセルからデータを読み出すまでの時間を決定し、決定された時間でデータの読み出しを行なう。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
まず、実施の形態に適用される発明の概要について説明し、その後、実施の形態の具体的な内容を説明する。
【００１５】
図１は、実施の形態に適用される発明の概念図である。
半導体記憶装置は、データを記憶するメモリセルが配列されるメモリアレイ１、クロック信号に基づいて内部パルス信号を生成する内部パルス発生回路２、コントロール信号をデコードするＲ／Ｗ（Ｒｅａｄ／Ｗｒｉｔｅ）デコーダ３、データ読出し信号を発生させるセンスアンプ４、入力するアドレス信号をデコードするプレデコーダ５、対応するワード線を活性化させるＷＬ（Ｗｏｒｄ　Ｌｉｎｅ）バッファ６、および読み出し時間設定手段７から構成される。図１では、この半導体記憶装置は、ポートＡおよびポートＢの２ポートからメモリアレイ１にアクセスできるとしている。
【００１６】
メモリアレイ１は、多ポートからアクセス可能な多ポートメモリであり、それぞれのポートに対応する複数のワード線と複数のビット線対との交点に複数のメモリセルが配列されている。
【００１７】
ここで、このような２ポートＲＡＭのメモリセルについて説明する。図２は、メモリセルの構成例を示す回路図である。２ポートＲＡＭのメモリセル１００は、データを蓄積する蓄積ノードである２つのインバータに対して、ワード線がＡＷＬ、ＢＷＬの２本と接続し、ビット線対が（ＡＢＬとＡＸＢＬ）、（ＢＢＬとＢＸＢＬ）の２組と接続する。また、メモリセルの蓄積ノードとビット線を接続するためのＭＯＳＦＥＴも、それぞれのビット線対（ＡＢＬとＡＸＢＬ、ＢＢＬとＢＸＢＬ）に対応して設けられている。このように、通常の単一ポートＲＡＭのメモリセルに対して、ワード線、ビット線およびＭＯＳＦＥＴの数が２倍となっている。
【００１８】
このような構成のメモリセルの持つ特性について説明する。図３は、メモリセルの動作特性を示す図である。ここで、ポートＡに関する信号とポートＢに関する信号を総称し、＊ＷＬのように＊を付して表す。クロック信号（＊ＣＫ）が立ち上がってから、ＷＬバッファ６によって、ワード線（＊ＷＬ）が活性化され、信号レベルがＬｏｗからＨｉｇｈに立ち上がる。ワード線（＊ＷＬ）が活性化されたことにより、ビット線＊ＢＬと反転ビット線＊ＸＢＬとの間に信号レベルの差が生じる。この信号レベルの差は、負荷の違いにより、ポートＡあるいはポートＢのいずれかが単ポートで読出しを行なった状態（図３では、「Ａ、Ｂ単独の場合」で示される）に比べて、ポートＡとポートＢが同時に同一アドレスの読出しを行なった状態（図３では、「Ａ＋Ｂの場合」で示される）の方が、信号レベル差の開きが緩やかである。このため、単ポートで読出しが行なわれた場合にデータ読出しが可能な信号レベル差に達する時間と比較して、複数ポートで読出しが行なわれた場合にはこの信号レベル差に達する時間が余分にかかるようになる。この結果、ワード線（＊ＷＬ）が立ち上がってから、センスアンプのリード信号（ＳＡＥ）を発生させるまでの遅延量は、単ポートの場合に比べて、複数ポートを大きくする必要がある。
【００１９】
図１に戻って説明する。
内部パルス発生回路２は、ポートＡ用のクロック信号ＡＣＫおよびポートＢ用のクロック信号ＢＣＫを入力し、これらのクロック信号ＡＣＫ、ＢＣＫに基づき、タイミング生成手段２０の生成するタイミングに従って所定の遅延量のパルス信号を発生させる。Ｒ／Ｗデコーダ３は、コントロール信号ＡＷＥ、ＢＷＥをデコードし、内部パルス発生回路２の生成したパルス信号に従ってデコード信号をセンスアンプ４へ供給する。センスアンプ４は、メモリアレイ１の該当メモリセルからデータの読出しを行なう。プレデコーダ５は、Ａポートからのアドレス信号（ＡＡ［０］・・・ＡＡ［ｍ］）とＢポートからのアドレス信号（ＢＡ［０］・・・ＢＡ［ｍ］）を入力し、デコードしてＷＬバッファ６に出力する。ＷＬバッファ６は、プレデコーダ５のデコード信号をさらにデコードしてアドレス信号に対応するワード線を算出し、このワード線を活性化させる。
【００２０】
読み出し時間設定手段７は、共通のメモリセルに対して同時にデータの読み出しを行なうビット線対の数に応じて、ワード線が活性化されてからデータを読み出すまでの時間を設定する。例えば、データの読み出しまでの遅延時間を設定する遅延量設定手段１０と、遅延量に応じて内部発生回路２の出力タイミングを調整する調整手段であって、そのタイミング信号を生成するタイミング信号生成手段２０と、から構成される。
【００２１】
遅延量設定手段１０は、アドレス信号（ＡＡ［０］・・・ＡＡ［ｍ］、ＢＡ［０］・・・ＢＡ［ｍ］）、あるいはコントロール信号（ＡＷＥ，ＢＷＥ）を入力し、アドレス信号あるいはアドレス信号を入力したポートに応じて、ワード線が活性化されてからデータ読出し信号が出力されるまでの遅延量を設定する。もちろん、アドレス信号とコントロール信号をともに用いてもよい。
【００２２】
例えば、多ポートから同時に入力したアドレス信号を比較し、一致していた場合と一致していなかった場合の遅延量を異なる値に設定する。一致、すなわち、複数ポート用遅延量を設定する。不一致、すなわち、別アドレスについては単ポートからの読出しであると見なされる場合には、単ポート用遅延量を設定する。
図３を用いて説明したように、単ポート読出しの場合の単ポート用遅延量に比較して、複数ポート読出しの場合の複数ポート用遅延量は大きくなる。
【００２３】
また、アドレス信号の比較をせず、単ポートからの読出しか多ポートからの読出しかに応じて、複数ポート用遅延量あるいは単ポート用遅延量の選択をするようにしてもよい。図１の例では、Ａポートからのコントロール信号ＡＷＥとＢポートからのコントロール信号ＢＷＥを監視し、信号が検出されたかどうかを判定する。ここで、一方のポートのみであれば単ポート用遅延量を選択し、双方のポートから読出しがあれば複数ポート用遅延量を選択する。
【００２４】
タイミング生成手段２０は、遅延量設定手段１０によって設定された遅延量に応じて、内部パルス発生回路２がパルス信号を発生させるタイミングを制御する。
【００２５】
このような半導体記憶装置の動作およびデータ読み出し方法について説明する。
データ読出し時、Ａポートからはアドレス信号（ＡＡ［０］・・・ＡＡ［ｍ］）とコントロール信号ＡＷＥが、Ｂポートからはアドレス信号（ＢＡ［０］・・・ＢＡ［ｍ］）とコントロール信号ＢＷＥが入力される。アドレス信号は、ＡポートあるいはＢポート単独で入力する場合、同時に入力する場合、さらに、同時かつ同一アドレスで入力する場合がある。
【００２６】
アドレス信号（ＡＡ［０］・・・ＡＡ［ｍ］）とアドレス信号（ＢＡ［０］・・・ＢＡ［ｍ］）は、プレデコーダ５に入力してデコードされた後、ＷＬバッファ６へ送られる。ＷＬバッファ６は、アドレス信号に対応するワード線を活性化させる。このとき、遅延量設定手段１０は、アドレス信号（ＡＡ［０］・・・ＡＡ［ｍ］）と（ＢＡ［０］・・・ＢＡ［ｍ］）、あるいは、コントロール信号ＡＷＥ、ＢＷＥを用いてワード線が活性化されてから読出し信号を発生させるまでの遅延量を設定し、タイミング生成手段２０へ出力する。タイミング生成手段２０は、遅延量に応じて、内部パルス発生回路２のパルス出力タイミングを制御する。また、コントロール信号ＡＷＥ、ＢＷＥは、Ｒ／Ｗデコーダ３においてデコードされる。デコードされた信号は、タイミング生成手段２０によってタイミングが制御された内部パルス発生回路２のパルス信号によってラッチされる。これにより、センスアンプ４のデータ読出し信号が発生し、メモリアレイ１のアドレス信号に対応するメモリセルのデータが読み出される。ワード線が活性化されてからデータ読出し信号が発生するまでの遅延時間は、アドレス信号あるいはコントロール信号に応じて設定される。このとき、単ポート読出しの場合は、多ポート読出しの場合の遅延時間に比較して短く設定される。
【００２７】
本発明によれば、多ポートから同時に読出しを行なった場合と、単ポートから読出しを行なった場合の遅延時間の設定を変えることにより、単ポートからの読出し時間を短くすることができる。この結果、全体の読出し時間を高速化することができる。また、多ポートからの同時読出しがあった場合には、適切な遅延時間が設定され読出しが行なわれることになり、多ポートからの同時読出しを禁止する必要がない。このように、複数ポートからの同時読出しを可能にするとともにデータ読出しの高速化を実現することができる。
【００２８】
次に、本発明が適用される一例として、第１および第２の実施の形態について説明する。
まず、第１の実施の形態について説明する。図４は、本発明の第１の実施の形態である半導体記憶装置の構成図である。図１と同じものには同じ番号を付し、説明は省略する。
【００２９】
本発明の第１の実施の形態である半導体記憶装置は、メモリアレイ１、内部パルス発生回路２、Ｒ／Ｗデコーダ３、センスアンプ４、プレデコーダ５、ＷＬバッファ６、遅延量設定手段１０を構成するアドレス比較回路１１とセレクタ１２およびタイミング生成手段２０を構成するタイミングセル１（２１）とタイミングセル２（２２）から構成される。
【００３０】
遅延量設定手段１０のアドレス比較回路１１は、各ポートから入力したアドレス信号とコントロール信号を比較し、アドレスが一致しているかどうかを判定し、判定結果をセレクタ１２に出力する。図４の例では、ＡポートおよびＢポートから同時に読出しがあるかどうかを判定する。同時の場合は、さらに、Ａポートからのアドレス信号（ＡＡ［０］・・・ＡＡ［ｍ］）と、Ｂポートからのアドレス信号（ＢＡ［０］・・・ＢＡ［ｍ］）を比較し、一致しているかどうかを判定し、判定結果をセレクタ１２に出力する。また、セレクタ１２は、アドレス比較回路１１の判定結果に応じて、第一遅延手段であるタイミングセル１（２１）または第二遅延手段であるタイミングセル２（２２）のいずれかを選択する選択回路である。
【００３１】
タイミング生成手段２０のタイミングセル１（２１）およびタイミングセル２（２２）は、内部パルス発生回路２の発生させるパルス信号を所定の時間遅らせる遅延回路であり、いずれか一方が単ポートの読出しで必要な遅延時間を設定する単ポート用遅延回路であり、他方が複数ポートの読出しで必要な複数ポート用遅延回路である。セレクタ１２でいずれかを選択することにより、センスアンプ４のデータ読出し信号のタイミングを変えることができる。タイミングセルは、ダミーのメモリセルを用いて作ることが望ましい。
【００３２】
このような構成の半導体記憶装置の動作について説明する。以下では、便宜上、複数ポート用遅延回路をタイミングセル１（２１）、単ポート用遅延回路をタイミングセル２（２２）とする。
【００３３】
アドレス信号とコントロール信号が入力すると、アドレス比較回路１１は、入力したアドレス信号およびコントロール信号を比較し、Ａ、Ｂポートから同時に同一アドレスに対して読出しがあった場合には、一致と判定する。セレクタ１２は、一致と判定された場合には、タイミングの遅い複数ポート用のタイミングセル１（２１）を選択し、不一致の場合にはタイミングの早い単ポート用のタイミングセル２（２２）を選択する。これにより、ＡポートおよびＢポートから同時に同一アドレスの読出しがあった場合には、センスアンプ４のデータ読出し信号が遅いタイミングで発生する。また、それ以外の場合には、データ読出し信号が早いタイミングで発生する。
【００３４】
このように、第１の実施の形態では、複数ポートから同時に同一のアドレスに対して読出しがあった場合、ワード線が選択レベルに立ち上がってからデータ読出し信号が出力されるタイミングを遅らせる。それ以外、すなわち、単ポートからの読出しおよび複数ポートでアドレスが異なる場合、データ読出し信号が出力されるタイミングを早める。これにより、複数ポートからの同時読出しが可能になるとともに、読出しの高速化が実現される。
【００３５】
上記の説明では、単ポート用遅延回路と複数ポート用遅延回路とを設け、複数ポートから同時に同一のアドレスへの読出しがあった場合に複数ポート用遅延回路を選択するとしたが、予め所定の遅延量を発生させる遅延回路を用意しておき、条件に合わせてこれらを組み合わせて単ポート用の遅延量と複数ポート用の遅延量を作り出すようにすることもできる。
【００３６】
次に、第２の実施の形態について説明する。図５は、本発明の第２の実施の形態である半導体記憶装置の構成図である。図１と同じものには同じ番号を付し、説明は省略する。
【００３７】
本発明の第２の実施の形態である半導体記憶装置は、メモリアレイ１、内部パルス発生回路２、Ｒ／Ｗデコーダ３、センスアンプ４、プレデコーダ５、ＷＬバッファ６、タイミング生成手段２０を構成するスイッチ（以下、ＳＷとする）１（２５）とＳＷ２（２６）、ロードセルＡ（２３）とロードセルＢ（２４）とタイミングセルＣ（２７）から構成される。
【００３８】
ＳＷ１（２５）は、Ａポートからのコントロール信号ＡＷＥに応じて、タイミングセルＣ（２７）と遅延量を調整する遅延量調整回路であるロードセルＡ（２３）との接続と切り離しを制御する。また、ＳＷ２（２６）は、Ｂポートからのコントロール信号ＢＷＥに応じて、タイミングセルＣ（２７）と遅延量を調整する遅延量調整回路であるロードセルＢ（２４）との接続と切り離しを制御する。
図５の例では、ＳＷ１（２５）は、Ａポートのコントロール信号ＡＷＥによって読出しが行なわれる場合には、ロードセルＡ（２３）をタイミングセルＣ（２７）と接続し、それ以外の場合は切り離しておく。同様に、ＳＷ２（２６）は、Ｂポートのコントロール信号ＢＷＥによって読出しが行なわれる場合には、ロードセルＢ（２４）をタイミングセルＣ（２７）と接続し、それ以外の場合は切り離しておく。
【００３９】
ロードセルＡ（２３）およびロードセルＢ（２４）は、遅延量を調整するための負荷用セルであり、所定の遅延量を生成する遅延量調整回路である。第一遅延手段であるロードセルＡ（２３）はＡポートからの読出し時に必要な遅延量を生成する負荷用セルであり、第二遅延手段であるロードセルＢ（２４）はＢポートからの読出し時に必要な遅延量を生成する負荷用セルである。また、タイミングセルＣ（２７）は、ＳＷ１（２５）とＳＷ２（２６）によって設定されるロードセルＡ（２３）およびロードセルＢ（２４）の組み合わせに応じた遅延量で、内部パルス発生回路２のパルス発生タイミングを制御する。
【００４０】
このような構成の半導体記憶装置の動作について説明する。
Ａポート側のコントロール信号ＡＷＥによって読出しが行なわれる場合には、ＳＷ１（２５）がオンし、ロードセルＡ（２３）とタイミングセルＣ（２７）が接続し、タイミングセルＣ（２７）はＡポート読出し時の遅延量に応じたタイミング信号を生成し、内部パルス発生回路２のパルス信号の発生を制御する。同様に、Ｂポート側のコントロール信号ＢＷＥによって読出しが行なわれる場合には、ＳＷ２（２６）がオンし、ロードセルＢ（２４）とタイミングセルＣ（２７）が接続し、遅延量がコントロールされる。ＡポートとＢポートから同時に読出しが行なわれた場合には、コントロール信号ＡＷＥ、ＢＷＥに応じてＳＷ１（２５）とＳＷ２（２６）がともにオンし、タイミングセルＣ（２７）には、ロードセルＡ（２３）、ロードセルＢ（２４）がともに接続する。このようにして、Ａポート、Ｂポート両方から読出し動作が行なわれた場合と、単ポートからの読出しが行なわれた場合とで、センスアンプ４のデータ読出し信号のタイミングを変える。すなわち、ロードセルＡ（２３）あるいはロードセルＢ（２４）のうちの一方の負荷しか接続しない単ポートの読出しでは、データ読出し信号は早いタイミングで出力される。一方、両方の負荷が接続する複数ポートの読出しでは、データ読出し信号は遅いタイミングで出力される。
【００４１】
これにより、複数ポートからの同時読出しが可能になるとともに、読出しの高速化が実現される。
以上、本発明の実施の形態について説明したが、本発明はこれに限定されない。また、上記の実施の形態では２ポートの場合で説明したが、複数ポートに対しても適用可能である。
【００４２】
【発明の効果】
以上説明したように本発明の半導体記憶装置では、共通のメモリセルから同時にデータの読み出しが行なわれたビット線対の数に応じて、ワード線が活性化されてからデータを読み出すまでの時間を設定し、読み出し信号の発生タイミングを調整する。例えば、多ポートから同時に読出しを行なった場合と単ポートから読出しを行なった場合の遅延時間を異なる値に設定し、多ポートから同一アドレスに対する同時読出し以外の読出し時間を短くする。この結果、多ポートからの同時読出しを禁止することなく、多ポートで同一アドレスに対する同時読出し以外の読出し時間を改善することができ、全体として高速動作が可能となる。
【００４３】
また、本発明のデータ読み出し方法では、共通のメモリセルから同時にデータの読み出しが行なわれたビット線対の数に応じてワード線が活性化されてからデータを読み出すまでの時間を決定する。例えば、多ポートから同一アドレスに対して同時に読出しがあった場合の遅延時間を長く設定し、それ以外の遅延時間を短くすることにより、多ポートからの同時読出しを禁止することなく、全体的なデータの読出し時間を短くすることが可能となる。
【図面の簡単な説明】
【図１】実施の形態に適用される発明の概念図である。
【図２】メモリセルの構成例を示す回路図である。
【図３】メモリセルの動作特性を示す図である。
【図４】本発明の第１の実施の形態である半導体記憶装置の構成図である。
【図５】本発明の第２の実施の形態である半導体記憶装置の構成図である。
【図６】従来の多ポート読出し回路を有する半導体記憶装置のブロック図である。
【符号の説明】
１・・・メモリアレイ、２・・・内部パルス発生回路、３・・・Ｒ／Ｗデコーダ、４・・・センスアンプ、５・・・プレデコーダ、６・・・ＷＬバッファ、７・・・読み出し時間設定手段、１０・・・遅延量設定手段、１１・・・アドレス比較回路、１２・・・セレクタ、２０・・・タイミング生成手段、２１・・・タイミングセル１、２２・・・タイミングセル２

Claims

複数のワード線および複数のビット線対に接続され、前記複数のビット線対にデータを読み出すことのできるメモリセルを含む半導体記憶装置であって、
共通の前記メモリセルから同時にデータが読み出される前記ビット線対の数に応じて、前記ワード線が活性化されてから前記共通のメモリセルよりデータを読み出すまでの時間を設定する読み出し時間設定手段を具備することを特徴とする半導体記憶装置。
前記メモリセルよりデータを読み出すデータ読み出し手段をさらに備え、
前記読み出し時間設定手段は、
入力された複数のアドレス信号を比較することにより、前記共通のメモリセルから同時にデータが読み出されるビット線対の数を判断するアドレス比較手段と、
前記アドレス比較手段により判断された前記ビット線対の数に応じて、前記データ読み出し手段を活性化させるタイミングを調整する調整手段とを含む請求項１に記載の半導体記憶装置。
供給される制御信号をデコードして前記データ読み出し手段へ活性化信号を供給し、読み出し先とする前記ビット線対に応じて前記データ読み出し手段を活性化するデコード手段と、
供給されるクロック信号に応じて内部パルス信号を生成し、前記内部パルス信号を前記デコード手段へ供給することによって前記デコード手段による前記活性化信号の生成タイミングを決定する内部信号生成手段とをさらに備え、
前記調整手段は、
前記内部信号生成手段による前記内部パルス信号の前記デコード手段への供給タイミングを第一の時間遅延させる第一遅延手段と、
前記内部信号生成手段による前記内部パルス信号の前記デコード手段への供給タイミングを第二の時間遅延させる第二遅延手段と、
前記アドレス比較手段による前記判断に応じて、前記第一遅延手段又は前記第二遅延手段を選択的に活性化させる選択手段とを含み、
前記内部信号生成手段は、前記選択手段による選択に応じて前記内部パルス信号の前記デコード手段への供給タイミングを決定する請求項２に記載の半導体記憶装置。
前記メモリセルよりデータを読み出すデータ読み出し手段と、
供給される制御信号をデコードして前記データ読み出し手段へ活性化信号を供給し、読み出し先とする前記ビット線対に応じて前記データ読み出し手段を活性化するデコード手段とをさらに備え、
前記読み出し時間設定手段は、前記デコード手段が前記データ読み出し手段へ前記活性化信号を供給するタイミングを前記制御信号に応じて調整する調整手段を含む請求項１に記載の半導体記憶装置。
前記調整手段は、
前記デコード手段による前記活性化信号の生成タイミングを決定する内部パルス信号を生成して、前記デコード手段へ供給する内部信号生成手段と、
前記内部信号生成手段が前記デコード手段へ前記内部パルス信号を供給するタイミングを第一の時間遅延させる第一遅延手段と、
前記内部信号生成手段が前記デコード手段へ前記内部パルス信号を供給するタイミングを第二の時間遅延させる第二遅延手段と、
前記制御信号に応じて、前記第一遅延手段及び前記第二遅延手段の少なくとも一方を選択的に活性化する選択手段とを含む請求項４に記載の半導体記憶装置。
複数のワード線および複数のビット線対に接続され、前記複数のビット線対にデータを読み出すことのできるメモリセルを含む半導体記憶装置におけるデータ読み出し方法であって、
共通の前記メモリセルから同時にデータが読み出される前記ビット線対の数に応じて、前記ワード線が活性化されてから前記共通のメモリセルよりデータを読み出すまでの時間を決定することを特徴とするデータ読み出し方法。